JP4435833B2 - 試験装置および選択装置 - Google Patents

Description

本発明は、試験装置および選択装置に関する。特に本発明は、カラムを一括して置換可能に設けられたリペア用カラムを備える被試験メモリを試験する試験装置および当該試験装置に用いられる選択装置に関する。本出願は、下記の日本出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の一部とする。
１．特願２００６−０１５６２７ 出願日 ２００６年１月２４日

不揮発性の半導体メモリとして、フラッシュメモリが知られている。フラッシュメモリは、各種の情報機器等に広く用いられている。フラッシュメモリを含む一般的なメモリデバイスは、膨大な数の記憶セルを有するので、これら記憶セルの中に不良記憶セルを含む可能性がある。そこで、メモリデバイスは、予め、試験工程において不良記憶セルと置き換えられる冗長記憶セルを有する。メモリデバイスは、不良記憶セルが冗長記憶セルに置き換えられる結果、不良であった記憶領域が救済される。冗長記憶セルと不良記憶セルとの置き換え処理は、一般にメモリデバイスの試験工程において行われ、メモリリペア処理（または、リダンダンシ）と呼ばれる。

また、メモリリペア処理を行うに当たり、不良記憶セルの位置を検出し、検出した不良記憶セルをどのように冗長記憶セルと置き換えるかを解析して予め決定しなければならない。この処理は、メモリリペア解析と呼ばれ、試験装置により行われる。

なお、現時点で先行技術文献の存在を認識していないので、先行技術文献に関する記載を省略する。

試験装置は、例えば、試験によって得られたフェイル情報をフェイルメモリに書き込み、その後、当該フェイルメモリからフェイル情報を読み出してエラー数をカウントすることにより、メモリリペア解析を行う。メモリリペア解析は、このようにフェイル情報の書き込みおよび読み出しを行うので、時間がかかる。

また、メモリリペア解析を行っている最中には試験装置は他の処理を行うことができないので、メモリリペア解析は、試験期間におけるデッドタイムとなっていた。また、近年、フラッシュメモリの大容量化が進み試験時間がより長くなると予想されるので、メモリリペア解析の時間短縮が望まれる。

また、圧縮前のフェイル情報を一旦フェイルメモリに格納しておき、ソフトウェア的にフェイル情報を圧縮する方法も考えられるが、この方法も、フェイル情報の読み出しに時間がかかる。

そこで本発明は、上記の課題を解決することのできる試験装置および選択装置を提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

本発明の第１の形態によると、それぞれが複数のカラムを有する複数のブロックと、複数のブロックにおける同一のカラム位置の全てのカラムを一括して置換可能に設けられたリペア用カラムとを備える被試験メモリを試験する試験装置であって、被試験メモリをブロック毎に試験して、試験対象ブロックのカラム毎の良否を出力する試験部と、試験対象ブロックが有する複数のカラムのそれぞれに対応して、当該ブロックの当該カラムの良否を示すフラグを記憶するフラグメモリと、複数のカラムのそれぞれに対応して、当該カラムのカラム位置に不良を有するブロックの数を記憶するカウントメモリと、試験対象ブロック内における試験対象カラムの試験結果を試験部から受け取って、当該試験結果が不良であること、および、当該カラムに対応してフラグメモリ内に記憶されたフラグが不良を示すことの少なくとも１つを満たすことを条件として、当該カラムが不良であることを示すフラグをフラグメモリに書き込むフェイル書込部と、試験対象カラムの試験結果を試験部から受け取って、当該試験結果が不良であり、かつ、当該カラムに対応してフラグメモリ内に不良を示すフラグが記憶されていないことを条件として、当該カラムに対応してカウントメモリに記憶されたブロック数をインクリメントするカウント部と、カウントメモリに記憶されたカラム毎の不良ブロック数に基づいて、リペア用カラムに置換すべきカラムを選択する選択部とを備える試験装置を提供する。

試験部は、複数のブロックのそれぞれについて、当該ブロックが有する複数のページをそれぞれ試験して、当該ページについてのカラム毎の良否を出力し、フェイル書込部は、試験対象ブロック内の最初の試験対象ページ内における試験対象カラムの試験結果を受け取ったことを条件として、当該試験結果の良否を示すフラグをフラグメモリに書き込んでよい。試験部は、複数のブロックのそれぞれを順に試験して、試験対象ブロックのカラム毎の良否を出力し、フラグメモリは、複数のブロックに対して共通する記憶領域に、試験対象ブロックが有する複数のカラムのそれぞれに対応するフラグを記憶してよい。

フラグメモリは、複数のブロックのそれぞれに対して個別に設けた記憶領域に、当該ブロックが有する複数のカラムのそれぞれに対応するフラグを記憶してよい。試験部は、複数のブロックのそれぞれについて、当該ブロックが有する複数のページをページ番号が最小のページから順に試験し、フェイル書込部は、試験対象ブロック内におけるページ番号が最小のページについての試験対象カラムの試験結果を受け取ったことを条件として、当該試験結果の良否を示すフラグをフラグメモリに書き込んでよい。選択部は、リペア用カラムに置換すべきカラムとして、不良ブロック数がより大きいカラム位置に対応するカラムをより優先して選択してよい。

本発明の第２の形態によると、それぞれが複数のカラムを有する複数のブロックと、複数のブロックにおける同一のカラム位置の全てのカラムを一括して置換可能に設けられたリペア用カラムとを備える被試験メモリについてリペア用カラムと置換すべきカラム位置を選択する選択装置であって、試験対象となった試験対象ブロックが有する複数のカラムのそれぞれに対応して、当該ブロックの当該カラムの良否を示すフラグを記憶するフラグメモリと、複数のカラムのそれぞれに対応して、当該カラムのカラム位置に不良を有するブロックの数を記憶するカウントメモリと、試験対象ブロック内における試験対象カラムの試験結果を入力し、当該試験結果が不良であること、および、当該カラムに対応してフラグメモリ内に記憶されたフラグが不良を示すことの少なくとも１つを満たすことを条件として、当該カラムが不良であることを示すフラグをフラグメモリに書き込むフェイル書込部と、試験対象カラムの試験結果を入力し、当該試験結果が不良であり、かつ、当該カラムに対応してフラグメモリ内に不良を示すフラグが記憶されていないことを条件として、当該カラムに対応してカウントメモリに記憶されたブロック数をインクリメントするカウント部と、カウントメモリに記憶されたカラム毎の不良ブロック数に基づいて、リペア用カラムに置換すべきカラムを選択する選択部とを備える選択装置を提供する。

本発明の第３の形態によると、複数のブロックに分割された記憶領域と、複数列のリペア用のリペアラインとを備えるフラッシュメモリである被試験メモリを試験し、試験結果に基づいてリペア用の解析処理を行う試験装置であって、試験信号を被試験メモリに供給し、試験信号に応じて被試験メモリから出力された読み出しデータを期待値で比較した結果をフェイル情報として出力する試験部と、被試験メモリに対する試験と並行してリペア用の解析処理情報を生成する解析部とを備え、解析部は、試験部が被試験メモリにアクセスするアドレスに対応したアドレス信号を受けて、被試験メモリのブロックをリペアラインに対応して分割したメモリ領域毎に、試験部が出力するフェイル情報を累積加算したフラグ情報を記憶するフラグメモリと、試験部が被試験メモリにアクセスするアドレスに対応したアドレス信号を受けて、被試験メモリが備える複数列のリペアライン毎に、試験部が出力するフェイル情報の発生回数を計数した結果を記憶するカウントメモリとを有する試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明の実施形態に係る試験装置１０の構成を、被試験メモリ１００とともに示す。 被試験メモリ１００の構成の一例を示す。 本発明の実施形態に係る試験装置１０による、図２に示した被試験メモリ１００に対する試験のフローを示す。 図２の不良記憶セルのパターンを有する被試験メモリ１００を試験した場合における、フラグメモリ３１に記憶されるフラグ並びにカウントメモリ３２に記憶される不良ブロック数を示す。 図４に示した被試験メモリ１００に含まれる不良記憶セルのパターンの一例、および、当該パターンに対するカラムリペア処理およびブロックリペア処理の一例を示す。 本発明の実施形態の不良ブロック数算出部３０の構成の一例を示す。 記憶セル単位のリペア用カラムを備える被試験メモリ１００の一例を示す。 本発明の実施形態の第１変形例に係る試験装置１０の構成を、被試験メモリ１００とともに示す。 本発明の実施形態の第２変形例に係る試験装置１０の構成を、被試験メモリ１００とともに示す。

符号の説明

１０ 試験装置
２０ 試験部
２１ フェイルメモリ
２２ パターン発生部
２３ 波形発生部
２４ 論理比較部
２５ フェイル圧縮部
２６ 論理和部
３０ 不良ブロック数算出部
３１ フラグメモリ
３２ カウントメモリ
３３ フェイル書込部
３４ カウント部
４０ 選択部
６１ 最小番号ページ検出部
６２ ＡＮＤ回路
６３ ＯＲ回路
６４ エッジ検出部
６５ 加算回路
１００ 被試験メモリ

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る試験装置１０の構成を、被試験メモリ１００とともに示す。試験装置１０は、フラッシュメモリ等の被試験メモリ１００を試験する。被試験メモリ１００は、それぞれが複数のカラムを有する複数のブロックと、複数のブロックにおける同一のカラム位置の全てのカラムを一括して置換可能に設けられたリペア用カラムとを備える。

試験装置１０は、試験部２０と、不良ブロック数算出部３０と、選択部４０とを備える。試験部２０は、被試験メモリ１００をブロック毎に試験して、試験対象ブロックのカラム毎の良否を出力する。試験部２０は、一例として、フェイルメモリ２１と、パターン発生部２２と、波形発生部２３と、論理比較部２４と、フェイル圧縮部２５と、論理和部２６とを有する。フェイルメモリ２１は、被試験メモリ１００の記憶セル毎の良否を示すフェイル情報を記憶する。これに代えて、フェイルメモリ２１は、記憶セル毎の良否を示すフェイル情報を圧縮した情報、例えばＩＯ毎の良否またはカラム毎の良否を示すフェイル情報を記憶してもよい。

パターン発生部２２は、被試験メモリ１００に対して供給すべき試験信号の試験パターン、供給した試験信号に応じて被試験メモリ１００から出力されるべき出力信号の期待値、被試験メモリ１００の試験対象となっている記憶セルの被試験メモリ１００のアドレスを発生する。波形発生部２３は、試験パターンに基づき試験信号を発生して、被試験メモリ１００に供給する。

論理比較部２４は、被試験メモリ１００から出力された出力信号と期待値とをビット毎に論理比較して、各ビットに対応する記憶セルが不良であるか否かを判断する。そして、論理比較部２４は、記憶セルが不良であるか否かをビット毎に示すフェイル情報を、フェイルメモリ２１上におけるパターン発生部２２から発生されたアドレスに基づく位置に、論理和部２６を介して書き込む。フェイル圧縮部２５は、論理比較部２４から出力される記憶セルが不良であるか否かをビット毎に示すフェイル情報を、例えばＯＲすることによりカラム毎の良否を示すフラグに圧縮して、試験結果として出力する。論理和部２６は、論理比較部２４から出力されたフェイル情報と、フェイルメモリ２１上における書き込み対象位置から読み出したフェイル情報とを論理和演算する。論理和部２６は、複数回の試験をした場合において、同一ビット位置に対して少なくとも１回不良が検出されれば、フェイルメモリ２１上における当該ビット位置の値を不良とすることができる。

不良ブロック数算出部３０は、試験部２０から出力された被試験メモリ１００のカラム毎の良否を示す試験結果を取得し、当該試験結果に基づき被試験メモリ１００内の複数のカラムのそれぞれに含まれる不良ブロック数を算出する。不良ブロック数算出部３０は、試験部２０による被試験メモリ１００の試験と並列に、不良ブロック数を算出してよい。

より具体的には、不良ブロック数算出部３０は、フラグメモリ３１と、カウントメモリ３２と、フェイル書込部３３と、カウント部３４とを有する。フラグメモリ３１は、被試験メモリ１００内の試験対象となるブロックである試験対象ブロックが有する複数のカラムのそれぞれに対応して、当該ブロックの当該カラムの良否を示すフラグを記憶する。カウントメモリ３２は、被試験メモリ１００内の複数のカラムのそれぞれに対応して、当該カラムのカラム位置に不良を有するブロックの数を記憶する。

フェイル書込部３３は、試験対象ブロック内における試験対象カラムの試験結果を試験部２０から受け取って、当該試験結果が不良であること、および、当該カラムに対応してフラグメモリ３１内に記憶されたフラグが不良を示すことの少なくとも１つを満たすことを条件として、当該カラムが不良であることを示すフラグをフラグメモリ３１に書き込む。これにより、フェイル書込部３３は、試験対象ブロックが有する複数のカラムのそれぞれについて、良否を示すフラグをフラグメモリ３１に対して格納できる。

カウント部３４は、試験対象カラムの試験結果を試験部２０から受け取って、当該試験結果が不良であり、かつ、当該カラムに対応してフラグメモリ３１内に不良を示すフラグが記憶されていないことを条件として、当該カラムに対応してカウントメモリ３２に記憶されたブロック数をインクリメントする。これにより、カウント部３４は、被試験メモリ１００内の全てのブロックについての試験が完了した後に、当該被試験メモリ１００内の複数のカラムのそれぞれに含まれる不良ブロック数をカウントメモリ３２に記憶させることができる。

選択部４０は、カウントメモリ３２に記憶されたカラム毎の不良ブロック数に基づいて、リペア用カラムに置換すべきカラムを選択する。また、選択部４０は、リペア用カラムに置換すべきカラムとして、不良ブロック数がより大きいカラム位置に対応するカラムをより優先して選択してよい。例えば、選択部４０は、カウントメモリ３２に記憶されたカラム毎の不良ブロック数に基づいてそれぞれのカラムに対して優先度を決定し、決定した優先度の上位のカラムから順にリペア用カラムに置換すべきカラムとして選択してよい。そして、選択部４０は、被試験メモリ１００の所定の記憶領域に対して、選択したカラムとリペア用カラムとの対応関係を書き込むこと等により、選択したカラムをリペア用カラムに置き換える。

以上のように試験装置１０は、フェイルメモリ２１に対する情報の書き込みとは独立して被試験メモリ１００のカラム毎の不良ブロック数を求めて、リペア用カラムに置換すべきカラムを選択する。これにより、試験装置１０によれば、フェイルメモリ２１からフェイル情報を読み出さずに、短い時間で効率的にリペア用カラムに置換すべきカラムを選択できる。これにより、試験装置１０によれば、圧縮前のフェイル情報をフェイルメモリ２１に書き込むことができ、例えば物理的な不良位置を示す分布データの作成等にもフェイルメモリ２１上のフェイル情報を用いることができる。

図２は、被試験メモリ１００の構成の一例を示す。被試験メモリ１００は、それぞれが複数のページを有する複数のブロックと、複数のリペア用カラムと、複数のリペア用ブロックとを備えるフラッシュメモリであってよい。複数のブロックは、それぞれの位置を示すブロック番号が付けられている。ページは、データの書き込み及び読み出し単位である。複数のページは、それぞれに対してブロック内における位置を示すページ番号が付けられている。

ページは、それぞれが複数のカラムを有する。ページ内におけるカラム数は、全てのページで同一である。それぞれのページ内における複数のカラムは、それぞれを特定するカラム番号が付けられている。カラム番号は、全てのブロックの全てのページに亘って共通している。従って、カラム番号を特定することにより、全てのブロックの全てのページについて同一位置のカラムを特定することができる。また、各ページ内は、ユーザデータが記憶されるデータエリアと、管理データ等が記憶されるエキストラエリアとに分割される。また、１つのページ内の１つのカラムは、所定数ビットの記憶セルを含み、複数ＩＯピンを用いて並列に入出力される。

リペア用カラムは、不良記憶セルを含んだカラムに代わって記憶領域として用いられることを目的としたカラムである。リペア用カラムは、被試験メモリ１００内の全ブロックの全ページについて同一位置のカラムに対応するＩＯを含んでおり、リペア処理がされることにより、全ブロックの全ページについて同一位置の１つのカラムと一括して置き換えられる。

リペア用ブロックは、不良記憶セルを含んだブロックに代わって記憶領域として用いられることを目的としたブロックである。リペア用ブロックは、ブロックと略同一の構成となっており、リペア処理がされることにより、任意の１つのブロックと置き換えられる。 このようにしてリペア処理された被試験メモリ１００は、良品のメモリデバイスとして用いることができる。

図３は、本実施形態に係る試験装置１０による、図２に示した被試験メモリ１００に対する試験のフローを示す。まず、試験部２０は、ステップＳ１１において、被試験メモリ１００に対して書き込んだデータを読み出し、読み出したデータを期待値と比較してそれぞれの記憶セルの良否を判定する。そして、試験部２０は、判定結果を、被試験メモリ１００のフェイル情報としてフェイルメモリ２１に格納する。また、ステップＳ１１において、不良ブロック数算出部３０は、カラム毎の不良ブロック数を算出する。この場合において、不良ブロック数算出部３０は、試験部２０による読み出し試験と並列に、カラム毎の不良ブロック数を算出してよい。そして、選択部４０は、不良ブロック数算出部３０により算出された不良ブロック数に基づきリペア用カラムに置換すべきカラムを選択する。

次に、ステップＳ１２において、選択部４０は、ステップＳ１１により選択されたカラムを、リペア用カラムに置き換える処理（カラムリペア処理）を行う。選択部４０は、一例として、被試験メモリ１００の所定の記憶領域にカラムリペアに関する情報を書き込むことにより、カラムリペア処理を行う。カラムリペア処理がされた被試験メモリ１００は、以後、ユーザ機器によりカラムリペア処理の対象となったカラム番号にアクセスがされた場合、当該カラムに代えて、リペア用カラムに対して書き込み、読み出しまたは消去が行われる。

次に、ステップＳ１３において、選択部４０は、カラムリペア処理により置き換えられたカラムを除くカラムに不良記憶セルを含むブロックを検出し、当該ブロックをリペア用ブロックで置き換える処理（ブロックリペア処理）を行う。選択部４０は、一例として、所定の記憶領域にブロックリペアに関する情報を書き込むことにより、ブロックリペア処理を行う。ブロックリペア処理がされた被試験メモリ１００は、以後、ユーザ機器によりブロックリペア処理の対象となったブロック番号にアクセスがされた場合、当該ブロックに代えて、リペア用カラムに対して書き込み、読み出しまたは消去が行われる。

なお、ここで、選択部４０は、カラムリペア処理により不良記憶セルを含む複数のブロックを救済することができる。そして、選択部４０は、リペア用ブロックに置換すべきブロックの数を低減することを目的として、カラムリペア処理をブロックリペア処理よりも前に行う。

次に、ステップＳ１４において、選択部４０は、ブロックリペア処理がされた状態で、全体のブロックの数に対する不良記憶セルを含むブロックの数の割合が、一定割合（例えば他の方法で不良記憶セルが救済できる割合）以下か否かを判断する。選択部４０は、一定割合を超えている場合には（ステップＳ１４のＮｏ）、続いて、ステップＳ１５において、被試験メモリ１００は不良であると判定する。選択部４０は、一定割合以下の場合には（ステップＳ１４のＹｅｓ）、続いて、ステップＳ１６において、被試験メモリ１００は良品であると判定する。

以上のステップＳ１１〜Ｓ１６の処理により、試験装置１０によれば、不良記憶セルを含む被試験メモリ１００に対してカラムリペア処理およびブロックリペア処理を行い、カラムリペア処理およびブロックリペア処理を反映した状態で被試験メモリ１００を良否判定することができる。更に、試験装置１０によれば、読み出し試験と並列にカラムリペア処理すべきカラムを選択できるので、試験期間を短縮することができる。

なお、ステップＳ１６において良品判定をした場合、試験装置１０は、更に、次の異なるまたは同一の内容の新たな書き込み読み出し試験時において、以上のステップ１１からステップＳ１６までの処理を行ってよい。これにより、試験装置１０によれば、次の新たな読み出し試験時において、新たに検出された不良記憶セルについても、カラムリペア処理およびブロックリペア処理によりさらに救済することができる。

図４は、図２の不良記憶セルのパターンを有する被試験メモリ１００を試験した場合における、フラグメモリ３１に記憶されるフラグ並びにカウントメモリ３２に記憶される不良ブロック数を示す。図４においては、横方向にカラム番号、縦方向にブロック番号およびページ番号を割り当てており、ページとカラムとがクロスする部分に、該当位置に含まれる不良記憶セルの個数を示す。

フラグメモリ３１は、各ブロックのそれぞれのカラムに対して、少なくとも１つの不良記憶セルを含んでいる場合には、カラムが不良であることを示すフラグ（図４において、カラム不良フラグと称する。）を記憶する。例えば、図４に示す例におけるカラム番号＃０であれば、ブロック番号＃２のページ番号＃３のＩＯに含まれる１つの記憶セルが不良となっているので、フラグメモリ３１は、ブロック番号＃２のカラム番号＃０のカラム不良フラグを"１"として記憶している。

カウントメモリ３２は、複数のカラムのそれぞれについて、不良が含まれるブロック数を記憶する。すなわち、カウントメモリ３２は、それぞれのカラムについての全てのブロックのカラム不良フラグの合計を、不良が含まれるブロック数として記憶する。例えば、図４に示す例におけるカラム番号＃０であれば、カウントメモリ３２は、不良ブロック数として"１"を記憶している。

カウントメモリ３２が被試験メモリ１００についてのカラム毎の不良ブロック数を記憶することにより、選択部４０は、当該カウントメモリ３２に記憶された不良ブロック数の大小を比較することにより優先度を算出することができる。これにより、選択部４０は、非常に簡易な処理で、リペア用カラムに置換すべきカラムを選択することができる。

図５は、図４に示した被試験メモリ１００に含まれる不良記憶セルのパターンの一例、および、当該パターンに対するカラムリペア処理およびブロックリペア処理の一例を示す。図５に示す例においては、リペア用カラムの数が４個、リペア用ブロックの数が２個の場合を示す。

被試験メモリ１００に対する読み出し試験が終了して不良記憶セルの検出が完了すると、選択部４０は、カラムリペア処理を行う。カラムリペア処理において、選択部４０は、被試験メモリ１００が有するリペア用カラムの数よりも、不良記憶セルが含まれたカラムの数の方が多い場合、不良記憶セルが含まれた全てのカラムをリペア用カラムで置き換えることはできない。従って、選択部４０は、不良ブロック数に基づきそれぞれのカラムについてカラムを置き換えるべき優先度を算出し、当該優先度の上位から順番にカラムを選択する。

例えば、図５に示す例であれば、リペア用カラムの数が４個であるのに対して、不良記憶セルが含まれたカラムが７個存在するので、選択部４０は、これら不良の７個のカラムについて優先度の上位から多くともリペア用カラム数分（本例の場合４つ）を選択してカラムリペア処理を行う。

ここで、カラムリペアの後にブロックリペアを行う場合、選択部４０は、カラムリペア後の不良ブロックの数が最も少なくなるように、優先度を決定することが望ましい。この場合、優先度の決定に対して、それぞれのブロックのカラムに存在する不良記憶セルの個数は影響を与えず、そのカラムに不良ブロックが何個あるかが影響を与える。つまり、そのカラムをリペア用カラムにより置き換えることにより、何個の不良ブロックを救済できるのかが優先度の基準となる。従って、選択部４０は、カウントメモリ３２に記憶されたカラム毎の不良ブロック数に基づいて、不良ブロック数が多い順に、優先度を高くしてよい。

例えば、図５に示す例であれば、選択部４０は、不良ブロック数が多い順に、カラム番号＃６→カラム番号＃１１→カラム番号＃３→…と優先度を決定する。なお、選択部４０は、不良ブロック数が同じカラムが存在する場合（図５の例であれば、カラム番号＃０、＃１、＃７が不良ブロック数同一）、これらについては他の基準に基づき優先度を決定してよい。例えば、選択部４０は、これらについてカラム番号順に優先度を決定してよい。この場合であれば、選択部４０は、不良ブロック数が多い順に優先度を決定し、次に、カラム番号順に優先度を決定するので、カラム番号＃６→カラム番号＃１１→カラム番号＃３→カラム番号＃０→カラム番号＃１→カラム番号＃７→…という優先度となる。

カラムリペア処理が終了すると、選択部４０は、次に、ブロックリペア処理を行う。ブロックリペア処理時において、選択部４０は、カラムリペア処理により置き換えられたカラムを除くカラムに不良記憶セルを含むブロックを、リペア用ブロックに置き換える。ブロックリペア処理時においても、被試験メモリ１００が有するリペア用ブロックの数よりも、不良記憶セルが含まれたブロックの数の方が多い可能性がある。従って、選択部４０は、カラムリペア処理により置き換えられたカラムを除くカラムに不良記憶セルを含むブロックについても、ブロックを置き換えるべき優先度を決定して、当該優先度の上位から順番にブロックを選択してもよい。

例えば、図５に示す例であれば、カラムリペア後において、ブロック番号＃１、ブロック番号＃２およびブロック番号＃３に不良記憶セルが含まれる。選択部４０は、一例として、ブロック番号順に優先度を決定し、この結果、ブロック番号＃１およびブロック番号＃２についてブロックリペアを行っている。

そして、選択部４０は、ブロックリペア処理が終了後にも不良ブロックをカウントし、その数が全体のブロック数に対して一定割合以下であれば、被試験メモリ１００を良品と判断し、一定割合を超えていれば、被試験メモリ１００を不良品と判断する。

図６は、不良ブロック数算出部３０の構成の一例を示す。本例において試験部２０は、被試験メモリ１００の複数のブロックのそれぞれについて、当該ブロックが有する複数のページをそれぞれ試験して、当該ページについてのカラム毎の良否を出力する。この場合において、試験部２０は、当該カラムが不良であれば"Ｈ論理"、カラムが良品であれば"Ｌ論理"を示す試験結果を出力してよい。また、試験部２０は、試験結果に対する試験対象ブロック内におけるカラム位置を示す試験対象カラム位置、および、試験結果に対する試験対象ブロック内におけるページ位置を示す試験対象ページ位置を出力してよい。

また、さらに、本例に係る試験部２０は、複数のブロックのそれぞれを順に試験して、試験対象ブロックのカラム毎の良否を出力する。すなわち、試験部２０は、１つのブロック内の全ページの全カラムについて試験が完了した後に次のブロックの試験を行うとともに、同じブロックについては重複しないように試験を行う。また、試験部２０は、被試験メモリ１００に対して書き込み読み出し試験を行っていることを示すライトイネーブル（ＷＥ）を出力してもよい。

フラグメモリ３１は、少なくとも被試験メモリ１００のカラム数個のフラグ（例えば、１ビットデータ）を記憶する。また、試験部２０が複数のブロックのそれぞれを順に試験する結果、１つのカラムについて複数のブロックの試験結果がフェイル書込部３３から書き込まれるが、フラグメモリ３１は、複数のブロックに対して共通する記憶領域に、試験対象ブロックが有する複数のカラムのそれぞれに対応するフラグを記憶する。これにより、フラグメモリ３１によれば、複数のブロック毎に記憶領域を有する必要がなくなる。

カウントメモリ３２は、少なくとも、被試験メモリ１００のカラム数個のデータ値を記憶する。より具体的には、カウントメモリ３２は、少なくとも被試験メモリ１００が有するブロック数を表現できるワード数のデータ値を記憶する。これにより、カウントメモリ３２は、被試験メモリ１００のそれぞれのカラムに含まれる不良ブロック数を、記憶したデータ値により表現できる。

また、フラグメモリ３１およびカウントメモリ３２は、ライトイネーブル（ＷＥ）に応じて、フェイル書込部３３またはカウント部３４による書き込みを許可してよい。これにより、不良ブロック数算出部３０は、試験部２０による動作と並列に動作することができる。

フェイル書込部３３は、試験対象ブロック内における試験対象カラムが不良であることを示すフラグを、フラグメモリ３１上における試験対象カラム位置により特定されるアドレスに対して書き込んでよい。また、フェイル書込部３３は、フラグメモリ３１に記憶されたフラグを、当該フラグメモリ３１上における試験対象カラム位置により特定されるアドレスから読み出してよい。これにより、フェイル書込部３３によれば、試験対象ブロック内における試験対象カラムの試験結果を試験部２０から受け取って、当該試験結果が不良であること、および、当該カラムに対応してフラグメモリ３１内に記憶されたフラグが不良を示すことの少なくとも１つを満たすことを条件として、当該カラムが不良であることを示すフラグをフラグメモリ３１に書き込むことができる。

さらに、フェイル書込部３３は、試験対象ブロック内の最初の試験対象ページ内における試験対象カラムの試験結果を受け取ったことを条件として、当該試験結果の良否を示すフラグをフラグメモリ３１に書き込んでよい。これにより、フェイル書込部３３によれば、複数のブロックのそれぞれを順に試験する場合、試験対象ブロックが更新されたことを条件として、フラグメモリ３１に対してフラグを書き込むことができる。従って、このようなフェイル書込部３３によれば、フラグメモリ３１の記憶領域を複数のブロックに対して共通に利用することができる。

また、さらに、試験部２０は、複数のブロックのそれぞれについて、当該ブロックが有する複数のページをページ番号が最小のページから順に試験して、当該ページについてのカラム毎の良否を出力してよい。この場合において、フェイル書込部３３は、試験対象ブロック内におけるページ番号が最小のページについての試験対象カラムの試験結果を受け取ったことを条件として、当該試験結果の良否を示すフラグをフラグメモリ３１に書き込んでよい。これにより、フェイル書込部３３によれば、複数のブロックのそれぞれを順に試験する場合、試験対象ブロック内における最初のページからフラグメモリ３１に対してフラグを書き込むことができる。従って、このようなフェイル書込部３３によれば、フラグメモリ３１の記憶領域を複数のブロックに対して共通に利用することができる。

フェイル書込部３３は、一例として、最小番号ページ検出部６１と、ＡＮＤ回路６２と、ＯＲ回路６３とを含んでよい。最小番号ページ検出部６１は、試験部２０から出力された試験対象ページ番号を入力する。そして、最小番号ページ検出部６１は、試験対象ブロック内の最小のページ番号（例えば、ＡＬＬ"０"）のページを入力した場合にＨ論理を出力し、最小のページ番号以外のページ番号を入力した場合にＬ論理を出力する。

ＡＮＤ回路６２は、フラグメモリ３１の試験対象カラム位置により特定されるアドレスに記憶しているフラグの論理値と、最小番号ページ検出部６１の出力値を反転した論理値とを入力して、これらをＡＮＤ論理演算した論理値を出力する。ＡＮＤ回路６２が出力する論理値は、試験対象ページ番号が最小番号ページ以外のページであり、かつ、フラグメモリ３１に記憶された論理値がＨ論理である場合に、Ｈ論理となる。また、ＡＮＤ回路６２が出力する論理値は、試験対象ページ番号が最小番号ページである場合、および、試験対象ページ番号が最小番号ページでない場合であってフラグメモリ３１に記憶された論理値がＬ論理である場合に、Ｌ論理となる。

ＯＲ回路６３は、試験対象ブロック内の試験対象ページにおける試験対象カラムの試験結果を示す論理値と、ＡＮＤ回路６２から出力された論理値とを入力して、これらをＯＲ論理演算した論理値を出力する。ＯＲ回路６３が出力する論理値は、試験対象カラムの試験結果がＨ論理である場合、または、ＡＮＤ回路６２から出力された論理値がＨ論理である場合に、Ｈ論理となる。また、ＯＲ回路６３が出力する論理値は、試験対象カラムの試験結果がＬ論理であり、かつ、ＡＮＤ回路６２から出力された論理値がＬ論理である場合に、Ｌ論理となる。そして、ＯＲ回路６３は、出力する論理値を、フラグメモリ３１上における試験対象カラム位置により特定されるアドレスに対して書き込む。

以上により、フェイル書込部３３によれば、試験対象ブロック内におけるページ番号が最小のページについての試験対象カラムの試験結果を受け取ったことを条件として、当該試験結果の良否を示すフラグを、フラグメモリ３１に既に記憶された値に関わらずフラグメモリ３１に書き込んで初期化することができる。そして、初期化した後は、フェイル書込部３３によれば、試験対象ブロック内における試験対象カラムの試験結果が不良であること、および、当該カラムに対応してフラグメモリ３１内に記憶されたフラグが不良を示すことの少なくとも１つを満たすことを条件として、当該カラムが不良であることを示すフラグをフラグメモリ３１に書き込むことができる。これにより、フェイル書込部３３によれば、試験対象ブロックにおける試験対象カラムのいずれか一つのページに不良を含む場合に、当該カラムが不良であることを示すフラグをフラグメモリ３１に書き込むことができる。

カウント部３４は、一例として、エッジ検出部６４と、加算回路６５とを含んでよい。エッジ検出部６４は、試験対象カラムの試験結果と、ＡＮＤ回路６２から出力された論理値とを入力する。エッジ検出部６４は、試験対象カラムの試験結果がＨ論理であり且つＡＮＤ回路６２から出力された論理値がＬ論理である場合に"１"を出力し、それ以外の場合に "０"を出力する。すなわち、エッジ検出部６４の出力信号は、試験対象ブロック内の試験対象カラムが最初に試験結果が不良となったタイミングで"１"となり、それ以外のタイミングで"０"となる。

加算回路６５は、カウントメモリ３２の試験対象カラム位置により特定されるアドレスに記憶されたデータ値と、エッジ検出部６４の出力値とを入力して、これらの加算値を出力する。カウントメモリ３２に記憶されたデータ値は不良ブロック数を示すので、エッジ検出部６４の出力値が"１"である場合、加算回路６５の出力値は、当該不良ブロック数がインクリメントされた値となる。

そして、加算回路６５は、加算結果を、カウントメモリ３２上における試験対象カラム位置により特定されるアドレスに書き込む。これにより、カウント部３４は、試験対象カラムの試験結果が不良であり、かつ、当該カラムに対応してフラグメモリ３１内に不良を示すフラグが記憶されていないことを条件として、当該カラムに対応してカウントメモリ３２に記憶されたブロック数をインクリメントすることができる。

また、以上の形態に代えて、フラグメモリ３１は、複数のブロックのそれぞれに対して個別に設けた記憶領域に、当該ブロックが有する複数のカラムのそれぞれに対応するフラグを記憶してよい。この場合において、フェイル書込部３３は、試験対象ブロック内における試験対象カラムが不良であることを示すフラグを、フラグメモリ３１上における試験対象ブロック位置および試験対象カラム位置により特定されるアドレスに対して書き込む。また、フェイル書込部３３は、フラグメモリ３１に記憶されたフラグを、当該フラグメモリ３１上における試験対象ブロック位置および試験対象カラム位置により特定されるアドレスから読み出す。

不良ブロック数算出部３０は、このようなフラグメモリ３１を有することにより、複数のブロックについての試験結果をブロック毎に順に出力しない場合であっても、被試験メモリ１００のそれぞれのカラムに含まれる不良ブロック数を示すデータ値を記憶することができる。

図７は、本実施形態の第１変形例に係る試験装置１０により試験される被試験メモリ１００の構成の一例を示す。本変形例に係る試験装置１０は、ＩＯのビット位置毎に個別に置き換えられる複数のリペア用カラムを備える被試験メモリ１００を試験してもよい。当該リペア用カラムは、カラムリペア処理がされることにより、全ブロックの全ページについて同一位置の１つのカラムにおけるＩＯ上の所定ビット位置の記憶セルと、一括して置き換えられる。

図８は、図７の被試験メモリ１００に対して試験をする、本実施形態の第１変形例に係る試験装置１０の構成を、当該被試験メモリ１００とともに示す。本変形例に係る試験装置１０は、図１に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。

本変形例に係る試験部２０は、試験結果として、ＩＯのそれぞれのビット位置におけるカラム毎の良否を示すフェイル情報を出力する。試験装置１０は、ＩＯのそれぞれのビット位置に対応した複数の不良ブロック数算出部３０（３０−１〜３０−ｍ、ここで、ｍはＩＯのビット数を示す。）を備える。不良ブロック数算出部３０のそれぞれは、試験部２０から出力された試験結果のうち、対応するビット位置の試験結果を取得して、不良ブロック数を算出する。

そして、選択部４０は、不良ブロック数算出部３０（３０−１〜３０−ｍ）のそれぞれから不良ブロック数を取得して、リペア用カラムに置換すべきカラムを、ＩＯのビット位置毎に選択する。このような本変形例に係る試験装置１０によれば、リペア用カラムに置換すべきカラムを、ＩＯのそれぞれのビット位置の記憶セル単位で選択できる。

図９は、本実施形態の第２変形例に係る試験装置１０の構成を、被試験メモリ１００とともに示す。本変形例に係る試験装置１０は、図１に示した同一符号の部材と略同一の構成および機能を採るので、以下相違点を除き説明を省略する。

選択部４０は、フェイルメモリ２１に対して読み出し命令およびアドレスを出力して、フェイルメモリ２１に最終的に記憶されたカラム毎の良否を示す試験結果をシーケンシャルに読み出す。フェイル圧縮部２５は、フェイルメモリ２１から出力される記憶セルが不良であるか否かをビット毎に示すフェイル情報を、例えばＯＲすることによりカラム毎の良否を示すフラグに圧縮して、試験結果として出力する。不良ブロック数算出部３０は、フェイル圧縮部２５から出力された試験結果と選択部４０から出力されたアドレスに基づき、不良ブロック数を算出する。これにより、不良ブロック数算出部３０は、フェイルメモリ２１に最終的に記憶された試験結果に基づき、被試験メモリ１００内の複数のカラムのそれぞれに含まれる不良ブロック数を算出することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。

Claims (8)

1. それぞれが複数のカラムを有する複数のブロックと、前記複数のブロックにおける同一のカラム位置の全てのカラムを一括して置換可能に設けられたリペア用カラムとを備える被試験メモリを試験する試験装置であって、
   前記被試験メモリをブロック毎に試験して、試験対象ブロックのカラム毎の良否を出力する試験部と、
   前記試験対象ブロックが有する前記複数のカラムのそれぞれに対応して、当該ブロックの当該カラムの良否を示すフラグを記憶するフラグメモリと、
   前記複数のカラムのそれぞれに対応して、当該カラムのカラム位置に不良を有するブロックの数を記憶するカウントメモリと、
   前記試験対象ブロック内における試験対象カラムの試験結果を前記試験部から受け取って、当該試験結果が不良であること、および、当該カラムに対応して前記フラグメモリ内に記憶された前記フラグが不良を示すことの少なくとも１つを満たすことを条件として、当該カラムが不良であることを示す前記フラグを前記フラグメモリに書き込むフェイル書込部と、
   前記試験対象カラムの試験結果を前記試験部から受け取って、当該試験結果が不良であり、かつ、当該カラムに対応して前記フラグメモリ内に不良を示す前記フラグが記憶されていないことを条件として、当該カラムに対応して前記カウントメモリに記憶されたブロック数をインクリメントするカウント部と、
   前記カウントメモリに記憶されたカラム毎の不良ブロック数に基づいて、前記リペア用カラムに置換すべきカラムを選択する選択部と
   を備える試験装置。
2. 前記試験部は、前記複数のブロックのそれぞれについて、当該ブロックが有する複数のページをそれぞれ試験して、当該ページについてのカラム毎の良否を出力し、
   前記フェイル書込部は、前記試験対象ブロック内の最初の試験対象ページ内における試験対象カラムの試験結果を受け取ったことを条件として、当該試験結果の良否を示す前記フラグを前記フラグメモリに書き込む
   請求項１に記載の試験装置。
3. 前記試験部は、前記複数のブロックのそれぞれを順に試験して、前記試験対象ブロックのカラム毎の良否を出力し、
   前記フラグメモリは、前記複数のブロックに対して共通する記憶領域に、前記試験対象ブロックが有する前記複数のカラムのそれぞれに対応する前記フラグを記憶する
   請求項２に記載の試験装置。
4. 前記フラグメモリは、前記複数のブロックのそれぞれに対して個別に設けた記憶領域に、当該ブロックが有する前記複数のカラムのそれぞれに対応する前記フラグを記憶する請求項２に記載の試験装置。
5. 前記試験部は、前記複数のブロックのそれぞれについて、当該ブロックが有する複数のページをページ番号が最小のページから順に試験し、
   前記フェイル書込部は、前記試験対象ブロック内におけるページ番号が最小のページについての前記試験対象カラムの試験結果を受け取ったことを条件として、当該試験結果の良否を示す前記フラグを前記フラグメモリに書き込む
   請求項２に記載の試験装置。
6. 前記選択部は、前記リペア用カラムに置換すべきカラムとして、不良ブロック数がより大きいカラム位置に対応するカラムをより優先して選択する請求項１に記載の試験装置。
7. それぞれが複数のカラムを有する複数のブロックと、前記複数のブロックにおける同一のカラム位置の全てのカラムを一括して置換可能に設けられたリペア用カラムとを備える被試験メモリについて前記リペア用カラムと置換すべきカラム位置を選択する選択装置であって、
   試験対象となった試験対象ブロックが有する前記複数のカラムのそれぞれに対応して、当該ブロックの当該カラムの良否を示すフラグを記憶するフラグメモリと、
   前記複数のカラムのそれぞれに対応して、当該カラムのカラム位置に不良を有するブロックの数を記憶するカウントメモリと、
   前記試験対象ブロック内における試験対象カラムの試験結果を入力し、当該試験結果が不良であること、および、当該カラムに対応して前記フラグメモリ内に記憶された前記フラグが不良を示すことの少なくとも１つを満たすことを条件として、当該カラムが不良であることを示す前記フラグを前記フラグメモリに書き込むフェイル書込部と、
   前記試験対象カラムの試験結果を入力し、当該試験結果が不良であり、かつ、当該カラムに対応して前記フラグメモリ内に不良を示す前記フラグが記憶されていないことを条件として、当該カラムに対応して前記カウントメモリに記憶されたブロック数をインクリメントするカウント部と、
   前記カウントメモリに記憶されたカラム毎の不良ブロック数に基づいて、前記リペア用カラムに置換すべきカラムを選択する選択部と
   を備える選択装置。
8. 複数のブロックに分割された記憶領域と、複数列のリペア用のリペアラインとを備えるフラッシュメモリである被試験メモリを試験し、試験結果に基づいてリペア用の解析処理を行う試験装置であって、
   試験信号を前記被試験メモリに供給し、前記試験信号に応じて前記被試験メモリから出力された読み出しデータを期待値で比較した結果をフェイル情報として出力する試験部と、
   前記被試験メモリに対する試験と並行してリペア用の解析処理情報を生成する解析部と
   を備え、
   前記解析部は、
   前記試験部が前記被試験メモリにアクセスするアドレスに対応したアドレス信号を受けて、前記被試験メモリの前記ブロックを前記リペアラインに対応して分割したメモリ領域毎に、前記試験部が出力するフェイル情報を累積加算したフラグ情報を記憶するフラグメモリと、
   前記試験部が前記被試験メモリにアクセスするアドレスに対応したアドレス信号を受けて、前記被試験メモリが備える複数列のリペアライン毎に、前記試験部が出力する前記フェイル情報の発生回数を計数した結果を記憶するカウントメモリと
   を有する試験装置。

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