JP2007220284A

JP2007220284A - 改善された冗長性分析のためのメモリデバイスの欠陥サマリデータの削減

Info

Publication number: JP2007220284A
Application number: JP2007035610A
Authority: JP
Inventors: Alan S Krech; アラン・エス・クレッチ; Stephen D Jordan; ステファン・ディー・ジョーダン; John M Freeseman; ジョン・エム・フリースマン
Original assignee: Verigy Singapore Pte Ltd
Current assignee: Verigy Singapore Pte Ltd
Priority date: 2006-02-17
Filing date: 2007-02-16
Publication date: 2007-08-30
Also published as: TWI441189B; US20070195618A1; TW200739592A; US7339844B2

Abstract

【課題】メモリ試験の欠陥サマリイメージから要修復行又は要修復列によって欠陥をフィルタリングする方法及び装置を提供すること。
【解決手段】メモリ試験の欠陥サマリイメージから要修復行又は要修復列によって欠陥をフィルタリングする方法及び装置は、メモリデバイスの行にそれぞれ関連する現在利用可能な冗長行欠陥カウントと、メモリデバイスの列に関連する現在利用可能な冗長列欠陥カウントと、を含む。各欠陥カウントには、デバイスの修復に利用できる冗長行及び冗長列のそれぞれの値が予めロードされている。
【選択図】図２

Description

本発明は、メモリ試験の欠陥サマリイメージから要修復行又は要修復列によって欠陥をフィルタリングする方法及び装置の提供に関する。

コンピュータはプログラム命令とデータを格納するランダムアクセスメモリに依存する。コンピュータメモリはメモリセルで構成され、各セルは１ビットのデータを格納する。各々のコンピュータ化した命令及び／又はコンピュータ化したデータ要素は典型的にビット集合を含むが、これは例えばバイト（一般に８ビット）、ワード（一般に複数バイト）、ブロック（一般に複数ワード)等の同時にアドレス可能なビットの集まりに組織化したものである。所与のバイト、ワード、ブロック等（以後、バイトと総称する）におけるビットの位置は、所定の順序のフォーマットによってバイト内に位置されるビットの値によって、バイトにデータ又は命令の意味が与えられるという点で、重要である。

従って、バイト及びワードはアドレスバス、データバス、及びメモリセルイネーブル回路を使用して１つのエンティティとしてアドレスされるのが典型的である。より詳細には、アドレスはアドレスバスに配置され、メモリデバイスのセルはアドレスされたセルに対応する書込み許可ライン又は読取り許可ラインをアクティブにすることによってイネーブルにされ、操作が書込み操作であるか又は読取り操作であるかによって、アドレスバスによりアドレスされたセルへのデータの書込み又はかかるセルからのデータの読取りが行われる。

より高速で有能なシステムの要求に応えるために、ランダムアクセスメモリ（即ちＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）等の最新のメモルデバイスは高密度なものとなっている。このようにメモリデバイスは高密度であるが、製造プロセスには限度があるため、製造直後にしばしば半導体メモリデバイスの１つ以上のメモリセルに欠陥が出てしまう。

メモリデバイスの製造及び試験の間に、メモリデバイスのメモリの全てを試験するメモリ試験が行われる。典型的な試験では、メモリセルに「０」及び「１」の書込みを行いながら、メモリアドレスを順次増分又は減分させることが行われる。通例では、１及び０の集まりは「ベクトル」としてメモリサイクル中の書込み又は読取りが同時に行われ、一方「パターン」とは一連のベクトルを指す。従来の試験装置は、チェッカー盤のようなメモリスペースへの、１の場合に進むパターン、バタフライパターン等の書込みパターンを含む。

前述のように、個々のメモリセルは試験の間に欠陥を生じていることがある。これらのデバイスの歩留まりを上げるために、製造業者はセルの冗長行及び／又は冗長列を備えるのが典型的である。多くの場合、１つ以上の欠陥があるメモリセルを含むメモリデバイスの対応するメモリセルグループを冗長メモリセルに置き換えることによって、完全に機能するメモリデバイスを生産することができる。１つ以上のメモリセルに欠陥のあるメモリデバイスのメモリセルグループに置き換えるように、冗長メモリセルグループをメモリデバイスにマッピングし得る。欠陥のあるメモリセルを含む欠陥メモリセルグループを識別して、冗長メモリセルグループをメモルデバイス内の対応する欠陥メモリセルグループにマッピングするプロセスを、「冗長性分析」と呼ぶ。

典型的に、１つの所与のメモリセルは多数の異なるメモリセルグループのうちの１つであるため、多数の異なる利用可能な冗長メモルセルグループのうちの１つを用いて補償することが可能である。例えばメモリセルを、行を含むグループと列を含むグループにすることで、メモリデバイスを行及び列に組織化することができる。メモリデバイスは多数の冗長行と多数の冗長列を備え、それら行及び列をマッピングして、メモリデバイスの種々の列と行に置き換えることができる。この例では、冗長列及び冗長行の両方を利用でき、それらのいずれかを使用して所与のセルを補償することができる。同一行に多数欠陥がある場合には、いくつかの冗長列を使用するよりも、単一の冗長行を用いて多数のメモリセル欠陥を修復する方がよいが、それはそのように修復する方がより効果的であると共に、冗長メモリ行及び列は限られた数しか利用できないためである。例えば、所与のメモリデバイスにおける欠陥メモリセルを修復する際に、冗長列及び冗長行をそれぞれ４つだけ利用できると仮定する。この例では、ある行の異なる３つの列に欠陥がある場合に、冗長行のうちの３つを使用するか、又は冗長列のうちの１つのみを使用するか、のいずれかによってその行を修復することができる。しかし、ある行の異なる５つの列に欠陥がある場合には、冗長列の１つのみを使用して修復した方がよく、それはこの行の欠陥全てを修復する程の数の冗長列が存在しないためである。利用できる冗長行のうちの１つを使用するだけで修復できる行は「要修復」行とされ、それと同様に、利用可能な冗長列のうちの１つを使用するだけで修復できる列は「要修復」列とされる。

所与の行又は所与の列におけるメモルセルの欠陥の最小数を検出して、利用可能な冗長行又は冗長列によってその行又は列におけるメモリセルの欠陥全てをそれぞれ修復できる場合に、その行又は列はそれぞれ「要修復」行又は「要修復」列として識別されるため、メモリデバイスの所与の行又は列において試験されていないメモリセルが残っていても、それらをさらに試験又は分析する必要がないということがわかる。

冗長メモリセルグループを使用した欠陥のあるメモリセルの修復を実際に回路レベルでどのように行うかということは、かかるデバイスを製造する者には十分に理解されるため、当業者はそのようなデバイスに、選択可能に破棄を行う要素を具備するだけでよく、このような要素によって関連する回路の内部ロジックを変更するゲーティングが可能となる。このような能力を使用して、欠陥のある回路を代替回路に置き換えるように内部信号を導く。

理想的には、メモリ試験装置は被試験メモリデバイスの修復の必要性、修復が必要な場所、及び必要な修復のタイプを識別できなければならず、適切な修復を行う能力も備えていなければならない。

ある特定のメモリ試験装置では、デバイスコンテンツのビットマップ全体（ここではエラーイメージと称する）を捕らえるようにハードウェアを設計し得る。エラーイメージは、被試験メモリデバイスに適用されるアドレスと同じアドレスによって、又は被試験メモリデバイスに適用されるアドレスから導き出したアドレスによってアドレスされる。試験の間、メモリデバイスにおけるメモリセルのコンテンツが期待される結果に適合する又は適合しない場合に、エラーイメージにおいてそのアドレスに位置する対応するビットに対して、使用の慣例によってセット又はクリアのいずれかが行われる。例えば、適合しないことを表すには０（ゼロ）を用い、適合することを表すには１を用いることができる。エラーイメージを分析して、エラーと最適の解消法を見出すことができる。この方法によって解析作業の複雑さが大幅に軽減されるばかりでなく、試験時間も短縮される。

メモリデバイスの試験中には多数の「タグ」イメージが頻繁に形成される。タグイメージはメモリデバイスの一次元において検出されたメモリセルの欠陥をマッピングすることができる。上記の例では、タグには欠陥のある行のマップを含むものと、欠陥のある列のマップを含むものがある。行に関するタグ内の１つの位置に、メモリデバイスの対応する行におけるメモリセルのいずれかにエラーが存在するかどうかを示すフラグを含ませることができる。同様に、列に関するタグ内の１つの位置に、メモリデバイスの対応する列におけるメモリセルのいずれかにエラーが存在するかどうかを示すフラグを含ませることができる。タグイメージでは１つのメモリの位置（典型的に１ビットのみ）を使用して、メモリデバイスの行又は列全体を表すため、実質的にタグイメージはフルエラーイメージより小さい。そのため、どのメモリセルグループ（上記例では、どの行及び列）に欠陥があるかを瞬時に識別することが可能となる。従ってタグイメージは、後の検査のために検出されたイベントの収集物にインデックスを付けて格納するように作用する。

図１はメモリデバイスを試験する従来のシステムのブロック図である。メモリ試験装置４は一連の試験ベクトル３を被試験メモリデバイス（ＤＵＴ）２に適用し、メモリＤＵＴ２のメモリセルのいずれかにおける欠陥を検出する。ＤＵＴ２は、行のメモリセルグループ（［０・・・（Ｘ−１）］）と列のメモリセルグループ（［０・・・（Ｙ−１）］）に配列されたメモリセル２ａのアレイを含む。従来、被試験メモリデバイス（ＤＵＴ）２と同じサイズであると共に同じ方法でアドレス可能なエラーイメージ６を提供して、メモリＤＵＴ２の各メモリセルに対応するビットを格納している。また従来、エラーイメージ６の１ビットセルにおける値が０であれば、メモリＤＵＴ２の対応するビットセル２ａの試験中に欠陥が検出されたことを示し、一方上記値が１であれば、メモリＤＵＴ２の対応するビットセル２ａには欠陥が検出されなかったことを示す。当然のことながら、他の従来の方法を使用して、メモリＤＵＴ２の対応するビットセルの合格又は欠陥を示すことも可能である。

行に対する１セットの冗長メモリセルグループ８（［０・・・（Ｍ−１）］）と列に対する１セットの冗長メモリセルグループ１０（［０・・・（Ｎ−１）］）は、対応する行アドレス及び列アドレスによってアドレスされるＤＵＴ２のメモリセル２ａにおいて欠陥が修復された場合にその修復に使用され得る。

従来、行及び列のタグイメージ１４、１２は、対応する行又は列の方向におけるアドレス毎に１ビットを設け、ＤＵＴ２の対応する行又は列に沿った場所に１つ以上の欠陥があることを示す。タグイメージはメモリＤＵＴにおいて検出された欠陥の修復法を判断するために、エラーイメージの分析を実行することに役立つ。

一例として、ＤＵＴ２に適用されるアドレスは、メモリＤＵＴ２の内部組織に関する行Ｘアドレス要素と列Ｙアドレス要素とに対応させて、行及び列次元に分けることができる。従って、メモリデバイスＤＵＴ２は２次元においてアドレスすることができ、ＤＵＴ２に適用されるアドレスにはＸアドレス要素とＹアドレス要素が組み込まれるが、それは明確又は便利な方法によるものではなかろう。例えば適切なゲート回路は、Ｙアドレス要素を抽出し、抽出したアドレスを列タグイメージ１２に対するアドレスとして適用する。これにより、Ｙアドレスをインデックスとする情報を格納することができる。同様に、ゲート回路はＸアドレス要素を抽出し、抽出したアドレスを行タグイメージ１４に対するアドレスとして適用することにより、Ｘアドレスをインデックスとする情報を格納することができる。従来に、行タグイメージ及び列タグイメージの各エントリに格納される情報は単一ビットであり、試験の終了時にはこの単一ビットによって、それぞれ対応するＸアドレス行又はＹアドレス列に沿ってＤＵＴ２において欠陥が一度以上発生したかどうかが示される。行Ｘアドレス要素及び列Ｙアドレス要素の両方に対してタグイメージを生成することによって、試験分析装置は、内部組織に行Ｘアドレスと列Ｙアドレスの概念を含むメモリＤＵＴの欠陥に関する有益な情報を取得することができる。タグイメージ１２及び１４を使用することで、Ｘアドレス空間及びＹアドレス空間の合計にのみ等しい多くの位置からなるタグイメージに対する必要メモリが必要であるため、同等の製品、即ち従来のエラーイメージに必要であったメモリ要求に比べて、試験装置のメモリ要求を大幅に減少することができる。

メモリデバイスの共通した欠陥メカニズムにより、従来のタグイメージの有効性が低下する。デバイスが、特定のメモリセルグループ内の多くの又は全てのアドレスに欠陥がある縮退メモリセルグループを有するということは、よくあることである。例えば図１のＤＵＴ２において、多くの又は全てのアドレスに欠陥がある縮退行又は縮退列があることが、試験によって明らかになる場合がある。１つの冗長メモリセルグループによって、メモリデバイスにおける縮退メモリセルグループが修復される場合もあるが、多次元におけるメモリセルグループに組織化されることによって、メモリデバイスに適用される所与のアドレスに多次元のアドレス要素が組み込まれるデバイスでは、冗長性分析にとってタグイメージが有効でなくなる場合がある。これについては、以下の例から最もよく理解されるであろう。再度図１のＤＵＴ２を参照すると、このＤＵＴ２は２次元（行次元及び列次元）におけるメモリセルグループ（行[０・・・（Ｘ−１）]及び列[０・・・（Ｙ−１）]）に組織化されており、単一の冗長行によってＤＵＴ２の１つの縮退行を修復可能である。しかし、ＤＵＴ２の縮退行のすべてのメモリセルに欠陥があることにより、列タグ１２がＹアドレス全てに欠陥があることを示す可能性がある。メモリＤＵＴ２が縮退行及び縮退列の両方を有する場合には、タグイメージ１２及び１４の両方が全てのアドレスにおける欠陥一式を示すが、実際には単一列における全Ｘアドレスと単一行における全Ｙアドレスが欠陥を有するだけである。従って縮退行又は縮退列を有するデバイスにおいて、欠陥がわずかしかない行及び／又は列に関する情報を抽出することについては、タグイメージの有効性は限られている、又は完全に無効である場合さえある。

従って、メモリ試験における冗長性分析を改良し合理化する技術が必要であると共に、メモリの試験に必要な試験時間及びハードウェアを減少させることも必要である。縮退行又は縮退列の少なくとも一方を有するメモリデバイスにおいてタグイメージの有効性及び有用性を向上させる必要もある。

本発明は、このような点に鑑みてなされたものであって、上記のような従来技術における問題点を解決することを目的とする。

一実施形態において、メモリデバイスは、複数の次元に沿って複数のメモリセルグループに組織化された複数のメモリセルを含み、各メモリセルグループが、前記複数の次元のうちの１つに対応する複数のアドレス要素のうちの１つによってアドレス可能であり、このメモリデバイスの試験方法が、異なるそれぞれの次元に沿って前記選択メモリアドレスによってアドレスされる前記メモリデバイスにおける複数のメモリセルグループを選択するようにメモリデバイスアドレスを選択し、メモリデバイスアドレスが前記複数の次元のうちの１つに対応する複数のアドレス要素を含むステップと、前記選択メモリデバイスアドレスにおいて前記メモリデバイスに試験ベクトルを適用するステップと、前記選択メモリデバイスアドレスにおいて前記メモリデバイスからコンテンツを読み取るステップと、前記試験ベクトルと前記コンテンツを比較するステップと、前記試験ベクトルと前記コンテンツが不適合である場合に、前記選択メモリセルグループの各々に関連するそれぞれの欠陥カウントにおいて、前記不適合を欠陥としてカウントするステップとを含む。

他の実施形態において、メモリデバイスは、複数の次元に沿って複数のメモリセルグループに組織化された複数のメモリセルを含み、各メモリセルグループが、前記複数の次元のうちの１つに対応する複数のアドレス要素のうちの１つによってアドレス可能であり、このメモリデバイスの試験方法が、異なるそれぞれの次元に沿って前記選択メモリアドレスによってアドレスされる前記メモリデバイスにおける複数のメモリセルグループを選択するようにメモリデバイスアドレスを選択し、メモリデバイスアドレスが前記複数の次元のうちの１つに対応する複数のアドレス要素を含むステップと、前記選択メモリデバイスアドレスにおいて前記メモリデバイスに試験ベクトルを適用するステップと、前記選択メモリデバイスアドレスにおいて前記メモリデバイスからコンテンツを読み取るステップと、前記試験ベクトルと前記コンテンツを比較するステップと、前記試験ベクトルと前記コンテンツが不適合である場合であって、前記選択メモリセルグループが、関連する前記メモリセルグループの前記次元に関連する欠陥の最大数を含まない場合に、前記選択メモリセルグループの各々に関連するそれぞれの欠陥カウントにおいて、前記不適合を欠陥としてカウントし、選択メモリアドレスを欠陥アドレスリストに加えるステップとを含む。

他の実施形態において、メモリデバイスにおける欠陥を追跡する装置であって、前記メモリデバイスは、複数の次元に沿って複数のメモリセルグループに組織化された複数のメモリセルを含み、各メモリセルグループは前記複数の次元のうちの１つに対応する複数のアドレス要素のうちの１つによってアドレス可能であり、前記装置が、複数の欠陥カウントであって、その各々は前記メモリデバイスのそれぞれのメモリセルグループにそれぞれ関連する複数の欠陥カウントと、試験ベクトルを生成する試験ベクトル生成部と、選択メモリデバイスアドレスを生成するアドレス生成部と、前記選択されたアドレスにおいて前記メモリデバイスに前記試験ベクトルを適用する試験機能と、前記試験ベクトルを前記コンテンツと比較し、前記試験ベクトルを前記コンテンツとの間に不適合がある場合には、各メモリセルグループに関連する欠陥数を調整するカウント管理部とを備える。

本発明とその利点の多くは、添付の図面と共に以下の詳細な説明を参照することにより、より完全に理解することができよう。なお図面中、同一又は同様の要素については同じ参照番号を付して示している。

以下の実施形態の詳細な説明において、実施形態の一部をなす添付の図面を参照するが、図面は本発明を実施し得る特定の実施形態を示している。これらの実施形態については、当業者が本発明を実施できるように十分詳細に記載する。なお、他の実施形態も使用できると共に、本発明の主旨及び範囲を逸脱することなく、構造的、論理的、及び電気的に変更することも可能であることを理解されたい。従って、以下の詳細な説明は限定的にとらえるべきではなく、本発明の範囲は特許請求の範囲によってのみ定義される。

本発明の実施形態は、メモリデバイスの冗長性分析において使用されるタグイメージから抽出できる情報の有用性を高める。前記メモリデバイスは、複数の次元に沿った複数のメモリセルグループに組織化した複数のメモリセルを含み、各メモリセルグループは、前記複数の次元のうちの１つに対応する複数のアドレス要素のうちの１つによってアドレス可能である。タグイメージは、複数の次元の各々に対して生成され、各タグイメージはメモリデバイスの所与の次元において複数のメモリセルグループの各々に関連する欠陥カウントを含む。各次元における各欠陥カウントは、欠陥カウントに関連するメモリセルグループにおいて検出された欠陥数の表示を格納する。欠陥カウントには「失効」という概念を関連付けるが、これは特定の欠陥カウントに関連する所与のメモリセルグループにおける欠陥数が、所定の最大欠陥数に達した又は所定の最大欠陥数を超過したことを意味するものである。一実施形態では、所定の最大欠陥数は、メモリセルグループの修復に利用できる所与のメモリセルグループの次元以外の所与の次元に沿って組織化した、利用可能な冗長メモリセルグループの数に基づく。よって欠陥カウントは、関連するメモリセルグループの修復に利用できる、他の次元における冗長メモリセルグループの数が不十分である時に失効する。失効した欠陥カウントに関連するメモリセルグループは、失効した欠陥カウントに関連するメモリセルグループと同じ次元に沿って組織化した冗長メモリセルグループによって修復されなければならない。欠陥カウントの失効については種々の方法で把握することができるが、その例として、欠陥カウントが所定の失効値に到達するまでメモリセルグループに関連する許容欠陥の最大数（これは第１次元においてメモリセルグループを修復するために使用され得る別次元における利用可能な冗長メモリセルグループの数に一致し得る）をカウントアップ又はカウントダウンする方法や、関連する欠陥カウントの失効若しくは未失効を示すフラグを維持する方法等があるが、これらに限定しない。

図２はメモリデバイスを試験するシステムの一実施形態の機能ブロック図である。該システムはメモリ試験装置１０４とコンピュータ記憶部１２０を含む。メモリ試験装置１０４は、後述するアドレス生成部１１６、ベクトル生成部１１７、及びカウント管理部１１８の機能を調整する処理手段を含む。処理手段は、アドレス生成部１１６、ベクトル生成部１１７、及びカウント管理部１１８のいずれか及び全ての機能を実施すると共にそれら機能の調整を行うコンピュータ命令を実行する１つ以上のプロセッサ１２６を含み得る。又は、処理手段は機能要素１１６、１１７、１１８の各々又はいくつかに対する独立したプロセッサを含み得る。アドレス生成部１１６、ベクトル生成部１１７、及びカウント管理部１１８、並びにメモリ試験装置１０４の調整機能は、ソフトウェア及び／又はハードウェアにおいて実行され得る。

コンピュータ記憶部１２０は、コンピュータ命令が格納される任意の媒体を含み得る。その例としてはランダムアクセスメモリ（ＲＡＭ）又は読出し専用メモリ（ＲＯＭ）等のランタイムメディア、並びにフロッピーディスク、ＣＤ−ＲＯＭ、ＤＶＤ、データ保存テープ、及びハードディスク等の配布媒体が挙げられるが、それらに限定しない。

被試験メモリデバイス（ＤＵＴ）１０２は、独立したアドレス要素を有する多次元に配列されたメモリセル１０１を含む。図２に示すメモリＤＵＴ１０２は、所与の適用アドレスが行次元及び列次元に対応したアドレス要素を含むように組織化される。各次元は多数のメモリセルグループを含む。よって、行次元は多数（Ｘ個）の行［０・・・（Ｘ−１）］を含み、列次元は多数（Ｙ個）の列［０・・・（Ｙ−１）］を含む。各メモリセルグループは、次元に対応した共通のアドレス要素によって同時にアドレス可能な多くのメモリセル１０１を含む。例えば、行アドレス要素によってアドレスされる行１２２は、行次元において組織化される単一の行メモリセルグループを示すように破線で囲まれている。同様に、列アドレス要素によってアドレスされる列１２４は、列次元において組織化される単一の列メモリセルグループを示すように破線で囲まれている。各メモリセル１０１は１ビットのデータを格納する。選択されるメモリセル（１つ又は複数）は、適用されるアドレス１０３のアドレス要素と適合する行及び列アドレス要素を有するセル１０１である。

メモリデバイス１０２に適用されるアドレス１０３は、メモリデバイス１０２のビットセル１０１の内部組織に関連する次元に関するアドレス要素（即ち、行アドレス（ｘ）要素及び列アドレス（ｙ）要素）に分けることができる。メモリデバイス１０２に適用されるアドレスには、グループ化したメモリセルの行アドレス及び列アドレスが組み込まれる。

メモリデバイス１０２には、行次元及び列次元のそれぞれにおける多数の冗長メモリセルグループが提供される。よって、多数（Ｍ個）の冗長行１０８［０・・・（M−１）］と多数（Ｎ個）の冗長列１１０［０・・・（N−１）］は、デバイス１０２において検出されたメモリセルの欠陥の修復に使用することができる。

行次元と列次元それぞれに対するタグイメージ１１２及び１１４が生成され得る。これらのタグイメージ１１２、１１４は、それぞれ対応する行又は列毎に単一ビットを用いて、デバイスの対応する行又は列における任意の数のメモリセルの欠陥を示すのではなく、アドレス可能な各タグイメージエントリ（ＲｏｗＴａｇ[ｘ]［ｘ＝０・・・（Ｘ−１）］、及びＣｏｌＴａｇ[ｙ]［ｙ＝０・・・（Ｙ−１）］）が、デバイスの対応する行又は列において検出された欠陥の数を格納する少なくとも１つの欠陥カウントと、関連する欠陥カウントの失効又は未失効を示すメカニズムと、を含む点で従来の行列タグイメージとは異なる。

メモリセルグループに関連する各欠陥カウントは、対応するメモリセルグループにおいて検出される欠陥数（後述する最大許容数までの数）を（直接的に又は間接的に）反映する欠陥カウントを格納する。欠陥カウントは多くの異なる実施形態によって実行され得る。一実施形態では、所与の第１次元に沿って組織化された所与のメモリセルグループの欠陥カウントには、前記所与のメモリセルグループの前記第１次元以外の第２次元において利用可能な冗長要素の最大数が予めロードされる。欠陥カウントは、その関連するメモリセルグループにおけるセルのいずれかに欠陥が検出される度に（後述する所定の認定によって）減分される。事前にロードされた欠陥カウント値（例えば、最大許容欠陥数又は第２次元において利用可能な冗長メモリセルグループの数）から最終の欠陥カウント値を差し引くことによって、所与のメモリセルグループにおける実際の欠陥数がその欠陥カウント値から導出され得る。

一実施形態では、欠陥カウントを所定の低い値に初期化し、欠陥カウントに関連するアドレスされたメモリセルグループにおけるセルのいずれかに欠陥が検出される度に増分していく。所定の低い値がゼロである場合には、欠陥カウント値は関連するメモリセルグループにおいて検出された実際の欠陥数を直接的に表す。所定の低い値がゼロ以外である場合には、欠陥カウント値から所定の低い値を差し引くことによって、関連するメモリセルグループにおける実際の欠陥数を欠陥カウント値から導出できる。この場合には値は間接的に欠陥数を表すことになる。その他の欠陥カウント方式を使用して、メモリセルグループにおいて検出された欠陥数を把握できる。

特定の欠陥カウントに関連するメモリセルグループにおいて検出された欠陥数が所定の最大欠陥数に達した又は所定の最大欠陥数を超過した場合に、任意の所与の欠陥カウントを「失効」とすることができる。一実施形態では、関連する欠陥カウントの失効又は未失効を示すメカニズムは、欠陥カウントの値の１つ以上に「失効」の意味を持たせ、「失効」の意味を持たない値については「未失効」という意味を持たせる。例えば、欠陥カウントに関連するメモリセルグループの次元以外の次元において利用可能な冗長要素の最大数を欠陥カウントに予めロードし、欠陥カウントに関連するアドレスされたメモリセルグループにおけるセルのいずれかにおいて欠陥が検出される度に欠陥カウントを（後述する所定の認定によって）減分する実施形態では、欠陥カウントがゼロ値（又はゼロ未満）に達することをもって欠陥カウントの失効を示す。この実施形態では、欠陥カウントの未失効は、欠陥カウントが正の値であることによって示す。欠陥カウントを所定の低い値に初期化し、欠陥カウントに関連するアドレスされたメモリセルグループにおけるセルのいずれかにおいて欠陥が検出される度に前記所定の低い値を増分していく別の実施形態では、欠陥カウントが所定の高い値に達して、所定の高い値と予めロードされた欠陥カウントとの差が、欠陥カウントに関連するメモリセルグループの特定の次元に割り当てられた最大冗長メモルセルグループ数に等しくなった（又はこれより大きくなった）ことをもって、欠陥カウントの失効とする。別の実施形態では、関連する欠陥カウントの失効又は未失効を示すフラグ又は他のタイプのフィールドを保持し得る。

引き続き図２を参照すると、アドレス生成部１１６はメモリアドレス１０３を生成し、試験ベクトル生成部１１７は試験ベクトル１０５を生成する。メモリ試験装置１０４は、アドレス生成部１１６によって生成された選択メモリアドレス１０３における、試験ベクトル生成部１１７によって生成された試験ベクトル１０５の被試験メモリデバイス１０２への適用を調整する。メモリ試験装置１０４は、選択メモリアドレス１０３からメモリデバイス１０２のコンテンツ１０７をリードバックすることを調整する。メモリデバイス１０２からリードバックされたコンテンツ１０７は、適用された試験ベクトル１０５と比較される。メモリデバイス１０２からリードバックされたコンテンツ１０７と適用された試験ベクトル１０５とが適合しない場合には、アドレス１０３によってアドレスされるメモリセル１０１の１つ以上に欠陥があることになる。カウント管理部１１８は、選択された行及び列に関連するそれぞれの欠陥カウント１１１及び１１３の失効状況に関して判断し、欠陥カウント１１１、１１３のいずれも失効していない場合には、さらなる欠陥があればそれを反映するように関連する欠陥カウント１１１、１１３を調節し、選択メモリアドレスを欠陥リスト１０６に追加する。

一実施形態では、行タグイメージ１１２の各欠陥カウントエントリ１１１には、利用可能な冗長列の所定最大数が予めロードされ、また列タグイメージ１１４の各欠陥カウントエントリ１１３には、利用可能な行の所定最大数が予めロードされる。利用可能な冗長行の所定最大数は冗長行の数Ｍであり得、利用可能な冗長列の所定最大数は冗長列の数Ｎであり得る。例えば、８個の冗長行（即ちＭ＝８）と３２個の冗長列（即ちＮ＝３２）がデバイス１０２に備わっている場合には、利用可能な冗長行イメージ１１２における各欠陥カウントエントリ１１１には３２という数が予めロードされ、利用可能な冗長列イメージ１１４における各欠陥カウントエントリ１１３には８という数が予めロードされ得る。ただし、１つ以上の冗長行及び／又は冗長列を別の目的のために留保する場合には、利用可能な冗長行及び冗長列の所定最大数を、提供される数（Ｍ、Ｎ）未満としてもよい。

図３は、図２のメモリデバイス１０２を試験する方法１３０の一例の実施形態を示すハイレベルフローチャートである。試験の開始時に、すべての欠陥カウント１１１（行タグイメージ１１２の対応する行に格納される）に、行に沿った許容欠陥の最大数を表す欠陥カウント値を持たせて、「要修復」行として指定されないように初期化する（ステップ１３１）。一実施形態では、この数はメモリデバイスの修復のために利用可能な冗長列の数に等しい。同様に、全ての欠陥カウント１１３（列タグイメージ１１４の対応する列に格納される）に、列に沿った許容欠陥の最大数を表す欠陥カウント値を持たせて、「要修復」列として指定されてないように初期化する（ステップ１３２）。一実施形態では、この数はメモリデバイスの修復のために利用可能な冗長行の数に等しい。試験ベクトル１０５とメモリデバイスアドレス１０３が選択される（ステップ１３３から１３６）。選択されたアドレス１０３においてメモリデバイス１０２に試験ベクトル１０５が適用される（ステップ１３７）。選択されたアドレス１０３におけるデバイス１０２のメモリセル１０１のコンテンツ１０７がリードバックされ（ステップ１３８）、適用された試験ベクトルと比較される（ステップ１３９）。

適用された試験ベクトル１０５とコンテンツ１０７が適合すれば、選択メモリアドレスによって選択されるメモリセルの各々は、その特定の試験ベクトルに対して正しい（欠陥でない）とみなされ、さらなるアドレスにおけるメモリデバイス１０２の試験及び／又はさらなる試験ベクトルを用いたメモリデバイス１０２の試験が継続して行われ得る。

しかし、適用された試験ベクトル１０５とコンテンツ１０７が適合しない（ステップ１３９で判断される）場合であって、選択メモリアドレス１０３によって選択される行及び列に対応する行欠陥カウント１１１及び列欠陥カウント１１３が失効していない（例えばそれらがゼロ（又はそれ未満）になるまでカウントされていない）（ステップ１４０で判断される）場合には、選択メモリアドレス１０３に対応する行欠陥カウント１１１と列欠陥カウント１１３は対応する選択行及び選択列における欠陥を「数える」ために減分される（ステップ１４１）。選択メモリアドレスは欠陥アドレスリストに加えられ（ステップ１４２）、最適な修復方法により後程分析される。さらなるアドレスにおけるメモリデバイス１０２の試験及び／又はさらなる試験ベクトルを用いたメモリデバイス１０２の試験が継続して行われ得る。

なお、アルゴリズムの論理固有のものとして、メモリデバイス１０２の選択された行及び列に関連する欠陥カウント１１１及び１１３のいずれか一方又は両方が失効した場合（この場合には、欠陥カウントがゼロ以下になった場合）に、対応する既知の要修復行及び／又は要修復列に欠陥セル（１つ又は複数）が存在する（失効のカウントによって判断される）ということがある。要修復行又は要修復列はデバイスの対応する行又は列における全てのセルを修復するため、要修復行又は列における更なる欠陥情報は余分なものとみなされる。従って、要修復行又は要修復列であると一度識別された行又は列については、さらなる選択アドレスに対して試験ベクトルを適用することによってその行又は列において更なる欠陥が検出されても、欠陥リスト１０６には記録されない。

なお、所与の行又は列が、その行又は列に関連する欠陥カウントが失効状態であると示されることで、「要修復」行又は「要修復」列として指定されると、メモリデバイスにおける残りの欠陥を修復するのに利用可能な冗長行又冗長列の数が１少なくなる。従って一実施形態では、ある行又は列に関連する所与の欠陥カウントを減分することで所与の欠陥カウントが失効し、対応する行又は列を同じタイプの冗長行又は冗長列によって修復しなければならない場合には（ステップ１４５で判断される）、列又は行に関連した未失効欠陥カウント（逆の次元に沿って組織化されたメモリセルグループ）も減分して、メモリを修復するのに利用可能な冗長行又は冗長列が１つ少なくなったことを反映させる（ステップ１４６）。例えば、２つの冗長行と４つの冗長列を有するようにメモリデバイスが構成されているとする。さらに、行に関連する全ての欠陥カウントが欠陥カウント４を有するように初期化することで、所与の行が「要修復」行として指定されないうちは、最大４個の欠陥を許容できるとする（４つの利用可能な冗長列により修復可能である）。また、列に関連する全ての欠陥カウントが欠陥カウント２を有するように初期化することで、所与の列が「要修復」列として指定されないうちは、最大２個の欠陥を許容できるとする（２つの利用可能な冗長行により修復可能である）。さらに、試験ベクトルの適用とメモリからのコンテンツのリードバックを数回繰り返した後、メモリデバイスにおける行のうちの１つが（関連する欠陥カウンタの失効により）「要修復」であると指定されたとする。この場合、２つの冗長行のうちの１つを使用して、前記「要修復」行を修復しなければならない。よって、欠陥を修復するのに利用できる冗長行は、まさに残りあと１つだけとなる。本例では、列メモリセルグループに関連する欠陥カウントは列を修復するために利用できる冗長行の数を反映するため、冗長行のうちの１つを指定された要修復行に割り当てることにより、割り当てられていない残りの冗長行の数が１減ったことを反映して、列に関連するすべての未失効欠陥カウントを減分する（なお図２では、メモリデバイスの行に関連する欠陥カウント１１１は、行タグ１１２において行アドレスエントリとして格納されており、各欠陥カウント１１１には、利用可能な冗長列の数が予めロードされている。同様に、メモリデバイスの列に関連する欠陥カウント１１３は、列タグ１１４において列アドレスエントリとして格納されており、各欠陥カウント１１３には、利用可能な冗長行の数が予めロードされている。よって、本例では列タグ１１４における欠陥カウント１１３は、列の欠陥の修復に利用できる行が１つ少ないため、減分される）。

引き続き上記例において、さらなる繰返しの間に（前掲の「要修復」行以外の）２つ以上の異なる行にエラーを有する列があった場合には、当該列は残りの冗長列のうちの１つを使用することによってしか修復できない。それは残りの利用可能な冗長行の数は１減分されていることから、結果的に当該列の欠陥を修復するのに十分な数の冗長行が残っていないためである。

これらの例によって示されるように、行又は列が要修復要素に割り当てられると、利用可能な行又は列の数は減少する。よって、欠陥カウントは割り当てられていない冗長メモリセルグループの供給の減少を反映するように、ステップ１４６において更新され得る。

また、メモリ試験がメモリデバイスアドレスのいずれかに多数の試験ベクトルを適用する場合には、所与のアドレスにおいて任意の試験ベクトルが適用されることにより欠陥が識別されると、そのアドレスにおいて更なる欠陥が識別されても、それは無視すべきであるということに留意されたい。したがって、欠陥カウントを更新して欠陥リストにアドレスを追加する前のある時点においてチェックを行い（例えばステップ１４３又は１４４）、例えば欠陥リストに現在選択されているアドレスが既に存在するかどうかを判断することによって、欠陥を有するとして以前に識別されたアドレスが現在選択されているかどうかを判断することが好ましい。現在選択されているアドレスが以前に欠陥を有するとして識別されていた場合には、そのアドレスに関連する欠陥カウントは更新せず、さらなるアドレスに対して処理を継続するのが好ましい。従って試験の終了時点での欠陥リスト１０６は、欠陥がわずかであるアドレスのリストを含むと共に、縮退行欠陥及び縮退列欠陥のアドレスも十分に含んでいるため、修復分析ソフトウェアは修復の解決を生むことができる。

一実施形態において、カウント管理部１１８（図２）の機能は、図３に示す方法の少なくともステップ１４０から１４２（並びにステップ１４４及び／又は１４５及び１４６を含み得る）を実行するソフトウェアとして具体化される。

最終のタグイメージ１１２、１１４と欠陥リスト１０６を分析することにおいて、行タグ１１２における対応する関連欠陥カウント１１１が失効したメモリデバイス１０２の任意の行は、利用可能な冗長行のうちの１つを使用して修復しなければならない。同様に、列タグ１１４における対応する関連欠陥カウント１１３が失効したメモリデバイス１０２における全ての列は、利用可能な冗長列のうちの１つを使用して修復しなければならない。

メモリデバイス１０２の行のうち、行タグ１１２における対応する関連欠陥カウント１１１が予めロードされた値を残しているものについては、メモリセル１０１に欠陥がないことから、修復する必要がない。同様に、メモリデバイス１０２の列のうち、列タグ１１４における対応する関連欠陥カウント１１３が予めロードされた値を残しているものについては、メモリセル１０１に欠陥がないことから、修復する必要がない。

メモリデバイス１０２の行のうち、行タグ１１２における対応する関連欠陥カウント１１１が失効していないものの予めロードされた値を残していない（値がゼロより大きいが予めロードされた欠陥カウント値より小さい）ものは、欠陥のあるセルの数がわずかであるため、メモリデバイス１０２において指定された「要修復」行全てに冗長行を割り当てた後に残った利用可能な冗長行によって修復される候補である。同じく、メモリデバイス１０２の列のうち、列タグ１１４における対応する関連欠陥カウント１１３が失効していないものの予めロードされた値を残していない（値がゼロより大きいが予めロードされた欠陥カウント値より小さい）ものは、欠陥のあるセルの数が数個しかないため、メモリデバイス１０２において指定された「要修復」列全てに冗長列を割り当てた後に残った利用可能な冗長列によって修復される候補である。

試験後の行タグ１１２における各欠陥カウント１１１と列タグ１１４における各欠陥カウント１１３は、いくつかの重要な情報を示すことを認識されたい。第一に、所与の欠陥カウントの値は、対応する行又は列において欠陥のあるメモリセルが少なくとも１つ存在するかしないかを示している。第二に、欠陥カウントの値はＤＵＴ１０２における対応する行又は列が「要修復」行又は「要修復」列として指定されているかどうか、又はＤＵＴ１０２における対応する行又は列に含まれる欠陥がわずかであるかどうか、又はＤＵＴ１０２における対応する行又は列に欠陥がないか等について示している。第三に、試験が完了した後の所与の欠陥カウントの値はＤＵＴ１０２の対応する行又は列において検出された欠陥のあるメモリセルの数を示しているが、その数は、それぞれの行又は列が「要修復」行又は「要修復」列として指定される前に許容される欠陥のあるメモリセル１０１の最大数までの数である。

修復方法を最適化するために、指定された「要修復」行又は「要修復」列と同じアドレス要素を有する全てのアドレスを欠陥リスト１０６から排除するが、それは「要修復」行又は「要修復」列に存在する欠陥が冗長行又は冗長列によって自動的に修復されるためである。

図４は、独立してアドレス可能な複数の次元に組織化したメモリセルグループを有するメモリデバイスにメモリ試験を実行する方法の一実施形態を示すフローチャートである。図示されるように、選択された試験ベクトルは、複数の次元の各々に対応するアドレス要素を含む選択メモリデバイスアドレスにおいてメモリデバイスに適用される（ステップ３１から３３）。選択メモリデバイスアドレスにおけるメモリデバイスからのコンテンツが読み取られて、適用された試験ベクトルと比較される（ステップ３４、３５）。適用された試験ベクトルとコンテンツとが不適合であり、選択メモリアドレスによってアドレスされるメモリデバイスにおけるそれぞれの対応するメモリセルグループに関連する欠陥カウントのいずれかが失効している場合（ステップ３７で判断する）には、更にアドレスを選択して及び／又は更に試験ベクトルを適用して、本方法が繰り返される。しかし、関連した欠陥カウントに失効しているものがなければ、一実施形態では選択メモリセルグループの各々に関連するそれぞれの欠陥カウントを、前記不適合をカウントするように調整し（ステップ３８）、選択メモリアドレスを欠陥のあるアドレスのリストに追加するのが好ましい（ステップ３９）。さらに選択したアドレスに本方法を繰り返し行って、メモリデバイスにおける全てのメモリセルに試験を行うことが好ましい。試験の終了時の欠陥リストは、わずかな欠陥のアドレスを含むアドレスのリストと、識別された要修復メモリセルグループに関連するアドレスの最小数とを含む。

メモリデバイスの試験によっては、多数の試験ベクトルがそれぞれのアドレスに適用されるものもある。所与の試験ベクトルに対して選択メモリデバイスアドレスに欠陥が検出された場合には、わずかな欠陥のリストを維持するために、前記選択メモリデバイスアドレスに更なる試験ベクトルを適用した場合に、前記選択メモリデバイスアドレスに欠陥があってもそれをカウントしないことが重要である。従って一実施形態では、本試験方法は選択メモリデバイスアドレスがすでに欠陥リストに存在するかどうかを判断するステップ（ステップ４０）を含み得る。欠陥リストに或るアドレスが存在するということは、その特定のアドレスには既にカウントされた欠陥があって、その結果その特定のアドレスは欠陥リストに追加されたということを意味している（即ち、その特定のアドレスにおける欠陥は現在の欠陥カウント値において考慮されている）。よって、そのアドレスに関連する欠陥カウントは、そのアドレスにおいて更に欠陥が検出されても再度更新されるべきではない。したがって、選択メモリデバイスアドレスがすでに欠陥リストに存在している（ステップ４０における判断により）場合には、一実施形態では、前記選択されたアドレスをすぐに放棄し、代わりに別のメモリデバイスアドレスを選択して処理する（ステップ３２に進む）。別の実施形態では、選択メモリデバイスアドレスが欠陥リストに存在するかどうかの判断（ステップ４１）を、（ステップ３６で）選択メモリデバイスアドレスにおいて欠陥が検出された後に行う。この実施形態では、選択メモリデバイスアドレスがすでに欠陥リストに存在していることが（ステップ４１において）判断された場合には、欠陥カウントを更新しないと共にそのアドレスを欠陥リストに再追加せず（即ちステップ３８と３９が省略される）、別のメモリデバイス及び／又は別の試験ベクトルに対して処理を継続する。

一実施形態では、カウント管理部１１８（図２）の機能は、図４に示された方法の少なくともステップ３７から３９を実行するソフトウェアとして具体化される。

従来の方法と異なり、本発明ではエラーイメージを生成する必要がないため、メモリデバイス自体と同じ大きさ（行、列、及び深さ）のハードウェアコンポーネントがなくなることでコストが削減されると共に、複雑でなくなる。

複数の次元が行次元と列次元を含む例示の実施形態を示したが、複数の次元は追加的に又は代替的に深さの次元、１つ以上の対角線の次元、及び／又は、関連する次元に沿ってメモリセルグループをアクセスするアドレス要素を対応させた、１つ以上の他のメモリセルグルーピングパターンを含む。ここに記載して例示した実施形態はソフトウェア、ファームウェア、若しくはハードウェア、又はそれらを任意に適切に組み合わせたものにおいて実施され得る。

本発明の方法及び装置は、命令が実行されるコンピュータ又はマイクロプロセッサによって実施され得るが、前記命令はコンピュータ可読媒体において実行のために格納され、任意の適切な命令プロセッサによって実行される。代替的な実施形態も考えられるが、それらは本発明の主旨及び範囲内にある。

従来のメモリデバイス試験システムの構成図。本発明による一例のメモリデバイス試験システムのブロック図。一例のメモリデバイス試験方法のフローチャート。一例のメモリデバイス試験方法のフローチャート。

符号の説明

１０１メモリセル
１０２被試験メモリデバイス（ＤＵＴ）
１０４メモリ試験装置
１０５試験ベクトル
１０６欠陥リスト
１０８冗長行
１１０冗長列
１１２行タグイメージ
１１４列タグイメージ
１１６アドレス生成部
１１７試験ベクトル生成部
１１８カウント管理部
１２０コンピュータ記憶部
１２６プロセッサ

Claims

被試験メモリデバイスにおける欠陥を追跡する方法であって、前記デバイスは複数の次元に沿って複数のメモリセルグループに組織化された複数のメモリセルを含み、各メモリセルグループは、前記複数の次元のうちの１つに対応する複数のアドレス要素のうちの１つによってアドレス可能であり、前記方法が、
欠陥のあるメモリアドレスの表示を受信するステップであって、前記欠陥のあるメモリアドレスが、前記欠陥のあるメモリアドレスによってアドレスされる複数の選択メモリセルグループに対応する複数のアドレス要素を含み、前記選択メモリセルグループの各々が、関連する異なる次元に沿って組織化され、前記選択メモリセルグループの各々が前記関連するメモリセルグループを修復するために利用できる前記関連するメモリセルグループの前記次元以外の次元に沿って組織化された多数の冗長メモリセルグループを示す対応する欠陥カウントに関連する、前記ステップと、
前記選択メモリセルグループに関連する前記欠陥カウントのいずれかが失効状態にあるかどうかを判断するステップであって、前記失効状態は、前記対応するメモリセルグループの前記次元に沿って組織化された冗長メモリセルグループを用いて前記対応する選択メモリセルグループを修復しなければならないことを示す、前記ステップと、
前記選択メモリセルグループに関連する前記欠陥カウントの中に失効状態にあるものがない場合に、前記選択メモリセルグループに関連する前記欠陥カウントを、前記欠陥のあるメモリアドレスにおける欠陥の検出を反映するように調整するステップと、を含むこと、
を特徴とする方法。
前記メモリデバイスにおいて検出された欠陥のあるメモリアドレスのリストを含む欠陥リストに、前記欠陥のあるメモリアドレスを追加するステップをさらに含むこと、
を特徴とする請求項１に記載の方法。
前記欠陥カウントを調整する前記ステップを、前記欠陥リストに前記選択メモリアドレスが存在しない場合にのみ実行すること、
を特徴とする請求項２に記載の方法。
前記欠陥カウントを調整する前記ステップによって、前記選択メモリセルグループに関連するそれぞれの欠陥カウントのいずれかが変更された場合に、前記変更に関連する前記選択メモリセルグループの前記次元に沿って組織化された利用可能な冗長メモリセルグループを追跡する欠陥カウントを有するメモリセルグループに関連するそれぞれの欠陥カウントを失効状態に調整すること、
を特徴とする請求項１に記載の方法。
被試験メモリデバイスにおける欠陥を追跡する方法を実行するプログラム命令を具体化するコンピュータ可読記憶媒体であって、前記メモリデバイスが、複数の次元に沿った複数のメモリセルグループに組織化された複数のメモリセルを含み、各メモリセルグループが、前記複数の次元のうちの１つに対応する複数のアドレス要素のうちの１つによってアドレス可能であり、前記方法が、
欠陥のあるメモリアドレスの表示を受信するステップであって、前記欠陥のあるメモリアドレスが、前記欠陥のあるメモリアドレスによってアドレスされる複数の選択メモリセルグループに対応する複数のアドレス要素を含み、前記選択メモリセルグループの各々が、関連する異なる次元に沿って組織化され、前記選択メモリセルグループの各々が前記関連するメモリセルグループを修復するために利用できる前記関連するメモリセルグループの前記次元以外の次元に沿って組織化された多数の冗長メモリセルグループを示す対応する欠陥カウントに関連する、前記ステップと、
前記選択メモリセルグループに関連する前記欠陥カウントのいずれかが失効状態にあるかどうかを判断するステップであって、前記失効状態は、前記対応するメモリセルグループの前記次元に沿って組織化された冗長メモリセルグループを用いて前記対応する選択メモリセルグループを修復しなければならないことを示す、前記ステップと、
前記選択メモリセルグループに関連する前記欠陥カウントの中に失効状態にあるものがない場合に、前記選択メモリセルグループに関連する前記欠陥カウントを、前記欠陥のあるメモリアドレスにおける欠陥の検出を反映するように調整するステップと、を含むこと、
を特徴とするコンピュータ可読記録媒体。
前記方法が、前記メモリデバイスにおいて検出された欠陥のあるメモリアドレスのリストを含む欠陥リストに、前記欠陥のあるメモリアドレスを追加するステップをさらに含むこと、
を特徴とする請求項５に記載のコンピュータ可読記録媒体。
前記欠陥カウントを調整する前記ステップを、前記欠陥リストに前記選択メモリアドレスが存在しない場合にのみ実行すること、
を特徴とする請求項６に記載のコンピュータ可読記録媒体。
前記欠陥カウントを調整する前記ステップによって、前記選択メモリセルグループに関連するそれぞれの欠陥カウントのいずれかが変更された場合に、前記変更に関連する前記選択メモリセルグループの前記次元に沿って組織化された利用可能な冗長メモリセルグループを追跡する欠陥カウントを有するメモリセルグループに関連するそれぞれの欠陥カウントを失効状態に調整すること、
を特徴とする請求項５に記載のコンピュータ可読記録媒体。
メモリデバイスを試験する方法であって、前記メモリデバイスが複数の次元に沿って複数のメモリセルグループに組織化された複数のメモリセルを含み、各メモリセルグループが、前記複数の次元のうちの１つに対応する複数のアドレス要素のうちの１つによってアドレス可能であり、前記方法が、
異なるそれぞれの次元に沿って前記選択メモリアドレスによってアドレスされる前記メモリデバイスにおける複数のメモリセルグループを選択するようにメモリデバイスアドレスを選択するステップと、
前記選択メモリデバイスアドレスにおいて前記メモリデバイスに試験ベクトルを適用するステップと、
前記選択メモリデバイスアドレスにおいて前記メモリデバイスからコンテンツを読み取るステップと、
前記試験ベクトルと前記コンテンツを比較するステップと、
前記試験ベクトルと前記コンテンツが不適合である場合であって、前記それぞれの欠陥カウントの中に失効状態にあるものがない場合に、前記選択メモリセルグループの各々に関連するそれぞれの欠陥カウントにおいて、前記不適合を欠陥としてカウントするステップであって、前記失効状態は、前記対応する選択メモリセルグループを、前記対応するメモリセルグループの前記次元に沿って組織化された冗長メモリセルグループを用いて修復しなければならないことを示す、前記ステップとを含むこと、
を特徴する方法。
前記不適合をカウントした場合に欠陥のあるアドレスのリストに前記選択メモリアドレスを追加するステップをさらに含むこと、
を特徴とする請求項９に記載の方法。
前記選択メモリアドレスが前記欠陥のあるアドレスのリストに存在しない場合にのみ、前記不適合をカウントする前記ステップを実行すること、
を特徴とする請求項１０に記載の方法。
前記不適合を欠陥としてカウントする前記ステップが、
前記不適合を欠陥としてカウントする前記ステップによって、前記選択メモリアドレスによって選択メモリセルグループに関連する前記それぞれの欠陥カウントのいずれかが失効状態となった場合に、第１次元に沿って組織化された利用可能な冗長メモリセルグループの数が１つ少なくなったことを反映するように、第２次元に沿って組織化されたメモリセルグループに関連するそれぞれの欠陥カウントを更新するステップをさらに含むこと、
を特徴とする請求項９に記載の方法。
前記不適合を欠陥としてカウントする前記ステップが、
それぞれの欠陥カウントのいずれも、前記それぞれの欠陥カウントに関連する前記メモリセルグループの前記次元に関連する欠陥の、以前にカウントされた最大数に達したことによる失効状態にない場合に、前記選択メモリセルグループの各々に関連する前記それぞれの欠陥カウントの各々を減分するステップであって、前記１つ以上の欠陥カウントの各々には、前記メモリデバイスの試験の前に、前記複数のメモリセルグループのうちの対応する１つが属する次元以外の次元に割り当てられた多数の冗長メモリセルグループに関連する所定の数を予めロードする、前記減分するステップを含むこと、
を特徴とする請求項９に記載の方法。
前記不適合を欠陥としてカウントする前記ステップが、
前記選択メモリセルグループの各々に関連する前記それぞれの欠陥カウントの各々を減分する前記ステップによって、前記選択メモリセルグループに関連する前記それぞれの欠陥カウントのいずれかが失効状態となった場合に、前記失効状態にある前記欠陥カウントの前記次元に関連する利用可能な冗長セルグループの数が１つ少なくなったことを反映するように、前記選択メモリアドレスによって選択されないメモリセルグループに関連するそれぞれの欠陥カウントを更新するステップをさらに含むこと、
を特徴とする請求項１３に記載の方法。
前記不適合を欠陥としてカウントする前記ステップが、
それぞれの欠陥カウントのいずれも、前記それぞれの欠陥カウントに関連する前記メモリセルグループの前記次元に関連する所定の欠陥最大数に達したことによる失効状態にない場合に、前記選択メモリセルグループの各々に関連する前記それぞれの欠陥カウントの各々を増分するステップであって、前記それぞれの欠陥カウントの各々には前記メモリデバイスの試験の前に所定の値が予めロードされ、前記欠陥カウントの前記所定の値と前記予めロードされた値との差は、前記欠陥カウントに関連する前記メモリセルグループの特定の次元に割り当てられた所定の最大割当冗長メモリセルグループ以上である、前記増分するステップを含むこと、
を特徴とする請求項９に記載の方法。
前記不適合を欠陥としてカウントする前記ステップが、前記選択メモリセルグループの各々に失効状態を関連付けるステップを含み、各失効状態は、前記それぞれの選択メモリセルグループに関連する欠陥の最大数が、前記関連する選択メモリセルグループにおいて検出されたか否かを示すこと、
を特徴とする請求項９に記載の方法。
１つ以上の更に異なる選択メモリデバイスデバイスアドレスを用いて、前記選択するステップから前記欠陥をカウントするステップまでを繰り返すことをさらに含むこと、
を特徴とする請求項９に記載の方法。
前記複数の次元が、前記メモリデバイスの行次元に対応する第１次元と前記メモリデバイスの列次元に対応する第２次元とを含み、前記複数のメモリセルグループが、前記行次元における複数の行と前記列次元における複数の列とを含むこと、
を特徴とする請求項９に記載の方法。
メモリデバイスを試験する方法を実行するプログラム命令を具体化するコンピュータ可読記憶媒体であって、前記メモリデバイスが、複数の次元に沿った複数のメモリセルグループに組織化された複数のメモリセルを含み、各メモリセルグループが、前記複数の次元のうちの１つに対応する複数のアドレス要素のうちの１つによってアドレス可能であり、前記方法が、
異なるそれぞれの次元に沿って前記選択メモリアドレスによってアドレスされる前記メモリデバイスにおける複数のメモリセルグループを選択するようにメモリデバイスアドレスを選択するステップと、
前記選択メモリデバイスアドレスにおいて前記メモリデバイスに試験ベクトルを適用するステップと、
前記選択メモリデバイスアドレスにおいて前記メモリデバイスからコンテンツを読み取るステップと、
前記試験ベクトルと前記コンテンツを比較するステップと、
前記試験ベクトルと前記コンテンツが不適合である場合であって、前記それぞれの欠陥カウントの中に失効状態にあるものがない場合に、前記選択メモリセルグループの各々に関連するそれぞれの欠陥カウントにおいて、前記不適合を欠陥としてカウントするステップであって、前記失効状態は、前記対応する選択メモリセルグループを、前記対応するメモリセルグループの前記次元に沿って組織化された冗長メモリセルグループを用いて修復しなければならないことを示す、前記ステップとを含むこと、
を特徴とするコンピュータ可読記録媒体。
前記方法が、前記不適合をカウントする場合に、欠陥のあるアドレスのリストに前記選択メモリアドレスを追加することをさらに含むこと、
を特徴とする請求項１９に記載のコンピュータ可読記録媒体。
前記選択メモリアドレスが前記欠陥のあるアドレスのリストに存在しない場合にのみ、前記不適合をカウントする前記ステップを実行すること、
を特徴とする請求項２０に記載のコンピュータ可読記録媒体。
前記不適合を欠陥としてカウントする前記ステップが、
前記不適合を欠陥としてカウントする前記ステップによって、前記選択メモリアドレスによって選択メモリセルグループに関連する前記それぞれの欠陥カウントのいずれかが失効状態となった場合に、第１次元に沿って組織化された利用可能な冗長メモリセルグループの数が１つ少なくなったことを反映するように、第２次元に沿って組織化されたメモリセルグループに関連するそれぞれの欠陥カウントを更新するステップをさらに含むこと、
を特徴とする請求項１９に記載のコンピュータ可読記録媒体。
前記不適合を欠陥としてカウントする前記ステップが、
それぞれの欠陥カウントがいずれも、前記それぞれの欠陥カウントに関連する前記メモリセルグループの前記次元に関連する欠陥の、以前にカウントされた最大数に達したことによる失効状態にない場合に、前記選択メモリセルグループの各々に関連する前記それぞれの欠陥カウントの各々を減分するステップであって、前記１つ以上の欠陥カウントの各々には、前記メモリデバイスの試験の前に、前記複数のメモリセルグループのうちの対応する１つが属する次元以外の次元に割り当てられた多数の冗長メモリセルグループに関連する所定の数を予めロードする、前記減分するステップを含むこと、
を特徴とする請求項１９に記載のコンピュータ可読記録媒体。
前記不適合を欠陥としてカウントする前記ステップが、
前記選択メモリセルグループの各々に関連する前記それぞれの欠陥カウントの各々を減分する前記ステップによって、前記選択メモリセルグループに関連する前記それぞれの欠陥カウントのいずれかが失効状態となった場合に、前記失効状態にある前記欠陥カウントの前記次元に関連する利用可能な冗長セルグループの数が１つ少なくなったことを反映するように、前記選択メモリアドレスによって選択されないメモリセルグループに関連するそれぞれの欠陥カウントを更新するステップをさらに含むこと、
を特徴とする請求項２３に記載のコンピュータ可読記録媒体。
前記不適合を欠陥としてカウントする前記ステップが、
それぞれの欠陥カウントのいずれも、前記それぞれの欠陥カウントに関連する前記メモリセルグループの前記次元に関連する所定の欠陥最大数に達したことによる失効状態にない場合に、前記選択メモリセルグループの各々に関連する前記それぞれの欠陥カウントの各々を増分するステップであって、前記それぞれの欠陥カウントの各々には前記メモリデバイスの試験の前に所定の値が予めロードされ、前記欠陥カウントの前記所定の値と前記予めロードされた値との差は、前記欠陥カウントに関連する前記メモリセルグループの特定の次元に割り当てられた所定の最大割当冗長メモリセルグループ以上である、前記増分するステップを含むこと、
を特徴とする請求項１９に記載のコンピュータ可読記録媒体。
前記不適合を欠陥としてカウントする前記ステップが、前記選択メモリセルグループの各々に失効状態を関連付けるステップを含み、各失効状態は、前記それぞれの選択メモリセルグループに関連する欠陥の最大数が、前記関連する選択メモリセルグループにおいて検出されたか否かを示すこと、
を特徴とする請求項１９に記載のコンピュータ可読記録媒体。
１つ以上の更に異なる選択メモリデバイスデバイスアドレスを用いて、前記選択するステップから前記欠陥をカウントするステップまでを繰り返すことをさらに含むこと、
を特徴とする請求項１９に記載のコンピュータ可読記録媒体。
前記複数の次元が、前記メモリデバイスの行次元に対応する第１次元と前記メモリデバイスの列次元に対応する第２次元とを含み、前記複数のメモリセルグループが、前記行次元における複数の行と前記列次元における複数の列とを含むこと、
を特徴とする請求項１９に記載のコンピュータ可読記録媒体。
メモリデバイスにおける欠陥を追跡する装置であって、前記メモリデバイスは、複数の次元に沿って複数のメモリセルグループに組織化された複数のメモリセルを含み、各メモリセルグループは前記複数の次元のうちの１つに対応する複数のアドレス要素のうちの１つによってアドレス可能であり、前記装置が、
複数の欠陥カウントであって、その各々は前記メモリデバイスのそれぞれのメモリセルグループにそれぞれ関連すると共に、それぞれのメモリセルグループにおいて最大数の欠陥が検出されたか否かを示す関連する失効状態を有する、前記複数の欠陥カウントと、
試験ベクトルを生成する試験ベクトル生成部と、
選択メモリデバイスアドレスを生成するアドレス生成部と、
前記選択されたアドレスにおいて前記メモリデバイスに前記試験ベクトルを適用し、前記適用された試験ベクトルをコンテンツと比較し、前記試験ベクトルが前記コンテンツと適合しない場合に、前記選択されたアドレスにおいて欠陥が検出されたことを示す試験機能と、
前記選択されたアドレスにおいて前記欠陥が検出されたことの表示を受信し、前記選択されたアドレスによって選択される前記メモリセルグループの各々に関連する前記それぞれの欠陥カウントの前記失効状態によって、前記対応するそれぞれのメモリセルグループにおいて最大数の欠陥が検出されたことが示された場合に、前記選択されたアドレスによって選択される前記メモリセルグループの各々に関連するそれぞれの欠陥カウントと対応する失効状態とを調整するカウント管理部と、
を含むことを特徴とする装置。
前記メモリデバイスが、前記複数の次元の各々に対する複数の冗長メモリセルグループをさらに含み、前記複数の欠陥カウントの各々には、前記それぞれの欠陥カウントに関連する前記メモリセルグループの前記次元以外の次元に割り当てられた多数の利用可能な冗長メモリセルグループが予めロードされていること、
を特徴とする請求項２９に記載の装置。
メモリデバイスのエラーデータイメージに関する情報を格納するタグイメージであって、前記メモリデバイスは、複数の次元に沿って複数のメモリセルグループに組織化された複数のメモリセルを含み、各メモリセルグループは前記複数の次元のうちの１つに対応する複数のアドレス要素のうちの１つによってアドレス可能であり、前記タグイメージが、
複数の欠陥カウントを含み、各欠陥カウントは失効状態及び未失効状態を有する関連する失効状況を有し、前記各欠陥カウントは、前記メモリデバイスのそれぞれのメモリセルグループに関連し、前記各欠陥カウントは、前記失効状況が未失効状態にある場合にそれぞれのメモリセルグループにおいて検出される多数の欠陥を示し、前記失効状況が失効状態にある場合には、それぞれのメモリセルグループにおいて検出される最小数の欠陥を示すこと、
を特徴とするタグイメージ。
メモリデバイスのエラーデータイメージに関する情報を格納するタグイメージを含むコンピュータ可読記録媒体であって、前記メモリデバイスは、複数の次元に沿って複数のメモリセルグループに組織化された複数のメモリセルを含み、各メモリセルグループは前記複数の次元のうちの１つに対応する複数のアドレス要素のうちの１つによってアドレス可能であり、前記タグイメージが、複数の欠陥カウントを含み、各欠陥カウントは失効状態及び未失効状態を有する関連する失効状況を有し、前記各欠陥カウントは、前記メモリデバイスのそれぞれのメモリセルグループに関連し、前記各欠陥カウントは、前記失効状況が未失効状態にある場合にそれぞれのメモリセルグループにおいて検出される多数の欠陥を示し、前記失効状況が失効状態にある場合には、それぞれのメモリセルグループにおいて検出される最小数の欠陥を示すこと、
を特徴とするコンピュータ可読記録媒体。