JPWO2008029434A1 - 半導体記憶装置、半導体記憶装置試験方法 - Google Patents

Abstract

第１のケースにおいて使用されると判定された場合に使用されるメモリブロックＭ３９，Ｍ３８，…Ｍ１，Ｍ０と、第２のケースにおいて使用されると判定された場合に、メモリブロックＭ３９，Ｍ３８，…Ｍ１，Ｍ０の代替として使用されるメモリブロックＭＲと、判定時の判定のために、メモリブロックＭ３９，Ｍ３８，…Ｍ１，Ｍ０へ判定用データを書き込むとともに、該判定用データをメモリブロックＭＲへ書き込む書き込み部と、判定時の判定のために、書き込み部によりメモリブロックＭ３９，Ｍ３８，…Ｍ１，Ｍ０へ書き込まれた前記判定用データを読み出すとともに、書き込み部によりメモリブロックＭＲへ書き込まれた前記判定用データを読み出す読み出し部とを備えた。

Description

本発明は、通常セルの代替とすることができる冗長セルを備えた半導体記憶装置、半導体記憶装置試験方法に関するものである。

ＲＡＭ（Random Access Memory）の大容量化に伴い、メモリセル不良が大きな問題となってきた。ＲＡＭ内のメモリセルが全て用いられる場合、一つでも不良セルが存在すれば、そのＲＡＭは使えなくなってしまう。そのため、通常使用するメモリセルである通常セルが不良セルであった場合を救済するため、予め通常セル以外に用意されたメモリセルである冗長セルを備える構成が用いられる。この構成において、ＰＴ（プローブテスト）試験により、通常セルに不良セルが発見された場合、冗長セルを不良セルの代わりに使用することにより歩留まりを上げる手法が広く用いられるようになった。ＰＴ試験は、ウェハ上の各チップに設けられた電極パッドに検査針（プローブ）を立てることにより行われるテストである。ここで、通常セルの代わりに冗長セルを使用するために、セルの選択信号を与えるヒューズを切断していた。

次に、従来の半導体記憶装置の構成について、書き込み機能の構成と読み出し機能の構成に分けて説明する。

図８は、従来の半導体記憶装置の書き込み機能の構成の一例を示すブロック図である。この半導体記憶装置は、ヒューズデコーダ回路１１１、メモリブロック選択ユニット（ＭＥＭ．ＢＬＯＣＫ選択ユニット）２１１、列選択回路（Ｃｏｌ．Ｓｅｌｅｃｔ）３１１、メモリブロック（ＭＥＭ．ＢＬＯＣＫ）Ｍ３９，Ｍ３８，…Ｍ１，Ｍ０，ＭＲ、書き込みデータを保持するラッチＷＤ３９，ＷＤ３８，…ＷＤ１，ＷＤ０を備える。ここで、メモリブロックは、少なくとも一つのメモリセルを備える。また、４０個のメモリブロックＭ３９，Ｍ３８，…Ｍ１，Ｍ０は、それぞれ通常メモリブロックであり、１個のメモリブロックＭＲは、冗長メモリブロック（冗長ＭＥＭ．ＢＬＯＣＫ）である。

メモリブロック選択ユニット２１１は、４１個のセレクタを備える。各セレクタは、ヒューズデコーダ回路１１１から出力される制御信号ＳＲ，Ｓ３９，Ｓ３８，…Ｓ１，Ｓ０の中のそれぞれ対応する制御信号に従って入力を選択し、それぞれ対応するメモリブロックＭ３９，Ｍ３８，…Ｍ１，Ｍ０，ＭＲに出力する。

制御信号ＳＲに対応するセレクタは、ＶＳＳ（そのメモリブロックを使用しないことを示す）とラッチＷＤ３９のデータのいずれか一方を選択し、メモリブロックＭ３９へ書き込む。制御信号Ｓ３９に対応するセレクタは、ラッチＷＤ３９のデータとラッチＷＤ３８のデータのいずれか一方を選択し、メモリブロックＭ３８へ書き込む。制御信号Ｓ（ｉ）（ｉは３８〜１の整数）に対応するセレクタも同様であり、隣接するラッチＷＤ（ｉ）のデータとラッチＷＤ（ｉ−１）のデータのいずれか一方を選択し、出力に接続されたメモリブロックＭ（ｉ−１）へ書き込む。制御信号Ｓ０に対応するセレクタは、ラッチＷＤ０のデータとＶＳＳ（そのメモリブロックを使用しない）のいずれか一方を選択し、メモリブロックＭ０へ書き込む。

列選択回路３１１は、外部からの指示に従ってメモリブロックＭ３９，Ｍ３８，…Ｍ１，Ｍ０，ＭＲに対応する列を選択する。更に、この半導体記憶装置は、図示されない構成として、外部からの指示に従ってメモリブロックＭ３９，Ｍ３８，…Ｍ１，Ｍ０，ＭＲ内の行（メモリセル）を選択する行選択回路を備える。

図９は、従来の半導体記憶装置の読み出し機能の構成の一例を示すブロック図である。この図において、図８と同一符号は図８に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図８と比較すると、メモリブロック選択ユニット２１１の代わりにメモリブロック選択ユニット２１２を備え、列選択回路３１１の代わりに列選択回路３１２を備え、ラッチＷＤ３９，ＷＤ３８，…ＷＤ１，ＷＤ０の代わりに読み出しデータ用を保持するラッチＲＤ３９，ＲＤ３８，…ＲＤ１，ＲＤ０を備える。ラッチＲＤ３９，ＲＤ３８，…ＲＤ１，ＲＤ０は、この順番でスキャンチェインに接続される。

メモリブロック選択ユニット２１２は、４０個のセレクタを備える。各セレクタは、ヒューズデコーダ回路１１１から出力される制御信号Ｓ３９，Ｓ３８，…Ｓ１，Ｓ０の中のそれぞれ対応する制御信号に従って入力を選択し、それぞれ対応するラッチＲＤ３９，ＲＤ３８，…ＲＤ１，ＲＤ０に出力する。

制御信号Ｓ３９に対応するセレクタは、メモリブロックＭ３９のデータとメモリブロックＭ３８のデータのいずれか一方を選択し、ラッチＲＤ３９へ書き込む。制御信号Ｓ（ｉ）（ｉは３８〜０の整数）に対応するセレクタも同様であり、隣接するメモリブロックＭ（ｉ）のデータとメモリブロックＭ（ｉ−１）のデータのいずれか一方を選択し、出力に接続されたラッチＲＤ（ｉ）へ書き込む。

列選択回路３１２は、メモリブロックＭ３９，Ｍ３８，…Ｍ１，Ｍ０，ＭＲ内の列を選択する。更に、この半導体記憶装置は、図示されない構成として、メモリブロックＭ３９，Ｍ３８，…Ｍ１，Ｍ０，ＭＲ内の行を選択する行選択回路を備える。

ヒューズデコーダ回路１１１は、図示しないヒューズ回路または外部からのＦＵＳＥ信号をデコードし、制御信号ＳＲ，Ｓ３９，Ｓ３８，…Ｓ１，Ｓ０を生成し、制御信号ＳＲ，Ｓ３９，Ｓ３８，…Ｓ１，Ｓ０をメモリブロック選択ユニット２１１内の各セレクタへ入力し、制御信号Ｓ３９，Ｓ３８，…Ｓ１，Ｓ０をメモリブロック選択ユニット内の各セレクタ２１２へ入力する。

この半導体記憶装置における各メモリブロック（通常セルからなる通常メモリブロックＭ０〜Ｍ３９と冗長セルからなる冗長メモリブロックＭＲ）は、複数のメモリセルで構成され、列選択回路３１１と行選択回路により選択された１ビットのメモリセルへ書き込みが行われ、列選択回路３１２と行選択回路により選択された１ビットのメモリセルから読み出しが行われるものである。また、この半導体記憶装置は、通常セル４０ビットに対して冗長セル１ビットを持つ。

次に、通常メモリブロックに不良セルが存在しない場合の通常の運用時の動作について説明する。

書き込み時、例えば、ラッチＷＤ３９のデータは、メモリブロックＭ３９に書き込まれる。つまり、ラッチＷＤ３９，ＷＤ３８，…ＷＤ１，ＷＤ０のデータは、メモリブロック選択ユニット２１１の経路に従って、それぞれメモリブロックＭ３９，Ｍ３８，…Ｍ１，Ｍ０に書き込まれる。

読み込み時、メモリブロックＭ３９に書き込まれたデータは、ラッチＲＤ３９に読み出される。つまり、メモリブロックＭ３９，Ｍ３８，…Ｍ１，Ｍ０のデータは、メモリブロック選択ユニット２１２に従って、それぞれラッチＲＤ３９，ＲＤ３８，…ＲＤ１，ＲＤ０に読み出される。

次に、通常メモリブロックに不良セルが存在する場合の通常の運用時の動作について説明する。

図８及び図９において斜線で示したメモリブロックＭ３９に不良セルが存在したと仮定すると、不良セルが存在するメモリブロックＭ３９を示すＦＵＳＥ信号が、ヒューズデコーダ回路１１１に入力されてデコードされ、メモリブロック選択ユニット２１１に入力される。ラッチＷＤ３９のデータは、メモリブロック選択ユニット２１１を経由してメモリブロックＭ３８に書き込まれる。つまり、ラッチＷＤ３９，ＷＤ３８，…ＷＤ１，ＷＤ０のデータは、メモリブロック選択ユニット２１１に従って、それぞれメモリブロックＭ３８，Ｍ３７，…Ｍ１，Ｍ０，ＭＲに書き込まれる。

同様に、不良セルが存在するメモリブロックＭ３９を示すＦＵＳＥ信号が、ヒューズデコーダ回路１１１に入力されてデコードされ、メモリブロック選択ユニット２１２に入力される。メモリブロックＭ３８のデータは、メモリブロック選択ユニット２１２を経由してラッチＷＤ３９に読み出される。つまり、メモリブロックＭ３８，Ｍ３７，…Ｍ１，Ｍ０，ＭＲのデータは、メモリブロック選択ユニット２１２の経路に従って、それぞれラッチＲＤ３９，ＲＤ３８，…ＲＤ１，ＲＤ０に読み出される。

ここで、ＦＵＳＥ信号は、図示しないヒューズ回路により生成され、ヒューズデコーダ回路１１１に入力される。不良セルが存在する場合、ヒューズ回路内の不良セルに対応するヒューズが切断されることにより、ヒューズ回路は不良セルを示すＦＵＳＥ信号を生成するようになる。また、ＦＵＳＥ信号は、半導体記憶装置の外部から入力しても良い。

しかし、不良セルを救済するはずの冗長セルに不良があった場合、ヒューズを切断しても不良ビットを救済できず、結果として無駄に工程を費やしてしまうことになる。そのため、ヒューズを切断する前に冗長セルの試験を行う手法が用いられている。ヒューズを切断する前に冗長セルを試験する場合、大きく２つの方法に分けられる。

第１の試験方法として、初めに、ＦＵＳＥ信号による不良セルの指示がない状態で、通常セルに対する書き込みと読み出しを行う通常セル試験を行うことにより不良セルを検出し、次に、不良セルを冗長セルに切り替えるように外部からＦＵＳＥ信号を与え、冗長セルに対する書き込みと読み出しを行う冗長セル試験を行う方法がある。第２の試験方法として、初めに、通常セル試験を行い、次に、不良セルの有無に関わらず、外部からのＦＵＳＥ信号により強制的に冗長セルにアクセスし、冗長セル試験を行う方法がある。

通常セル試験及び冗長セル試験においては、ラッチＲＤ３９，ＲＤ３８，…ＲＤ１，ＲＤ０のデータはスキャンチェインにより読み出され、書き込みに用いたラッチＷＤ３９，ＷＤ３８，…ＷＤ１，ＷＤ０のデータと比較することにより、正常か否かの判断を行う。

なお、本発明の関連ある従来技術として、データビットと冗長ビットを有し、誤り訂正を行う半導体メモリ装置において、試験のためにデータビットと冗長ビットに所望のデータを書き込めるようにした半導体メモリ装置がある（例えば、特許文献１参照）。
特開平８−１６１８９７号公報

しかしながら、上述した第１の試験方法と第２の試験方法はいずれも、全ての通常セルと冗長セルを一度に試験することが出来ないため、通常セル試験と冗長セル試験に分け、最低２回の試験を行わなければならない。また、上述した第１の試験方法及び第２の試験方法においては、外部においてＦＵＳＥ信号の制御が必要となる。

本発明は上述した問題点を解決するためになされたものであり、通常セルと冗長セルの試験を同時に行うことができる半導体記憶装置、半導体記憶装置試験方法を提供することを目的とする。

上述した課題を解決するため、本発明は、第１のケースにおいて使用されると判定された場合に使用される第１メモリブロックと、第２のケースにおいて使用されると判定された場合に、前記第１メモリブロックの代替として使用される第２メモリブロックと、前記判定時の前記判定のために、前記第１メモリブロックへ判定用データを書き込むとともに、該判定用データを前記第２メモリブロックへ書き込む書き込み部と、前記判定時の前記判定のために、前記書き込み部により前記第１メモリブロックへ書き込まれた前記判定用データを読み出すとともに、前記書き込み部により前記第２メモリブロックへ書き込まれた前記判定用データを読み出す読み出し部とを備えたものである。

また、本発明に係る半導体記憶装置において、前記書き込み部により前記第１メモリブロックへ書き込まれた前記判定用データと前記読み出し部により前記第１メモリブロックから読み出された前記判定用データとが等しい場合、前記第１のケースと判定され、前記書き込み部により前記第１メモリブロックへ書き込まれた前記判定用データと前記読み出し部により前記第１メモリブロックから読み出された前記判定用データとが異なる場合、前記第２のケースと判定されることを特徴とする。

また、本発明に係る半導体記憶装置において、前記書き込み部は、書き込みデータを保持する複数の書き込みデータ用ラッチと、外部からの指示に従って前記書き込み用ラッチを選択し、選択した前記書き込み用ラッチのデータを所定の前記第１メモリブロックまたは所定の前記第２メモリブロックへ出力する書き込み用選択部とを備え、前記読み出し部は、読み出しデータを保持する複数の読み出し用ラッチと、外部からの指示に従って前記第１メモリブロックまたは前記第２メモリブロックを選択し、選択したメモリブロックのデータを所定の前記読み出し用ラッチへ出力する読み出し用選択部とを備えることを特徴とする。

また、本発明に係る半導体記憶装置において、前記複数の読み出し用ラッチは、スキャンチェインで接続されることを特徴とする。

また、本発明に係る半導体記憶装置において、前記書き込み部は、書き込み時常に、少なくとも一つの所定の前記書き込み用ラッチのデータを、対応する前記第２メモリブロックへ出力し、前記読み出し部は、読み出し時常に、少なくとも一つの所定の前記第２メモリブロックのデータを、対応する前記読み出し用ラッチへ出力することを特徴とする。

また、本発明に係る半導体記憶装置において、更に、前記読み出し部により前記第１メモリブロックから読み出された前記判定用データと前記読み出し部により前記第２メモリブロックから読み出された前記判定用データとの比較を行う比較部を備えることを特徴とする。

また、本発明に係る半導体記憶装置において、前記第１メモリブロックは、前記第１メモリブロックとして用いるために用意された少なくとも一つのメモリブロックの中の一つのメモリブロックであり、前記第２メモリブロックは、前記第２メモリブロックとして用いるために用意された少なくとも一つのメモリブロックの中の一つのメモリブロックであることを特徴とする。

また、本発明に係る半導体記憶装置において、前記第１メモリブロック及び前記第２メモリブロックは、複数のメモリセルで構成され、該複数のメモリセルのうち、外部からの選択信号により選択された一つのメモリセルに対して、前記書き込み部による書き込み、または、前記読み出し部による読み出しが行われることを特徴とする。

また、本発明は、第１のケースにおいて使用されると判定された場合に使用される第１メモリブロックと、第２のケースにおいて使用されると判定された場合に、前記第１メモリブロックの代替として使用される第２メモリブロックとを備える半導体記憶装置の試験を行う半導体記憶装置試験方法であって、前記判定時の前記判定のために、前記第１メモリブロックへ判定用データを書き込むとともに、該判定用データを前記第２メモリブロックへ書き込む書き込みステップと、前記判定時の前記判定のために、前記書き込み部により前記第１メモリブロックへ書き込まれた前記判定用データを読み出すとともに、前記書き込み部により前記第２メモリブロックへ書き込まれた前記判定用データを読み出す読み出しステップとを実行するものである。

また、本発明に係る半導体記憶装置試験方法において、更に、前記書き込みステップにより前記第１メモリブロックへ書き込まれた前記判定用データと前記読み出しステップにより前記第１メモリブロックから読み出された前記判定用データとが等しい場合、前記第１のケースと判定し、前記書き込み部により前記第１メモリブロックへ書き込まれた前記判定用データと前記読み出し部により前記第１メモリブロックから読み出された前記判定用データとが異なる場合、前記第２のケースと判定する判定ステップを実行することを特徴とする。

また、本発明に係る半導体記憶装置試験方法において、前記書き込みステップは、書き込みデータを保持する複数の書き込みデータ用ラッチを選択し、選択した前記書き込み用ラッチのデータを前記第１メモリブロックまたは前記第２メモリブロックへ出力し、前記読み出しステップは、前記第１メモリブロックまたは前記第２メモリブロックを選択し、選択したメモリブロックのデータを、読み出しデータを保持する複数の読み出し用ラッチへ出力することを特徴とする。

また、本発明に係る半導体記憶装置試験方法において、前記読み出しステップは、前記複数の読み出し用ラッチのデータをスキャンチェインにより読み出すことを特徴とする。

また、本発明に係る半導体記憶装置試験方法において、前記書き込みステップは、書き込み時常に、少なくとも一つの所定の前記書き込み用ラッチのデータを、対応する前記第２メモリブロックへ出力し、前記読み出しステップは、読み出し時常に、少なくとも一つの所定の前記第２メモリブロックのデータを、対応する前記読み出し用ラッチへ出力することを特徴とする。

また、本発明に係る半導体記憶装置試験方法において、更に、前記読み出しステップにより前記第１メモリブロックから読み出された前記判定用データと前記読み出しステップにより前記第２メモリブロックから読み出された前記判定用データとの比較を行う比較ステップを備えることを特徴とする。

また、本発明に係る半導体記憶装置試験方法において、前記第１メモリブロックは、前記第１メモリブロックとして用いるために用意された少なくとも一つのメモリブロックの中の一つのメモリブロックであり、前記第２メモリブロックは、前記第２メモリブロックとして用いるために用意された少なくとも一つのメモリブロックの中の一つのメモリブロックであることを特徴とする。

また、本発明に係る半導体記憶装置試験方法において、前記第１メモリブロック及び前記第２メモリブロックは、複数のメモリセルで構成され、該複数のメモリセルのうち、外部からの選択信号により選択された一つのメモリセルに対して、前記書き込み部による書き込み、または、前記読み出し部による読み出しが行われることを特徴とする。

実施の形態１に係る半導体記憶装置の書き込み機能の構成の一例を示すブロック図である。 実施の形態１に係る半導体記憶装置の読み出し機能の構成の一例を示すブロック図である。 実施の形態２に係る半導体記憶装置の書き込み機能の構成の一例を示すブロック図である。 実施の形態２に係る半導体記憶装置の読み出し機能の構成の一例を示すブロック図である。 実施の形態３に係る半導体記憶装置の書き込み機能の構成の一例を示すブロック図である。 実施の形態３に係る半導体記憶装置の読み出し機能の構成の一例を示すブロック図である。 実施の形態４に係る半導体記憶装置の読み出し機能の構成の一例を示すブロック図である。 従来の半導体記憶装置の書き込み機能の構成の一例を示すブロック図である。 従来の半導体記憶装置の読み出し機能の構成の一例を示すブロック図である。

以下、本発明の実施の形態について図面を参照しつつ説明する。

実施の形態１．
まず、本実施の形態に係る半導体記憶装置の構成について、書き込み機能の構成と読み出し機能の構成に分けて説明する。

図１は、本実施の形態に係る半導体記憶装置の書き込み機能の構成の一例を示すブロック図である。この図において、図８と同一符号は図８に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図８と比較すると、メモリブロック選択ユニット２１１の代わりにメモリブロック選択ユニット２２１を備える。メモリブロック選択ユニット２２１は、４０個のセレクタを備え、メモリブロック選択ユニット２１１における制御信号Ｓ０に対応するセレクタを不要とし、メモリブロックＭＲとラッチＷＤ０とを直接接続する。

図２は、本実施の形態に係る半導体記憶装置の読み出し機能の構成の一例を示すブロック図である。この図において、図９と同一符号は図９に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図９と比較すると、新たにラッチＲＥＤを備える。ラッチＲＥＤは、メモリブロックＭＲから読み出したデータをラッチする。また、ラッチＲＥＤは、ラッチＲＤ３９，ＲＤ３８，…ＲＤ１，ＲＤ０の後に、スキャンチェインに接続される。

上述した構成により、試験時の書き込みにおいて、図１に示すようにラッチＷＤ０のデータは、常にメモリブロックＭＲ（冗長メモリブロック）へ書き込まれる。試験時の読み出しにおいて、図２に示すようにメモリブロックＭＲのデータは、常にラッチＲＥＤへ読み出される。メモリブロックＭ０，ＭＲの両方に欠陥がなければ、ラッチＲＥＤとラッチＲＤ０には常に同じデータがラッチされるはずである。また、ラッチＲＥＤがスキャンチェインに組み込まれていることにより、通常セル試験と同様にしてラッチＲＤ３９，ＲＤ３８，…ＲＤ１，ＲＤ０のデータを読み出すと共にラッチＲＥＤのデータを読み出すことができる。つまり、一度の書き込みと読み出しで、通常セル試験と冗長セル試験を合わせたセル試験を行うことができる。

次に、本実施の形態に係る半導体記憶装置の試験時の動作について説明する。

まず、従来の通常セル試験と同様にして、ラッチＷＤ３９，ＷＤ３８，…ＷＤ１，ＷＤ０からメモリブロックＭ３９，Ｍ３８，…Ｍ１，Ｍ０，ＭＲへのデータの書き込みが行われる（書き込みステップ）。次に、メモリブロックＭ３９，Ｍ３８，…Ｍ１，Ｍ０，ＭＲからラッチＲＤ３９，ＲＤ３８，…ＲＤ１，ＲＤ０，ＲＥＤへのデータの読み出しが行われる（読み出しステップ）。次に、ラッチＷＤ３９，ＷＤ３８，…ＷＤ１，ＷＤ０への書き込みデータとラッチＲＤ３９，ＲＤ３８，…ＲＤ１，ＲＤ０からの読み出しデータを比較することにより、通常メモリブロック（メモリブロックＭ３９，Ｍ３８，…Ｍ１，Ｍ０）の良否判定が行われる（判定ステップ）。つまり、メモリブロックへの書き込みデータと読み出しデータが一致すればそのメモリブロックは、正常と判定される。次に、ラッチＲＥＤのデータとラッチＲＤ０のデータを比較することにより、冗長メモリブロック（メモリブロックＭＲ）の良否判定が行われる。

ここで、通常メモリブロックの良否判定によりメモリブロックＷ０が正常と判定され、ラッチＲＥＤのデータとラッチＲＤ０のデータが等しい場合、メモリブロックＷＲは正常と判定される。また、通常メモリブロックの良否判定によりメモリブロックＷ０が正常と判定され、ラッチＲＥＤのデータとラッチＲＤ０のデータが異なる場合、メモリブロックＷＲは異常と判定される。

ここで、通常メモリブロックの良否判定によりメモリブロックＷ０が異常と判定され、ラッチＲＥＤのデータとラッチＲＤ０のデータが異なる場合、メモリブロックＷＲは正常と判定される。また、通常メモリブロックの良否判定によりメモリブロックＷ０が異常と判定され、ラッチＲＥＤのデータとラッチＲＤ０のデータが等しい場合、メモリブロックＷＲは異常と判定される。

なお、ラッチＲＥＤをスキャンチェインに接続せず、ラッチＲＥＤだけを別の出力端子から外部に出力しても良い。

本実施の形態によれば、通常メモリブロックへの書き込みと同時に冗長メモリブロックへの書き込みを行うことができ、通常メモリブロックからの読み出しと同時に冗長メモリブロックからの読み出しを行うことができ、通常メモリブロックの試験と冗長メモリブロックの試験を同時に行うことができる。従って、従来の半導体記憶装置のように、通常セル試験と冗長セル試験とでＦＵＳＥ信号を制御する必要がない。また、マクロ外部とのインターフェイスは、図８及び図９に示すような本発明を適用しない従来の半導体記憶装置と変わらないため、外部の設計に影響を与えることなく、通常セルと冗長セルの同時に試験を実現することができる。

実施の形態２．
まず、本実施の形態に係る半導体記憶装置の構成について、書き込み機能の構成と読み出し機能の構成に分けて説明する。

図３は、本実施の形態に係る半導体記憶装置の書き込み機能の構成の一例を示すブロック図である。この図において、図１と同一符号は図１に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図において、メモリブロックＭＲは、メモリブロックＭ１９とメモリブロックＭ２０の間に配置される。また、この図は、図１と比較すると、メモリブロック選択ユニット２２１の代わりにメモリブロック選択ユニット２３１を備え、列選択回路３１１の代わりに列選択回路３３１を備える。

メモリブロック選択ユニット２３１は、４１個のセレクタを備える。各セレクタは、ヒューズデコーダ回路１１１から出力される制御信号ＳＲ，Ｓ３９，Ｓ３８，…Ｓ１，Ｓ０の中のそれぞれ対応する制御信号に従って入力を選択し、それぞれ対応するメモリブロックＭ３９，Ｍ３８，…Ｍ１，Ｍ０，ＭＲに出力する。

制御信号Ｓ３９に対応するセレクタは、ＶＳＳ（そのメモリブロックを使用しない）とラッチＷＤ３９のデータのいずれか一方を選択し、メモリブロックＭ３９へ書き込む。制御信号Ｓ（ｉ）（ｉは３８〜２０の整数）に対応するセレクタは、ラッチＷＤ（ｉ＋１）のデータとラッチＷＤ（ｉ）のデータのいずれか一方を選択し、メモリブロックＭ（ｉ）へ書き込む。制御信号ＳＲに対応するセレクタは、ラッチＷＤ２０のデータとラッチＷＤ１９のデータのいずれか一方を選択し、メモリブロックＭＲへ書き込む。制御信号Ｓ（ｉ）（ｉは１９〜１の整数）に対応するセレクタは、ラッチＷＤ（ｉ）のデータとラッチＷＤ（ｉ−１）のデータのいずれか一方を選択し、メモリブロックＭ（ｉ）へ書き込む。制御信号Ｓ０に対応するセレクタは、ラッチＷＤ０のデータとＶＳＳ（そのメモリブロックを使用しない）のいずれか一方を選択し、メモリブロックＭ０へ書き込む。

図４は、本実施の形態に係る半導体記憶装置の読み出し機能の構成の一例を示すブロック図である。この図において、図２と同一符号は図２に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図において、メモリブロックＭＲは、メモリブロックＭ１９とメモリブロックＭ２０の間に配置される。この図は、図２と比較すると、メモリブロック選択ユニット２１２の代わりにメモリブロック選択ユニット２３２を備え、列選択回路３１２の代わりに列選択回路３３２を備える。ラッチＲＥＤは、スキャンチェインに接続され、ラッチＲＤ２０とラッチＲＤ１９間に接続される。

メモリブロック選択ユニット２３２は、４０個のセレクタを備える。各セレクタは、ヒューズデコーダ回路１１１から出力される制御信号Ｓ３９，Ｓ３８，…Ｓ１，Ｓ０の中のそれぞれ対応する制御信号に従って入力を選択し、それぞれ対応するラッチＲＤ３９，ＲＤ３８，…ＲＤ１，ＲＤ０に出力する。

制御信号Ｓ（ｉ）（ｉは３９〜２１の整数）に対応するセレクタは、メモリブロックＭ（ｉ）のデータとメモリブロックＭ（ｉ−１）のデータのいずれか一方を選択し、ラッチＲＤ（ｉ）へ出力する。制御信号Ｓ２０に対応するセレクタは、メモリブロックＭ２０のデータとメモリブロックＭＲのデータのいずれか一方を選択し、ラッチＲＤ２０へ出力する。制御信号Ｓ１９に対応するセレクタは、メモリブロックＭＲのデータとメモリブロックＭ１９のデータのいずれか一方を選択し、ラッチＲＤ１９へ出力する。制御信号Ｓ（ｉ）（ｉは１８〜０）に対応するセレクタは、メモリブロックＭ（ｉ＋１）のデータとメモリブロックＭ（ｉ）のデータのいずれか一方を選択し、ラッチＲＤ（ｉ）へ出力する。

上述した構成により、試験時の書き込みにおいて、図３に示すようにラッチＷＤ１９のデータとラッチＷＤ２０のデータのうち予め定められた一方は、常にメモリブロックＭＲ（冗長メモリブロック）へ書き込まれる。試験時の読み出しにおいて、図４に示すようにメモリブロックＭＲのデータは、常にラッチＲＥＤへ読み出される。ここで、ＷＤ１９のデータがメモリブロックＭＲへ書き込まれる場合について説明する。書き込みと読み込みを行い、ラッチＷＤ１９のデータとラッチＲＤ１９のデータが等しい場合、メモリブロックＭ１９が正常と判定される。メモリブロックＭ１９が正常と判定され、かつ、ラッチＲＥＤのデータとラッチＲＤ１９のデータが等しい場合、メモリブロックＭＲが正常と判定される。

本実施の形態によれば、冗長メモリブロックを２つの通常メモリブロックの間に配置することができ、２つの通常メモリブロックのいずれか一方のデータを用いて、冗長メモリブロックの試験を行うことができる。

実施の形態３．
まず、本実施の形態に係る半導体記憶装置の構成について、書き込み機能の構成と読み出し機能の構成に分けて説明する。

図５は、本実施の形態に係る半導体記憶装置の書き込み機能の構成の一例を示すブロック図である。この図において、図１と同一符号は図１に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図において、メモリブロックＭＲ１は、メモリブロックＭ３９の外側に配置され、メモリブロックＭＲ０は、メモリブロックＭ０の外側に配置される。また、この図は、図１と比較すると、メモリブロック選択ユニット２２１の代わりにメモリブロック選択ユニット２４１を備え、列選択回路３１１の代わりに列選択回路３４１を備える。

メモリブロック選択ユニット２４１は、４０個のセレクタを備える。各セレクタは、ヒューズデコーダ回路１１１から出力される制御信号Ｓ３９，Ｓ３８，…Ｓ１，Ｓ０の中のそれぞれ対応する制御信号に従って入力を選択し、それぞれ対応するメモリブロックＭ３９，Ｍ３８，…Ｍ１，Ｍ０に出力する。

制御信号Ｓ３９に対応するセレクタは、２入力であり、ラッチＷＤ３９のデータとラッチＷＤ３８のデータの一方を選択し、メモリブロックＭ３９へ書き込む。制御信号Ｓ（ｉ）（ｉは３８〜１の整数）に対応するセレクタは、３入力であり、ラッチＷＤ（ｉ＋１）のデータとラッチＷＤ（ｉ）のデータとラッチＷＤ（ｉ−１）のデータのいずれか一つを選択し、メモリブロックＭ（ｉ）へ書き込む。制御信号Ｓ０に対応するセレクタは、２入力であり、ラッチＷＤ１のデータとラッチＷＤ０のデータの一方を選択し、メモリブロックＭ０へ書き込む。

図６は、本実施の形態に係る半導体記憶装置の読み出し機能の構成の一例を示すブロック図である。この図において、図２と同一符号は図２に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図において、メモリブロックＭＲ１は、メモリブロックＭ３９の外側に配置され、メモリブロックＭＲ０は、メモリブロックＭ０の外側に配置される。また、この図は、図２と比較すると、メモリブロック選択ユニット２１２の代わりにメモリブロック選択ユニット２４２を備え、列選択回路３１２の代わりに列選択回路３４２を備え、ラッチＲＥＤの代わりにラッチＲＥＤ０，ＲＥＤ１を備える。ラッチＲＥＤ０は、スキャンチェインにおけるラッチＲＤ３９の前に接続される。ラッチＲＥＤ１は、スキャンチェインにおけるラッチＲＤ０の後に接続される。

メモリブロック選択ユニット２４２は、４０個のセレクタを備える。各セレクタは、３入力であり、ヒューズデコーダ回路１１１から出力される制御信号Ｓ３９，Ｓ３８，…Ｓ１，Ｓ０の中のそれぞれ対応する制御信号に従って入力を選択し、それぞれ対応するラッチＲＤ３９，ＲＤ３８，…ＲＤ１，ＲＤ０に出力する。

制御信号Ｓ３９に対応するセレクタは、メモリブロックＭＲ１のデータとメモリブロックＭ３９のデータとメモリブロックＭ３８のデータのいずれか一つを選択し、ラッチＲＤ３９へ出力する。制御信号Ｓ（ｉ）（ｉは３８〜１の整数）に対応するセレクタは、メモリブロックＭ（ｉ＋１）のデータとメモリブロックＭ（ｉ）のデータとメモリブロックＭ（ｉ−１）のデータのいずれか一つを選択し、ラッチＲＤ（ｉ）へ出力する。制御信号Ｓ０に対応するセレクタは、メモリブロックＭ１のデータとメモリブロックＭ０のデータとメモリブロックＭＲ０のデータのいずれか一つを選択し、ラッチＲＤ２０へ出力する。

上述した構成により、試験時の書き込みにおいて、図５に示すようにラッチＷＤ３９のデータは、常にメモリブロックＭＲ１へ書き込まれる。また、ラッチＷＤ０のデータは、常にメモリブロックＭＲ０へ書き込まれる。また、試験時の書き込みにおいて、図６に示すようにメモリブロックＭＲ１のデータは、常にラッチＲＥＤ１へ書き込まれる。また、メモリブロックＭＲ０のデータは、常にラッチＲＥＤ０へ書き込まれる。

書き込みと読み込みを行い、ラッチＷＤ３９のデータとラッチＲＤ３９のデータが等しい場合、メモリブロックＭ３９が正常と判定される。メモリブロックＭ３９が正常と判定され、かつ、ラッチＲＥＤ１のデータとラッチＲＤ３９のデータが等しい場合、メモリブロックＭＲ１が正常と判定される。同様にして、ラッチＷＤ０のデータとラッチＲＤ０のデータが等しい場合、メモリブロックＭ３９が正常と判定される。メモリブロックＭ０が正常と判定され、かつ、ラッチＲＥＤ０のデータとラッチＲＤ０のデータが等しい場合、メモリブロックＭＲ０が正常と判定される。

本実施の形態によれば、２つの冗長メモリブロックを用いることができ、２つの通常メモリブロックの不良を救済することができる。また、通常メモリブロックの試験と同時に２つの冗長メモリブロックの試験を行うことができる。

実施の形態４．
まず、本実施の形態に係る半導体記憶装置の構成について、書き込み機能の構成と読み出し機能の構成に分けて説明する。

本実施の形態に係る半導体記憶装置の書き込み機能の構成は、実施の形態１と同様である。

図７は、本実施の形態に係る半導体記憶装置の読み出し機能の構成の一例を示すブロック図である。この図において、図２と同一符号は図２に示された対象と同一又は相当物を示しており、ここでの説明を省略する。この図は、図２と比較すると、メモリブロックＭＲとラッチＲＥＤを直接接続せず、代わりに、入力にメモリブロックＭ０とメモリブロックＭＲが接続され、出力にラッチＲＥＤが接続されたＥＸＮＯＲ（Exclusive Not OR）演算器４１１を新たに備える。

上述した構成により、実施の形態１と同様、通常メモリブロックの良否判定が行われる。

ここで、通常メモリブロックの良否判定によりメモリブロックＷ０が正常と判定され、ラッチＲＥＤのデータが１である場合、メモリブロックＷＲは正常と判定される。また、通常メモリブロックの良否判定によりメモリブロックＷ０が正常と判定され、ラッチＲＥＤのデータが０である場合、メモリブロックＷＲは異常と判定される。

ここで、通常メモリブロックの良否判定によりメモリブロックＷ０が異常と判定され、ラッチＲＥＤのデータが０である場合、メモリブロックＷＲは正常と判定される。また、通常メモリブロックの良否判定によりメモリブロックＷ０が異常と判定され、ラッチＲＥＤのデータが１である場合、メモリブロックＷＲは異常と判定される。

本実施の形態によれば、スキャンチェインにより、通常メモリブロックからの読み出しデータとともに、通常メモリブロックからの読み出しデータと冗長メモリブロックからの読み出しデータの比較結果を得ることができ、この比較を外部で行う必要がない。

なお、第１メモリブロックは、上述した実施の形態における通常メモリブロックに対応する。また、第２メモリブロックは、上述した実施の形態における冗長メモリブロックに対応する。また、選択部は、上述した実施の形態におけるセレクタに対応する。また、比較部は、上述した実施の形態におけるＥＸＮＯＲ演算器に対応する。また、書き込み用ラッチは、上述した実施の形態におけるラッチＷＤ３９，ＷＤ３８，…ＷＤ１，ＷＤ０に対応する。また、読み出し用ラッチは、上述した実施の形態におけるラッチＲＤ３９，ＲＤ３８，…ＲＤ１，ＲＤ０，ＲＥＤまたはラッチＲＤ３９，ＲＤ３８，…ＲＤ１，ＲＤ０，ＲＥＤ１，ＲＥＤ０に対応する。

また、本実施の形態に係る半導体記憶装置は、半導体メモリに容易に適用することができ、半導体メモリの性能をより高めることができる。ここで、半導体メモリには、例えばＲＡＭやフラッシュメモリ等が含まれ得る。

以上説明したように、通常セルと冗長セルの試験を同時に行うことができる。

Claims (16)

1. 第１のケースにおいて使用されると判定された場合に使用される第１メモリブロックと、
   第２のケースにおいて使用されると判定された場合に、前記第１メモリブロックの代替として使用される第２メモリブロックと、
   前記判定時の前記判定のために、前記第１メモリブロックへ判定用データを書き込むとともに、該判定用データを前記第２メモリブロックへ書き込む書き込み部と、
   前記判定時の前記判定のために、前記書き込み部により前記第１メモリブロックへ書き込まれた前記判定用データを読み出すとともに、前記書き込み部により前記第２メモリブロックへ書き込まれた前記判定用データを読み出す読み出し部と
   を備える半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記書き込み部により前記第１メモリブロックへ書き込まれた前記判定用データと前記読み出し部により前記第１メモリブロックから読み出された前記判定用データとが等しい場合、前記第１のケースと判定され、
   前記書き込み部により前記第１メモリブロックへ書き込まれた前記判定用データと前記読み出し部により前記第１メモリブロックから読み出された前記判定用データとが異なる場合、前記第２のケースと判定されることを特徴とする半導体記憶装置。
3. 請求項１に記載の半導体記憶装置において、
   前記書き込み部は、書き込みデータを保持する複数の書き込みデータ用ラッチと、外部からの指示に従って前記書き込み用ラッチを選択し、選択した前記書き込み用ラッチのデータを所定の前記第１メモリブロックまたは所定の前記第２メモリブロックへ出力する書き込み用選択部とを備え、
   前記読み出し部は、読み出しデータを保持する複数の読み出し用ラッチと、外部からの指示に従って前記第１メモリブロックまたは前記第２メモリブロックを選択し、選択したメモリブロックのデータを所定の前記読み出し用ラッチへ出力する読み出し用選択部とを備えることを特徴とする半導体記憶装置。
4. 請求項３に記載の半導体記憶装置において、
   前記複数の読み出し用ラッチは、スキャンチェインで接続されることを特徴とする半導体記憶装置。
5. 請求項３に記載の半導体記憶装置において、
   前記書き込み部は、書き込み時常に、少なくとも一つの所定の前記書き込み用ラッチのデータを、対応する前記第２メモリブロックへ出力し、
   前記読み出し部は、読み出し時常に、少なくとも一つの所定の前記第２メモリブロックのデータを、対応する前記読み出し用ラッチへ出力することを特徴とする半導体記憶装置。
6. 請求項１に記載の半導体記憶装置において、
   更に、前記読み出し部により前記第１メモリブロックから読み出された前記判定用データと前記読み出し部により前記第２メモリブロックから読み出された前記判定用データとの比較を行う比較部を備えることを特徴とする半導体記憶装置。
7. 請求項１に記載の半導体記憶装置において、
   前記第１メモリブロックは、前記第１メモリブロックとして用いるために用意された少なくとも一つのメモリブロックの中の一つのメモリブロックであり、
   前記第２メモリブロックは、前記第２メモリブロックとして用いるために用意された少なくとも一つのメモリブロックの中の一つのメモリブロックであることを特徴とする半導体記憶装置。
8. 請求項１に記載の半導体記憶装置において、
   前記第１メモリブロック及び前記第２メモリブロックは、複数のメモリセルで構成され、該複数のメモリセルのうち、外部からの選択信号により選択された一つのメモリセルに対して、前記書き込み部による書き込み、または、前記読み出し部による読み出しが行われることを特徴とする半導体記憶装置。
9. 第１のケースにおいて使用されると判定された場合に使用される第１メモリブロックと、第２のケースにおいて使用されると判定された場合に、前記第１メモリブロックの代替として使用される第２メモリブロックとを備える半導体記憶装置の試験を行う半導体記憶装置試験方法であって、
   前記判定時の前記判定のために、前記第１メモリブロックへ判定用データを書き込むとともに、該判定用データを前記第２メモリブロックへ書き込む書き込みステップと、
   前記判定時の前記判定のために、前記書き込み部により前記第１メモリブロックへ書き込まれた前記判定用データを読み出すとともに、前記書き込み部により前記第２メモリブロックへ書き込まれた前記判定用データを読み出す読み出しステップと
   を実行する半導体記憶装置試験方法。
10. 請求項９に記載の半導体記憶装置試験方法において、
    更に、前記書き込みステップにより前記第１メモリブロックへ書き込まれた前記判定用データと前記読み出しステップにより前記第１メモリブロックから読み出された前記判定用データとが等しい場合、前記第１のケースと判定し、前記書き込み部により前記第１メモリブロックへ書き込まれた前記判定用データと前記読み出し部により前記第１メモリブロックから読み出された前記判定用データとが異なる場合、前記第２のケースと判定する判定ステップを実行することを特徴とする半導体記憶装置試験方法。
11. 請求項９に記載の半導体記憶装置試験方法において、
    前記書き込みステップは、書き込みデータを保持する複数の書き込みデータ用ラッチを選択し、選択した前記書き込み用ラッチのデータを前記第１メモリブロックまたは前記第２メモリブロックへ出力し、
    前記読み出しステップは、前記第１メモリブロックまたは前記第２メモリブロックを選択し、選択したメモリブロックのデータを、読み出しデータを保持する複数の読み出し用ラッチへ出力することを特徴とする半導体記憶装置試験方法。
12. 請求項１１に記載の半導体記憶装置試験方法において、
    前記読み出しステップは、前記複数の読み出し用ラッチのデータをスキャンチェインにより読み出すことを特徴とする半導体記憶装置試験方法。
13. 請求項１１に記載の半導体記憶装置試験方法において、
    前記書き込みステップは、書き込み時常に、少なくとも一つの所定の前記書き込み用ラッチのデータを、対応する前記第２メモリブロックへ出力し、
    前記読み出しステップは、読み出し時常に、少なくとも一つの所定の前記第２メモリブロックのデータを、対応する前記読み出し用ラッチへ出力することを特徴とする半導体記憶装置試験方法。
14. 請求項９に記載の半導体記憶装置試験方法において、
    更に、前記読み出しステップにより前記第１メモリブロックから読み出された前記判定用データと前記読み出しステップにより前記第２メモリブロックから読み出された前記判定用データとの比較を行う比較ステップを備えることを特徴とする半導体記憶装置試験方法。
15. 請求項９に記載の半導体記憶装置試験方法において、
    前記第１メモリブロックは、前記第１メモリブロックとして用いるために用意された少なくとも一つのメモリブロックの中の一つのメモリブロックであり、
    前記第２メモリブロックは、前記第２メモリブロックとして用いるために用意された少なくとも一つのメモリブロックの中の一つのメモリブロックであることを特徴とする半導体記憶装置試験方法。
16. 請求項９に記載の半導体記憶装置試験方法において、
    前記第１メモリブロック及び前記第２メモリブロックは、複数のメモリセルで構成され、該複数のメモリセルのうち、外部からの選択信号により選択された一つのメモリセルに対して、前記書き込み部による書き込み、または、前記読み出し部による読み出しが行われることを特徴とする半導体記憶装置試験方法。

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