JP3547070B2 - 半導体メモリ試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体メモリ試験装置に関し、特に、リダンダンシイ構造を有する半導体メモリの不良救済解析装置を有する半導体メモリ試験装置に関する。
【０００２】
【従来の技術】
不良救済解析装置を有する半導体試験装置による被試験半導体メモリの不良解析の従来例を図３を参照して極く一般的に説明しておく。
パターン発生器２はタイミング発生器１の発生する基準クロックに従って動作し、アドレス信号、試験パターンデータ、制御信号を発生する。これらの信号データは波形整形器３に供給され、ここにおいて波形整形されてから被試験半導体メモリＭに入力される。ここで、被試験半導体メモリＭの波形整形されたアドレス信号により指定されたメモリセルに試験データが書き込まれる。次に、この被試験半導体メモリＭの出力である論理値を読み出し、この読み出された論理値とパターン発生器２から発生供給される期待値データとを論理比較器４において比較し、良不良を判定する。被試験半導体メモリＭから読み出された論理値とパターン発生器２から発生供給される期待値データとが不一致の場合、フェイルデータが出力され、これが不良救済解析装置５に入力される。
【０００３】
ここで、半導体メモリの不良は、デコーダその他の不良によりデコーダに接続するメモリセルの１行或いは１列において多数のメモリセルに不良が発生するライン不良と、不良のメモリセルが単独に分散して発生するセル不良に大別することができる。そして、リダンダンシイ構造を有する半導体メモリとは、不良メモリセルが存在する場合、この不良メモリセルと置換されるべき予備メモリセルを有すると共に不良メモリセルのアドレスを予備メモリセルのアドレスに変換する構成を有する半導体メモリをいう。予備メモリセルは、行或いは列のライン単位で置換されるので、スペアラインと称す。不良救済とは、被試験半導体メモリの本来のメモリセルに不良が発生した場合、その不良メモリセルのアドレスを捜索し、その不良メモリセルをスペアラインで置き換えることにより当該被試験半導体メモリを良品として使用することができるか否かを調べて、使用可の場合は行或いは列の内の何れのスペアラインで置換すべきかを解析することをいう。
【０００４】
次に、図４を参照して不良救済解析装置による不良救済解析のアルゴリズムを説明する。不良救済解析装置により被試験半導体メモリＭの不良救済解析を実施するには、メモリセルの行および列の各アドレスライン上のフェイル数を知る必要がある。スペア行数は２本あり、スペア列数は４本あるものとする。スペア行は行側のスペアライン、スペア列は列側のスペアラインである。ここで、行アドレスＲＡ１上においてｘにより示されるフェイルが５個発生しているものとした場合、スペア列により救済しようとすると、スペア列は４本しか準備されていないので１本不足することとなり、スペア列によっては５個のフェイルを救済することはできない。依って、この行アドレスラインＲＡ１はスペア行で救済する。ライン不良とは、換言すれば、一方のスペアラインでしか救済することができないメモリ不良である。
【０００５】
図５を参照するに、列アドレスラインＣＡ１上においてフェイルが３個発生しているものとした場合、スペア行は２本であるのでスペア行により救済することはできない。依って、この列アドレスラインＣＡ１はスペア列により救済する。以上の通り、一方のスペアラインに依っては救済することはできないが、他方のスペアラインに依って救済することができる不良の救済を先ず実施する。この救済は、主としてライン不良について実施する。ライン不良の救済を実施してから残存したフェイル、即ち、セル不良について救済を実施するが、この場合はスペア行或いはスペア列の何れをも使用しても救済することができる。この場合、考えられるすべての救済の組み合わせを求めるか、或いは、条件を設定して最適な救済解を求めることが行われる。例えば、スペア行から使いきるという条件を設定して救済を実施する。
【０００６】
ところで、従来の不良救済解析装置は不良解析メモリを使用して不良解析を実施するが、この不良救済解析装置は以下の２種類に大別することができる。
第１の種類の不良救済解析装置は、不良解析メモリの他に行アドレスおよび列アドレス毎のフェイル数を格納するメモリを有し、被試験半導体メモリの試験中にフェイル数を計数するというものである。不良解析メモリの或るアドレスにフェイルを格納する場合、そのアドレスのデータが"０"であれば計数し、"１"であれば計数しないという処理を行う。これは、通常のメモリ試験においては、同一アドレスに対して数回の読み出しを行い、同一アドレスで発生したフェイルは１回と計数する上において必要な機能である。
【０００７】
第１の種類の不良救済解析装置を図６を参照して具体的に説明する。行フェイル数格納メモリ３は行アドレス毎のライン上のフェイル数を格納するメモリであり、列フェイル数格納メモリ４は列アドレス毎のライン上のフェイル数を格納するメモリである。行フェイル数加算器３１および列フェイル数加算器４１は、フェイルがあった時にフェイル数をカウントアップする加算器である。第１のＡＮＤゲート１１はフェイルがあった時のみ不良解析メモリｍに書き込みを行うゲートである。第２のＡＮＤゲート２１は不良解析メモリｍのデータが"０"の時のみ行フェイル数格納メモリ３、列フェイル数格納メモリ４に書き込みを行うゲートである。ここで、ライトイネーブル信号ＷＥ１はライトイネーブル信号ＷＥ２より遅れて印加される。
【０００８】
第２の種類の不良救済解析装置は、被試験半導体メモリの試験結果を一旦不良解析メモリに格納し、試験終了後、不良解析メモリに格納された不良情報を読み出して行および列毎のフェイル数を計数するものである。計数値はＣＰＵのメインメモリに格納され、不良救済解析に使用される。
【０００９】
【発明が解決しようとする課題】
以上の第１の種類の不良救済解析装置は、被試験半導体メモリの試験終了後において不良解析メモリの全領域の読み出しは不要であるが、フェイル数格納メモリを２個必要とするものであり、それだけ不良救済解析装置のコストアップにつながる。
【００１０】
そして、第２の種類の不良救済解析装置は、不良解析メモリ以外の特別なハードウェアを必要としない利点を有する反面、不良解析メモリからデータを読み出すのに長時間を要するという欠点を有する。これは、被試験半導体メモリのメモリ容量が大きくなるほど顕著になる。
また、以上の不良救済解析装置は何れも不良解析メモリを必要とするものである。この場合、被試験半導体メモリのメモリ容量が増大すると、それに対応する大きなメモリ容量の不良解析メモリを準備する必要に迫られ、これも不良救済解析装置のコストの上昇をもたらす。
【００１１】
この発明は、ハードウェアを簡素に構成して上述の問題を解消した廉価な不良救済解析装置を有する半導体メモリ試験装置を提供するものである。
【００１２】
【課題を解決するための手段】
請求項１：被試験半導体メモリの行アドレス毎のフェイル数を直接に格納する行フェイル数格納メモリおよび列アドレス毎のフェイル数を直接に格納する列フェイル数格納メモリを有する不良救済解析装置を具備する半導体メモリ試験装置において、ライン不良行のアドレスを格納する行データバッファメモリおよびライン不良列のアドレスを格納する列データバッファメモリを具備する半導体メモリ試験装置を構成した。
【００１３】
そして、請求項２：請求項１に記載される半導体メモリ試験装置において、パターン発生器から供給されるアドレスの内から行アドレスを選択してこれを行フェイル数格納メモリ３に供給する行アドレスセレクタ５および列アドレスを選択してこれを列フェイル数格納メモリ４に供給する列アドレスセレクタ６を具備し、行フェイル数格納メモリ３から読み出した行フェイル数に＋１した加算結果を出力する行フェイル数加算器３１および列フェイル数格納メモリ４から読み出した列フェイル数に＋１した加算結果を出力する列フェイル数加算器４１を具備し、行フェイル数のリミット値を格納する行リミット値レジスタ３２および列フェイル数のリミット値を格納する列リミット値レジスタ４２を具備し、行フェイル数加算器３１の出力と行リミット値レジスタ３２の行リミット値を比較する行フェイル数比較器３３および列フェイル数加算器４１の出力と列リミット値レジスタ４２の列リミット値を比較する列フェイル数比較器４３を具備し、行フェイル数格納メモリ３および列フェイル数格納メモリ４のライトイネーブル端子をフェイル信号の入力端子に接続し、行フェイル数加算器３１の出力端子を行フェイル数格納メモリ３の入力端子に接続し、列フェイル数加算器４１の出力端子を列フェイル数格納メモリ４の入力端子に接続し、フェイル信号、行フェイル数比較器の出力およびイネーブル信号が各別に入力される３入力端子を有する行フェイルＡＮＤゲート８２およびフェイル信号、列フェイル数比較器の出力およびイネーブル信号が各別に入力される３入力端子を有する列フェイルＡＮＤゲート９２を具備し、行フェイル数比較器３３の出力を計数する行アドレスポインタ８１および列フェイル数比較器４３の出力を計数する列アドレスポインタ９１を具備し、行アドレスセレクタ５の出力端子に接続する入力端子、行アドレスポインタ８１の出力端子に接続するアドレス入力端子、行フェイルＡＮＤゲート８２の出力端子に接続するライトイネーブル端子を有する行データバッファメモリ８３および列アドレスセレクタ６の出力端子に接続する入力端子、列アドレスポインタ９１の出力端子に接続するアドレス入力端子、列フェイルＡＮＤゲート９２の出力端子に接続するライトイネーブル端子を有する列データバッファメモリ９３を具備する半導体メモリ試験装置を構成した。
【００１４】
また、請求項３：請求項２に記載される半導体メモリ試験装置において、行フェイル数のリミット値を、（スペア列の本数）×（１アドレスの読み出し回数）に設定した半導体メモリ試験装置を構成した。
【００１５】
【発明の実施の形態】
この発明の実施の形態を図１および図２を参照して、特に、行側の回路について説明する。なお、列側の回路については、行側の回路と対比して同様に説明することができるのでその説明を省略する。
図１および図２において、行アドレスセレクタ５は、パターン発生器から供給されるアドレス信号の内から被試験半導体メモリＭの行アドレスを選択するセレクタである。
【００１６】
行フェイル数格納メモリ３は行アドレス毎のフェイル数を格納するメモリである。この行フェイル数格納メモリ３は、フェイル信号が入力端子である入力ＡＮＤゲート７を介して入力される度び毎に、その読み出しデータを行フェイル数加算器３１に出力すると共に、行フェイル数加算器３１の出力データと行フェイル数比較器３３の出力データとが書き込まれる動作が実行される。行フェイル数格納メモリ３は（ｍ＋ｌ）ビットのデータ幅を有しており、被試験半導体メモリＭの行アドレス範囲と同等か或いはそれ以上のアドレス範囲を有する。データ幅ｍは、１行のフェイル数を何個まで計数するかにより決定される。また、＋１ビットは行フェイル数比較器３３の出力データであるフラグを書き込むビットである。
【００１７】
行フェイル数加算器３１は、行フェイル数格納メモリ３から入力された読み出しデータに＋１したデータを出力する。この加算器３１は、行フェイル数格納メモリ３に書き込みが行われたか否かに関わりなくメモリ３の現在のデータを読み出してこのデータに"１"を加算し、加算結果をメモリ３に帰還入力する。なお、これら行フェイル数格納メモリ３および行フェイル数加算器３１の動作については後で具体的に説明される。
【００１８】
行フェイル数リミット値レジスタ３２は、行フェイルのリミット値を格納するレジスタである。後で図２を参照して具体的数値的に説明されるが、ここにおいては「（スペア列の本数）×（１アドレスの読み出し回数）」を設定する。これは、従来例の説明における一方のスペアラインでしか救済することができないライン不良の検出をすることに対応する。この発明においては、被試験半導体メモリＭのビット毎の不良情報を保持することはできないので、同一のアドレスで２回フェイルするとフェイル２と計数することになる。そこで、リミット値として（スペア列の本数）×（１アドレスの読み出し回数）を設定する。
【００１９】
行フェイル数比較器３３は、行フェイル数加算器３１の出力と行フェイル数リミット値レジスタ３２のリミット値を比較して、行フェイル数加算器３１の出力の方が大きくなった時、"１"を出力してフラグ１を立て、それ以外の場合は"０"を出力する。
ここで、８１は行アドレスポインタ、８２はＡＮＤゲート、８３は行データバッファメモリである。行アドレスポインタ８１の入力端子は行フェイル数比較器３３の出力端子に接続すると共に、その出力端子は行データバッファメモリ８３のアドレス入力端子Ａｄに接続している。行フェイル数比較器３３の出力端子は行フェイルＡＮＤゲート８２の入力端子の内の一つに接続している。行フェイルＡＮＤゲート８２の入力端子の内のたの二つにはライトイネーブル信号ＷＥ２とフェイル信号が供給される。そして、行フェイルＡＮＤゲート８２の出力端子は行データバッファメモリ８３のライトイネーブル端子ＷＥに接続している。行アドレスポインタ８１は行データバッファメモリ８３のアドレスを発生するカウンタであり、行フェイル数比較器３３にフラグ１が立った時にこれを格納して＋１を加算するものである。この行アドレスポインタ８１のカウント値は行データバッファメモリ８３のアドレス入力端子Ａｄに印加された状態にある。即ち、行データバッファメモリ８３のアドレス入力端子Ａｄには、クリアされた初期状態においては"０"が印加され、アドレス０を指定し得る状態にある。行データバッファメモリ８３はスペア行でしか救済することができないライン不良行のアドレスを格納するメモリであり、行フェイル数比較器３３から出力されるフラグが"１"の時の行アドレスを格納する。なお、ライトイネーブル信号ＷＥ１はライトイネーブル信号ＷＥ２より遅れて印加される。
【００２０】
図２をも参照して図１の不良救済解析装置の動作を説明するに、ここにおける被試験半導体メモリＭは８行×８列のメモリセルを有する例である。以後、行アドレスをｉ、列アドレスをｊと表示し、このアドレスをアドレス（ｉ、ｊ）と表示することにする。被試験半導体メモリＭのデータ読み出しは１アドレスについて２回とし、スペア行は２本であり、スペア列も２本であるものとする。即ち、行フェイル数リミット値レジスタ３２に（２本×２回）＝４を設定し、列フェイル数リミット値レジスタ４２にも（２本×２回）＝４を設定する。そして、フェイル数格納メモリ、データバッファメモリ、アドレスポイタは試験開始に先だってクリアしておく。図２（ａ）において、左下がり斜線はフェイルアドレスを示す。
【００２１】
第１回目の試験
▲１▼ 第０行アドレスの試験
被試験半導体メモリＭのアドレス（０、０）を指定した時、試験結果はパスであるのでフェイルは"０"であり、入力ＡＮＤゲート７のフェイル信号は"０"であるので、入力ＡＮＤゲート７の出力は"０"である。従って、行フェイル数格納メモリ３はライトイネーブル端子ＷＥの入力が"０"であるところからライトイネーブルとされない。次に、行フェイル数加算器３１は、クリアされたデータである"０"を行フェイル数格納メモリ３から読み出してこれを入力する。行フェイル数加算器３１はこの読みだしデータ"０"に"１"を加算し、加算結果である"１"を行フェイル数格納メモリ３に入力データとし帰還供給する。しかし、行フェイル数格納メモリ３はライトイネーブルとされてはいないので、この入力データ"１"を格納しない。従って、行フェイル数格納メモリ３の記憶内容であるフェイル数は"０"のまま変化しない。一方、行フェイル数比較器３３の比較結果はＡ＜Ｂであるので出力は"０"である。従って、行アドレスポインタ８１の計数値は初期値である"０"のままであり、行データバッファメモリ８３の記憶内容も初期値のままであり、何等の変更も生じない。
【００２２】
次いで、アドレス（０、１）を指定した時は、フェイルは"０"であるので、アドレス（０、０）の場合と同様に、行フェイル数格納メモリ３の記憶内容は"０"のまま変化しない。そして、行アドレスポインタ８１および行データバッファメモリ８３の記憶内容には何等の変更も生じない。引き続いて、アドレス（０、２）ないしアドレス（０、７）を順次に指定した時も、フェイル入力は"０"であるので行フェイル数格納メモリ３の記憶内容は"０"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容には何等の変更も生じない。
【００２３】
▲２▼ 第１行アドレスないし第３行アドレスの試験
０行アドレスの試験の場合と全く同様に、行フェイル数格納メモリ３および行データバッファメモリ８３の記憶内容には何等の変更も生じない。
▲３▼ 第４行アドレスの試験
アドレス（４、０）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。行フェイル数格納メモリ３の記憶内容の書き換えが行われる。行フェイル数加算器３１が行フェイル数格納メモリ３から読み出した出力は"０"であり、これに"１"を加算した結果である"１"を行フェイル数格納メモリ３に入力データとし帰還供給し、行フェイル数格納メモリ３にはこの"１"がフェイル数として格納される。結局、行フェイル数格納メモリ３の記憶内容は"０"から"１"に書き換えられるに到る。ここで、行フェイル数比較器３３の比較結果はＡ＜Ｂであるのでその出力は"０"である。従って、行アドレスポインタ８１および行データバッファメモリ８３の記憶内容には何等の変更も生じない。
【００２４】
次に、アドレス（４、１）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。行フェイル数加算器３１が行フェイル数格納メモリ３から読み出した出力は"１"であり、これに"１"を加算した結果である"２"を行フェイル数格納メモリ３に入力データとし帰還供給し、行フェイル数格納メモリ３にはこの"２"がフェイル数として格納される。結局、行フェイル数格納メモリ３の記憶内容は"１"から"２"に書き換えられるに到る。ここで、行フェイル数比較器３３の比較結果はＡ＜Ｂであるのでその出力は"０"である。従って、行アドレスポインタ８１および行データバッファメモリ８３の記憶内容には何等の変更も生じない。
【００２５】
アドレス（４、２）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。行フェイル数加算器３１が行フェイル数格納メモリ３から読み出した出力は"２"であり、これに"１"を加算した結果である"３"を行フェイル数格納メモリ３に入力データとし帰還供給し、行フェイル数格納メモリ３にはこの"３"がフェイル数として格納される。結局、行フェイル数格納メモリ３の記憶内容は"２"から"３"に書き換えられるに到る。行フェイル数比較器３３の比較結果はＡ＜Ｂであるのでその出力は"０"である。従って、行アドレスポインタ８１および行データバッファメモリ８３の記憶内容には何等の変更も生じない。
【００２６】
アドレス（４、３）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。行フェイル数格納メモリ３の記憶内容は"３"から"４"に書き換えられる。行フェイル数比較器３３の比較結果はＡ＜Ｂであるので出力は"０"であり、行アドレスポインタ８１および行データバッファメモリ８３の記憶内容には何等の変更も生じない。
【００２７】
ここで、アドレス（４、４）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。行フェイル数加算器３１が行フェイル数格納メモリ３から読み出した出力は"４"であり、これに"１"を加算した結果である"５"が行フェイル数格納メモリ３にフェイル数として格納される。一方、行フェイル数比較器３３の比較結果は初めてＡ＞Ｂとなるのでフラグ１が立つ。行フェイル数比較器３３のフラグ１は、フェイル信号およびライトイネーブル信号ＷＥ２と共に行フェイルＡＮＤゲート８２に入力され、行フェイルＡＮＤゲート８２が導通することにより、行データバッファメモリ８３はライトイネーブル端子ＷＥを介してライトイネーブルとされる。これにより、行アドレスポインタ８１の現在の計数値である"０"が行データバッファメモリ８３のアドレスとして指定され、ここに行アドレスセレクタ５から供給される行アドレスＲＡ４が格納される。行フェイル数比較器３３のフラグ１は行アドレスポインタ８１にも入力され、現在の計数値である"０"に"１"が加算された加算結果である"１"が出力として行データバッファメモリ８３のアドレス入力端子Ａｄに印加された状態になる。
【００２８】
アドレス（４、５）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"５"に"１"を加算した結果である"６"をフェイル数として行フェイル数格納メモリ３に格納する。一方、行フェイル数比較器３３の比較結果はＡ＞Ｂとなるが、これは２回目以降のＡ＞Ｂであるのでフラグ１は立たずに出力は"０"である。従って、行フェイルＡＮＤゲート８２は導通せず、行データバッファメモリ８３はライトイネーブルとされないので、この場合の行アドレスＲＡ４の格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００２９】
アドレス（４、６）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"６"に"１"を加算した結果である"７"をフェイル数として行フェイル数格納メモリ３に格納する。この場合も、行データバッファメモリ８３に対する行アドレスＲＡ４の格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００３０】
アドレス（４、７）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"７"に"１"を加算した結果である"８"をフェイル数として行フェイル数格納メモリ３に格納する。この場合も、行データバッファメモリ８３に対する行アドレスＲＡ４の格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００３１】
▲４▼ 第５行アドレスの試験
アドレス（５、０）を指定した時は、フェイルは"０"であるので、行フェイル数格納メモリ３の記憶内容はフェイル数"０"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも何等の変更も生じない。引き続いて、アドレス（５、１）ないしアドレス（５、２）を順次に指定した時も、フェイル入力は"０"であるので行フェイル数格納メモリ３の記憶内容は"０"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容には何等の変更も生じない。
【００３２】
アドレス（５、３）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"０"に"１"を加算した結果である"１"をフェイル数として行フェイル数格納メモリ３に格納する。この場合、行データバッファメモリ８３に対する行アドレスの格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００３３】
アドレス（５、４）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"１"に"１"を加算した結果である"２"をフェイル数として行フェイル数格納メモリ３に格納する。この場合も、行データバッファメモリ８３に対する行アドレスの格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００３４】
アドレス（５、５）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"２"に"１"を加算した結果である"３"をフェイル数として行フェイル数格納メモリ３に格納する。この場合も、行データバッファメモリ８３に対する行アドレスの格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００３５】
アドレス（５、６）およびアドレス（５、７）を指定した時は、何れも、フェイルは"０"であるので、行フェイル数格納メモリ３の記憶内容はフェイル数"３"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも何等の変更も生じない。
▲５▼ 第６行アドレスの試験
アドレス（６、０）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"０"に"１"を加算した結果である"１"をフェイル数として行フェイル数格納メモリ３に格納する。この場合、行データバッファメモリ８３に対する行アドレスの格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００３６】
アドレス（６、１）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"１"に"１"を加算した結果である"２"をフェイル数として行フェイル数格納メモリ３に格納する。この場合も、行データバッファメモリ８３に対する行アドレスの格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００３７】
アドレス（６、２）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"２"に"１"を加算した結果である"３"をフェイル数として行フェイル数格納メモリ３に格納する。この場合も、行データバッファメモリ８３に対する行アドレスの格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００３８】
アドレス（６、３）ないしアドレス（６、７）を指定した時は、何れも、フェイルは"０"であるので、行フェイル数格納メモリ３の記憶内容はフェイル数"３"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも何等の変更も生じない。
▲６▼ 第７行アドレスの試験
アドレス（７、０）およびアドレス（７、１）を指定した時は、何れも、フェイルは"０"であるので、行フェイル数格納メモリ３の記憶内容はフェイル数"０"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも何等の変更も生じない。
【００３９】
アドレス（７、２）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"０"に"１"を加算した結果である"１"をフェイル数として行フェイル数格納メモリ３に格納する。この場合も、行データバッファメモリ８３に対する行アドレスの格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００４０】
アドレス（７、３）ないしアドレス（７、７）を指定した時は、何れも、フェイルは"０"であるので、行フェイル数格納メモリ３の記憶内容はフェイル数"１"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも何等の変更も生じない。
第２回目の試験
▲１▼’第０行アドレスないし第３行アドレスの試験
何れのアドレスも、フェイルは"０"であるので、行フェイル数格納メモリ３の記憶内容はフェイル数"０"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも何等の変更も生じない。
【００４１】
▲２▼’第４行アドレスの試験
アドレス（４、０）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した第１回目の試験のフェイル数"８"に"１"を加算した結果である"９"をフェイル数として行フェイル数格納メモリ３に格納する。一方、行フェイル数比較器３３の比較結果はＡ＞Ｂとなるが、これは２回目以降のＡ＞Ｂであるのでフラグ１は立たずに出力は"０"である。従って、行フェイルＡＮＤゲート８２は導通せず、行データバッファメモリ８３はライトイネーブルとされないので、この場合の行アドレスＲＡ４の格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００４２】
アドレス（４、１）ないしアドレス（４、７）を指定した時、何れも試験結果はフェイルであるので、同様にして、行フェイル数格納メモリ３の行フェイル数は"１"づつ加算され、結局、第４行の行フェイル数は"１６"に達する。これらの場合も、行アドレスＲＡ４の格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００４３】
▲３▼’第５行アドレスの試験
アドレス（５、０）ないしアドレス（５、２）を指定した時、何れも、試験結果はパスであるのでフェイルは"０"である。従って、行フェイル数格納メモリ３の記憶内容は第１回目の試験のフェイル数"３"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも何等の変更も生じない。
【００４４】
アドレス（５、３）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した第１回目の試験のフェイル数"３"に"１"を加算した結果である"４"をフェイル数として行フェイル数格納メモリ３に格納する。一方、行フェイル数比較器３３の比較結果はＡ＜Ｂであり、フラグ１は立たずに出力は"０"である。従って、行フェイルＡＮＤゲート８２は導通せず、行データバッファメモリ８３はライトイネーブルとされないので、この場合の行アドレスの格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００４５】
アドレス（５、４）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、フェイル数として"５"が行フェイル数格納メモリ３に格納される。一方、行フェイル数比較器３３の比較結果は初めてＡ＞Ｂとなるのでフラグ１が立つ。行フェイル数比較器３３のフラグ１は、フェイル信号およびライトイネーブル信号ＷＥ２と共に行フェイルＡＮＤゲート８２に入力され、行フェイルＡＮＤゲート８２が導通することにより、行データバッファメモリ８３はライトイネーブル端子ＷＥを介してライトイネーブルとされる。これにより、行アドレスポインタ８１の現在の計数値である"１"が行データバッファメモリ８３のアドレスとして指定され、このアドレスに行アドレスセレクタ５から供給される行アドレスＲＡ５が格納される。行フェイル数比較器３３のフラグ１は行アドレスポインタ８１にも入力され、現在の計数値である"１"に"１"が加算された加算結果である"２"が出力として行データバッファメモリ８３のアドレス入力端子Ａｄに印加された状態になる。
【００４６】
アドレス（５、５）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、フェイル数として"６"が行フェイル数格納メモリ３に格納される。一方、行フェイル数比較器３３の比較結果はＡ＞Ｂとなるが、これは２回目以降のＡ＞Ｂであるのでフラグ１は立たずに出力は"０"であるので、行アドレスの格納は行われない。行アドレスポインタ８１の計数値は現在の計数値である"２"のまま変化しない。
【００４７】
アドレス（５、６）およびアドレス（５、７）を指定した時、何れも、試験結果はパスであるのでフェイルは"０"である。従って、行フェイル数格納メモリ３の記憶内容はフェイル数"６"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも変更は生じない。
▲４▼’第６行アドレスの試験
アドレス（６、０）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した第１回目の試験のフェイル数"３"に"１"を加算した結果である"４"をフェイル数として行フェイル数格納メモリ３に格納する。一方、行フェイル数比較器３３の比較結果はＡ＜Ｂであるので、出力は"０"である。従って、行アドレスポインタ８１および行データバッファメモリ８３の記憶内容に変更は生じない。
【００４８】
アドレス（６、１）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、フェイル数として"５"が行フェイル数格納メモリ３に格納される。一方、行フェイル数比較器３３の比較結果は初めてＡ＞Ｂとなるのでフラグ１が立つ。これにより、行アドレスポインタ８１の現在の計数値である"２"が行データバッファメモリ８３のアドレスとして指定され、このアドレスに行アドレスセレクタ５から供給される行アドレスＲＡ６が格納される。行フェイル数比較器３３のフラグ１は行アドレスポインタ８１にも入力され、現在の計数値である"２"に"１"が加算された加算結果である"３"が出力として行データバッファメモリ８３のアドレス入力端子Ａｄに印加された状態になる。
【００４９】
アドレス（６、２）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、フェイル数として"６"が行フェイル数格納メモリ３に格納される。一方、行フェイル数比較器３３の比較結果はＡ＞Ｂとなるが、これは２回目以降のＡ＞Ｂであるのでフラグ１は立たずに出力は"０"であるので、行アドレスの格納は行われない。行アドレスポインタ８１の計数値は現在の計数値である"３"のまま変化しない。
アドレス（６、３）ないしアドレス（６、７）を指定した時、何れも、試験結果はパスであるのでフェイルは"０"である。従って、行フェイル数格納メモリ３の記憶内容はフェイル数"６"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも変更は生じない。
【００５０】
▲５▼’第７行アドレスの試験
アドレス（７、０）およびアドレス（７、１）を指定した時、何れも、試験結果はパスであるのでフェイルは"０"である。従って、行フェイル数格納メモリ３の記憶内容は第１回目の試験のフェイル数"１"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも何等の変更も生じない。
【００５１】
アドレス（７、２）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した第１回目の試験のフェイル数"１"に"１"を加算した結果である"２"をフェイル数として行フェイル数格納メモリ３に格納する。一方、行フェイル数比較器３３の比較結果はＡ＜Ｂであるので、出力は"０"である。従って、行アドレスの格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"３"のまま変化しない。
【００５２】
アドレス（７、３）ないしアドレス（７、７）を指定した時、何れも、試験結果はパスであるのでフェイルは"０"である。従って、行フェイル数格納メモリ３の記憶内容はフェイル数"２"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも変更は生じない。
【００５３】
【発明の効果】
以上の通りであって、この発明に依れば、被試験半導体メモリの各セル毎のフェイル情報を保持しておく従来の意味の不良解析メモリは使用しない。その代わりに、被試験半導体メモリの行アドレス毎のフェイル数を格納する行フェイル数格納メモリおよび列アドレス毎のフェイル数を格納する列フェイル数格納メモリを使用するが、これらのメモリ容量は極く小さく、そして、被試験半導体メモリのメモリ容量に応じてメモリ容量を増加する必要はない。それだけ、ハードウェアを簡素に構成することができ、廉価な不良救済解析装置を有する半導体メモリ試験装置を提供することができる。また、行フェイル数のリミット値を（スペア列の本数）×（１アドレスの読み出し回数）に設定することによりライン不良の判別を容易にし、不良救済解析を効率的に実施することができる。
【００５４】
更に、ライン不良行のアドレスを格納する行データバッファメモリおよびライン不良列のアドレスを格納する列データバッファメモリを具備し、試験終了後にこれらデータバッファメモリの記憶内容を読み出すことにより、ライン不良のアドレスを高速、容易に認識することができる。
【図面の簡単な説明】
【図１】実施例を説明するブロック図。
【図２】実施例の動作を説明する図。
【図３】不良解析の従来例を説明する図。
【図４】不良救済解析のアルゴリズムを説明する図。
【図５】不良救済解析のアルゴリズムを説明する図。
【図６】不良救済解析装置の従来例を説明する図。
【符号の説明】
３ 行フェイル数格納メモリ
３１ 行フェイル数加算器
３２ 行フェイル数リミット値レジスタ
３３ 行フェイル数比較器
４ 列フェイル数格納メモリ
４１ 列フェイル数加算器
４２ 列フェイル数リミット値レジスタ
４３ 列フェイル数比較器
５ 行アドレスセレクタ
６ 列アドレスセレクタ
７ 入力ＡＮＤゲート
８１ 行アドレスポインタ
８２ 行フェイルＡＮＤゲート
８３ 行データバッファメモリ
９１ 列アドレスポインタ
９２ 列フェイルＡＮＤゲート
９３ 列データバッファメモリ
Ａｄ アドレス入力端子
Ｄi 入力端子
Ｍ 被試験半導体メモリ
ＷＥ ライトイネーブル端子
【発明の属する技術分野】
この発明は、半導体メモリ試験装置に関し、特に、リダンダンシイ構造を有する半導体メモリの不良救済解析装置を有する半導体メモリ試験装置に関する。
【０００２】
【従来の技術】
不良救済解析装置を有する半導体試験装置による被試験半導体メモリの不良解析の従来例を図３を参照して極く一般的に説明しておく。
パターン発生器２はタイミング発生器１の発生する基準クロックに従って動作し、アドレス信号、試験パターンデータ、制御信号を発生する。これらの信号データは波形整形器３に供給され、ここにおいて波形整形されてから被試験半導体メモリＭに入力される。ここで、被試験半導体メモリＭの波形整形されたアドレス信号により指定されたメモリセルに試験データが書き込まれる。次に、この被試験半導体メモリＭの出力である論理値を読み出し、この読み出された論理値とパターン発生器２から発生供給される期待値データとを論理比較器４において比較し、良不良を判定する。被試験半導体メモリＭから読み出された論理値とパターン発生器２から発生供給される期待値データとが不一致の場合、フェイルデータが出力され、これが不良救済解析装置５に入力される。
【０００３】
ここで、半導体メモリの不良は、デコーダその他の不良によりデコーダに接続するメモリセルの１行或いは１列において多数のメモリセルに不良が発生するライン不良と、不良のメモリセルが単独に分散して発生するセル不良に大別することができる。そして、リダンダンシイ構造を有する半導体メモリとは、不良メモリセルが存在する場合、この不良メモリセルと置換されるべき予備メモリセルを有すると共に不良メモリセルのアドレスを予備メモリセルのアドレスに変換する構成を有する半導体メモリをいう。予備メモリセルは、行或いは列のライン単位で置換されるので、スペアラインと称す。不良救済とは、被試験半導体メモリの本来のメモリセルに不良が発生した場合、その不良メモリセルのアドレスを捜索し、その不良メモリセルをスペアラインで置き換えることにより当該被試験半導体メモリを良品として使用することができるか否かを調べて、使用可の場合は行或いは列の内の何れのスペアラインで置換すべきかを解析することをいう。
【０００４】
次に、図４を参照して不良救済解析装置による不良救済解析のアルゴリズムを説明する。不良救済解析装置により被試験半導体メモリＭの不良救済解析を実施するには、メモリセルの行および列の各アドレスライン上のフェイル数を知る必要がある。スペア行数は２本あり、スペア列数は４本あるものとする。スペア行は行側のスペアライン、スペア列は列側のスペアラインである。ここで、行アドレスＲＡ１上においてｘにより示されるフェイルが５個発生しているものとした場合、スペア列により救済しようとすると、スペア列は４本しか準備されていないので１本不足することとなり、スペア列によっては５個のフェイルを救済することはできない。依って、この行アドレスラインＲＡ１はスペア行で救済する。ライン不良とは、換言すれば、一方のスペアラインでしか救済することができないメモリ不良である。
【０００５】
図５を参照するに、列アドレスラインＣＡ１上においてフェイルが３個発生しているものとした場合、スペア行は２本であるのでスペア行により救済することはできない。依って、この列アドレスラインＣＡ１はスペア列により救済する。以上の通り、一方のスペアラインに依っては救済することはできないが、他方のスペアラインに依って救済することができる不良の救済を先ず実施する。この救済は、主としてライン不良について実施する。ライン不良の救済を実施してから残存したフェイル、即ち、セル不良について救済を実施するが、この場合はスペア行或いはスペア列の何れをも使用しても救済することができる。この場合、考えられるすべての救済の組み合わせを求めるか、或いは、条件を設定して最適な救済解を求めることが行われる。例えば、スペア行から使いきるという条件を設定して救済を実施する。
【０００６】
ところで、従来の不良救済解析装置は不良解析メモリを使用して不良解析を実施するが、この不良救済解析装置は以下の２種類に大別することができる。
第１の種類の不良救済解析装置は、不良解析メモリの他に行アドレスおよび列アドレス毎のフェイル数を格納するメモリを有し、被試験半導体メモリの試験中にフェイル数を計数するというものである。不良解析メモリの或るアドレスにフェイルを格納する場合、そのアドレスのデータが"０"であれば計数し、"１"であれば計数しないという処理を行う。これは、通常のメモリ試験においては、同一アドレスに対して数回の読み出しを行い、同一アドレスで発生したフェイルは１回と計数する上において必要な機能である。
【０００７】
第１の種類の不良救済解析装置を図６を参照して具体的に説明する。行フェイル数格納メモリ３は行アドレス毎のライン上のフェイル数を格納するメモリであり、列フェイル数格納メモリ４は列アドレス毎のライン上のフェイル数を格納するメモリである。行フェイル数加算器３１および列フェイル数加算器４１は、フェイルがあった時にフェイル数をカウントアップする加算器である。第１のＡＮＤゲート１１はフェイルがあった時のみ不良解析メモリｍに書き込みを行うゲートである。第２のＡＮＤゲート２１は不良解析メモリｍのデータが"０"の時のみ行フェイル数格納メモリ３、列フェイル数格納メモリ４に書き込みを行うゲートである。ここで、ライトイネーブル信号ＷＥ１はライトイネーブル信号ＷＥ２より遅れて印加される。
【０００８】
第２の種類の不良救済解析装置は、被試験半導体メモリの試験結果を一旦不良解析メモリに格納し、試験終了後、不良解析メモリに格納された不良情報を読み出して行および列毎のフェイル数を計数するものである。計数値はＣＰＵのメインメモリに格納され、不良救済解析に使用される。
【０００９】
【発明が解決しようとする課題】
以上の第１の種類の不良救済解析装置は、被試験半導体メモリの試験終了後において不良解析メモリの全領域の読み出しは不要であるが、フェイル数格納メモリを２個必要とするものであり、それだけ不良救済解析装置のコストアップにつながる。
【００１０】
そして、第２の種類の不良救済解析装置は、不良解析メモリ以外の特別なハードウェアを必要としない利点を有する反面、不良解析メモリからデータを読み出すのに長時間を要するという欠点を有する。これは、被試験半導体メモリのメモリ容量が大きくなるほど顕著になる。
また、以上の不良救済解析装置は何れも不良解析メモリを必要とするものである。この場合、被試験半導体メモリのメモリ容量が増大すると、それに対応する大きなメモリ容量の不良解析メモリを準備する必要に迫られ、これも不良救済解析装置のコストの上昇をもたらす。
【００１１】
この発明は、ハードウェアを簡素に構成して上述の問題を解消した廉価な不良救済解析装置を有する半導体メモリ試験装置を提供するものである。
【００１２】
【課題を解決するための手段】
請求項１：被試験半導体メモリの行アドレス毎のフェイル数を直接に格納する行フェイル数格納メモリおよび列アドレス毎のフェイル数を直接に格納する列フェイル数格納メモリを有する不良救済解析装置を具備する半導体メモリ試験装置において、ライン不良行のアドレスを格納する行データバッファメモリおよびライン不良列のアドレスを格納する列データバッファメモリを具備する半導体メモリ試験装置を構成した。
【００１３】
そして、請求項２：請求項１に記載される半導体メモリ試験装置において、パターン発生器から供給されるアドレスの内から行アドレスを選択してこれを行フェイル数格納メモリ３に供給する行アドレスセレクタ５および列アドレスを選択してこれを列フェイル数格納メモリ４に供給する列アドレスセレクタ６を具備し、行フェイル数格納メモリ３から読み出した行フェイル数に＋１した加算結果を出力する行フェイル数加算器３１および列フェイル数格納メモリ４から読み出した列フェイル数に＋１した加算結果を出力する列フェイル数加算器４１を具備し、行フェイル数のリミット値を格納する行リミット値レジスタ３２および列フェイル数のリミット値を格納する列リミット値レジスタ４２を具備し、行フェイル数加算器３１の出力と行リミット値レジスタ３２の行リミット値を比較する行フェイル数比較器３３および列フェイル数加算器４１の出力と列リミット値レジスタ４２の列リミット値を比較する列フェイル数比較器４３を具備し、行フェイル数格納メモリ３および列フェイル数格納メモリ４のライトイネーブル端子をフェイル信号の入力端子に接続し、行フェイル数加算器３１の出力端子を行フェイル数格納メモリ３の入力端子に接続し、列フェイル数加算器４１の出力端子を列フェイル数格納メモリ４の入力端子に接続し、フェイル信号、行フェイル数比較器の出力およびイネーブル信号が各別に入力される３入力端子を有する行フェイルＡＮＤゲート８２およびフェイル信号、列フェイル数比較器の出力およびイネーブル信号が各別に入力される３入力端子を有する列フェイルＡＮＤゲート９２を具備し、行フェイル数比較器３３の出力を計数する行アドレスポインタ８１および列フェイル数比較器４３の出力を計数する列アドレスポインタ９１を具備し、行アドレスセレクタ５の出力端子に接続する入力端子、行アドレスポインタ８１の出力端子に接続するアドレス入力端子、行フェイルＡＮＤゲート８２の出力端子に接続するライトイネーブル端子を有する行データバッファメモリ８３および列アドレスセレクタ６の出力端子に接続する入力端子、列アドレスポインタ９１の出力端子に接続するアドレス入力端子、列フェイルＡＮＤゲート９２の出力端子に接続するライトイネーブル端子を有する列データバッファメモリ９３を具備する半導体メモリ試験装置を構成した。
【００１４】
また、請求項３：請求項２に記載される半導体メモリ試験装置において、行フェイル数のリミット値を、（スペア列の本数）×（１アドレスの読み出し回数）に設定した半導体メモリ試験装置を構成した。
【００１５】
【発明の実施の形態】
この発明の実施の形態を図１および図２を参照して、特に、行側の回路について説明する。なお、列側の回路については、行側の回路と対比して同様に説明することができるのでその説明を省略する。
図１および図２において、行アドレスセレクタ５は、パターン発生器から供給されるアドレス信号の内から被試験半導体メモリＭの行アドレスを選択するセレクタである。
【００１６】
行フェイル数格納メモリ３は行アドレス毎のフェイル数を格納するメモリである。この行フェイル数格納メモリ３は、フェイル信号が入力端子である入力ＡＮＤゲート７を介して入力される度び毎に、その読み出しデータを行フェイル数加算器３１に出力すると共に、行フェイル数加算器３１の出力データと行フェイル数比較器３３の出力データとが書き込まれる動作が実行される。行フェイル数格納メモリ３は（ｍ＋ｌ）ビットのデータ幅を有しており、被試験半導体メモリＭの行アドレス範囲と同等か或いはそれ以上のアドレス範囲を有する。データ幅ｍは、１行のフェイル数を何個まで計数するかにより決定される。また、＋１ビットは行フェイル数比較器３３の出力データであるフラグを書き込むビットである。
【００１７】
行フェイル数加算器３１は、行フェイル数格納メモリ３から入力された読み出しデータに＋１したデータを出力する。この加算器３１は、行フェイル数格納メモリ３に書き込みが行われたか否かに関わりなくメモリ３の現在のデータを読み出してこのデータに"１"を加算し、加算結果をメモリ３に帰還入力する。なお、これら行フェイル数格納メモリ３および行フェイル数加算器３１の動作については後で具体的に説明される。
【００１８】
行フェイル数リミット値レジスタ３２は、行フェイルのリミット値を格納するレジスタである。後で図２を参照して具体的数値的に説明されるが、ここにおいては「（スペア列の本数）×（１アドレスの読み出し回数）」を設定する。これは、従来例の説明における一方のスペアラインでしか救済することができないライン不良の検出をすることに対応する。この発明においては、被試験半導体メモリＭのビット毎の不良情報を保持することはできないので、同一のアドレスで２回フェイルするとフェイル２と計数することになる。そこで、リミット値として（スペア列の本数）×（１アドレスの読み出し回数）を設定する。
【００１９】
行フェイル数比較器３３は、行フェイル数加算器３１の出力と行フェイル数リミット値レジスタ３２のリミット値を比較して、行フェイル数加算器３１の出力の方が大きくなった時、"１"を出力してフラグ１を立て、それ以外の場合は"０"を出力する。
ここで、８１は行アドレスポインタ、８２はＡＮＤゲート、８３は行データバッファメモリである。行アドレスポインタ８１の入力端子は行フェイル数比較器３３の出力端子に接続すると共に、その出力端子は行データバッファメモリ８３のアドレス入力端子Ａｄに接続している。行フェイル数比較器３３の出力端子は行フェイルＡＮＤゲート８２の入力端子の内の一つに接続している。行フェイルＡＮＤゲート８２の入力端子の内のたの二つにはライトイネーブル信号ＷＥ２とフェイル信号が供給される。そして、行フェイルＡＮＤゲート８２の出力端子は行データバッファメモリ８３のライトイネーブル端子ＷＥに接続している。行アドレスポインタ８１は行データバッファメモリ８３のアドレスを発生するカウンタであり、行フェイル数比較器３３にフラグ１が立った時にこれを格納して＋１を加算するものである。この行アドレスポインタ８１のカウント値は行データバッファメモリ８３のアドレス入力端子Ａｄに印加された状態にある。即ち、行データバッファメモリ８３のアドレス入力端子Ａｄには、クリアされた初期状態においては"０"が印加され、アドレス０を指定し得る状態にある。行データバッファメモリ８３はスペア行でしか救済することができないライン不良行のアドレスを格納するメモリであり、行フェイル数比較器３３から出力されるフラグが"１"の時の行アドレスを格納する。なお、ライトイネーブル信号ＷＥ１はライトイネーブル信号ＷＥ２より遅れて印加される。
【００２０】
図２をも参照して図１の不良救済解析装置の動作を説明するに、ここにおける被試験半導体メモリＭは８行×８列のメモリセルを有する例である。以後、行アドレスをｉ、列アドレスをｊと表示し、このアドレスをアドレス（ｉ、ｊ）と表示することにする。被試験半導体メモリＭのデータ読み出しは１アドレスについて２回とし、スペア行は２本であり、スペア列も２本であるものとする。即ち、行フェイル数リミット値レジスタ３２に（２本×２回）＝４を設定し、列フェイル数リミット値レジスタ４２にも（２本×２回）＝４を設定する。そして、フェイル数格納メモリ、データバッファメモリ、アドレスポイタは試験開始に先だってクリアしておく。図２（ａ）において、左下がり斜線はフェイルアドレスを示す。
【００２１】
第１回目の試験
▲１▼ 第０行アドレスの試験
被試験半導体メモリＭのアドレス（０、０）を指定した時、試験結果はパスであるのでフェイルは"０"であり、入力ＡＮＤゲート７のフェイル信号は"０"であるので、入力ＡＮＤゲート７の出力は"０"である。従って、行フェイル数格納メモリ３はライトイネーブル端子ＷＥの入力が"０"であるところからライトイネーブルとされない。次に、行フェイル数加算器３１は、クリアされたデータである"０"を行フェイル数格納メモリ３から読み出してこれを入力する。行フェイル数加算器３１はこの読みだしデータ"０"に"１"を加算し、加算結果である"１"を行フェイル数格納メモリ３に入力データとし帰還供給する。しかし、行フェイル数格納メモリ３はライトイネーブルとされてはいないので、この入力データ"１"を格納しない。従って、行フェイル数格納メモリ３の記憶内容であるフェイル数は"０"のまま変化しない。一方、行フェイル数比較器３３の比較結果はＡ＜Ｂであるので出力は"０"である。従って、行アドレスポインタ８１の計数値は初期値である"０"のままであり、行データバッファメモリ８３の記憶内容も初期値のままであり、何等の変更も生じない。
【００２２】
次いで、アドレス（０、１）を指定した時は、フェイルは"０"であるので、アドレス（０、０）の場合と同様に、行フェイル数格納メモリ３の記憶内容は"０"のまま変化しない。そして、行アドレスポインタ８１および行データバッファメモリ８３の記憶内容には何等の変更も生じない。引き続いて、アドレス（０、２）ないしアドレス（０、７）を順次に指定した時も、フェイル入力は"０"であるので行フェイル数格納メモリ３の記憶内容は"０"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容には何等の変更も生じない。
【００２３】
▲２▼ 第１行アドレスないし第３行アドレスの試験
０行アドレスの試験の場合と全く同様に、行フェイル数格納メモリ３および行データバッファメモリ８３の記憶内容には何等の変更も生じない。
▲３▼ 第４行アドレスの試験
アドレス（４、０）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。行フェイル数格納メモリ３の記憶内容の書き換えが行われる。行フェイル数加算器３１が行フェイル数格納メモリ３から読み出した出力は"０"であり、これに"１"を加算した結果である"１"を行フェイル数格納メモリ３に入力データとし帰還供給し、行フェイル数格納メモリ３にはこの"１"がフェイル数として格納される。結局、行フェイル数格納メモリ３の記憶内容は"０"から"１"に書き換えられるに到る。ここで、行フェイル数比較器３３の比較結果はＡ＜Ｂであるのでその出力は"０"である。従って、行アドレスポインタ８１および行データバッファメモリ８３の記憶内容には何等の変更も生じない。
【００２４】
次に、アドレス（４、１）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。行フェイル数加算器３１が行フェイル数格納メモリ３から読み出した出力は"１"であり、これに"１"を加算した結果である"２"を行フェイル数格納メモリ３に入力データとし帰還供給し、行フェイル数格納メモリ３にはこの"２"がフェイル数として格納される。結局、行フェイル数格納メモリ３の記憶内容は"１"から"２"に書き換えられるに到る。ここで、行フェイル数比較器３３の比較結果はＡ＜Ｂであるのでその出力は"０"である。従って、行アドレスポインタ８１および行データバッファメモリ８３の記憶内容には何等の変更も生じない。
【００２５】
アドレス（４、２）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。行フェイル数加算器３１が行フェイル数格納メモリ３から読み出した出力は"２"であり、これに"１"を加算した結果である"３"を行フェイル数格納メモリ３に入力データとし帰還供給し、行フェイル数格納メモリ３にはこの"３"がフェイル数として格納される。結局、行フェイル数格納メモリ３の記憶内容は"２"から"３"に書き換えられるに到る。行フェイル数比較器３３の比較結果はＡ＜Ｂであるのでその出力は"０"である。従って、行アドレスポインタ８１および行データバッファメモリ８３の記憶内容には何等の変更も生じない。
【００２６】
アドレス（４、３）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。行フェイル数格納メモリ３の記憶内容は"３"から"４"に書き換えられる。行フェイル数比較器３３の比較結果はＡ＜Ｂであるので出力は"０"であり、行アドレスポインタ８１および行データバッファメモリ８３の記憶内容には何等の変更も生じない。
【００２７】
ここで、アドレス（４、４）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。行フェイル数加算器３１が行フェイル数格納メモリ３から読み出した出力は"４"であり、これに"１"を加算した結果である"５"が行フェイル数格納メモリ３にフェイル数として格納される。一方、行フェイル数比較器３３の比較結果は初めてＡ＞Ｂとなるのでフラグ１が立つ。行フェイル数比較器３３のフラグ１は、フェイル信号およびライトイネーブル信号ＷＥ２と共に行フェイルＡＮＤゲート８２に入力され、行フェイルＡＮＤゲート８２が導通することにより、行データバッファメモリ８３はライトイネーブル端子ＷＥを介してライトイネーブルとされる。これにより、行アドレスポインタ８１の現在の計数値である"０"が行データバッファメモリ８３のアドレスとして指定され、ここに行アドレスセレクタ５から供給される行アドレスＲＡ４が格納される。行フェイル数比較器３３のフラグ１は行アドレスポインタ８１にも入力され、現在の計数値である"０"に"１"が加算された加算結果である"１"が出力として行データバッファメモリ８３のアドレス入力端子Ａｄに印加された状態になる。
【００２８】
アドレス（４、５）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"５"に"１"を加算した結果である"６"をフェイル数として行フェイル数格納メモリ３に格納する。一方、行フェイル数比較器３３の比較結果はＡ＞Ｂとなるが、これは２回目以降のＡ＞Ｂであるのでフラグ１は立たずに出力は"０"である。従って、行フェイルＡＮＤゲート８２は導通せず、行データバッファメモリ８３はライトイネーブルとされないので、この場合の行アドレスＲＡ４の格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００２９】
アドレス（４、６）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"６"に"１"を加算した結果である"７"をフェイル数として行フェイル数格納メモリ３に格納する。この場合も、行データバッファメモリ８３に対する行アドレスＲＡ４の格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００３０】
アドレス（４、７）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"７"に"１"を加算した結果である"８"をフェイル数として行フェイル数格納メモリ３に格納する。この場合も、行データバッファメモリ８３に対する行アドレスＲＡ４の格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００３１】
▲４▼ 第５行アドレスの試験
アドレス（５、０）を指定した時は、フェイルは"０"であるので、行フェイル数格納メモリ３の記憶内容はフェイル数"０"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも何等の変更も生じない。引き続いて、アドレス（５、１）ないしアドレス（５、２）を順次に指定した時も、フェイル入力は"０"であるので行フェイル数格納メモリ３の記憶内容は"０"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容には何等の変更も生じない。
【００３２】
アドレス（５、３）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"０"に"１"を加算した結果である"１"をフェイル数として行フェイル数格納メモリ３に格納する。この場合、行データバッファメモリ８３に対する行アドレスの格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００３３】
アドレス（５、４）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"１"に"１"を加算した結果である"２"をフェイル数として行フェイル数格納メモリ３に格納する。この場合も、行データバッファメモリ８３に対する行アドレスの格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００３４】
アドレス（５、５）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"２"に"１"を加算した結果である"３"をフェイル数として行フェイル数格納メモリ３に格納する。この場合も、行データバッファメモリ８３に対する行アドレスの格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００３５】
アドレス（５、６）およびアドレス（５、７）を指定した時は、何れも、フェイルは"０"であるので、行フェイル数格納メモリ３の記憶内容はフェイル数"３"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも何等の変更も生じない。
▲５▼ 第６行アドレスの試験
アドレス（６、０）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"０"に"１"を加算した結果である"１"をフェイル数として行フェイル数格納メモリ３に格納する。この場合、行データバッファメモリ８３に対する行アドレスの格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００３６】
アドレス（６、１）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"１"に"１"を加算した結果である"２"をフェイル数として行フェイル数格納メモリ３に格納する。この場合も、行データバッファメモリ８３に対する行アドレスの格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００３７】
アドレス（６、２）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"２"に"１"を加算した結果である"３"をフェイル数として行フェイル数格納メモリ３に格納する。この場合も、行データバッファメモリ８３に対する行アドレスの格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００３８】
アドレス（６、３）ないしアドレス（６、７）を指定した時は、何れも、フェイルは"０"であるので、行フェイル数格納メモリ３の記憶内容はフェイル数"３"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも何等の変更も生じない。
▲６▼ 第７行アドレスの試験
アドレス（７、０）およびアドレス（７、１）を指定した時は、何れも、フェイルは"０"であるので、行フェイル数格納メモリ３の記憶内容はフェイル数"０"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも何等の変更も生じない。
【００３９】
アドレス（７、２）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した"０"に"１"を加算した結果である"１"をフェイル数として行フェイル数格納メモリ３に格納する。この場合も、行データバッファメモリ８３に対する行アドレスの格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００４０】
アドレス（７、３）ないしアドレス（７、７）を指定した時は、何れも、フェイルは"０"であるので、行フェイル数格納メモリ３の記憶内容はフェイル数"１"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも何等の変更も生じない。
第２回目の試験
▲１▼’第０行アドレスないし第３行アドレスの試験
何れのアドレスも、フェイルは"０"であるので、行フェイル数格納メモリ３の記憶内容はフェイル数"０"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも何等の変更も生じない。
【００４１】
▲２▼’第４行アドレスの試験
アドレス（４、０）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した第１回目の試験のフェイル数"８"に"１"を加算した結果である"９"をフェイル数として行フェイル数格納メモリ３に格納する。一方、行フェイル数比較器３３の比較結果はＡ＞Ｂとなるが、これは２回目以降のＡ＞Ｂであるのでフラグ１は立たずに出力は"０"である。従って、行フェイルＡＮＤゲート８２は導通せず、行データバッファメモリ８３はライトイネーブルとされないので、この場合の行アドレスＲＡ４の格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００４２】
アドレス（４、１）ないしアドレス（４、７）を指定した時、何れも試験結果はフェイルであるので、同様にして、行フェイル数格納メモリ３の行フェイル数は"１"づつ加算され、結局、第４行の行フェイル数は"１６"に達する。これらの場合も、行アドレスＲＡ４の格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００４３】
▲３▼’第５行アドレスの試験
アドレス（５、０）ないしアドレス（５、２）を指定した時、何れも、試験結果はパスであるのでフェイルは"０"である。従って、行フェイル数格納メモリ３の記憶内容は第１回目の試験のフェイル数"３"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも何等の変更も生じない。
【００４４】
アドレス（５、３）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した第１回目の試験のフェイル数"３"に"１"を加算した結果である"４"をフェイル数として行フェイル数格納メモリ３に格納する。一方、行フェイル数比較器３３の比較結果はＡ＜Ｂであり、フラグ１は立たずに出力は"０"である。従って、行フェイルＡＮＤゲート８２は導通せず、行データバッファメモリ８３はライトイネーブルとされないので、この場合の行アドレスの格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"１"のまま変化しない。
【００４５】
アドレス（５、４）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、フェイル数として"５"が行フェイル数格納メモリ３に格納される。一方、行フェイル数比較器３３の比較結果は初めてＡ＞Ｂとなるのでフラグ１が立つ。行フェイル数比較器３３のフラグ１は、フェイル信号およびライトイネーブル信号ＷＥ２と共に行フェイルＡＮＤゲート８２に入力され、行フェイルＡＮＤゲート８２が導通することにより、行データバッファメモリ８３はライトイネーブル端子ＷＥを介してライトイネーブルとされる。これにより、行アドレスポインタ８１の現在の計数値である"１"が行データバッファメモリ８３のアドレスとして指定され、このアドレスに行アドレスセレクタ５から供給される行アドレスＲＡ５が格納される。行フェイル数比較器３３のフラグ１は行アドレスポインタ８１にも入力され、現在の計数値である"１"に"１"が加算された加算結果である"２"が出力として行データバッファメモリ８３のアドレス入力端子Ａｄに印加された状態になる。
【００４６】
アドレス（５、５）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、フェイル数として"６"が行フェイル数格納メモリ３に格納される。一方、行フェイル数比較器３３の比較結果はＡ＞Ｂとなるが、これは２回目以降のＡ＞Ｂであるのでフラグ１は立たずに出力は"０"であるので、行アドレスの格納は行われない。行アドレスポインタ８１の計数値は現在の計数値である"２"のまま変化しない。
【００４７】
アドレス（５、６）およびアドレス（５、７）を指定した時、何れも、試験結果はパスであるのでフェイルは"０"である。従って、行フェイル数格納メモリ３の記憶内容はフェイル数"６"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも変更は生じない。
▲４▼’第６行アドレスの試験
アドレス（６、０）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した第１回目の試験のフェイル数"３"に"１"を加算した結果である"４"をフェイル数として行フェイル数格納メモリ３に格納する。一方、行フェイル数比較器３３の比較結果はＡ＜Ｂであるので、出力は"０"である。従って、行アドレスポインタ８１および行データバッファメモリ８３の記憶内容に変更は生じない。
【００４８】
アドレス（６、１）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、フェイル数として"５"が行フェイル数格納メモリ３に格納される。一方、行フェイル数比較器３３の比較結果は初めてＡ＞Ｂとなるのでフラグ１が立つ。これにより、行アドレスポインタ８１の現在の計数値である"２"が行データバッファメモリ８３のアドレスとして指定され、このアドレスに行アドレスセレクタ５から供給される行アドレスＲＡ６が格納される。行フェイル数比較器３３のフラグ１は行アドレスポインタ８１にも入力され、現在の計数値である"２"に"１"が加算された加算結果である"３"が出力として行データバッファメモリ８３のアドレス入力端子Ａｄに印加された状態になる。
【００４９】
アドレス（６、２）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、フェイル数として"６"が行フェイル数格納メモリ３に格納される。一方、行フェイル数比較器３３の比較結果はＡ＞Ｂとなるが、これは２回目以降のＡ＞Ｂであるのでフラグ１は立たずに出力は"０"であるので、行アドレスの格納は行われない。行アドレスポインタ８１の計数値は現在の計数値である"３"のまま変化しない。
アドレス（６、３）ないしアドレス（６、７）を指定した時、何れも、試験結果はパスであるのでフェイルは"０"である。従って、行フェイル数格納メモリ３の記憶内容はフェイル数"６"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも変更は生じない。
【００５０】
▲５▼’第７行アドレスの試験
アドレス（７、０）およびアドレス（７、１）を指定した時、何れも、試験結果はパスであるのでフェイルは"０"である。従って、行フェイル数格納メモリ３の記憶内容は第１回目の試験のフェイル数"１"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも何等の変更も生じない。
【００５１】
アドレス（７、２）を指定した時、試験結果はフェイルであるのでフェイル信号は"１"である。この場合、行フェイル数加算器３１は行フェイル数格納メモリ３から読み出した第１回目の試験のフェイル数"１"に"１"を加算した結果である"２"をフェイル数として行フェイル数格納メモリ３に格納する。一方、行フェイル数比較器３３の比較結果はＡ＜Ｂであるので、出力は"０"である。従って、行アドレスの格納は行われない。行アドレスポインタ８１の計数値も現在の計数値である"３"のまま変化しない。
【００５２】
アドレス（７、３）ないしアドレス（７、７）を指定した時、何れも、試験結果はパスであるのでフェイルは"０"である。従って、行フェイル数格納メモリ３の記憶内容はフェイル数"２"のまま変化しない。行アドレスポインタ８１および行データバッファメモリ８３の記憶内容にも変更は生じない。
【００５３】
【発明の効果】
以上の通りであって、この発明に依れば、被試験半導体メモリの各セル毎のフェイル情報を保持しておく従来の意味の不良解析メモリは使用しない。その代わりに、被試験半導体メモリの行アドレス毎のフェイル数を格納する行フェイル数格納メモリおよび列アドレス毎のフェイル数を格納する列フェイル数格納メモリを使用するが、これらのメモリ容量は極く小さく、そして、被試験半導体メモリのメモリ容量に応じてメモリ容量を増加する必要はない。それだけ、ハードウェアを簡素に構成することができ、廉価な不良救済解析装置を有する半導体メモリ試験装置を提供することができる。また、行フェイル数のリミット値を（スペア列の本数）×（１アドレスの読み出し回数）に設定することによりライン不良の判別を容易にし、不良救済解析を効率的に実施することができる。
【００５４】
更に、ライン不良行のアドレスを格納する行データバッファメモリおよびライン不良列のアドレスを格納する列データバッファメモリを具備し、試験終了後にこれらデータバッファメモリの記憶内容を読み出すことにより、ライン不良のアドレスを高速、容易に認識することができる。
【図面の簡単な説明】
【図１】実施例を説明するブロック図。
【図２】実施例の動作を説明する図。
【図３】不良解析の従来例を説明する図。
【図４】不良救済解析のアルゴリズムを説明する図。
【図５】不良救済解析のアルゴリズムを説明する図。
【図６】不良救済解析装置の従来例を説明する図。
【符号の説明】
３ 行フェイル数格納メモリ
３１ 行フェイル数加算器
３２ 行フェイル数リミット値レジスタ
３３ 行フェイル数比較器
４ 列フェイル数格納メモリ
４１ 列フェイル数加算器
４２ 列フェイル数リミット値レジスタ
４３ 列フェイル数比較器
５ 行アドレスセレクタ
６ 列アドレスセレクタ
７ 入力ＡＮＤゲート
８１ 行アドレスポインタ
８２ 行フェイルＡＮＤゲート
８３ 行データバッファメモリ
９１ 列アドレスポインタ
９２ 列フェイルＡＮＤゲート
９３ 列データバッファメモリ
Ａｄ アドレス入力端子
Ｄi 入力端子
Ｍ 被試験半導体メモリ
ＷＥ ライトイネーブル端子
Claims (3)
- 被試験半導体メモリの行アドレス毎のフェイル数を直接に格納する行フェイル数格納メモリおよび列アドレス毎のフェイル数を直接に格納する列フェイル数格納メモリを有する不良救済解析装置を具備する半導体メモリ試験装置において、
ライン不良行のアドレスを格納する行データバッファメモリおよびライン不良列のアドレスを格納する列データバッファメモリを具備することを特徴とする半導体メモリ試験装置。 - 請求項１に記載される半導体メモリ試験装置において、
パターン発生器から供給されるアドレスの内から行アドレスを選択してこれを行フェイル数格納メモリに供給する行アドレスセレクタおよび列アドレスを選択してこれを列フェイル数格納メモリに供給する列アドレスセレクタを具備し、
行フェイル数格納メモリから読み出した行フェイル数に＋１した加算結果を出力する行フェイル数加算器および列フェイル数格納メモリから読み出した列フェイル数に＋１した加算結果を出力する列フェイル数加算器を具備し、
行フェイル数のリミット値を格納する行リミット値レジスタおよび列フェイル数のリミット値を格納する列リミット値レジスタを具備し、
行フェイル数加算器の出力と行リミット値レジスタの行リミット値を比較する行フェイル数比較器および列フェイル数加算器の出力と列リミット値レジスタの列リミット値を比較する列フェイル数比較器を具備し、
行フェイル数格納メモリおよび列フェイル数格納メモリのライトイネーブル端子をフェイル信号の入力端子に接続し、
行フェイル数加算器の出力端子を行フェイル数格納メモリの入力端子に接続し、列フェイル数加算器の出力端子を列フェイル数格納メモリの入力端子に接続し、
フェイル信号、行フェイル数比較器の出力およびイネーブル信号が各別に入力される３入力端子を有する行フェイルＡＮＤゲートおよびフェイル信号、列フェイル数比較器の出力およびイネーブル信号が各別に入力される３入力端子を有する列フェイルＡＮＤゲートを具備し、
行フェイル数比較器の出力を計数する行アドレスポインタおよび列フェイル数比較器の出力を計数する列アドレスポインタを具備し、
行アドレスセレクタの出力端子に接続する入力端子、行アドレスポインタの出力端子に接続するアドレス入力端子、行フェイルＡＮＤゲートの出力端子に接続するライトイネーブル端子を有する行データバッファメモリおよび列アドレスセレクタの出力端子に接続する入力端子、列アドレスポインタの出力端子に接続するアドレス入力端子、列フェイルＡＮＤゲートの出力端子に接続するライトイネーブル端子を有する列データバッファメモリを具備することを特徴とする半導体メモリ試験装置。 - 請求項２に記載される半導体メモリ試験装置において、
行フェイル数のリミット値を、（スペア列の本数）×（１アドレスの読み出し回数）に設定したことを特徴とする半導体メモリ試験装置。
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