JP4956597B2 - 半導体試験装置 - Google Patents

Description

本発明は、冗長構成を持つ被試験メモリ（ＤＵＴ）の救済解析を、より高速に行うことが可能な半導体試験装置に関する。特に、試験結果を格納するアドレス・フェイル・メモリ（ＡＦＭ）のフェイル内容を読み出してチェックするＳＣＡＮ動作を高速に行うことが可能な半導体試験装置に関する。

図１に従来のメモリ試験装置の概念構成図を示す。要部構成は、タイミング発生器ＴＧと、パターン発生器ＰＧと、波形整形器ＦＣと、ピンエレクトロニクスと、論理比較器ＤＣと、フェイルメモリＦＭと、救済解析装置１００とにより実現される。フェイルメモリＦＭ内の本願に係る要素としては不良解析メモリＡＦＭがある。尚、半導体試験装置は公知であり技術的に良く知られている為、本願に係る要部を除く、その他の信号や構成要素、及びその詳細説明については省略する。

タイミング発生器ＴＧで発生する基準クロックに基づいてパターン発生器ＰＧは、ＤＵＴに与えるアドレス信号、試験データ信号、制御信号を出力するパターンデータを波形整形器ＦＣに与え、ここで試験に必要な波形とタイミングに整形された後、ピンエレクトロニクスに備えるドライバを介して所定の振幅でＤＵＴへ印加される。
ＤＵＴは、ＣＥ、ＯＥ、ＷＥ、ＣＡＳ、ＲＡＳ等の制御信号によって、試験データの書き込み、読み出しの制御が行われる。ＤＵＴのデータ出力ピンから読み出された応答信号はピンエレクトロニクスのコンパレータを介して論理比較器ＤＣに与えられ、ここでパターン発生器ＰＧから出力される期待値データＥＸＰにより所定に一致比較が行われて良否判定が行われ、結果が不良のときにフェイル情報ＦＡＩＬとしてフェイルメモリＦＭへ供給される。尚、ＤＵＴの個数は図１では１個の例であるが、多数個例えば３２個、６４個の複数ＤＵＴを同時測定する構成を備える半導体試験装置が一般的である。

フェイルメモリＦＭ内の不良解析メモリＡＦＭは、少なくともＤＵＴのデータ幅、アドレス空間と同一メモリ構成で、且つＤＵＴのアクセス速度と同等以上の高速の記憶装置を、同時測定するＤＵＴ個数に対応して備えている。例えばＤＵＴが２５６Ｍビットで同測個数６４個の場合は、２５６Ｍビット×６４個分の大容量の記憶装置を備えている。
そしてフェイルの格納動作は、ＤＵＴの読出しアドレスに対応するアドレス信号をパターン発生器ＰＧから受けて、ＡＦＭの対応するアドレス位置へ、論理比較器ＤＣからのフェイル情報ＦＡＩＬを累積格納する。

ＤＲＡＭを代表とする半導体メモリは、図２に示すような構成をしておりＤＲＡＭのデータ記憶用のメインセルと、その周りにスペアロウＳＲ、スペアカラムＳＣと呼ばれるライン状の予備セルで構成され、この１ブロックを救済ブロックと呼んだとき、半導体メモリチップはこの救済ブロックが複数個配列されて構成している。

次に１つの救済ブロックにおける救済方法の概念を図３に示して説明する。この図で、図３（ａ）に示す位置に不良セル「×」が存在する場合と仮定すると、図３（ｂ）に示すように、１本のスペアカラムＳＣを用いて１ラインごと置き換え救済することで、図３（ｃ）に示すように、良品チップとなり、大幅に歩留まりを向上できる。実際の置き換え処理は不良セルの１ラインのアドレスデコード回路に備えるフューズをレーザーで切り、スペアカラムＳＣを置き換えすべきアドレスデコード回路が有効となるようにフューズを切ることで行われる。

救済解析装置１００は、少数本のスペアロウＳＲと、少数本のスペアカラムＳＣとによりリペア可能となるように救済解析を行う。即ち、やがて、上記所定の試験項目の終了後の試験停止状態において、取得された不良解析メモリＡＦＭの内容を順次読み出して解析処理する。この為には、読出しすべき全アドレスを順次発生してＡＦＭへ供給し、ＡＦＭの当該アドレスから読み出されるフェイルデータを受けて、当該フェイルが存在するロウアドレス線毎、カラムアドレス線毎にフェイル発生回数を計数し、これに基づいて置換救済すべきロウ線、カラム線を解析して特定し、特定したリペア情報をリペア処理工程への情報として取得等する。

次に、少数本のスペアロウＳＲ、スペアカラムＳＣでリペア可能とする、従来の救済解析装置１００の救済原理を図４〜図７を参照して説明する。ここで、ロウアドレス毎にフェイル発生回数を計数するメモリをロウ・フェイル・カウント・メモリＲＦＣＭ（Row Fail Count Memory）と呼び、カラムアドレス毎にフェイル発生回数を計数するメモリをカラム・フェイル・カウント・メモリＣＦＣＭ（Column Fail Count Memory）と呼び、トータルのフェイル発生回数を計数するメモリをトータル・フェイル・カウント・メモリＴＦＣＭ（Total Fail Count Memory）と呼ぶ。前記多数チャンネルの計数要素を救済解析装置１００は備えている。また、図２に示す各救済ブロック単位にフェイルを計数する動作をＳＣＡＮ動作と呼び、ＳＣＡＮ動作後にＲＦＣＭ、ＣＦＣＭに対してどのロウまたはカラムのアドレスラインにラインフェイルがあるかを調べる動作をＳＥＡＲＣＨ動作と呼ぶ。更に、ＲＦＣＭまたはＣＦＣＭのフェイル回数が反対側のスペアラインの本数より多い場合は反対側のスペアラインで救済できないため、当該ラインをラインフェイルと呼ぶ。

図４の例では、「×」印の位置でフェイルが発生しているものと仮定し、更に、救済するスペアロウＳＲの本数を２本とし、スペアカラムＳＣの本数を２本と仮定して説明する。
図４は、ＳＣＡＮ動作後の結果を示している。即ち、ＣＦＣＭ側は２カ所で計数値"３"と"１"が得られた状態を示し、ＲＦＣＭ側は４カ所で計数値"１"が得られた状態を示し、ＴＦＣＭは計数値"４"が得られた状態を示す。

次に、図５に示すように、ＣＦＣＭ側の１カ所で計数値"３"が存在し、反対側のスペアロウＳＲの本数、２本では救済できないため、当該ラインがラインフェイルとして検出され、このラインは救済対象であるからして、そのライン情報をフェイル・アドレス・メモリＦＡＭへ格納する。
次に、図６に示すように、救済確定した当該ライン上のフェイル発生「×」印はリペアされるからして、救済アドレス上の不良セルを消すためにＲＦＣＭ,ＣＦＣＭ,ＴＦＣＭからライン上の救済されたフェイルの引き算処理を行う。この動作をＤＳＣＡＮ動作という。この結果、図６の計数値となる。もしも、上記ラインフェイルが複数箇所有れば、同様の処理を繰り返す。

次に、ラインフェイルが無くなると、図７に示すように、今度は残ったフェイルのアドレス値（ロウアドレス、カラムアドレス）を受けて、救済可能な組み合わせをＣＰＵ等の演算処理によって解析して求めていく。図７（ａ）の例では６カ所でフェイルが発生した場合で、ラインフェイルが無かった場合の一例である。図７（ｂ）の解析結果では、１個のフェイル（図７Ａ参照）が２本のスペアロウＳＲと２本のスペアカラムＳＣでは救済できない例であり、図７（ｃ）と（ｄ）は共にフェイル救済ができる例である。

次に、救済解析装置１００の構成について、図８の概念構成と、図９の内部構成とを示して説明する。
救済解析装置１００は、図８に示すように、ＤＵＴの同時測定個数に対応するチャンネル数の救済解析装置を備えている。更に、各ＤＵＴ毎の救済解析装置の内部には、ＣＰＵ部１１０と、ＤＵＴのメモリ構成に対応する複数チャンネルのカウンターブロック部（Counter Block部）１２０とを備えている。尚、ＣＰＵ部１１０としては専用のコントローラで処理するものや、プログラム方式のＣＰＵやＤＳＰで行うものがある。

１チャンネルのカウンターブロック部１２０の内部原理構成を図９に示して更に説明する。要部構成は、アドレス発生部６０と、アドレスフォーマット部８０と、ロウ・フェイル・カウント・メモリＲＦＣＭ、カラム・フェイル・カウント・メモリＣＦＣＭ、トータル・フェイル・カウント・メモリＴＦＣＭと、シーケンス制御部４０と、フェイル計数部３５０と、大小比較器９０と、フェイル・アドレス・メモリＦＡＭと、ＦＡＭ-ＡＰと、その他とで実現される。

アドレス発生部６０は、ロウアドレスＲＡと、カラムアドレスＣＡを発生してアドレスフォーマット部８０へ供給して、図１に示す不良解析メモリＡＦＭをアクセスするための解析アドレスＡＦＭＡをアドレスフォーマット部８０から発生させるものであって、内部にロウアドレスＲＡを発生するＲＡＰ(Row Address Pointer)と、カラムアドレスＣＡを発生するＣＡＰ(Column Address Pointer)の２つのカウンタを備えている。

アドレスフォーマット部８０は、上記ロウアドレスＲＡと、カラムアドレスＣＡとを受けて、解析アドレスＡＦＭＡを生成して出力し、更に、ＲＦＣＭ、ＣＦＣＭ、ＴＦＣＭへ供給するアドレスＲＦＡ、ＣＦＡ、ＴＦＡを生成して出力する。即ち、各救済ブロック単位にフェイルを計数できるようにアドレスの並べ替えを行う。尚、ＲＦＣＭ,ＣＦＣＭ,ＴＦＣＭは上術で説明した各フェイル・カウント・メモリである。

シーケンス制御部４０は、フェイルの計数制御信号ＳＣＡＮＭＤ、ＤＳＣＡＮＭＤやアドレス発生部６０へのカウント制御ＩＮＣや、ＲＦＣＭ,ＣＦＣＭ,ＴＦＣＭへのリード・ライトのコントロール信号＊ＦＣＭＷＥ,＊ＦＣＭＯＥ,＊ＦＤＯＥを発生して供給する。

フェイル計数部３５０は、シーケンスコントロールから制御信号ＳＣＡＮＭＤ、ＤＳＣＡＮＭＤを受けて、第１に、ＳＣＡＮ動作時は不良解析メモリからのフェイル信号ＦＡＩＬで加算動作を行い、第２に、ＤＳＣＡＮ動作時はフェイル信号ＦＡＩＬで減算動作を行う。

大小比較器９０はラインフェイルの検出であって、ＲＦＣＭ,ＣＦＣＭからのフェイル数ＲＦＤ、ＣＦＤとを受けて、予め設定しておいてスペアロウ、スペアカラムの本数である数値とで大小比較を行い、フェイル数がスペアライン数より大きい場合はラインフェイルとして検出し、ＦＡＭにアドレス格納信号*ＦＡＭＷＥを供給し、ＦＡＭ-ＡＰにアドレスインクリメント信号ＦＡＭＩＮＣを供給する。

フェイル・アドレス・メモリＦＡＭは、ラインフェイルを検出したラインフェイルアドレスＬＦＡを格納するものであって、ラインフェイル発生時におけるＲＦＡ、又はＣＦＡをマルチプレクサＭＵＸのＲＣＳＥＬ信号で切り替えて選択されたラインフェイルアドレスＬＦＡを格納する。ＦＡＭの格納アドレスはＦＡＭ-ＡＰが発生し、ＦＡＭがラインフェイルアドレスを格納する度にインクリメントする。

図８に戻り、ＣＰＵ部１１０は、上記ＦＡＭの内容を読み出すことで、ラインフェイルしたラインの情報を取得し、更に、ＲＦＣＭ、ＣＦＣＭ、ＴＦＣＭの内容を読み出して、所定のリペア解析処理を行う。

ところで、ＤＵＴの容量は年々大容量化している。このためメモリセル数の増加に比例して救済解析の処理時間が長くなっている。しかも、図１に示すＡＦＭを救済解析装置１００からアクセスする必要から、この期間はＤＵＴの試験実施が停止状態となる。即ち、図１０に示すように、救済解析中はメモリ試験の実施ができず、待機中（図１０Ｂ参照）となってしまう。この待機中の期間が長くなることは、トータルのテストサイクル時間が長くなってしまい、結果として、テストコストを引き上げる要因となってしまう。

救済解析の中で一番時間がかかるのがＳＣＡＮ動作とＳＥＡＲＣＨ動作である。これはＤＵＴの全メモリセルのフェイルの有無内容を不良解析メモリＡＦＭから読み出しながら、フェイルを計数するためである。

次に、従来のＳＣＡＮ動作のタイミングチャートを図１１に示して、図９の内部原理構成と共に説明する。
内部構成ではクロックＣＬＫに同期して動作しているものとすると、図１１に示すＳＣＡＮ動作の１周期は５クロックサイクルを要している。即ち、まず、サイクル（ＣＹＣＬＥ）０では、アドレスフォーマット部８０から各ＦＣＭ（ＲＦＣＭ,ＣＦＣＭ,ＴＦＣＭ）にアドレスを供給し、＊ＦＣＭＯＥをリードモードにして各ＦＣＭ（ＲＦＣＭ,ＣＦＣＭ,ＴＦＣＭ）からフェイル計数値ＦＡＩＬ（ＲＦＤ、ＣＦＤ）を読み出す。
サイクル１ではフェイル計数部がＡＦＭから読み出したＦＡＩＬを内部へラッチ保持する。サイクル２ではＦＡＩＬの有無に基づいて＋１加算を行う。サイクル３では＊ＦＣＭＷＥ信号を書込みモードにして加算した結果のフェイル計数値を、各ＦＣＭ（ＲＦＣＭ,ＣＦＣＭ,ＴＦＣＭ）の読出し時と同じアドレス位置へ書き込む。サイクル４では次の各ＦＣＭ（ＲＦＣＭ,ＣＦＣＭ,ＴＦＣＭ）のアドレス供給する為のセットアップ時間である。
上記のように、一連の動作（以下リードモディファイライト）をＦＣＭの全アドレス空間を対象として読み出しを行う。このリードモディファイライトによって１周期が長くなるためＳＣＡＮ動作には時間がかかるという難点がある。ところで、全アドレス空間の中で、実際にＦＡＩＬが存在して＋１加算される個数はわずかであり、殆どの場合はＦＡＩＬが存在しない為に、読出しデータがそのまま書き込み更新されることとなる。つまり、ＦＡＩＬが存在しないときの書込み動作は無用な消費時間となっている。

また、全ラインのＳＣＡＮ動作の完了後、次に、ラインフェイルを検出する為のＳＥＡＲＣＨ動作が行われる。前記ＳＥＡＲＣＨ動作によって検出されたラインフェイルは、無条件に救済対象ラインであるからして、ＤＳＣＡＮ動作を行って、当該ラインフェイル上でフェイルが存在するアドレス位置に対応するＣＦＣＭ、ＲＦＣＭは減算処理を行う必要がある。このＤＳＣＡＮ動作を行う処理期間もＡＦＭをアクセスする必要がある為に、ＤＵＴの試験実施が停止状態で行う必要がある為、トータルのテストサイクル時間が長くなってしまう難点がある。

上述説明したように、第１に、従来技術におけるＳＣＡＮ動作は、図１１に示すように、ＦＡＩＬの有無に関わらず、常にリードモディファイライトによる書込み動作を行っている結果、ＳＣＡＮ動作の処理時間が長くなる為、トータルのテストサイクル時間が長くなってしまう難点がある。
また、上述説明したように、第２に、従来技術における、ラインフェイルを検出するＳＥＡＲＣＨ動作と、ラインフェイルが検出されたラインはＤＳＣＡＮ動作を行って対応するＣＦＣＭ、ＲＦＣＭを減算する処理と、が必要があり、このＳＥＡＲＣＨ動作とＤＳＣＡＮ動作期間もＤＵＴの試験実施が停止状態で行うことになる為、トータルのテストサイクル時間が長くなってしまう難点がある。

そこで、本発明が解決しようとする課題は、ＤＵＴの救済解析を行うＳＣＡＮ動作、ＳＥＡＲＣＨ動作あるいはＤＳＣＡＮ動作に係る処理時間を実質的に短縮することが可能な半導体試験装置を提供することである。

第１に、上記課題を解決するために、被試験デバイスは少なくともメモリと当該メモリの不良セルを救済置換する予備セル（スペアライン）を内部に備え、半導体試験装置が上記ＤＵＴのメモリのメモリセルの良否を試験実施して得たフェイル情報をメモリセル毎に格納可能な不良解析メモリ（ＡＦＭ）を備える半導体試験装置において、
ロウアドレスライン毎に不良セルの発生回数をリードモディファイライト動作によって格納更新するロウ用の計数用メモり（例えばＲＦＣＭ）を具備し、
カラムアドレスライン毎に不良セルの発生回数をリードモディファイライト動作によって格納更新するカラム用の計数用メモり（例えばＣＦＣＭ）を具備し、
ＳＣＡＮ動作において、ＡＦＭから読み出されたフェイル情報がフェイル無しを検出したときは上記計数用メモりのリードモディファイライト動作は行わずに、リード動作のみを行って次のアドレスの読出しに進むように制御する手段（例えばシーケンス制御部４０ｂ）を具備し、
以上を具備して救済解析動作におけるＳＣＡＮ動作の計数処理を高速化可能とすることを特徴とする半導体試験装置である。
上記発明によれば、ＦＡＩＬが存在したときのみリードモディファイライト動作を行うようにＳＣＡＮ動作を改善して、救済解析動作におけるＳＣＡＮ動作の時間短縮を計ることが可能な半導体試験装置が実現できる。

第１２図と第１３図は、本発明に係る解決手段を示している。
第２に、上記課題を解決するために、被試験デバイスは少なくともメモリと当該メモリの不良セルを救済置換する予備セル（スペアライン）を内部に備えるメモリデバイス、あるいはシステムＬＳＩ等であり、半導体試験装置が上記ＤＵＴのメモリのメモリセルの良否を試験実施して得たフェイル情報をメモリセル毎に格納可能な不良解析メモリ（ＡＦＭ）を備える半導体試験装置において、
ＤＵＴの試験実施が一時停止した状態で行なわれる救済解析動作において、ＡＦＭに格納されたフェイル情報を読み出して、ＤＵＴのメモリ構成におけるロウアドレスライン毎に不良セルの発生回数を計数し、且つカラムアドレスライン毎に不良セルの発生回数を計数する計数動作をＳＣＡＮ動作と呼称したとき、
ロウアドレスライン毎に不良セルの発生回数をリードモディファイライト動作によって格納更新するロウ用の計数用メモり（例えばＲＦＣＭ）を具備し、
カラムアドレスライン毎に不良セルの発生回数をリードモディファイライト動作によって格納更新するカラム用の計数用メモり（例えばＣＦＣＭ）を具備し、
上記各計数用メモりから読み出された計数データを受け、対応するＡＦＭから読み出されたフェイル情報の有無に基づいて＋１加算若しくは計数データのままとした更新データを各々出力するロウ用とカラム用の計数手段（例えばフェイル計数部）を具備し、
ＳＣＡＮ動作において、第１に、ＡＦＭから読み出されたフェイル情報が"０"（即ち、ＰＡＳＳ）を検出したときは上記計数用メモりへの格納更新をするリードモディファイライト動作を行わずに、リード動作のみを行い、第２に、ＡＦＭから読み出されたフェイル情報が"１"（即ち、ＦＡＩＬ）を検出したときは計数手段により＋１加算された更新データを上記計数用メモりへ書込み更新をするリードモディファイライト動作を行うシーケンス制御部４０ｂを具備し、
以上を具備して救済解析動作におけるＳＣＡＮ動作の計数処理を高速化可能とすることを特徴とする半導体試験装置がある。

第３に、上記課題を解決するために、被試験デバイスは少なくともメモリと当該メモリの不良セルを救済置換する予備セル（スペアライン）を内部に備えるメモリデバイス、あるいはシステムＬＳＩ等であり、半導体試験装置が上記ＤＵＴのメモリのメモリセルの良否を試験実施して得たフェイル情報をメモリセル毎に格納可能な不良解析メモリ（ＡＦＭ）を備える半導体試験装置において、
アドレスライン毎に不良セルの発生回数を格納するロウ用とカラム用の計数用メモり（例えばＲＦＣＭ、ＣＦＣＭ）はデュアルポートメモリを適用し、
救済解析動作における不良セルを計数するＳＣＡＮ動作のライト動作とリード動作とを上記デュアルポートメモリにより分離してアクセスする手段を備えて、救済解析動作におけるＳＣＡＮ動作を高速化可能とすることを特徴とする半導体試験装置がある。

また、ライト動作とリード動作が同一アドレスとなる場合にはフェイル計数した更新データをデュアルポートメモリには格納せず一旦保持しておき、ライト動作とリード動作が異なるアドレスとなったときに一旦保持しておいた更新データをデュアルポートメモリに書き込む手段を、更に備えることを特徴とする上述半導体試験装置がある。

第１８図と第１９図と第２０図は、本発明に係る解決手段を示している。
第４に、上記課題を解決するために、被試験デバイスは少なくともメモリと当該メモリの不良セルを救済置換する予備セル（スペアライン）を内部に備えるメモリデバイス、あるいはシステムＬＳＩ等であり、半導体試験装置が上記ＤＵＴのメモリのメモリセルの良否を試験実施して得たフェイル情報をメモリセル毎に格納可能な不良解析メモリ（ＡＦＭ）を備える半導体試験装置において、
ＤＵＴの試験実施が一時停止した状態で行なわれる救済解析動作において、ＡＦＭに格納されたフェイル情報を読み出して、ＤＵＴのメモリ構成におけるロウアドレスライン毎に不良セルの発生回数を計数し、且つカラムアドレスライン毎に不良セルの発生回数を計数する計数動作をＳＣＡＮ動作と呼称したとき、
ロウアドレスライン毎に不良セルの発生回数を格納するロウ用の計数用メモり（例えばＲＦＣＭ）を具備し、
カラムアドレスライン毎に不良セルの発生回数を格納するカラム用の計数用メモり（例えばＣＦＣＭ）を具備し、
上記各計数用メモりから読み出された計数データを受け、対応するＡＦＭから読み出されたフェイル情報の有無に基づいて＋１加算若しくは計数データのままとした更新データを各々出力するロウ用とカラム用の計数手段（例えばフェイル計数部）を具備し、
計数用メモりとしてデュアルポートメモリを適用し、
上記デュアルポートメモリの一方のアクセスポートを計数データの読み出し専用ポートとして適用して、連続的に解析アドレスＡＦＭＡを発生してＡＦＭから連続的にフェイル情報を読み出し、これに対応して読出し専用ポートへ連続的に読出しアドレスを発生して計数データを連続的に読み出し、上記計数手段は連続する上記フェイル情報と対応する計数データとに基づいてフェイル計数値を更新した更新データを出力し、
上記デュアルポートメモリの他方のアクセスポートを上記計数手段から出力される連続する更新データの書込み専用ポートとして適用し、上記読出し専用ポート側の読出しアドレスとは所定回数遅らせたアドレスとする書込みアドレスを連続的に発生して、上記更新データを連続的に書込み更新を行い、
上記書込み専用ポートの書込み更新動作と読出し専用ポートの読出し動作において、両ポートがアクセスするアドレスが同一アドレスのときには、一方の読出し動作側を有効にして読み出される計数データを上記計数手段の入力データとして受けて上記計数手段から出力される更新データを一時的な保存データとして保持し、他方の書込み動作側は書込み動作を禁止し、
その後にアクセスされる両ポートが同一アドレスのときは上記保存データを上記計数手段の入力データとして供給し、上記計数手段でＡＦＭから読み出されたフェイル情報の有無に基づいて所定に計数更新した更新データを、再び一時的な保存データとして保持し、
やがてその後にアクセスされる読出しアドレスが書込みアドレスと異なるときに、上記保存データを所定に計数更新した更新データを書込み専用ポートへ書込みをして格納更新し、
以上を具備して救済解析動作におけるＳＣＡＮ動作の計数処理を高速化可能とすることを特徴とする半導体試験装置がある。

第５に、上記課題を解決するために、被試験デバイスは少なくともメモリと当該メモリの不良セルを救済置換する予備セル（スペアライン）を内部に備えるメモリデバイス、あるいはシステムＬＳＩ等であり、半導体試験装置が上記ＤＵＴのメモリのメモリセルの良否を試験実施して得たフェイル情報をメモリセル毎に格納可能な不良解析メモリ（ＡＦＭ）を備える半導体試験装置において、
ＳＣＡＮ動作とＳＥＡＲＣＨ動作とを同時に実行し、前記ＳＥＡＲＣＨ動作の結果で当該アドレスラインがラインフェイルとして検出された場合は、ラインフェイルとは反対側のロウまたはカラムの次のアドレスラインにおいてＳＣＡＮ動作とＤＳＣＡＮ動作とを同時に実行し、
以上を具備して救済解析動作を高速化可能とすることを特徴とする半導体試験装置がある。

第１４図と第１５図と第１６図と第１７図は、本発明に係る解決手段を示している。
第６に、上記課題を解決するために、被試験デバイスは少なくともメモリと当該メモリの不良セルを救済置換する予備セル（スペアライン）を内部に備えるメモリデバイス、あるいはシステムＬＳＩ等であり、半導体試験装置が上記ＤＵＴのメモリのメモリセルの良否を試験実施して得たフェイル情報をメモリセル毎に格納可能な不良解析メモリ（ＡＦＭ）を備える半導体試験装置において、
ＤＵＴの試験実施が一時停止した状態で行なわれる救済解析動作において、ＡＦＭに格納されたフェイル情報を読み出して、ＤＵＴのメモリ構成におけるロウアドレスライン毎に不良セルの発生回数を計数し、且つカラムアドレスライン毎に不良セルの発生回数を計数する計数動作をＳＣＡＮ動作と呼称し、ロウまたはカラムのアドレスライン毎のフェイル計数値が反対側のスペアラインの本数よりも多い計数値の場合には反対側のスペアラインで救済できないためラインフェイルと呼称し、ロウまたはカラムのアドレスラインにラインフェイルがあるかを調べる動作をＳＥＡＲＣＨ動作と呼称し、ラインフェイルとして検出されたロウまたはカラムの当該アドレスライン上の不良セルに該当するロウまたはカラムの計数用メモりの計数データを対象として引き算処理を行う動作をＤＳＣＡＮ動作と呼称したとき、
ロウアドレスライン毎に不良セルの発生回数を格納するロウ用の計数用メモり（例えばＲＦＣＭ）を具備し、
カラムアドレスライン毎に不良セルの発生回数を格納するカラム用の計数用メモり（例えばＣＦＣＭ）を具備し、
上記各計数用メモりから読み出された計数データを受け、対応するＡＦＭから読み出されたフェイル情報の有無に基づいて＋１加算若しくは計数データのままとした更新データを各々出力するロウ用とカラム用の計数手段（例えばフェイル計数部）を具備し、
ロウまたはカラムの一方に対してラインフェイルがあるかを検出するＳＥＡＲＣＨ動作を、ＳＣＡＮ動作と同時平行して実施し、且つ、ＳＣＡＮ動作中のアドレスライン上の各アドレス位置におけるフェイル情報を次のアドレスラインのＳＣＡＮ動作中に参照できるように直前フェイルフラグ（例えばプリフェイルフラグ（Pre Fail flag））として保持する手段を具備し、
ロウまたはカラムの直前のアドレスラインでラインフェイルが検出されたとき、当該ラインフェイルが検出された計数データはゼロにクリアし、当該ラインフェイルが検出された反対側のロウまたはカラムの直後のアドレスライン上の各アドレス位置におけるフェイル計数動作は、ＳＣＡＮ動作とＤＳＣＡＮ動作を同時並行して実行して所定に更新した更新データを対応する計数用メモりへ格納する同時並行実行手段を具備し、
以上を具備して救済解析動作におけるＳＣＡＮ動作とＳＥＡＲＣＨ動作とＤＳＣＡＮ動作を同時並行して実行して救済解析動作を高速化可能とすることを特徴とする半導体試験装置がある。

第１６図は、本発明に係る解決手段を示している。
上述ＳＣＡＮ動作とＤＳＣＡＮ動作を同時並行して実行する同時並行実行手段の一態様としては、
例えばフェイル計数部４００とラインフェイルレジスタ７０と１アドレスライン分のロウ側とカラム側のプリフェイルフラグＲＦＬＦＬＧ、ＣＦＬＦＬＧと、対応するシーケンス制御部４０とアドレス発生部６０と大小比較器９０とを備えて、計数用メモりから読み出された計数データと、ＡＦＭから読み出されるフェイル情報と、対応する上記直前フェイルフラグとのデータに基づいて更新データの計数を行い、
第１に、直前フェイルフラグが無いときは通常のＳＣＡＮ動作に基づく計数であって、上記フェイル情報が有るときは計数データ＋１した更新データを出力し、上記フェイル情報が無いときは計数データをそのまま更新データとして出力し、
第２に、直前フェイルフラグが有るときはＳＣＡＮ動作とＤＳＣＡＮ動作を同時並行する計数実行であって、上記フェイル情報が有るときは計数データをそのまま更新データとして出力し、上記フェイル情報が無いときは計数データ−１の減算した更新データを出力し、
以上を具備することを特徴とする上述半導体試験装置がある。

本発明は、上述の説明内容からして、下記に記載される効果を奏する。
上述説明したように本発明によれば、ＡＦＭをアクセスして救済解析処理をするＳＣＡＮ動作、あるいはＳＣＡＮ動作とＳＥＡＲＣＨ動作とＤＳＣＡＮ動作に係る処理時間を大幅に短縮可能な構成を具備したことにより、ＤＵＴの試験実施の停止期間が大幅に短縮できる大きな利点が得られる。これに伴い、実質的に半導体試験装置のスループットが向上できる大きな利点が得られることとなる。従って本発明の技術的効果は大であり、産業上の経済効果も大である。

半導体試験装置の概念構成図。 半導体メモリチップと、救済ブロックと予備セルを説明する図。 不良チップを予備セルで救済する原理説明図。 不良のメモリセルの配置と、これを計数する概念説明図。 ラインフェイルの検出を説明する概念説明図。 ＤＳＣＡＮ動作を説明する概念説明図。 ＤＳＣＡＮ動作後に、救済解析を行う概念説明図。 救済解析装置の概念構成図。 従来の、救済解析装置の１チャンネルのカウンターブロック部の内部原理構成図。 半導体試験装置におけるトータルのテストサイクル時間を説明する図。 従来のＳＣＡＮ動作のリードモディファイライト動作を示すタイミングチャート。 本発明の、シーケンス制御部の内部構成例。 本発明の、ＦＡＩＬが無いときには、リードモディファイライト動作を行わないパスサイクルを示すタイミングチャート。 本発明の、ＳＣＡＮ動作と、ＤＳＣＡＮ動作とを同時に行う動作原理図。 本発明の、ＲＦＣＭ、ＣＦＣＭのデータ格納フォーマットの説明図と、最後のライン上でラインフェイルが検出された場合のＳＣＡＮ動作を説明する図。 本発明の、救済解析装置の１チャンネルのカウンターブロック部の内部原理構成図。 本発明の、フェイル計数部の内部構成例。 図１９の構成によるタイミングチャートの一例。 本発明の、救済解析装置の１チャンネルのカウンターブロック部の、他の内部原理構成図。 本発明の、フェイル計数部の、他の内部構成例。

以下に本発明を適用した実施の形態の一例を図面を参照しながら説明する。また、以下の実施の形態の説明内容によって特許録請求の範囲を限定するものではないし、更に、実施の形態で説明されている要素や接続関係が解決手段に必須であるとは限らない。

本発明の第１の実施例はＦＡＩＬが存在したときのみリードモディファイライト動作を行うようにＳＣＡＮ動作を改善して、実質的にＳＣＡＮ動作に係る処理時間を低減するものである。これについて、図１２と図１３とを参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付し、また重複する部位の説明は省略する。

第１の実施例における、シーケンス制御部４０ｂの内部構成例を図１２に示す。
シーケンス制御部４０ｂの要部構成は、マルチプレクサＭＵＸ１０、ＭＵＸ１６と、カウンタ１２と、デコーダ１４と、フリップ・フロップＦＦ２１〜ＦＦ２４と、ＮＡＮＤゲートＮＡＮＤ２６とで実現される。

カウンタ１２は、２進又は５進カウンタとして動作する。即ち、ＦＡＩＬ信号をＭＵＸ１０の選択制御端Ｓへ与えて、カウンタ１２のロード端子ＬＤへ供給する信号を切り替える結果、ＦＡＩＬが有るときは５進カウンタとして動作し、ＦＡＩＬが無いときは２進カウンタとして動作する。

デコーダ１４は、カウンタ１２からの出力信号をデコードした信号をＭＵＸ１０、ＭＵＸ１６とフリップ・フロップＦＦ２１、２２、２３へ供給する。

フリップ・フロップＦＦ２１は、デコーダ１４からのＱ０出力信号を同期用のクロックＣＬＫでリタイミングした結果の反転信号を＊ＦＣＭＯＥ信号として出力する。
フリップ・フロップＦＦ２２は、デコーダ１４からのＱ２出力信号を同期用のクロックＣＬＫでリタイミングした結果の反転信号を＊ＦＤＯＥ信号として出力する。
フリップ・フロップＦＦ２３は、デコーダ１４からのＱ２出力信号を同期用のクロックＣＬＫでリタイミングした結果の信号をＮＡＮＤゲートＮＡＮＤ２６に供給し、ＣＬＫでパルス化した結果の反転信号を＊ＦＣＭＷＥ信号として出力する。

ＭＵＸ１６は、ＦＡＩＬ信号を選択制御端Ｓで受けて、ＦＡＩＬが有るときはデコーダ１４からのＱ４信号を出力し、ＦＡＩＬが無いときはデコーダ１４からのＱ１信号を出力する。
フリップ・フロップＦＦ２４は、前記ＭＵＸ１６からの出力信号を受けて同期用のクロックＣＬＫでリタイミングした結果のＩＮＣ信号を出力する。

従って、上述説明した図１２に示す構成のシーケンス制御部４０ｂによれば、ＦＡＩＬが有るときは、５進カウンタとして動作して、図１３のフェイルサイクルに示すように、従来の図１１と同様にリードモディファイライト動作を５クロック期間で行い、図９に示すフェイル計数部で＋１加算された結果がＲＦＣＭ、ＣＦＣＭ、ＴＦＣＭへ格納更新される。
一方、もしもＦＡＩＬが無いときは、図１３のパスサイクルに示すように、２クロック期間で読み出しが行われて終了する。この結果、処理時間が２／５に短縮できることとなる。通常のデバイス試験においては、ＦＡＩＬの発生するメモリセルの発生頻度は極めて少ないからして、殆どのものが２クロック期間での読出し動作といえる。この結果、本願のＳＣＡＮ動作の処理能力は、実質的に従来比で２．５倍の高速にできる大きな利点が得られることとなる。

本発明の第２の実施例は、ＲＦＣＭ、ＣＦＣＭ、ＴＦＣＭとしてデュアルポートメモリを使用する。これにより、リードとライトの動作を分離してＳＣＡＮ動作の動作サイクルを短縮して高速化を計る。これについて、図１８〜図２０を参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付し、また重複する部位の説明は省略する。

第２の実施例における、１チャンネルのカウンターブロック部１２０の内部原理構成例を図１９に示す。
要部構成は、図９の従来構成要素に対して、ＲＦＣＭ、ＣＦＣＭ、ＴＦＣＭをデュアルポートメモリに変更し、フェイル計数部３００の内部構成を変更し、更に、アドレス一致検出部５０と、フリップ・フロップＦＦ１〜ＦＦ５と、ＯＲゲートＯＲ１８とを追加して備える構成で実現される。
この図１９の構成によるタイミングチャートの一例を図１８に示す。このタイミングチャートは、図４に示すように、カラムアドレス側を例として４セルのライン構成とした具体例である。つまり、アドレスフォーマット部８０から出力されるアドレスＰＲＡＤにおいて、同一アドレス値が４サイクル分継続して発生する場合である。

図１９に示すフリップ・フロップＦＦ１、ＦＦ２、ＦＦ３は、アドレスフォーマット部８０から出力されるアドレスＰＲＡＤをクロックＣＬＫに同期して３クロックサイクル遅延した書込み用アドレスＷＡＤ（図１８Ｅ参照）をデュアルポートメモリの各ライトアドレスのポート（WAn）に供給する。
フリップ・フロップＦＦ４は、アドレスフォーマット部８０から出力されるアドレスＰＲＡＤをクロックＣＬＫに同期して１クロックサイクル遅延した読出し用アドレスＲＡＤ（図１８Ｂ参照）をデュアルポートメモリの各リードアドレスのポート（RAn）に供給する。
これによりデュアルポートメモリのライト動作とリード動作のタイミングを２クロックサイクルずらすことができる。この結果、リード動作が先に行なわれて、デュアルポートメモリのリードデータポート（RDn）から読出した計数値ＲＲＦＤ,ＲＣＦＤ,ＲＴＦＤ（図１８Ｃ参照）をフェイル計数部３００へ入力する。

フェイル計数部３００の内部構成例を図２０に示す。
フェイル計数部３００は、読み出された計数値をＦＦ６で同期を取った後、マルチプレクサＭＵＸ１を通じて加算器ＡＤＤ１の一方の入力端へ供給し、他方の入力端にはＦＡＩＬ信号をフリップ・フロップＦＦ８,ＦＦ９,ＦＦ１０で３クロックサイクル遅延したＦＡＩＬ信号が供給され、両者が加算されて出力する。
加算結果の出力データは、フリップ・フロップＦＦ１１で同期をとった後、デュアルポートメモリのライトデータポート（WDn）へＷＲＦＤ,ＷＣＦＤ,ＷＴＦＤ信号（図１８Ｆ参照）として供給され、これが、デュアルポートメモリのＷＥ端子へ与える書込み用の＊ＭＷＥ信号（図１８Ｊ参照）によって書き込み更新される。

但し、デュアルポートメモリを使用しているため、ライトアドレスとリードアドレスが同一で、リード動作とライト動作とが同時に行うとライト動作により、リードデータが壊されるため、リードデータが正しく読めなくなる。そこで、これを回避するためにアドレス一致検出部５０を備えている。
即ち、アドレス一致検出部５０は、アドレスフォーマット部８０から出力されるアドレスＰＲＡＤ（図１８Ａ参照）とフリップ・フロップＦＦ２の途中出力アドレス信号ＰＷＡＤ（図１８Ｄ参照）との一致比較をして検出する。もしも、一致するとき、即ち、リードアドレスとライトアドレスとが一致している場合は、同一アドレスでのリード動作とライト動作が行われるのを防止する為に、フリップ・フロップＦＦ５を通じてＷＩＮＨ信号（図１８Ｋ、Ｌ参照）を出力する。これにより、ＯＲゲートＯＲ１８でデュアルポートメモリへ供給する＊ＭＷＥは禁止（図１８Ｍ、Ｎ参照）される結果、ライト動作は行われない。従って、リードデータの読み出し保護については正常に行われる。

しかし上記読出し保護に伴い書込み更新ができなくなる、そこで、フェイル計数部３００では上記ライト動作が行われなかった計数値は、ＷＩＮＨ信号によってＦＦ１２へ一旦保存する。次に、ＦＦ１２に格納された計数値と同じアドレスのフェイルがフェイル計数部３００に入力されると、ＷＩＮＨ信号がＦＦ７で同期を取ってＭＵＸ１の選択入力端（S）に供給される結果、ＦＦ６の出力データではなくて一旦保存しておいたＦＦ１２の出力データが選択出力されて、ＡＤＤ１で加算される。そして、正しく加算された計数値がＷＲＦＤ,ＷＣＦＤ,ＷＴＦＤ信号としてデュアルポートメモリに供給されて、＊ＭＷＥ（図１８Ｐ、Ｑ参照）も出力されて正常なデータが書込み格納されることとなる。

尚、フリップ・フロップＦＦ１,ＦＦ２,ＦＦ３のセット入力端（S）はＳＣＡＮ動作が開始したときにシーケンス制御部４０から出力されるＣＬＲ信号（図示なし）によってオール"１"にセットされる。これにより、ＳＣＡＮ動作開始時に最初のアドレス("0")をアドレスが一致したと誤動作してライト動作が禁止されることがなくなる。
また、シーケンス制御部４０はアドレス発生部６０がＲＡ、ＣＡ共にＭＡＸまで行ってから"0"に戻ったところで終了するように発生する。これにより、最後のアドレスでアドレス一致信号をＷＩＮＨを論理値"0"にして書き込み動作ができる。

従って、上述説明した図１９に示す構成によれば、ＳＣＡＮ動作のリード動作とライト動作が分離することができ、且つ、リード動作とライト動作とが連続的に行える結果、ＳＣＡＮの動作サイクルを１セル当たり１クロック期間で実現可能となる。この結果、従来では図１１に示すように、５クロック期間であるからして、本ＳＣＡＮ動作の処理能力は、従来比で５倍と大幅に高速化できる大きな利点が得られることとなる。

本発明の第３の実施例は、ＳＣＡＮ動作時にロウあるはカラム側の片方のＳＥＡＲＣＨ動作と、ＤＳＣＡＮ動作とを同時に行うことで救済解析時間を短縮するものである。これについて、図１４〜図１７を参照して以下に説明する。尚、従来構成に対応する要素は同一符号を付し、また重複する部位の説明は省略する。

図１４は、ＳＣＡＮ動作と、ＳＥＡＲＣＨ動作と、ＤＳＣＡＮ動作とを同時に行う救済解析動作の動作原理を示している。この図で、不良セルが存在する位置は、ロウアドレスR1、R2、R3でカラムアドレスC1の交点の３カ所（図１４Ａ参照）とし、他方、救済用のスペアラインの本数は２本備える場合と仮定する。

先ず、ロウアドレス方向へスキャンするＳＣＡＮ動作で不良セルを計数する場合とする。このとき、最初にC1ラインがスキャンされる結果、ＲＦＣＭへはR1ラインと、R2ラインと、R3ラインとはそれぞれ"1"がフェイル数として格納される。C1ライン上にある３個の不良セル数"3"（図１４Ｂ参照）は、ＣＦＣＭのC1ラインへ格納され、同時に、救済可能なスペアロウ本数の２本よりも多いからしてラインフェイルとして検出する。このＳＥＡＲＣＨ動作を同時に行う。また、ＴＦＣＭへもトータルのフェイル発生回数値として"3"が格納される。
上記C1ラインでラインフェイルが検出されたので、ＤＳＣＡＮ動作の−１減算処理を行う必要があるが、ＤＳＣＡＮ動作は次のC2ラインのスキャン動作と同時平行して実行させる。即ち、第１に、次のカラムアドレスC2に移るときにスペアカラムC1のＣＦＣＭの不良セル格納値"3"（図１４Ｂ参照）を0にクリア（図１４Ｃ参照）し、同時に、C1ラインでラインフェイルが有ったことを示すラインフェイルフラグをＦＡＭへセット（図１４Ｄ参照）して救済対象ラインの情報を格納しておく。

ここで、本発明のＲＦＣＭ、ＣＦＣＭのデータ格納フォーマットについて、図１５に示して説明する。従来ではＲＦＣＭ、ＣＦＣＭは不良セルの発生回数値を格納していたが、本発明では不良セルの発生回数値の格納と共に、直前の１アドレスライン分（この場合だと図１４に示すC1ラインに相当する）において不良セルの有無を示すプリフェイルフラグ（Pre Fail flag）も格納する１ビット幅の格納領域を新たに備える。図１６では、１アドレスライン分のロウ側のプリフェイルフラグ格納用がＲＦＬＦＬＧであり、カラム側のプリフェイルフラグ格納用がＣＦＬＦＬＧである。
このプリフェイルフラグは、あるアドレス（例えば図１４のC2ライン,R1ライン）がＳＣＡＮされるまで直前のラインの各アドレス毎にフェイルの有無を格納している。このプリフェイルフラグによって、次のC2ラインのＳＣＡＮ動作のときに、直前のC1ライン上における各セル毎に不良であったか否かが判る。この結果、もしもラインフェイルが検出された場合には、次のC2ラインをＳＣＡＮ中に各セル毎のプリフェイルフラグを見てプリフェイルフラグが有ればフェイル数の引き算を行うことができる。
更にこの時に、ＡＦＭから読み出したフェイル信号ＦＡＩＬが"0"だったら引き算を行うが、もしも"1"だったら何もしないようにすることで、ＤＳＣＡＮ動作とＳＣＡＮ動作の両方を同時に行うことができる。但し、このプリフェイルフラグはＳＣＡＮを始めるライン側にのみ適用できる。例えば図１４の例ではロウアドレス側からＳＣＡＮを始めるためＲＦＣＭに格納されているプリフェイルフラグのみが適用対象である。逆に、もしもカラムアドレス側からＳＣＡＮを始める時はＣＦＣＭのプリフェイルフラグのみが適用対象であり、ＲＦＣＭ側のプリフェイルフラグは意味を持たない。

上記の救済解析動作ではＳＣＡＮ中にロウ方向またはカラム方向の片方のＳＥＡＲＣＨ動作およびＤＳＣＡＮ動作が同時並行して実行できる利点が得られる結果、ＳＥＡＲＣＨ動作、ＤＳＣＡＮ動作に係る処理時間を短縮できる利点が得られる。但し、図１５（ｂ）に示すように、最後のライン上でラインフェイルが検出された場合には、次のラインがないためもう一度同じそのラインをＳＣＡＮするように制御するが、このときはＡＦＭからのフェイル信号は無視するように処理する。

次に、上記動作原理を実現するための一構成例として、１チャンネルのカウンターブロック部１２０の内部原理構成例を図１６に示して説明する。
この要部構成は、図９の従来構成要素に対して、ＲＦＣＭ、ＣＦＣＭ、ＴＦＣＭに対して上記プリフェイルフラグを格納できるメモリに変更し、フェイル計数部４００の内部構成を変更し、ラインフェイルレジスタ７０を追加し、大小比較器９０からの出力信号を追加し、シーケンス制御部４０からの出力信号を追加し、アドレス発生部６０からの出力信号を追加した構成で実現される。

大小比較器９０で追加出力する信号は、ロウまたはカラム側のラインにラインフェイルが検出されたことを示すＬＦＡＩＬ信号であり、これをラインフェイルレジスタ７０とフェイル計数部４００へ供給する。
アドレス発生部６０で追加出力する信号は、ロウまたはカラムアドレスの次のアドレスラインに移るときに出力されるＣＲＹ信号であり、これをラインフェイルレジスタ７０とフェイル計数部４００へ供給する。

ラインフェイルレジスタ７０は、大小比較器９０からのＬＦＡＩＬ信号をＤ入力端に受け、アドレス発生部６０からのＣＲＹ信号をイネーブル入力端ＥＮに受けて、ＣＲＹ信号があるときに、大小比較器９０からのＬＦＡＩＬ信号をラッチする。このラッチした出力であるラインフェイルフラグＬＦＬＦＬＧはフェイル計数部４００とアドレス発生部６０とシーケンス制御部４０へ供給する。これによれば、ラインフェイルフラグＬＦＬＦＬＧは直前のラインでラインフェイルがあったことを示すフラグ信号となる。この信号を用いてラインフェイルがあったラインと反対側のアドレスライン（例えばロウアドレスにラインフェイルがあった場合はカラム側のアドレスライン）の不良セル数の１カウント減算を、次のラインのＳＣＡＮ中に行うことができる。但し、次のＳＣＡＮ中のフェイル信号が"0"のときのみ１カウント減算を行い、もしも、フェイル信号が"1"のときは１カウント減算は行なわず、そのままとする。これにより、ＳＣＡＮ動作とＤＳＣＡＮ動作を同時に実行できる利点が得られる。

アドレス発生部６０は、最後のラインのアドレスのＳＣＡＮ中に、上記ラインフェイルレジスタ７０からのラインフェイルフラグＬＦＬＦＬＧを受けたときには、もう一度その同一ラインのアドレスを発生させる。更に、このときに、図１５（ｂ）に示すように、アドレス発生部６０からＲＡＭＡＸ,ＣＡＭＡＸのどちらかをシーケンス発生部へ供給する。シーケンス制御部４０はこれを受けて、フェイル計数部４００へフェイル信号によるフェイル計数動作を禁止する＊ＣＮＴＩＮＨ信号を供給することで、二重のフェイル計数を抑止する。

上記動作を行うフェイル計数部４００の内部構成の一例を図１７に示す。構成要素はＡＮＤゲートＡＮＤ１、ＡＮＤ２、ＡＮＤ３と、ＮＡＮＤゲートＮＡＮＤ１とＯＲゲートＯＲ１と、フェイル減算制御レジスタＲ１と、減算器ＳＵＢ１と、加算器ＡＤＤ３１と、フリップ・フロップＦＦ３１、ＦＦ３２と、双方向ドライバＩＯ１、ＩＯ２とで実現される。

従来のフェイル計数部では、ロウ側、カラム側、トータル側の３つの計数部を有し、対応するＲＦＣＭ,ＣＦＣＭ,ＴＦＣＭからフェイル数を読み出してＡＦＭのフェイル発生回数を加算して、再びＲＦＣＭ,ＣＦＣＭ,ＴＦＣＭに格納更新するという単純な動作を行っていた。これに対して、本発明ではロウ側とカラム側とトータル側のフェイル計数部で異なる動作を行う。これはフェイル減算制御レジスタＲ１の設定条件によって変化し、フェイル計数の制御が異なってくる。
図１４に示す救済解析動作を行う場合は、図１７に示すロウ側とトータル側のフェイル計数部４００のフェイル減算制御レジスタＲ１には、＊ＥＮ１が論理"1"に、ＥＮ２が論理"1"になるように制御ＣＰＵから設定しておく。これによりカラムアドレスラインにラインフェイルがあった場合、双方向ドライバＩＯ２からプリフェイルフラグが"1"の時にＡＮＤ１を介して減算器ＳＵＢ１によってフェイルの減算が行われ、ＦＡＩＬが"1"の時"0"、ＦＡＩＬが"0"の時"-1"が加算器ＡＤＤ３１に供給される。
この時最後のラインで、図１５（ｂ）に示すような３個のＦＡＩＬが有る場合には、＊ＣＮＴＩＮＨが論理"0"となり、ＡＮＤ２でＦＡＩＬ信号が禁止される。ＡＤＤ３１では双方向ドライバＩＯ１を介して入力されたフェイル計数値とＳＵＢ１の出力を加算する。加算された加算値はＡＮＤ３を介して双方向ドライバＩＯ１の入出力の切り替えが終わるまでＦＦ３１で一旦保持され、その後に各ＦＣＭ(ＲＦＣＭ,ＣＦＣＭ)に出力される。双方向ドライバＩＯ１、ＩＯ２の入出力切り替えはシーケンス制御部４０から出力される＊ＦＤＯＥ信号で行われる。

他方、カラム側のフェイル計数部４００のフェイル減算制御レジスタには、図１７に示す＊ＥＮ１が論理"0"に、ＥＮ２が論理"0"になるように制御ＣＰＵから設定しておく。これにより上記同様にして、カラムアドレスラインにラインフェイルがあった場合、ＬＦＡＩＬとＣＲＹ信号によってＮＡＮＤ１出力が"0"になり、ＯＲ１を介してＡＮＤ３を禁止してフェイル数を"0"にする。この時、上記のように＊ＥＮ１は"0"になっている。また、ＦＡＩＬ信号は、ＦＦ３２と双方向ドライバＩＯ２を介してプリフェイルフラグとして各ＲＦＣＭ,ＣＦＣＭに出力される。
上記説明からして、図１６に示す構成では、救済解析動作の1つのＳＣＡＮ動作中に片側アドレス（ロウ、またはカラムアドレス）のＳＥＡＲＣＨ動作とＤＳＣＡＮ動作とを同時に行える利点が得られることとなり、結果として、ＳＥＡＲＣＨ動作とＤＳＣＡＮ動作に係る処理時間が実質的に短縮できる利点が得られる。

尚、本発明の技術的思想は、上述実施の形態の具体構成例に限定されるものではない。更に、所望により、上述実施の形態を変形して応用してもよい。

ＡＤＤ１，ＡＤＤ３１ 加算器
ＡＮＤ１，ＡＮＤ２，ＡＮＤ３ ＡＮＤゲート
ＦＦ１〜ＦＦ１２，ＦＦ２１〜ＦＦ２４，ＦＦ３１，ＦＦ３２ フリップ・フ
ロップ
ＩＯ１，ＩＯ２ 双方向ドライバ
ＭＵＸ１，ＭＵＸ１０，ＭＵＸ１６ マルチプレクサ
ＮＡＮＤ１，ＮＡＮＤ２６ ＮＡＮＤゲート
ＯＲ１，ＯＲ１８ ＯＲゲート
Ｒ１ フェイル減算制御レジスタ
ＳＵＢ１ 減算器
１２ カウンタ
１４ デコーダ
４０ シーケンス制御部
５０ アドレス一致検出部
６０ アドレス発生部
７０ ラインフェイルレジスタ
８０ アドレスフォーマット部
９０ 大小比較器
１００ 救済解析装置
１１０ ＣＰＵ部
１２０ カウンターブロック部（Counter Block部）
３００，３５０，４００ フェイル計数部
ＤＣ 論理比較器
ＤＵＴ 被試験デバイス
ＦＡＭ フェイル・アドレス・メモリ
ＦＣ 波形整形器
ＦＭ フェイルメモリ
ＰＧ パターン発生器
ＴＧ タイミング発生器
ＲＦＬＦＬＧ ロウ側のプリフェイルフラグ格納用
ＣＦＬＦＬＧ カラム側のプリフェイルフラグ格納用

Claims (5)

1. 被試験デバイス（ＤＵＴ）は少なくともメモリと当該メモリの不良セルを救済置換する予備セル（スペアライン）を内部に備え、半導体試験装置が該ＤＵＴのメモリのメモリセルの良否を試験実施して得たフェイル情報をメモリセル毎に格納可能な不良解析メモリ（ＡＦＭ）を備える半導体試験装置において、
   アドレスライン毎に不良セルの発生回数を格納するロウ用とカラム用の計数用メモリはデュアルポートメモリを適用し、
   救済解析動作における不良セルを計数するＳＣＡＮ動作のライト動作とリード動作とを該デュアルポートメモリにより分離してアクセスする手段と、
   ライト動作とリード動作が同一アドレスとなる場合にはフェイル計数した更新データをデュアルポートメモリには格納せず一旦保持しておき、ライト動作とリード動作が異なるアドレスとなったときに一旦保持しておいた更新データをデュアルポートメモリに書き込む手段とを備えて、救済解析動作におけるＳＣＡＮ動作をする半導体試験装置。
2. 前記ＳＣＡＮ動作とＳＥＡＲＣＨ動作とを同時に実行し、前記ＳＥＡＲＣＨ動作の結果で当該アドレスラインがラインフェイルとして検出された場合は、ラインフェイルとは反対側のロウまたはカラムの次のアドレスラインにおいて前記ＳＣＡＮ動作とＤＳＣＡＮ動作とを同時に実行し、以上を具備して救済解析動作をする請求項１に記載の半導体試験装置。
3. 被試験デバイス（ＤＵＴ）は少なくともメモリと当該メモリの不良セルを救済置換する予備セル（スペアライン）を内部に備え、半導体試験装置が該ＤＵＴのメモリのメモリセルの良否を試験実施して得たフェイル情報をメモリセル毎に格納可能な不良解析メモリ（ＡＦＭ）を備える半導体試験装置において、
   ＤＵＴの試験実施が一時停止した状態で行なわれる救済解析動作において、ＡＦＭに格納されたフェイル情報を読み出して、ＤＵＴのメモリ構成におけるロウアドレスライン毎に不良セルの発生回数を計数し、且つカラムアドレスライン毎に不良セルの発生回数を計数する計数動作をＳＣＡＮ動作としたとき、
   ロウアドレスライン毎に不良セルの発生回数を格納するロウ用の計数用メモリと、
   カラムアドレスライン毎に不良セルの発生回数を格納するカラム用の計数用メモリと、
   該各計数用メモリから読み出された計数データを受け、対応するＡＦＭから読み出されたフェイル情報の有無に基づいて＋１加算若しくは計数データのままとした更新データを各々出力するロウ用とカラム用の計数手段と、計数用メモリとしてデュアルポートメモリを適用し、
   該デュアルポートメモリの一方のアクセスポートを計数データの読み出し専用ポートとして適用して、連続的に解析アドレスを発生してＡＦＭから連続的にフェイル情報を読み出し、これに対応して読出し専用ポートへ連続的に読出しアドレスを発生して計数データを連続的に読み出し、該計数手段は連続する該フェイル情報と対応する計数データとに基づいてフェイル計数値を更新した更新データを出力し、
   該デュアルポートメモリの他方のアクセスポートを該計数手段から出力される連続する更新データの書込み専用ポートとして適用し、該読出し専用ポート側の読出しアドレスとは所定回数遅らせたアドレスとする書込みアドレスを連続的に発生して、該更新データを連続的に書込み更新を行い、
   上記書込み専用ポートの書込み更新動作と読出し専用ポートの読出し動作において、両ポートがアクセスするアドレスが同一アドレスのときには、一方の読出し動作側を有効にして読み出される計数データを該計数手段の入力データとして受けて該計数手段から出力される更新データを一時的な保存データとして保持し、他方の書込み動作側は書込み動作を禁止し、
   その後にアクセスされる両ポートが同一アドレスのときは該保存データを該計数手段の入力データとして供給し、該計数手段でＡＦＭから読み出されたフェイル情報の有無に基づいて所定に計数更新した更新データを、再び一時的な保存データとして保持し、
   やがてその後にアクセスされる読出しアドレスが書込みアドレスと異なるときに、該保存データを所定に計数更新した更新データを書込み専用ポートへ書込みをして格納更新し、
   以上を具備して救済解析動作におけるＳＣＡＮ動作の計数処理をする半導体試験装置。
4. ＤＵＴの試験実施が一時停止した状態で行なわれる救済解析動作において、ロウまたはカラムのアドレスライン毎のフェイル計数値が反対側のスペアラインの本数よりも多い計数値の場合をラインフェイルとし、ロウまたはカラムのアドレスラインにラインフェイルがあるかを調べる動作をＳＥＡＲＣＨ動作とし、ラインフェイルとして検出されたロウまたはカラムの当該アドレスライン上の不良セルに該当するロウまたはカラムの計数用メモリの計数データを対象として引き算処理を行う動作をＤＳＣＡＮ動作としたとき、
   ロウアドレスライン毎に不良セルの発生回数を格納するロウ用の計数用メモリと、
   カラムアドレスライン毎に不良セルの発生回数を格納するカラム用の計数用メモリと、
   該各計数用メモリから読み出された計数データを受け、対応するＡＦＭから読み出されたフェイル情報の有無に基づいて＋１加算若しくは計数データのままとした更新データを各々出力するロウ用とカラム用の計数手段と、
   ロウまたはカラムの一方に対してラインフェイルがあるかを検出するＳＥＡＲＣＨ動作を、前記ＳＣＡＮ動作と同時平行して実施し、且つ、前記ＳＣＡＮ動作中のアドレスライン上の各アドレス位置におけるフェイル情報を次のアドレスラインの前記ＳＣＡＮ動作中に参照できるように直前フェイルフラグとして保持する手段と、
   ロウまたはカラムの直前のアドレスラインでラインフェイルが検出されたとき、当該ラインフェイルが検出された計数データはゼロにクリアし、当該ラインフェイルが検出された反対側のロウまたはカラムの直後のアドレスライン上の各アドレス位置におけるフェイル計数動作は、前記ＳＣＡＮ動作と前記ＤＳＣＡＮ動作を同時並行して実行して所定に更新した更新データを対応する計数用メモリへ格納する手段と、
   以上を具備して救済解析動作における前記ＳＣＡＮ動作とＳＥＡＲＣＨ動作と前記ＤＳＣＡＮ動作を同時並行して実行して救済解析動作をする請求項３に記載の半導体試験装置。
5. 前記ＳＣＡＮ動作と前記ＤＳＣＡＮ動作を同時並行して実行する手段は、
   計数用メモリから読み出された計数データと、ＡＦＭから読み出されるフェイル情報と、対応する該直前フェイルフラグとのデータに基づいて更新データの計数を行い、
   第１に、直前フェイルフラグが無いときは通常の前記ＳＣＡＮ動作に基づく計数であって、該フェイル情報が有るときは計数データ＋１した更新データを出力し、該フェイル情報が無いときは計数データをそのまま更新データとして出力し、
   第２に、直前フェイルフラグが有るときは前記ＳＣＡＮ動作と前記ＤＳＣＡＮ動作を同時並行する計数実行であって、該フェイル情報が有るときは計数データをそのまま更新データとして出力し、該フェイル情報が無いときは計数データ−１の減算した更新データを出力し、
   以上を具備する請求項４に記載の半導体試験装置。

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