JP2001312897A - メモリ試験装置及び試験方法 - Google Patents
メモリ試験装置及び試験方法Info
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- JP2001312897A JP2001312897A JP2000128430A JP2000128430A JP2001312897A JP 2001312897 A JP2001312897 A JP 2001312897A JP 2000128430 A JP2000128430 A JP 2000128430A JP 2000128430 A JP2000128430 A JP 2000128430A JP 2001312897 A JP2001312897 A JP 2001312897A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/44—Indication or identification of errors, e.g. for repair
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】冗長構成の半導体メモリにおける冗長セルのテ
ストに必要とされるフェイルメモリの容量を縮減するメ
モリ試験装置及びテスト方法の提供。 【解決手段】被試験デバイスのメインセルアレイ用の複
数のフェイルメモリと、冗長セル用の一つのフェイルメ
モリを備え、冗長セルの試験にあたり複数のコンパレー
タの比較判定結果とフェイル時のアドレスから冗長セル
用フェイルメモリのアドレス信号を合成するアドレス合
成回路と、複数のコンパレータの比較判定結果の少なく
とも一つがフェイルのとき冗長セル用フェイルメモリに
対し合成されたアドレスにフェイル情報を書き込む制御
回路を備え、冗長セル用フェイルメモリに対して合成ア
ドレスにフェイル情報を書き込むことで複数のコンパレ
ータ・チャネルの複数ビットのフェイル情報を冗長セル
用フェイルメモリの一つのセルに記録可能としている。
ストに必要とされるフェイルメモリの容量を縮減するメ
モリ試験装置及びテスト方法の提供。 【解決手段】被試験デバイスのメインセルアレイ用の複
数のフェイルメモリと、冗長セル用の一つのフェイルメ
モリを備え、冗長セルの試験にあたり複数のコンパレー
タの比較判定結果とフェイル時のアドレスから冗長セル
用フェイルメモリのアドレス信号を合成するアドレス合
成回路と、複数のコンパレータの比較判定結果の少なく
とも一つがフェイルのとき冗長セル用フェイルメモリに
対し合成されたアドレスにフェイル情報を書き込む制御
回路を備え、冗長セル用フェイルメモリに対して合成ア
ドレスにフェイル情報を書き込むことで複数のコンパレ
ータ・チャネルの複数ビットのフェイル情報を冗長セル
用フェイルメモリの一つのセルに記録可能としている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリの試
験装置及び試験方法に関し、特に、メモリ試験装置のフ
ェイルメモリの構成、及び該フェイルメモリを用いた試
験方法に関する。
験装置及び試験方法に関し、特に、メモリ試験装置のフ
ェイルメモリの構成、及び該フェイルメモリを用いた試
験方法に関する。
【０００２】
【従来の技術】従来より、半導体メモリデバイスにおい
て、１ビットメモリセルの不良、あるいは単一のロウ又
は単一カラムの不良等により、デバイス全体が不良とな
るということを救済するため、例えば、図６に模式的に
示すように、半導体メモリデバイスのメモリセルアレイ
２００内の不良ロウ、及び不良カラムへのアクセスに対
して、冗長Ｘデコーダ２０５、冗長Ｙデコーダ２０６を
用いて、冗長ロウ２０３、冗長カラム２０４を選択する
構成とすることで、歩留まりの向上を図るようにした冗
長（リダンダンシ）構成のメモリが用いられている。
て、１ビットメモリセルの不良、あるいは単一のロウ又
は単一カラムの不良等により、デバイス全体が不良とな
るということを救済するため、例えば、図６に模式的に
示すように、半導体メモリデバイスのメモリセルアレイ
２００内の不良ロウ、及び不良カラムへのアクセスに対
して、冗長Ｘデコーダ２０５、冗長Ｙデコーダ２０６を
用いて、冗長ロウ２０３、冗長カラム２０４を選択する
構成とすることで、歩留まりの向上を図るようにした冗
長（リダンダンシ）構成のメモリが用いられている。
【０００３】図６において、メモリセルアレイ２００
は、Ｘアドレスを入力してデコードし該当するワード線
を選択するＸデコーダ２０１によって選択されたワード
線と、Ｙアドレスを入力してデコードし該当するデジッ
ト線を選択（デジット線の不図示のＹスイッチをオン）
するＹデコーダ２０２によって選択されたデジット線と
で指定されるメモリセルがアクセスされる。その際、メ
モリセルアレイ２００内のメモリセルが不良の場合に
は、該メモリセルへのアクセスは、冗長Ｘデコーダ２０
５又は冗長Ｙデコーダ２０６を介して、冗長ロウ２０３
又は冗長カラム２０４上の冗長セルへのアクセスに置き
換えられる。なお、メモリセルアレイ２００のメモリセ
ルを冗長セルと区別するために「メインセル」と呼び、
メモリセルアレイ２００を「メインセルアレイ」と呼ぶ
ことにする。
は、Ｘアドレスを入力してデコードし該当するワード線
を選択するＸデコーダ２０１によって選択されたワード
線と、Ｙアドレスを入力してデコードし該当するデジッ
ト線を選択（デジット線の不図示のＹスイッチをオン）
するＹデコーダ２０２によって選択されたデジット線と
で指定されるメモリセルがアクセスされる。その際、メ
モリセルアレイ２００内のメモリセルが不良の場合に
は、該メモリセルへのアクセスは、冗長Ｘデコーダ２０
５又は冗長Ｙデコーダ２０６を介して、冗長ロウ２０３
又は冗長カラム２０４上の冗長セルへのアクセスに置き
換えられる。なお、メモリセルアレイ２００のメモリセ
ルを冗長セルと区別するために「メインセル」と呼び、
メモリセルアレイ２００を「メインセルアレイ」と呼ぶ
ことにする。
【０００４】半導体メモリ製造工程におけるウェハテス
ト時に不良セルが検出された場合、冗長構成の半導体メ
モリ上に設けられた回路のフューズの溶断等により、冗
長ロウ、冗長カラムの設定が行われる。なお、冗長構成
のメモリにおける不良セルの冗長セルへの置き換えに
は、フューズの溶断、レーザアニール拡散、ＥＥＰＲＯ
Ｍ、メタル・フューズ等、各種手法が用いられるが、本
発明の主題には直接関係しないため、その説明は省略す
る。
ト時に不良セルが検出された場合、冗長構成の半導体メ
モリ上に設けられた回路のフューズの溶断等により、冗
長ロウ、冗長カラムの設定が行われる。なお、冗長構成
のメモリにおける不良セルの冗長セルへの置き換えに
は、フューズの溶断、レーザアニール拡散、ＥＥＰＲＯ
Ｍ、メタル・フューズ等、各種手法が用いられるが、本
発明の主題には直接関係しないため、その説明は省略す
る。
【０００５】ウェハテスト工程、及び、組立工程後のフ
ァイナルテスト時等に、半導体メモリの不良を検出する
メモリ試験装置（メモリテスタ）は、フェイル情報を格
納するためのフェイルメモリを備えている。
ァイナルテスト時等に、半導体メモリの不良を検出する
メモリ試験装置（メモリテスタ）は、フェイル情報を格
納するためのフェイルメモリを備えている。
【０００６】そして、ウェハテスト時で、メモリ試験装
置のフェイルメモリに格納されたフェイル情報は、フェ
イルメモリから読み出され、メモリ試験装置のホストコ
ンピュータ等にフェイルビットマップ情報として記憶さ
れ、ウェハテスト工程後に、フェイルビットマップを用
いて、前述したように、フューズの溶断等により半導体
メモリにおける冗長ロウ、冗長カラムの設定が行われ
る。
置のフェイルメモリに格納されたフェイル情報は、フェ
イルメモリから読み出され、メモリ試験装置のホストコ
ンピュータ等にフェイルビットマップ情報として記憶さ
れ、ウェハテスト工程後に、フェイルビットマップを用
いて、前述したように、フューズの溶断等により半導体
メモリにおける冗長ロウ、冗長カラムの設定が行われ
る。
【０００７】図７は、従来のメモリ試験装置の機能概要
の一例を示す図である。図７を参照すると、テストサイ
クルのタイミング、印加波形のエッジタイミング、コン
パレータのストローブタイミング等を生成出力するタイ
ミング生成器（ＴＧ）１００と、マーチ、ギャロッピン
グ等の各種アドレスパターン、データを生成するアルゴ
リズミックパターン生成器（ＡＬＰＧ）１０２と、テス
トプログラムにもとづきアルゴリズミックパターン生成
器（ＡＬＰＧ）１０２からのパターンを任意のピンへ割
付けるプログラマブルデータセレクタ（ＰＤＳ）１０３
と、印加波形の波形フォーマットを可変制御するフォー
マッタ（ＦＣ）１０４と、被試験デバイス（Device Un
der Test）１０８の入力端子に入力パターンを印加す
るドライバ回路１０５と、被試験デバイス（ＤＵＴ）１
０８からの出力信号を受け取り比較するコンパレータ回
路１０６と、コンパレータ回路１０６の比較判定結果を
期待値パターンと比較するディジタル比較器（ディジタ
ル・コンパレータ；ＤＣ）１０７と、ディジタル比較器
（ＤＣ）１０７から出力される比較判定結果を受け、テ
ストサイクルごとに、テストアドレスに対応させて、フ
ェイル情報を格納するフェイルメモリ１０１と、を備え
ている。
の一例を示す図である。図７を参照すると、テストサイ
クルのタイミング、印加波形のエッジタイミング、コン
パレータのストローブタイミング等を生成出力するタイ
ミング生成器（ＴＧ）１００と、マーチ、ギャロッピン
グ等の各種アドレスパターン、データを生成するアルゴ
リズミックパターン生成器（ＡＬＰＧ）１０２と、テス
トプログラムにもとづきアルゴリズミックパターン生成
器（ＡＬＰＧ）１０２からのパターンを任意のピンへ割
付けるプログラマブルデータセレクタ（ＰＤＳ）１０３
と、印加波形の波形フォーマットを可変制御するフォー
マッタ（ＦＣ）１０４と、被試験デバイス（Device Un
der Test）１０８の入力端子に入力パターンを印加す
るドライバ回路１０５と、被試験デバイス（ＤＵＴ）１
０８からの出力信号を受け取り比較するコンパレータ回
路１０６と、コンパレータ回路１０６の比較判定結果を
期待値パターンと比較するディジタル比較器（ディジタ
ル・コンパレータ；ＤＣ）１０７と、ディジタル比較器
（ＤＣ）１０７から出力される比較判定結果を受け、テ
ストサイクルごとに、テストアドレスに対応させて、フ
ェイル情報を格納するフェイルメモリ１０１と、を備え
ている。
【０００８】図８に、図７に示した従来のメモリ試験装
置におけるコンパレータ・チャネル（一チャネル分）の
概略構成を示す。図８を参照すると、電圧出力回路（Ｖ
Ｏ）１０９は、被試験デバイスの出力信号との比較電圧
（Ｈｉｇｈレベル比較電圧、Ｌｏｗレベル比較電圧）を
発生し、コンパレータ１０６は、被試験デバイスの出力
信号と、電圧出力回路（ＶＯ）１０９にて設定された比
較電圧とを比較し、比較判定結果を出力する。ディジタ
ル比較器１０７は、コンパレータ１０６からの比較判定
結果を、タイミング発生器１００から出力されるストロ
ーブ信号に基づき、アルゴリズミックパターン発生器１
０２から出力される期待値データと比較する。アルゴリ
ズミックパターン発生器１０２から出力される期待値デ
ータは、プログラマブル・データセレクタ１０３のピン
割付によりディジタル比較器１０７に供給される。
置におけるコンパレータ・チャネル（一チャネル分）の
概略構成を示す。図８を参照すると、電圧出力回路（Ｖ
Ｏ）１０９は、被試験デバイスの出力信号との比較電圧
（Ｈｉｇｈレベル比較電圧、Ｌｏｗレベル比較電圧）を
発生し、コンパレータ１０６は、被試験デバイスの出力
信号と、電圧出力回路（ＶＯ）１０９にて設定された比
較電圧とを比較し、比較判定結果を出力する。ディジタ
ル比較器１０７は、コンパレータ１０６からの比較判定
結果を、タイミング発生器１００から出力されるストロ
ーブ信号に基づき、アルゴリズミックパターン発生器１
０２から出力される期待値データと比較する。アルゴリ
ズミックパターン発生器１０２から出力される期待値デ
ータは、プログラマブル・データセレクタ１０３のピン
割付によりディジタル比較器１０７に供給される。
【０００９】図８に示すように、コンパレータ・チャネ
ル毎に、フェイルメモリ１０１を備え、ディジタル比較
器１０７での比較判定結果がフェイルの場合、フェイル
メモリ１０１には、アルゴリズミックパターン生成器１
０２から出力されたアドレス（被試験デバイスがフェイ
ル時の読み出しアドレス）に、フェイル情報が書き込ま
れる。
ル毎に、フェイルメモリ１０１を備え、ディジタル比較
器１０７での比較判定結果がフェイルの場合、フェイル
メモリ１０１には、アルゴリズミックパターン生成器１
０２から出力されたアドレス（被試験デバイスがフェイ
ル時の読み出しアドレス）に、フェイル情報が書き込ま
れる。
【００１０】
【発明が解決しようとする課題】ところで、現在までの
ところ、冗長構成の半導体メモリの冗長セル対応のフェ
イルメモリを具備したメモリ試験装置のアーキテクチャ
等について具体的な提案、開発等はなされていない、と
いうのが実状である。
ところ、冗長構成の半導体メモリの冗長セル対応のフェ
イルメモリを具備したメモリ試験装置のアーキテクチャ
等について具体的な提案、開発等はなされていない、と
いうのが実状である。
【００１１】そして、上記した従来のメモリ試験装置を
用いて、冗長構成の半導体メモリを試験し、その際、半
導体メモリの冗長セルの試験（例えば書き込み後の読み
出し試験等）を行い、冗長セルのフェイル情報をフェイ
ルメモリに書き込む場合、必要とされるフェイルメモリ
のメモリ容量が増大する、という問題点を有している。
用いて、冗長構成の半導体メモリを試験し、その際、半
導体メモリの冗長セルの試験（例えば書き込み後の読み
出し試験等）を行い、冗長セルのフェイル情報をフェイ
ルメモリに書き込む場合、必要とされるフェイルメモリ
のメモリ容量が増大する、という問題点を有している。
【００１２】この問題点について、さらに詳細に説明す
べく、既存のメモリ試験装置のフェイルメモリに、被試
験デバイスの冗長セルのフェイル情報を書き込む場合に
ついて、その一例を以下に説明する。
べく、既存のメモリ試験装置のフェイルメモリに、被試
験デバイスの冗長セルのフェイル情報を書き込む場合に
ついて、その一例を以下に説明する。
【００１３】なお、ウェハテスト工程では、冗長構成の
半導体メモリのテストモードの設定等により、メモリ試
験装置でアクセスされる、被試験デバイスたる半導体メ
モリのアドレス空間としては、メインセルアレイのアド
レス空間と、冗長セルアレイ用のアドレス空間とを合わ
せたものとなる。一方、製造出荷後の半導体メモリ製品
において、メインセルアレイ中の不良セルの冗長セルへ
の置き換えは半導体メモリの回路内部で行われ、ユーザ
側でアクセス可能とされる半導体メモリのアドレス空間
は、メインセルアレイ分とされる。
半導体メモリのテストモードの設定等により、メモリ試
験装置でアクセスされる、被試験デバイスたる半導体メ
モリのアドレス空間としては、メインセルアレイのアド
レス空間と、冗長セルアレイ用のアドレス空間とを合わ
せたものとなる。一方、製造出荷後の半導体メモリ製品
において、メインセルアレイ中の不良セルの冗長セルへ
の置き換えは半導体メモリの回路内部で行われ、ユーザ
側でアクセス可能とされる半導体メモリのアドレス空間
は、メインセルアレイ分とされる。
【００１４】図６に示した冗長構成の半導体メモリを、
図７、及び図８等に示した従来のメモリ試験装置を用い
て試験する場合、そのフェイルメモリ１０１の構成は、
例えば図９に示すようなものとなる。図９に示したフェ
イルメモリは、図８のフェイルメモリ１０１に対応して
いるが、複数のコンパレータ・チャネルのディジタル比
較器１０７から出力される比較判定結果（チャネルデー
タＤ０〜Ｄ３）を入力する構成とされている。
図７、及び図８等に示した従来のメモリ試験装置を用い
て試験する場合、そのフェイルメモリ１０１の構成は、
例えば図９に示すようなものとなる。図９に示したフェ
イルメモリは、図８のフェイルメモリ１０１に対応して
いるが、複数のコンパレータ・チャネルのディジタル比
較器１０７から出力される比較判定結果（チャネルデー
タＤ０〜Ｄ３）を入力する構成とされている。
【００１５】図９を参照すると、複数のコンパレータ・
チャネル（図９では４チャネル分）の各チャネルデータ
Ｄ０〜Ｄ３に対して、それぞれ、フェイルメモリ１０１
0〜１０１3を備えている。
チャネル（図９では４チャネル分）の各チャネルデータ
Ｄ０〜Ｄ３に対して、それぞれ、フェイルメモリ１０１
0〜１０１3を備えている。
【００１６】チャネルデータＤ０は、コンパレータ・チ
ャネル０のディジタル比較器（図８の１０７）から出力
される比較判定結果であり、チャネルデータＤ１〜Ｄ３
は、コンパレータ・チャネル１〜３のディジタル比較器
からそれぞれ出力される比較判定結果である。チャネル
データＤ０〜Ｄ３は、コンパレータ・チャネル０〜３の
各ディジタル比較器から、ストローブ信号（テストサイ
クル内の所定のタイミングにプログラム設定される）で
規定される同一タイミングで、並列に供給される。
ャネル０のディジタル比較器（図８の１０７）から出力
される比較判定結果であり、チャネルデータＤ１〜Ｄ３
は、コンパレータ・チャネル１〜３のディジタル比較器
からそれぞれ出力される比較判定結果である。チャネル
データＤ０〜Ｄ３は、コンパレータ・チャネル０〜３の
各ディジタル比較器から、ストローブ信号（テストサイ
クル内の所定のタイミングにプログラム設定される）で
規定される同一タイミングで、並列に供給される。
【００１７】チャネルデータＤ０は、ディジタル比較器
での比較判定結果がフェイルの時にＬｏｗレベルとさ
れ、パスの時Ｈｉｇｈレベルとされる。このチャネルデ
ータＤ０は、フェイルメモリ１０１0のチップセレクト
バーＣＳＢ端子に入力される。チャネルデータＤ０がフ
ェイル状態（Ｌｏｗレベル）を示す場合、フェイルメモ
リ１０１0のチップセレクトバーＣＳＢ端子がアクティ
ブ状態とされ、フェイルメモリ１０１0のデータ入力端
子ＤＩＮに与えられたＨｉｇｈレベル信号が、該フェイ
ルが発生した時のアドレス（アルゴリズミックパターン
発生器１０２から供給されるアドレスＡ０〜Ａ２２）で
選択される、フェイルメモリ１０１0のセルに書き込ま
れる。なお、フェイルメモリ１０１0〜１０１3のライト
イネーブルバーＷＥＢ端子は、図９に示す例では、Ｌｏ
ｗレベル固定とされており、書き込み許可（ワイトイネ
ーブル）状態に設定されている。
での比較判定結果がフェイルの時にＬｏｗレベルとさ
れ、パスの時Ｈｉｇｈレベルとされる。このチャネルデ
ータＤ０は、フェイルメモリ１０１0のチップセレクト
バーＣＳＢ端子に入力される。チャネルデータＤ０がフ
ェイル状態（Ｌｏｗレベル）を示す場合、フェイルメモ
リ１０１0のチップセレクトバーＣＳＢ端子がアクティ
ブ状態とされ、フェイルメモリ１０１0のデータ入力端
子ＤＩＮに与えられたＨｉｇｈレベル信号が、該フェイ
ルが発生した時のアドレス（アルゴリズミックパターン
発生器１０２から供給されるアドレスＡ０〜Ａ２２）で
選択される、フェイルメモリ１０１0のセルに書き込ま
れる。なお、フェイルメモリ１０１0〜１０１3のライト
イネーブルバーＷＥＢ端子は、図９に示す例では、Ｌｏ
ｗレベル固定とされており、書き込み許可（ワイトイネ
ーブル）状態に設定されている。
【００１８】一方、チャネルデータＤ０がパス状態（Ｈ
ｉｇｈレベル）を示す場合、フェイルメモリ１０１0の
チップセレクトバーＣＳＢ端子は、インアクティブ状態
とされ、フェイルメモリ１０１0には何も書き込まれな
い。
ｉｇｈレベル）を示す場合、フェイルメモリ１０１0の
チップセレクトバーＣＳＢ端子は、インアクティブ状態
とされ、フェイルメモリ１０１0には何も書き込まれな
い。
【００１９】他のチャネルデータＤ１〜Ｄ３に対して設
けられたフェイルメモリ１０１1〜１０１3についても、
同様の構成とされる。
けられたフェイルメモリ１０１1〜１０１3についても、
同様の構成とされる。
【００２０】上記したフェイルメモリの構成において、
簡単な例として、例えばロウ１０２４（１Ｋ）×カラム
１０２４（１Ｋ）からなるメモリ容量１メガビットのメ
インセルアレイ（図６の２００）に対して、４本の冗長
ロウ（図６の２０３）を備えた冗長構成の半導体メモリ
の試験を行う場合、メモリ試験装置のフェイルメモリと
して、メインセルアレイ分の容量（１メガビット）のフ
ェイルメモリに加えて、冗長ロウ用に４×１Ｋのセル
（図９のハッチングを施した部分（ＸＲＥＤ）は、この
冗長ロウに対応するセル部を示している）が、フェイル
メモリとしてさらに必要とされる。
簡単な例として、例えばロウ１０２４（１Ｋ）×カラム
１０２４（１Ｋ）からなるメモリ容量１メガビットのメ
インセルアレイ（図６の２００）に対して、４本の冗長
ロウ（図６の２０３）を備えた冗長構成の半導体メモリ
の試験を行う場合、メモリ試験装置のフェイルメモリと
して、メインセルアレイ分の容量（１メガビット）のフ
ェイルメモリに加えて、冗長ロウ用に４×１Ｋのセル
（図９のハッチングを施した部分（ＸＲＥＤ）は、この
冗長ロウに対応するセル部を示している）が、フェイル
メモリとしてさらに必要とされる。
【００２１】すなわち、フェイルメモリのアドレス空間
として、Ｘアドレスは、メインセルアレイ用のフェイル
メモリの１０ビットから１１ビットとなり、図９に示す
ように、冗長ロウ検査用のフェイルメモリとして、メイ
ンセルアレイ用のフェイルメモリに加えて、さらに１つ
のフェイルメモリを追加又は増設することが必要とされ
る。このため、被試験デバイスのメインセルアレイ検査
用のフェイルメモリ（通常のフェイルメモリ）と冗長ロ
ウ検査用のフェイルメモリとを併せて、該通常のフェイ
ルメモリの２倍のメモリ容量が必要とされる。
として、Ｘアドレスは、メインセルアレイ用のフェイル
メモリの１０ビットから１１ビットとなり、図９に示す
ように、冗長ロウ検査用のフェイルメモリとして、メイ
ンセルアレイ用のフェイルメモリに加えて、さらに１つ
のフェイルメモリを追加又は増設することが必要とされ
る。このため、被試験デバイスのメインセルアレイ検査
用のフェイルメモリ（通常のフェイルメモリ）と冗長ロ
ウ検査用のフェイルメモリとを併せて、該通常のフェイ
ルメモリの２倍のメモリ容量が必要とされる。
【００２２】そして、冗長ロウに加えて、冗長カラムの
試験を行い、冗長セルのフェイル情報をフェイルメモリ
に格納する場合、メインセルアレイの試験に対して、４
倍のメモリ容量のフェイルメモリを用意しておく必要が
ある。
試験を行い、冗長セルのフェイル情報をフェイルメモリ
に格納する場合、メインセルアレイの試験に対して、４
倍のメモリ容量のフェイルメモリを用意しておく必要が
ある。
【００２３】このように、各チャネルデータＤ０〜Ｄ３
に対して、それぞれ、通常のフェイルメモリの４倍のメ
モリ容量のフェイルメモリを用意しておくことが必要と
され、その結果、メモリ試験装置に搭載されるフェイル
メモリのメモリ容量が増大する。
に対して、それぞれ、通常のフェイルメモリの４倍のメ
モリ容量のフェイルメモリを用意しておくことが必要と
され、その結果、メモリ試験装置に搭載されるフェイル
メモリのメモリ容量が増大する。
【００２４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その主たる目的は、冗長構成
の半導体メモリにおける冗長セルの検査に必要とされる
フェイルメモリの容量を縮減するメモリ試験装置及び試
験方法を提供することにある。
てなされたものであって、その主たる目的は、冗長構成
の半導体メモリにおける冗長セルの検査に必要とされる
フェイルメモリの容量を縮減するメモリ試験装置及び試
験方法を提供することにある。
【００２５】本発明の他の目的は、冗長セルの検査に必
要とされるフェイルメモリの容量の縮減を図りながら、
冗長セルのフェイル情報のフェイルメモリへの書き込み
を高速化するメモリ試験装置及び試験方法を提供するこ
とにある。これ以外の本発明の目的、特徴、利点等は以
下の実施の形態の記載からも、当業者には、直ちに明ら
かとされるであろう。
要とされるフェイルメモリの容量の縮減を図りながら、
冗長セルのフェイル情報のフェイルメモリへの書き込み
を高速化するメモリ試験装置及び試験方法を提供するこ
とにある。これ以外の本発明の目的、特徴、利点等は以
下の実施の形態の記載からも、当業者には、直ちに明ら
かとされるであろう。
【００２６】
【課題を解決するための手段】前記目的を達成する本発
明は、試験対象の半導体記憶装置（「被試験デバイス」
という）からの出力信号を期待値と比較判定する複数の
コンパレータから出力される比較判定結果と、前記被試
験デバイスへの読み出しアドレス信号と、からフェイル
メモリ用のアドレス信号を合成する手段と、前記複数の
コンパレータから出力される比較判定結果のうち少なく
とも一つがフェイルを示すとき、前記フェイルメモリに
対して、前記合成されたアドレスに、フェイル情報を書
き込むように制御する手段と、を備え、前記複数のコン
パレータに関する複数のフェイル情報を、前記フェイル
メモリの一つのセルに記録可能としてなる、ものであ
る。
明は、試験対象の半導体記憶装置（「被試験デバイス」
という）からの出力信号を期待値と比較判定する複数の
コンパレータから出力される比較判定結果と、前記被試
験デバイスへの読み出しアドレス信号と、からフェイル
メモリ用のアドレス信号を合成する手段と、前記複数の
コンパレータから出力される比較判定結果のうち少なく
とも一つがフェイルを示すとき、前記フェイルメモリに
対して、前記合成されたアドレスに、フェイル情報を書
き込むように制御する手段と、を備え、前記複数のコン
パレータに関する複数のフェイル情報を、前記フェイル
メモリの一つのセルに記録可能としてなる、ものであ
る。
【００２７】また本発明は、複数のコンパレータ・チャ
ネルに対応させて、被試験デバイスの通常メモリ検査用
の複数のフェイルメモリを備え、前記複数の通常メモリ
検査用のフェイルメモリに対して、前記被試験デバイス
の冗長セル検査用のフェイルメモリを一つ備え、前記被
試験デバイスの冗長セルのフェイル情報を、前記冗長セ
ル検査用のフェイルメモリに書き込む、ように構成され
る。
ネルに対応させて、被試験デバイスの通常メモリ検査用
の複数のフェイルメモリを備え、前記複数の通常メモリ
検査用のフェイルメモリに対して、前記被試験デバイス
の冗長セル検査用のフェイルメモリを一つ備え、前記被
試験デバイスの冗長セルのフェイル情報を、前記冗長セ
ル検査用のフェイルメモリに書き込む、ように構成され
る。
【００２８】本発明に係る方法は、冗長セルを備えた冗
長構成の半導体記憶装置を被試験デバイスとしてメモリ
試験装置を用いて試験するメモリ試験方法において、前
記メモリ試験装置には、複数のコンパレータ・チャネル
に対応させて、被試験デバイスのメインセルアレイ検査
用のフェイルメモリを複数用意し、前記複数のメインセ
ルアレイ検査用のフェイルメモリに対して、前記被試験
デバイスの冗長セル検査用のフェイルメモリを一つ設
け、前記被試験デバイスからの出力信号を期待値と比較
判定する複数のコンパレータから並列に出力される比較
判定結果の少なくとも一つがフェイルを示すとき、前記
複数のコンパレータから並列に出力される比較判定結果
と、前記被試験デバイスのフェイル時の読み出しアドレ
ス信号とから、前記冗長セル検査用のフェイルメモリの
アドレス信号を合成し、前記冗長セル検査用のフェイル
メモリに対して、前記合成されたアドレスにフェイル情
報を書き込むことで、前記複数のコンパレータから並列
に出力される複数ビット分のフェイル情報を、前記冗長
セル検査用のフェイルメモリの一つのセルに同時に書き
込み可能としたものである。
長構成の半導体記憶装置を被試験デバイスとしてメモリ
試験装置を用いて試験するメモリ試験方法において、前
記メモリ試験装置には、複数のコンパレータ・チャネル
に対応させて、被試験デバイスのメインセルアレイ検査
用のフェイルメモリを複数用意し、前記複数のメインセ
ルアレイ検査用のフェイルメモリに対して、前記被試験
デバイスの冗長セル検査用のフェイルメモリを一つ設
け、前記被試験デバイスからの出力信号を期待値と比較
判定する複数のコンパレータから並列に出力される比較
判定結果の少なくとも一つがフェイルを示すとき、前記
複数のコンパレータから並列に出力される比較判定結果
と、前記被試験デバイスのフェイル時の読み出しアドレ
ス信号とから、前記冗長セル検査用のフェイルメモリの
アドレス信号を合成し、前記冗長セル検査用のフェイル
メモリに対して、前記合成されたアドレスにフェイル情
報を書き込むことで、前記複数のコンパレータから並列
に出力される複数ビット分のフェイル情報を、前記冗長
セル検査用のフェイルメモリの一つのセルに同時に書き
込み可能としたものである。
【００２９】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明の好ましい一実施の形態において、フェイ
ルメモリの装置構成としては、複数のコンパレータ・チ
ャネルのチャネルデータＤＯ〜Ｄ３に対して、メインセ
ルアレイ用の複数のフェイルメモリ１１0〜１１3を備
え、複数のフェイルメモリ１１0〜１１3とは別に、冗長
セル用のフェイルメモリ２０を一つ備えている。
する。本発明の好ましい一実施の形態において、フェイ
ルメモリの装置構成としては、複数のコンパレータ・チ
ャネルのチャネルデータＤＯ〜Ｄ３に対して、メインセ
ルアレイ用の複数のフェイルメモリ１１0〜１１3を備
え、複数のフェイルメモリ１１0〜１１3とは別に、冗長
セル用のフェイルメモリ２０を一つ備えている。
【００３０】各フェイルメモリ１１0〜１１3には、それ
ぞれ、各コンパレータ・チャネルにおけるディジタル比
較器（図８の１０７）にて、被試験対象の半導体メモリ
のメインセルアレイからの読み出しデータを期待値パタ
ーンと比較した比較判定結果がフェイルを示すとき、該
フェイルしたメモリセルのアドレスに対応したアドレス
に、フェイル情報が、書き込まれる。
ぞれ、各コンパレータ・チャネルにおけるディジタル比
較器（図８の１０７）にて、被試験対象の半導体メモリ
のメインセルアレイからの読み出しデータを期待値パタ
ーンと比較した比較判定結果がフェイルを示すとき、該
フェイルしたメモリセルのアドレスに対応したアドレス
に、フェイル情報が、書き込まれる。
【００３１】被試験対象の半導体メモリの冗長セルの試
験時に、冗長セルがフェイルした場合、フェイルしたア
ドレス（Ａ０〜Ａ２１）と、複数のコンパレータ・チャ
ネルの比較判定結果（チャネルデータＤＯ〜Ｄ３）の組
み合わせから合成されるアドレス信号によって、アクセ
スされる冗長セル用のフェイルメモリ２０に、フェイル
情報が書き込まれる。
験時に、冗長セルがフェイルした場合、フェイルしたア
ドレス（Ａ０〜Ａ２１）と、複数のコンパレータ・チャ
ネルの比較判定結果（チャネルデータＤＯ〜Ｄ３）の組
み合わせから合成されるアドレス信号によって、アクセ
スされる冗長セル用のフェイルメモリ２０に、フェイル
情報が書き込まれる。
【００３２】かかる構成の本発明によれば、図９に示し
た従来の構成のフェイルメモリと比較して、メモリ容量
を４分の１に縮減することができる。
た従来の構成のフェイルメモリと比較して、メモリ容量
を４分の１に縮減することができる。
【００３３】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。なお、本発明の一実施例をなすメ
モリ試験装置の概略構成、及びコンパレータ・チャネル
の構成は、図７及び図８に示した構成と基本的に同一と
されている。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。なお、本発明の一実施例をなすメ
モリ試験装置の概略構成、及びコンパレータ・チャネル
の構成は、図７及び図８に示した構成と基本的に同一と
されている。
【００３４】図１は、本発明の一実施例におけるフェイ
ルメモリの構成を示す図である。図１に示した本発明の
一実施例のフェイルメモリの構成は、例えば図８のフェ
イルメモリ（ＦＭ）に対応しており（図８では、一コン
パレータ・チャネルの概略構成が示されている）、複数
のコンパレータ・チャネルのディジタル比較器（ＤＣ）
から並列に出力される比較判定結果を入力する構成とさ
れている。以下では、本発明の特徴をなすフェイルメモ
リの構成について詳述するが、メモリ試験装置の構成に
ついては、必要に応じて、図７及び図８を適宜参照する
ものとする。
ルメモリの構成を示す図である。図１に示した本発明の
一実施例のフェイルメモリの構成は、例えば図８のフェ
イルメモリ（ＦＭ）に対応しており（図８では、一コン
パレータ・チャネルの概略構成が示されている）、複数
のコンパレータ・チャネルのディジタル比較器（ＤＣ）
から並列に出力される比較判定結果を入力する構成とさ
れている。以下では、本発明の特徴をなすフェイルメモ
リの構成について詳述するが、メモリ試験装置の構成に
ついては、必要に応じて、図７及び図８を適宜参照する
ものとする。
【００３５】図１を参照すると、本発明の一実施例をな
すメモリ試験装置は、複数のコンパレータ・チャネルの
チャネルデータ（データビット）ＤＯ〜Ｄ３のそれぞれ
に対応させて、複数のフェイルメモリ１１0〜１１3を備
え、複数のフェイルメモリ１１0〜１１3に対して、冗長
セル用のフェイルメモリ２０を一つ備えている。
すメモリ試験装置は、複数のコンパレータ・チャネルの
チャネルデータ（データビット）ＤＯ〜Ｄ３のそれぞれ
に対応させて、複数のフェイルメモリ１１0〜１１3を備
え、複数のフェイルメモリ１１0〜１１3に対して、冗長
セル用のフェイルメモリ２０を一つ備えている。
【００３６】チャネルデータＤ０は、図８に示したディ
ジタル比較器（ＤＣ）１０７の比較判定結果信号（１ビ
ットデータ）、すなわち、被試験デバイスの出力信号と
期待値パターンとの比較を行うディジタル比較器（Ｄ
Ｃ）１０７の比較判定結果が供給される。チャネルデー
タＤ０はパスの時はＨｉｇｈレベル、フェイルの時はＬ
ｏｗレベルとされる。
ジタル比較器（ＤＣ）１０７の比較判定結果信号（１ビ
ットデータ）、すなわち、被試験デバイスの出力信号と
期待値パターンとの比較を行うディジタル比較器（Ｄ
Ｃ）１０７の比較判定結果が供給される。チャネルデー
タＤ０はパスの時はＨｉｇｈレベル、フェイルの時はＬ
ｏｗレベルとされる。
【００３７】このチャネルデータＤ０は、フェイルメモ
リ１１0のチップセレクトバーＣＳＢ端子に入力され、
チャネルデータＤ０がフェイルを示す場合、該フェイル
が発生した時に、アルゴリズミックパターン発生器１０
２から供給される読み出しアドレスＡ０〜Ａ２１でアク
セスされる、フェイルメモリ１１0のセルには、データ
入力端子ＤＩＮに入力されるＨｉｇｈレベル信号が書き
込まれる。なお、フェイルメモリ１１0〜１１3は、試験
開始時等の初期化時に、全てのセルにＬｏｗレベルが書
き込まれるものとする。
リ１１0のチップセレクトバーＣＳＢ端子に入力され、
チャネルデータＤ０がフェイルを示す場合、該フェイル
が発生した時に、アルゴリズミックパターン発生器１０
２から供給される読み出しアドレスＡ０〜Ａ２１でアク
セスされる、フェイルメモリ１１0のセルには、データ
入力端子ＤＩＮに入力されるＨｉｇｈレベル信号が書き
込まれる。なお、フェイルメモリ１１0〜１１3は、試験
開始時等の初期化時に、全てのセルにＬｏｗレベルが書
き込まれるものとする。
【００３８】本発明の一実施例において、フェイルメモ
リ１１0には、被試験デバイスのメインセルアレイのア
ドレス空間に対応するアドレス信号Ａ０〜Ａ２１（２２
ビット）が供給されており、図９に示した構成のアドレ
ス信号Ａ０〜Ａ２２よりも１ビット少なくてすみ、後述
するように、フェイルメモリのメモリのメモリ容量を縮
減している。
リ１１0には、被試験デバイスのメインセルアレイのア
ドレス空間に対応するアドレス信号Ａ０〜Ａ２１（２２
ビット）が供給されており、図９に示した構成のアドレ
ス信号Ａ０〜Ａ２２よりも１ビット少なくてすみ、後述
するように、フェイルメモリのメモリのメモリ容量を縮
減している。
【００３９】フェイルメモリ１１0のライトイネーブル
バーＷＥＢ端子は、リダンダンシ信号が入力され、リダ
ンダンシ信号がＬｏｗレベルのとき（被試験デバイスの
メインセルアレイのメモリセル試験時）、ライトイネー
ブル状態（書き込み可状態）に設定される。
バーＷＥＢ端子は、リダンダンシ信号が入力され、リダ
ンダンシ信号がＬｏｗレベルのとき（被試験デバイスの
メインセルアレイのメモリセル試験時）、ライトイネー
ブル状態（書き込み可状態）に設定される。
【００４０】他のチャネルデータＤ１〜Ｄ３のフェイル
メモリ１１1〜１１3についても、上記したチャネルデー
タＤ０のフェイルメモリ１１0の構成と同様とされる。
メモリ１１1〜１１3についても、上記したチャネルデー
タＤ０のフェイルメモリ１１0の構成と同様とされる。
【００４１】被試験デバイスの冗長セルの試験時には、
リダンダンシ信号はＨｉｇｈレベルに設定され、複数の
メインセル用のフェイルメモリ１１0〜１１3はライトイ
ネーブルバーＷＥＢ端子がインアクティブ状態とされ
る。
リダンダンシ信号はＨｉｇｈレベルに設定され、複数の
メインセル用のフェイルメモリ１１0〜１１3はライトイ
ネーブルバーＷＥＢ端子がインアクティブ状態とされ
る。
【００４２】リダンダンシ信号をインバータ（ＩＮＶ）
５０で反転した信号が、冗長セル用のフェイルメモリ２
０のライトイネーブルバーＷＥＢ端子に入力され、リダ
ンダンシ信号がＨｉｇｈレベルのとき、冗長セル用のフ
ェイルメモリ２０のライトイネーブルバーＷＥＢ端子は
Ｌｏｗレベルとされ、冗長セル用のフェイルメモリ２０
がライトイネーブル状態とされる。
５０で反転した信号が、冗長セル用のフェイルメモリ２
０のライトイネーブルバーＷＥＢ端子に入力され、リダ
ンダンシ信号がＨｉｇｈレベルのとき、冗長セル用のフ
ェイルメモリ２０のライトイネーブルバーＷＥＢ端子は
Ｌｏｗレベルとされ、冗長セル用のフェイルメモリ２０
がライトイネーブル状態とされる。
【００４３】ここで、リダンダンシ信号は、アルゴリズ
ミックパターン発生器１０２（図８参照）から出力され
るパターン等を用いてもよく、メモリ試験装置内部で設
定される。この場合、例えば、アドレスＡ０〜Ａ２１に
対して、さらにダミーのアドレスビットＡ２２をアルゴ
リズミックパターン発生器１０２で生成させ、被試験メ
モリの冗長セルの試験時には、このアドレス信号のビッ
トＡ２２をＨｉｇｈレベル、被試験メモリのメインセル
アレイの試験時には、アドレス信号のビットＡ２２をＬ
ｏｗレベルに設定し、アルゴリズミックパターン発生器
１０２からのアドレス信号ビットＡ２２を、メモリ試験
装置内部で、フェイルメモリのリダンダンシ信号入力端
子に接続するようにしてもよい。なお、このリダンダン
シ信号については、被試験メモリのメインセルアレイの
試験と冗長セルの試験に応じてその論理値が切り換えら
れさえすればよく、リダンダンシ信号の信号生成方法
は、上記したものにのみ限定されるものでないことは勿
論である。
ミックパターン発生器１０２（図８参照）から出力され
るパターン等を用いてもよく、メモリ試験装置内部で設
定される。この場合、例えば、アドレスＡ０〜Ａ２１に
対して、さらにダミーのアドレスビットＡ２２をアルゴ
リズミックパターン発生器１０２で生成させ、被試験メ
モリの冗長セルの試験時には、このアドレス信号のビッ
トＡ２２をＨｉｇｈレベル、被試験メモリのメインセル
アレイの試験時には、アドレス信号のビットＡ２２をＬ
ｏｗレベルに設定し、アルゴリズミックパターン発生器
１０２からのアドレス信号ビットＡ２２を、メモリ試験
装置内部で、フェイルメモリのリダンダンシ信号入力端
子に接続するようにしてもよい。なお、このリダンダン
シ信号については、被試験メモリのメインセルアレイの
試験と冗長セルの試験に応じてその論理値が切り換えら
れさえすればよく、リダンダンシ信号の信号生成方法
は、上記したものにのみ限定されるものでないことは勿
論である。
【００４４】冗長セル用のフェイルメモリ２０のチップ
セレクトバーＣＳＢ端子には、複数のチャネルデータＤ
Ｏ〜Ｄ３を入力とする４入力ＡＮＤ回路４０の出力が入
力されており、複数のチャネルデータＤＯ〜Ｄ３の少な
くともいずれか一つがＬｏｗレベルのとき（フェイルし
たとき）、ＡＮＤ回路４０の出力はＬｏｗレベルとさ
れ、冗長セル用のフェイルメモリ２０のチップセレクト
バーＣＳＢ端子がＬｏｗレベルとされて冗長セル用のフ
ェイルメモリ２０が活性化され、データ入力端子ＤＩＮ
に接続されるＨｉｇｈレベル信号が、該当するアドレス
に、フェイル情報として書き込まれる。
セレクトバーＣＳＢ端子には、複数のチャネルデータＤ
Ｏ〜Ｄ３を入力とする４入力ＡＮＤ回路４０の出力が入
力されており、複数のチャネルデータＤＯ〜Ｄ３の少な
くともいずれか一つがＬｏｗレベルのとき（フェイルし
たとき）、ＡＮＤ回路４０の出力はＬｏｗレベルとさ
れ、冗長セル用のフェイルメモリ２０のチップセレクト
バーＣＳＢ端子がＬｏｗレベルとされて冗長セル用のフ
ェイルメモリ２０が活性化され、データ入力端子ＤＩＮ
に接続されるＨｉｇｈレベル信号が、該当するアドレス
に、フェイル情報として書き込まれる。
【００４５】アドレス合成器３０は、冗長セル用のフェ
イルメモリ２０に対するフェイル情報の書き込みアドレ
スを生成するものであり、複数のチャネルデータＤＯ〜
Ｄ３と、アルゴリズミックパターン発生器１０２（図８
参照）からのアドレス信号Ａ０〜Ａ２１とを入力し、冗
長セル用のフェイルメモリ２０用のアドレスを合成出力
する。
イルメモリ２０に対するフェイル情報の書き込みアドレ
スを生成するものであり、複数のチャネルデータＤＯ〜
Ｄ３と、アルゴリズミックパターン発生器１０２（図８
参照）からのアドレス信号Ａ０〜Ａ２１とを入力し、冗
長セル用のフェイルメモリ２０用のアドレスを合成出力
する。
【００４６】図２を参照して、本発明の一実施例と従来
のフェイルメモリの使用例について説明する。図２
（ａ）には、比較例として、図９に示した従来のフェイ
ルメモリにおける冗長セルのフェイル情報の格納例が模
式的に示されており、図２（ｂ）には、本発明の一実施
例における冗長セルのフェイル情報の格納例が模式的に
示されている。
のフェイルメモリの使用例について説明する。図２
（ａ）には、比較例として、図９に示した従来のフェイ
ルメモリにおける冗長セルのフェイル情報の格納例が模
式的に示されており、図２（ｂ）には、本発明の一実施
例における冗長セルのフェイル情報の格納例が模式的に
示されている。
【００４７】図２からも明らかなように、４つのメイン
セル用のフェイルメモリ１１0〜１１3に対して共通に、
冗長セル用のフェイルメモリ２０を一つ備え、複数のチ
ャネルデータＤ０〜Ｄ３に基づきフェイルアドレスを合
成して、共通の冗長セル用のフェイルメモリ２０に書き
込む構成とした本発明によれば、冗長セル用のフェイル
メモリのメモリ容量を、フェイルメモリの構成と比べ
て、１／４としている。
セル用のフェイルメモリ１１0〜１１3に対して共通に、
冗長セル用のフェイルメモリ２０を一つ備え、複数のチ
ャネルデータＤ０〜Ｄ３に基づきフェイルアドレスを合
成して、共通の冗長セル用のフェイルメモリ２０に書き
込む構成とした本発明によれば、冗長セル用のフェイル
メモリのメモリ容量を、フェイルメモリの構成と比べ
て、１／４としている。
【００４８】本発明の一実施例におけるアドレス合成器
３０について説明する。図３は、被試験デバイスの半導
体メモリが、４バンク構成（２ビットでバンク選択が行
われる）とされており、複数バンクのメモリセルアレイ
の冗長セルのフェイル情報を、冗長セル用のフェイルメ
モリ２０上のアドレスに展開して出力する。冗長ロウ
（リダンダンシロウ）選択用のアドレスを、Ｘ０〜Ｘ４
とし（冗長ワード線（ロウ）は３２本）とする。
３０について説明する。図３は、被試験デバイスの半導
体メモリが、４バンク構成（２ビットでバンク選択が行
われる）とされており、複数バンクのメモリセルアレイ
の冗長セルのフェイル情報を、冗長セル用のフェイルメ
モリ２０上のアドレスに展開して出力する。冗長ロウ
（リダンダンシロウ）選択用のアドレスを、Ｘ０〜Ｘ４
とし（冗長ワード線（ロウ）は３２本）とする。
【００４９】アドレス合成器３０は、アドレス信号Ａ０
〜Ａ２１と、コンパレータ・チャネル０〜３のチャネル
データＤ０〜Ｄ３を入力して、チャネルデータＤ０〜Ｄ
３を、合成アドレス信号の最下位ビット（第０ビット）
から第３ビットとし、アドレス信号Ａ０〜Ａ２１のう
ち、リダンダンシロウ選択用のロウアドレスＸ０〜Ｘ４
を第４〜第８ビットとし、バンク選択信号Ｘ１２、Ｘ１
３を、第９、第１０ビットとする計１１ビット信号のＸ
アドレス信号を生成する。
〜Ａ２１と、コンパレータ・チャネル０〜３のチャネル
データＤ０〜Ｄ３を入力して、チャネルデータＤ０〜Ｄ
３を、合成アドレス信号の最下位ビット（第０ビット）
から第３ビットとし、アドレス信号Ａ０〜Ａ２１のう
ち、リダンダンシロウ選択用のロウアドレスＸ０〜Ｘ４
を第４〜第８ビットとし、バンク選択信号Ｘ１２、Ｘ１
３を、第９、第１０ビットとする計１１ビット信号のＸ
アドレス信号を生成する。
【００５０】被試験対象の半導体メモリの冗長ロウＲ１
に対して、データビットＤ０〜Ｄ３でアクセスされるア
ドレスには、アドレスＸ０〜Ｘ４と、バンク選択信号Ｘ
１２、Ｘ１３の７ビットと、Ｙ（カラム）アドレスで指
定されるセルがフェイルした場合、フェイル情報が書き
込まれる。図３において、フェイルメモリ２０の横方向
はＸアドレス、縦方向はＹアドレスに対応する。
に対して、データビットＤ０〜Ｄ３でアクセスされるア
ドレスには、アドレスＸ０〜Ｘ４と、バンク選択信号Ｘ
１２、Ｘ１３の７ビットと、Ｙ（カラム）アドレスで指
定されるセルがフェイルした場合、フェイル情報が書き
込まれる。図３において、フェイルメモリ２０の横方向
はＸアドレス、縦方向はＹアドレスに対応する。
【００５１】アドレス生成器３０としては、例えば図４
に示すような構成とされる。アルゴリズミックパターン
発生器（図８参照）からのアドレスのうちＸアドレス
と、入力されたデータビットＤ０〜Ｄ３を入力し、デー
タビットＤ０〜Ｄ３をレジスタ３１にＬＳＢ側から詰め
込み、レジスタ３１の４ビット目から、ＸアドレスＸ０
〜Ｘ４、バンク選択信号Ｘ１２、Ｘ１３を格納し、レジ
スタ３１（１１ビット幅）から（Ｄ０〜Ｄ３、Ｘ０〜Ｘ
４、Ｘ１２、Ｘ１３）なるアドレスが合成アドレスとし
て出力される。なお、Ｙアドレスについても同様にして
構成される。
に示すような構成とされる。アルゴリズミックパターン
発生器（図８参照）からのアドレスのうちＸアドレス
と、入力されたデータビットＤ０〜Ｄ３を入力し、デー
タビットＤ０〜Ｄ３をレジスタ３１にＬＳＢ側から詰め
込み、レジスタ３１の４ビット目から、ＸアドレスＸ０
〜Ｘ４、バンク選択信号Ｘ１２、Ｘ１３を格納し、レジ
スタ３１（１１ビット幅）から（Ｄ０〜Ｄ３、Ｘ０〜Ｘ
４、Ｘ１２、Ｘ１３）なるアドレスが合成アドレスとし
て出力される。なお、Ｙアドレスについても同様にして
構成される。
【００５２】図３に示すように、被試験デバイスからの
並列出力を受け取る複数のディジタル比較器の出力（チ
ャネルデータ）のうちの一つがフェイルを示すとき、複
数のディジタル比較器から並列に出力される比較判定結
果Ｄ０〜Ｄ３と、フェイル時のアドレス信号とからフェ
イルメモリ用のアドレス信号を合成し、冗長セル用のフ
ェイルメモリ２０に対して、合成されたアドレス（Ｄ０
〜Ｄ３、Ｘ０〜Ｘ４、Ｘ１２、Ｘ１３）にフェイル情報
を書き込むことで、複数のチャネルデータＤ０〜Ｄ３
（複数のディジタル比較器の比較判定結果）に関する複
数のフェイル情報を、冗長セル用のフェイルメモリ２０
の一つのセルに一回の書き込みアクセスで、記録可能と
しており、冗長セル用のフェイルメモリ２０への書き込
み時間の短縮を可能とする他、メモリ容量の有効利用を
可能としている。例えば、図３のＤ１（１，０，０，
０）で示す一つのセル（ｘ）のフェイル情報は、複数の
チャネルデータＤ１、Ｄ２、Ｄ３がフェイル（Ｌｏｗレ
ベル）を示すときの冗長ロウＲ１に対するフェイル情報
であり、Ｄ１，２（０，１，１，０）で示す一つのセル
（ｘ）のフェイル情報は、複数のチャネルデータＤ０、
Ｄ３がフェイルを示すときの冗長ロウＲ１（又はＲ２）
に対するフェイル情報であり、Ｄ３（０，０，０，１）
で示す一つのセル（ｘ）のフェイル情報は、複数のチャ
ネルデータＤ０、Ｄ１、Ｄ２がフェイルを示すときの冗
長ロウＲ１（又はＲ２）に対するフェイル情報である。
並列出力を受け取る複数のディジタル比較器の出力（チ
ャネルデータ）のうちの一つがフェイルを示すとき、複
数のディジタル比較器から並列に出力される比較判定結
果Ｄ０〜Ｄ３と、フェイル時のアドレス信号とからフェ
イルメモリ用のアドレス信号を合成し、冗長セル用のフ
ェイルメモリ２０に対して、合成されたアドレス（Ｄ０
〜Ｄ３、Ｘ０〜Ｘ４、Ｘ１２、Ｘ１３）にフェイル情報
を書き込むことで、複数のチャネルデータＤ０〜Ｄ３
（複数のディジタル比較器の比較判定結果）に関する複
数のフェイル情報を、冗長セル用のフェイルメモリ２０
の一つのセルに一回の書き込みアクセスで、記録可能と
しており、冗長セル用のフェイルメモリ２０への書き込
み時間の短縮を可能とする他、メモリ容量の有効利用を
可能としている。例えば、図３のＤ１（１，０，０，
０）で示す一つのセル（ｘ）のフェイル情報は、複数の
チャネルデータＤ１、Ｄ２、Ｄ３がフェイル（Ｌｏｗレ
ベル）を示すときの冗長ロウＲ１に対するフェイル情報
であり、Ｄ１，２（０，１，１，０）で示す一つのセル
（ｘ）のフェイル情報は、複数のチャネルデータＤ０、
Ｄ３がフェイルを示すときの冗長ロウＲ１（又はＲ２）
に対するフェイル情報であり、Ｄ３（０，０，０，１）
で示す一つのセル（ｘ）のフェイル情報は、複数のチャ
ネルデータＤ０、Ｄ１、Ｄ２がフェイルを示すときの冗
長ロウＲ１（又はＲ２）に対するフェイル情報である。
【００５３】複数のチャネルデータＤ０〜Ｄ３の複数ビ
ット分のフェイル情報を、冗長セル用のフェイルメモリ
２０に一回の書き込みアクセスで一つのセルに書き込む
構成とした本発明の一実施例は、テストレートの高速化
が著しい半導体メモリのテストの効率（スループット）
の向上に貢献する。
ット分のフェイル情報を、冗長セル用のフェイルメモリ
２０に一回の書き込みアクセスで一つのセルに書き込む
構成とした本発明の一実施例は、テストレートの高速化
が著しい半導体メモリのテストの効率（スループット）
の向上に貢献する。
【００５４】この冗長セル用のフェイルメモリ２０から
フェイル情報を読み出す場合、読み出しデータがＨｉｇ
ｈレベルの場合、フェイルメモリ２０の読み出しアドレ
スを構成するビット列の第０〜第３のビットをデコード
することで、どのチャネルデータ（ディジタル比較器の
出力）がフェイルしているかを判別することができる。
フェイル情報を読み出す場合、読み出しデータがＨｉｇ
ｈレベルの場合、フェイルメモリ２０の読み出しアドレ
スを構成するビット列の第０〜第３のビットをデコード
することで、どのチャネルデータ（ディジタル比較器の
出力）がフェイルしているかを判別することができる。
【００５５】図５は、本発明の一実施例における冗長セ
ル用のフェイルメモリ２０の読み出し処理の一例を示す
図である。
ル用のフェイルメモリ２０の読み出し処理の一例を示す
図である。
【００５６】例えばアドレス０から、冗長セル用のフェ
イルメモリ２０を読み出し（ステップＳ１）、読み出し
データがフェイル状態（Ｈｉｇｈレベル）の場合（ステ
ップＳ２）、読み出しアドレス信号の第０ビット（Ｄ
０）が“０”の場合、チャネルＤ０がフェイル、第１ビ
ットが“０”の場合チャネルＤ１がフェイル、第２ビッ
トが“０”の場合チャネルＤ２がフェイル、第３ビット
が“０”の場合チャネルＤ３がフェイルとし（ステップ
Ｓ３）、ステップＳ４へ進む。一方、ステップＳ２にお
いて、読み出しデータがパス状態（Ｌｏｗレベル）の場
合、次のアドレスのデータを読む出すため、アドレスを
１つインクリメントし（ステップＳ４）、最終アドレス
を越えた場合（ステップＳ５のＹＥＳ）、処理をストッ
プする。
イルメモリ２０を読み出し（ステップＳ１）、読み出し
データがフェイル状態（Ｈｉｇｈレベル）の場合（ステ
ップＳ２）、読み出しアドレス信号の第０ビット（Ｄ
０）が“０”の場合、チャネルＤ０がフェイル、第１ビ
ットが“０”の場合チャネルＤ１がフェイル、第２ビッ
トが“０”の場合チャネルＤ２がフェイル、第３ビット
が“０”の場合チャネルＤ３がフェイルとし（ステップ
Ｓ３）、ステップＳ４へ進む。一方、ステップＳ２にお
いて、読み出しデータがパス状態（Ｌｏｗレベル）の場
合、次のアドレスのデータを読む出すため、アドレスを
１つインクリメントし（ステップＳ４）、最終アドレス
を越えた場合（ステップＳ５のＹＥＳ）、処理をストッ
プする。
【００５７】なお、本発明の一実施例においては、被試
験デバイスをなす一つの半導体メモリの多ビット出力
（４ビット、８ビット等）を複数のディジタル比較器で
期待値パターンと比較する構成としてもよいし、メモリ
試験装置で同時測定される複数の半導体メモリの１ビッ
ト出力を、複数のディジタル比較器にそれぞれ入力する
構成としてもよい。
験デバイスをなす一つの半導体メモリの多ビット出力
（４ビット、８ビット等）を複数のディジタル比較器で
期待値パターンと比較する構成としてもよいし、メモリ
試験装置で同時測定される複数の半導体メモリの１ビッ
ト出力を、複数のディジタル比較器にそれぞれ入力する
構成としてもよい。
【００５８】また前記実施例の説明で参照した図面の内
容は、あくまで本発明を説明、例示するためのものであ
り、本発明を限定するためのものでないことは勿論であ
る。例えば、本発明において、チャネルデータＤ０〜Ｄ
３は４チャネルに限定されるものでないことは勿論であ
り、またＸアドレスの合成の仕方も図３等に示した構成
に限定されるものでないことは勿論である。さらに、前
記実施例では、フェイル情報としてフェイルメモリにＨ
ｉｇｈレベル信号を書き込む構成としたが、Ｌｏｗレベ
ルを書き込む構成としてもよい。
容は、あくまで本発明を説明、例示するためのものであ
り、本発明を限定するためのものでないことは勿論であ
る。例えば、本発明において、チャネルデータＤ０〜Ｄ
３は４チャネルに限定されるものでないことは勿論であ
り、またＸアドレスの合成の仕方も図３等に示した構成
に限定されるものでないことは勿論である。さらに、前
記実施例では、フェイル情報としてフェイルメモリにＨ
ｉｇｈレベル信号を書き込む構成としたが、Ｌｏｗレベ
ルを書き込む構成としてもよい。
【００５９】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００６０】本発明の第１の効果は、従来のフェイルメ
モリと比較して、冗長セルの試験に必要なメモリ容量を
特段に縮減することができる、ということである。
モリと比較して、冗長セルの試験に必要なメモリ容量を
特段に縮減することができる、ということである。
【００６１】その理由は、本発明においては、メモリ試
験装置が、複数のメインセルアレイ用のフェイルメモリ
に対して、冗長セル用のフェイルメモリを一つ備え、被
試験デバイスの冗長セルのフェイル情報を冗長セル用の
フェイルメモリに書き込む構成としたためである。
験装置が、複数のメインセルアレイ用のフェイルメモリ
に対して、冗長セル用のフェイルメモリを一つ備え、被
試験デバイスの冗長セルのフェイル情報を冗長セル用の
フェイルメモリに書き込む構成としたためである。
【００６２】本発明の第２の効果は、冗長セル用のフェ
イルメモリのメモリ容量の縮減を図りながら、複数の複
数のコンパレータ・チャネルのフェイル情報の書き込み
時間を短縮することができる、ということである。
イルメモリのメモリ容量の縮減を図りながら、複数の複
数のコンパレータ・チャネルのフェイル情報の書き込み
時間を短縮することができる、ということである。
【００６３】その理由は、本発明においては、複数のコ
ンパレータから出力される比較判定結果のうち少なくと
も一つがフェイルを示すとき、冗長セル用のフェイルメ
モリに対して、複数のコンパレータから出力される比較
判定結果とフェイル時のアドレス信号から合成されたア
ドレスに、フェイル情報を書き込むように制御し、複数
のコンパレータ・チャネルに関する複数ビットのフェイ
ル情報を、冗長セル用のフェイルメモリ一つのセルに一
回の書き込みアクセスで、記録可能としているためであ
る。
ンパレータから出力される比較判定結果のうち少なくと
も一つがフェイルを示すとき、冗長セル用のフェイルメ
モリに対して、複数のコンパレータから出力される比較
判定結果とフェイル時のアドレス信号から合成されたア
ドレスに、フェイル情報を書き込むように制御し、複数
のコンパレータ・チャネルに関する複数ビットのフェイ
ル情報を、冗長セル用のフェイルメモリ一つのセルに一
回の書き込みアクセスで、記録可能としているためであ
る。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例を説明するための図である。
【図３】本発明の一実施例における冗長セルのフェイル
情報の格納の様子を示す図である。
情報の格納の様子を示す図である。
【図４】本発明の一実施例におけるアドレス生成器の構
成を示す図である。
成を示す図である。
【図５】本発明の一実施例におけるフェイルメモリの読
み出しを説明するための図である。
み出しを説明するための図である。
【図６】冗長構成のメモリの概略構成を示す図である。
【図７】従来のメモリ試験装置の概略構成を示す図であ
る。
る。
【図８】従来のコンパレータ・チャネルの概略構成を示
す図である。
す図である。
【図９】従来の冗長セル試験用のフェイルメモリの構成
の一例を示す図である。
の一例を示す図である。
１１0〜１１3 フェイルメモリ（メインセルアレイ用の
フェイルメモリ） ２０ フェイルメモリ（冗長セル用のフェイルメモリ） ３０ アドレス合成器 ３１ レジスタ ４０ ＡＮＤ回路 ５０ インバータ １００ タイミング発生器（ＴＧ） １０１ フェイルメモリ（ＦＭ） １０２ アルゴリズミックパターン発生器（ＡＬＰＧ） １０３ プログラマブル・データセレクタ（ＰＤＳ） １０４ フォーマッタ（ＦＣ） １０５ ドライバ回路 １０６ コンパレータ回路 １０７ ディジタル比較器（ＤＣ） １０８ 被試験デバイス（ＤＵＴ） １０９ 電圧発生器（ＶＯ） ２００ メモリセルアレイ ２０１ Ｘデコーダ ２０２ Ｙデコーダ（Ｙセレクタ） ２０３ 冗長ロウ ２０４ 冗長Ｘデコーダ ２０５ 冗長Ｙデコーダ（Ｙセレクタ）
フェイルメモリ） ２０ フェイルメモリ（冗長セル用のフェイルメモリ） ３０ アドレス合成器 ３１ レジスタ ４０ ＡＮＤ回路 ５０ インバータ １００ タイミング発生器（ＴＧ） １０１ フェイルメモリ（ＦＭ） １０２ アルゴリズミックパターン発生器（ＡＬＰＧ） １０３ プログラマブル・データセレクタ（ＰＤＳ） １０４ フォーマッタ（ＦＣ） １０５ ドライバ回路 １０６ コンパレータ回路 １０７ ディジタル比較器（ＤＣ） １０８ 被試験デバイス（ＤＵＴ） １０９ 電圧発生器（ＶＯ） ２００ メモリセルアレイ ２０１ Ｘデコーダ ２０２ Ｙデコーダ（Ｙセレクタ） ２０３ 冗長ロウ ２０４ 冗長Ｘデコーダ ２０５ 冗長Ｙデコーダ（Ｙセレクタ）
Claims (10)
- 【請求項１】試験対象の半導体記憶装置（「被試験デバ
イス」という）からの出力信号を期待値と比較判定する
複数のコンパレータから出力される比較判定結果と、前
記被試験デバイスへ供給するアドレス信号と、からフェ
イルメモリ用のアドレス信号を合成する手段と、 前記複数のコンパレータから出力される比較判定結果の
うち少なくとも一つがフェイルを示すとき、前記フェイ
ルメモリに対して、前記合成されたアドレスに、フェイ
ル情報を書き込むように制御する手段と、 を備え、前記複数のコンパレータに関する複数のフェイ
ル情報を、前記フェイルメモリの一つのセルに記録可能
としてなる、ことを特徴とするメモリ試験装置。 - 【請求項２】複数のコンパレータ・チャネルに対応させ
て、試験対象の半導体記憶装置（「被試験デバイス」と
いう）のメインセルアレイ検査用の複数のフェイルメモ
リを備え、 メインセルアレイ検査用の複数の前記フェイルメモリに
対して、前記被試験デバイスの冗長セル検査用のフェイ
ルメモリを一つ備え、 前記被試験デバイスの冗長セルのフェイル情報を、前記
冗長セル検査用のフェイルメモリに書き込む、ことを特
徴とするメモリ試験装置。 - 【請求項３】複数のコンパレータ・チャネルに対応させ
て、試験対象の半導体記憶装置（「被試験デバイス」と
いう）のメインセルアレイ検査用の複数のフェイルメモ
リを備え、 メインセルアレイ検査用の複数の前記フェイルメモリに
対して、前記被試験デバイスの冗長セル検査用のフェイ
ルメモリを一つ備え、 前記被試験デバイスの前記冗長セルの試験にあたり、前
記被試験デバイスからの出力信号を期待値と比較判定す
る複数のコンパレータから並列に出力される比較判定結
果と、前記被試験デバイスへ供給する読み出しアドレス
信号と、から、前記冗長セル検査用のフェイルメモリ用
のアドレス信号を合成するアドレス合成回路と、 前記複数のコンパレータから並列に出力される比較判定
結果のうち少なくとも一つがフェイルを示すとき、前記
冗長セル検査用のフェイルメモリに対して、前記合成さ
れたアドレスに、フェイル情報を書き込むように制御す
る制御回路と、 を備え、 前記被試験デバイスの冗長セルの試験時に、前記冗長セ
ル検査用のフェイルメモリに対して、前記合成されたア
ドレスにフェイル情報を書き込むことで、前記複数のコ
ンパレータから並列に出力される複数ビット分のフェイ
ル情報を、同時に、前記冗長セル検査用のフェイルメモ
リの一つのセルに、書き込み可能とした、ことを特徴と
するメモリ試験装置。 - 【請求項４】前記制御回路が、前記複数のコンパレータ
から並列に出力される比較判定結果信号を入力とし、前
記複数のコンパレータから並列に出力される比較判定結
果のうち少なくとも一つがフェイルを示すときに、前記
冗長セル検査用のフェイルメモリを活性化させる制御信
号をアクティブ状態とする論理回路を備えた、ことを特
徴とする請求項３に記載のメモリ試験装置。 - 【請求項５】前記アドレス合成回路が、前記被試験デバ
イスへの読み出しアドレス信号から所定のビットフィー
ルドを抽出して、新たに生成するアドレスの所定のビッ
トフィールドにうつし、前記複数のコンパレータから並
列に出力される比較判定結果信号を、前記新たに生成す
るアドレス信号の所定のビットフィールドにうつすこと
で、前記冗長セル検査用のフェイルメモリ用のアドレス
信号を合成する、ことを特徴とする請求項３又は４に記
載のメモリ試験装置。 - 【請求項６】前記被試験デバイスの冗長セルの試験時に
アクティブ状態とされる制御信号を入力とし、前記制御
信号に基づき、前記被試験デバイスの冗長セルの試験時
に、前記被試験デバイスのメインセルアレイ検査用のフ
ェイルメモリを非活性化し、前記冗長セル検査用のフェ
イルメモリを活性化するとともに、 前記被試験デバイスのメインセルアレイの試験時に、前
記メインセルアレイ用のフェイルメモリを活性化し、前
記冗長セル検査用のフェイルメモリを非活性化するよう
に制御する回路を備えた、ことを特徴とする請求項３乃
至５のいずれか一に記載のメモリ試験装置。 - 【請求項７】前記冗長セル検査用のフェイルメモリか
ら、フェイル情報を読み出すにあたり、読み出しデータ
がフェイルを示す場合、前記冗長セル検査用のフェイル
メモリへの読み出しアドレス信号を構成する所定のビッ
トフィールドについて、前記複数のコンパレータのそれ
ぞれの比較判定結果に対応する信号が第１の値の場合、
該信号に対応する前記コンパレータの比較判定結果はフ
ェイルであるものとし、第２の値の場合、前記コンパレ
ータの比較判定結果はパスであると判別する手段を備え
た、ことを特徴とする請求項３乃至６のいずれか一に記
載のメモリ試験装置。 - 【請求項８】複数のコンパレータ・チャネルに対応させ
て複数のフェイルメモリを備え、 前記各フェイルメモリには、試験対象の半導体記憶装置
（「被試験デバイス」という）のメインセルアレイから
の読み出しデータをコンパレータで期待値と比較した比
較判定結果がフェイルを示すとき、該フェイルしたメイ
ンセルのアドレスに対応したアドレスにフェイル情報が
書き込まれ、 前記被試験デバイスの冗長セルのフェイル情報を格納す
るための冗長セル検査用のフェイルメモリを、複数の前
記フェイルメモリに対して一つ備え、 前記被試験デバイスの冗長セルの試験の結果、前記冗長
セルがフェイルした場合、フェイル時の前記被試験デバ
イスの冗長セルへの読み出しアドレスと、前記複数のコ
ンパレータから並列に出力される比較判定結果との組み
合わせから生成されるアドレス信号によってアクセスさ
れる、前記冗長セル検査用のフェイルメモリに、フェイ
ル情報が書き込まれる、ことを特徴とするメモリ試験装
置。 - 【請求項９】冗長セルを備えた冗長構成の半導体記憶装
置を被試験デバイスとしてメモリ試験装置を用いて試験
するメモリ試験方法において、 前記メモリ試験装置には、複数のコンパレータ・チャネ
ルに対応させて、被試験デバイスのメインセルアレイ検
査用のフェイルメモリを複数用意し、 メインセルアレイ検査用の複数の前記フェイルメモリに
対して、前記被試験デバイスの冗長セル検査用のフェイ
ルメモリを一つ設け、 前記被試験デバイスからの出力信号を期待値と比較判定
する複数のコンパレータから並列に出力される比較判定
結果の少なくとも一つがフェイルを示すとき、前記複数
のコンパレータから並列に出力される比較判定結果と、
前記被試験デバイスのフェイル時の読み出しアドレス信
号とから、前記冗長セル検査用のフェイルメモリのアド
レス信号を合成し、前記冗長セル検査用のフェイルメモ
リに対して、前記合成されたアドレスにフェイル情報を
書き込むことで、前記複数のコンパレータから並列に出
力される複数ビット分のフェイル情報を、前記冗長セル
検査用のフェイルメモリの一つのセルに同時に書き込み
可能とした、ことを特徴とするメモリ検査方法。 - 【請求項１０】前記冗長セル検査用のフェイルメモリか
ら、フェイル情報を読み出すにあたり、読み出しデータ
がフェイルを示す場合、前記冗長セル検査用のフェイル
メモリへの読み出しアドレス信号を構成する所定のビッ
トフィールドの値を調べ、前記所定のビットフィールド
について、前記複数のコンパレータのそれぞれの比較判
定結果に対応する信号が第１の値の場合、該信号に対応
する前記コンパレータの比較判定結果はフェイルである
ものとし、第２の値の場合、前記コンパレータの比較判
定結果はパスであると判別する、ことを特徴とする請求
項９記載のメモリ試験方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000128430A JP2001312897A (ja) | 2000-04-27 | 2000-04-27 | メモリ試験装置及び試験方法 |
| US09/844,357 US6684355B2 (en) | 2000-04-27 | 2001-04-27 | Memory testing apparatus and method |
| GB0110394A GB2366890B (en) | 2000-04-27 | 2001-04-27 | Memory testing apparatus and method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000128430A JP2001312897A (ja) | 2000-04-27 | 2000-04-27 | メモリ試験装置及び試験方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001312897A true JP2001312897A (ja) | 2001-11-09 |
Family
ID=18637879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000128430A Withdrawn JP2001312897A (ja) | 2000-04-27 | 2000-04-27 | メモリ試験装置及び試験方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6684355B2 (ja) |
| JP (1) | JP2001312897A (ja) |
| GB (1) | GB2366890B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013157043A (ja) * | 2012-01-26 | 2013-08-15 | Advantest Corp | 不良情報記憶装置および試験システム |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7085982B2 (en) * | 2002-01-18 | 2006-08-01 | Hitachi, Ltd. | Pulse generation circuit and semiconductor tester that uses the pulse generation circuit |
| DE10230949B4 (de) * | 2002-07-09 | 2004-10-28 | Infineon Technologies Ag | Integrierter Mikrocontroller-Baustein und Verfahren zur Funktionsüberprüfung eines integrierten Speichers des Mikrocontroller-Bausteins |
| JP4381014B2 (ja) * | 2003-03-18 | 2009-12-09 | 株式会社ルネサステクノロジ | 半導体集積回路 |
| JP4353329B2 (ja) * | 2006-10-27 | 2009-10-28 | エルピーダメモリ株式会社 | 半導体記憶装置及びそのテスト方法 |
| KR101096138B1 (ko) * | 2007-10-09 | 2011-12-20 | 가부시키가이샤 어드밴티스트 | 시험 장치 및 시험 방법 |
| CN113409878A (zh) * | 2021-06-30 | 2021-09-17 | 芯天下技术股份有限公司 | 闪存错误信息检测方法、替换方法、装置、设备及存储介质 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4586178A (en) * | 1983-10-06 | 1986-04-29 | Eaton Corporation | High speed redundancy processor |
| US4876685A (en) * | 1987-06-08 | 1989-10-24 | Teradyne, Inc. | Failure information processing in automatic memory tester |
| FR2665793B1 (fr) | 1990-08-10 | 1993-06-18 | Sgs Thomson Microelectronics | Circuit integre de memoire avec redondance et adressage ameliore en mode de test. |
| US5841709A (en) * | 1995-12-29 | 1998-11-24 | Stmicroelectronics, Inc. | Memory having and method for testing redundant memory cells |
| WO1997025717A1 (fr) * | 1996-01-12 | 1997-07-17 | Advantest Corporation | Generateur de motif de contrôle |
| US5974579A (en) * | 1996-09-03 | 1999-10-26 | Credence Systems Corporation | Efficient built-in self test for embedded memories with differing address spaces |
| JP3558252B2 (ja) * | 1997-11-10 | 2004-08-25 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
| JP2001014900A (ja) * | 1999-06-29 | 2001-01-19 | Fujitsu Ltd | 半導体装置及び記録媒体 |
-
2000
- 2000-04-27 JP JP2000128430A patent/JP2001312897A/ja not_active Withdrawn
-
2001
- 2001-04-27 US US09/844,357 patent/US6684355B2/en not_active Expired - Fee Related
- 2001-04-27 GB GB0110394A patent/GB2366890B/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013157043A (ja) * | 2012-01-26 | 2013-08-15 | Advantest Corp | 不良情報記憶装置および試験システム |
Also Published As
| Publication number | Publication date |
|---|---|
| GB0110394D0 (en) | 2001-06-20 |
| GB2366890A (en) | 2002-03-20 |
| US20010042231A1 (en) | 2001-11-15 |
| US6684355B2 (en) | 2004-01-27 |
| GB2366890B (en) | 2005-02-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040517 |
|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070703 |