JP4381014B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路に関し、特に、テスト機能を有する半導体集積回路に関する。
【0002】
【従来の技術】
従来から、冗長回路(スペアメモリ)を内蔵した半導体集積回路が知られている。
【0003】
たとえば、特許文献1では、デコーダを有するメモリアレイと、外部制御ピンによりテストモードを設定した際にアドレス、読出し/書込み制御信号、書込みデータ、読出し期待値データを制御クロックに応じて生成する第1の制御回路と、前記メモリアレイの読出し結果と前記読出し期待値データを比較する第1の比較器と、この第1の比較器の出力に応じて不一致時に該当アドレスを記憶するアドレスレジスタと、通常動作時に該アドレスレジスタ内アドレスと外部アドレスの比較を行う第2の比較器と、この第2の比較器の出力結果に対応して前記メモリアレイとスペアメモリを切替えてアクセスする第2の制御回路とを具備した半導体集積回路が開示されている。
【0004】
【特許文献1】
特開平1−224998号公報
【0005】
【発明が解決しようとする課題】
しかしながら、上述の特許文献1では、次のような問題がある。
【0006】
まず、冗長回路の数だけのアドレスレジスタが必要となる。そのため半導体集積回路の規模が大きくなる。
【0007】
また、冗長回路の数よりもエラーの回数、つまり読出し結果と読出し期待値が異なる回数が多いときには、超過分のエラーが発生したアドレスは、アドレスレジスタに記憶できないので、エラーが発生したメモリセルの位置をすべて特定することができない。
【0008】
それゆえに、本発明の目的は、回路の規模を大きくすることなく、冗長回路の数よりもエラーの回数が多い場合でも、エラーのあったメモリセルの位置を特定することができるテストを行なう半導体集積回路を提供することである。
【0009】
【課題を解決するための手段】
上記課題を解決するために、この発明に係わる半導体集積回路は、テストモード時に、活性化されたワード線に接続されている各メモリセルから読出されたデータの値と、各メモリから読出されるべき期待値とを、カラムごとに比較する比較器と、比較器による比較結果に基づくエラーデータを累積保持するエラーレジスタとを備える。エラーデータの各ビットは、対応するカラムについての比較器による比較結果を示す。各ビットは、対応するカラムについての比較結果がどのワード線を活性化したときでも常に等しいときには、第1の論理値をとり、対応するカラムについての比較結果が一度でも異なるときには、第2の論理値をとる。
【0010】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を用いて説明する。
【0011】
<第1の実施形態>
本実施の形態は、2つのモジュールを含む半導体集積回路におけるメモリテストに関する。
【0012】
(構成)
図1は、第1の実施形態に係る半導体集積回路の構成を示す。同図を参照して、この半導体集積回路100は、2つのモジュールA,Bと、外部バスI/F8と、救済コード生成回路4とを含む。2つのモジュールA,Bとは、共通の内部アドレスバスおよび共通の内部データバスに接続され、通常時には、それぞれのチップセレクト信号によって動作が制御される。
【0013】
(モジュールA)
モジュールAは、SRAMセルアレイ51aと、ゲート回路41aと、ワードドライバ5aと、アドレスデコーダ6aと、制御回路7aと、比較器(CMP)11aと、エラーレジスタ12aと、アドレスデコーダ13aと、トライステートバッファ14aと、NOR回路20と、AND回路21と、OR回路22と、プログラム回路30aとを含む。
【0014】
SRAMセルアレイ51aは、行列状に配列され、行方向に1K個、列方向に33個のメモリセルを含む。このうちの1列は、冗長回路である。SRAMセルアレイ51a内のメモリセルの選択のため、ワード線が1K個、ビット線対が33個備えられている。
【0015】
アドレスデコーダ6aは、ロウデコーダおよびカラムデコーダからなる。
ロウデコーダは、内部アドレスバスを通じて送られる32ビットのアドレス信号の所定の複数ビットで構成されるロウアドレスにしたがって、活性化するワード線を特定する。
【0016】
カラムデコーダは、内部アドレスバスを通じて送られる32ビットのアドレス信号の所定の複数ビットで構成されるカラムアドレスにしたがって、カラムを選択する。カラムデコーダは、メモリテストモード時には、カラムアドレスの値に係りなく、すべてのカラムを選択する。
【0017】
外部から与えられるアドレス信号は、2つのモジュールのSRAMセルアレイのうち、行方向のサイズが大きなSRAMセルアレイ51bを選択できるように与えられる。すなわち、後述するモジュールBのSRAMセルアレイ51bの4K個のワード線が指定できるように、32ビットのアドレスのうち18〜29ビット目が使用される。すなわち、アドレス信号は、32’b0000 00000000 0000 0000 0000 0000 0000〜32’b0000 0000 0000 0000 0011 1111 1111 1100まで変化する(この表記では、最下位ビット(LSB)を左側に、最上位ビット(MSB)を右側に記している。)。しかしながら、モジュールAでは、SRAMセルアレイ51aのワード線の数が1Kなので、アドレス信号の18ビット目と19ビット目は、使用されない。
【0018】
ワードドライバ5aは、アドレスデコーダ6aで特定されたロウアドレスに対応するワード線を活性化させる。
【0019】
アドレスデコーダ13aは、アドレス信号が所定の値のときに「1」(アサート)となる信号を出力する。
【0020】
トライステートバッファ14aは、アドレスデコーダ13aから出力される信号が「1」(アサート)のときに、エラーレジスタ12aに保持されているエラーデータを内部データバスを通じて外部バスI/F8および救済コード生成回路4へ出力する。
【0021】
ゲート回路41aは、カラムごとに、つまり各ビット線対ごとに、入出力回路9aとトライステートバッファ10aとを含む。
【0022】
入出力回路9aは、書込み時には、内部アドレスバスを介して送られる書込みデータをビット線対へ送り、読出し時には、ビット線対のデータを増幅して、読出しデータとしてトライステートバッファ10aおよび比較器11aへ出力する。
【0023】
トライステートバッファ10aは、一種のスイッチ回路であり、メモリテストモード信号が「1」(アサート)のときに、入出力回路9aから出力される読出しデータを内部データバスへ出力せず、メモリテストモード信号が「0」(ネゲート)のときに、入出力回路9aから出力される読出しデータを内部データバスへ出力する。これによって、メモリテストモード時には、メモリセルから読出された読出しデータは、内部データバスへ出力されない。これは、メモリテストモード時には、他のモジュールBにおいても、同時にメモリセルからデータが読出されるので、内部データバスにおいて双方の読出しデータが衝突することを防止するためである。
【0024】
メモリテストモード時には、外部制御信号にしたがって、メモリテストモード信号が「1」(アサート)となる。また、通常時には、外部制御信号にしたがって、モジュールAを選択するときには、チップセレクト信号CS1が「1」(アサート)となる。
【0025】
NOR回路20、AND回路21、およびOR回路22によって、メモリテストモード信号が「1」(アサート)で、かつアドレス信号の18ビット目と19ビット目がいずれも「0」のとき、またはチップセレクト信号CS1が「1」(アサート)のときに、OR回路22からアサートの信号が制御回路7aに送られる。
【0026】
制御回路7aは、SRAMセルアレイ51aへのデータの書込み、およびSRAMセルアレイ51aへのデータの読出しの制御を行なう。制御回路7aは、OR回路22からの信号がアサートのときにのみ、SRAMセルアレイ51aへのデータの書込みまたは読出し処理を行なわせる。これによって、メモリテストモード時には、チップセレクト信号CS1の値の如何に係らず、SRAMセルアレイ51aへのデータの書込みまたは読出しが行なわれる。
【0027】
これにより、モジュールAでは、メモリテストモード信号が「1」(アサート)のときには、アドレス信号の18ビット目と19ビット目が「00」のときのみ、読出しまたは書込み処理が行なわれ、アドレス信号の18ビット目と19ビット目が「01」のとき、「10」のとき、または「11」のときには、読出しまたは書込み処理が行なわれない。これにより、メモリテスト時に、同一のワード線が複数回活性化されるのを防止できる。
【0028】
比較器11aは、一方で、外部から内部データバスを通じて32ビットの期待値が入力される。入力される期待値の各ビットの値は、その各ビットに対応するカラムから正しくデータが読出されるときの値である。比較器11aは、他方で、SRAMセルアレイ51aの32個のカラムからの読出しデータが入力される。比較器11aは、期待値と読出しデータをカラムごとに、つまり1ビットずつ、比較を行なう。
【0029】
エラーレジスタ12aは、比較結果に基づく32ビットのエラーデータを保持する。エラーデータの各ビットは、対応するカラムについての比較結果を示す。この各ビットは、どのワード線を活性化したときでも、比較結果が等しいときには、「0」となり、どれか1つのワード線を活性化したときに、比較結果が異なるときがあったときには、「1」となる。
【0030】
(モジュールB)
モジュールBの構成は、モジュールAの構成と概ね共通する。ただし、モジュールBのSRMAセルアレイ51bは、行方向に4K個、列方向に33個のメモリセルを含む。このうちの1列は、冗長回路である。SRAMセルアレイ51b内のメモリセルの選択のため、ワード線が4K個、ビット線対が33個備えられている。
【0031】
また、モジュールBは、NOR回路20、AND回路21、およびOR回路22は含まず、OR回路23を含む。。
【0032】
メモリテストモード時には、外部制御信号にしたがって、メモリテストモード信号が「1」(アサート)となる。また、通常時には、外部制御信号にしたがって、モジュールBを選択するときには、チップセレクト信号CS2が「1」(アサート)となる。OR回路23は、メモリテストモード信号が「1」(アサート)のとき、または、チップセレクト信号CS2が「1」(アサート)のときにアサートとなる信号を制御回路7bに出力する。
【0033】
制御回路7bは、SRAMセルアレイ51bへのデータの書込み、およびSRAMセルアレイ51bへのデータの読出しの制御を行なう。制御回路7bは、OR回路23から出力される信号がアサートのときにのみ、SRAMセルアレイ51bへのデータの書込みまたは読出し処理を行なわせる。これによって、メモリテストモード時には、チップセレクト信号CS2の値の如何に係らず、SRAMセルアレイ51bへのデータの書込みまたは読出しが行なわれる。
【0034】
外部バスI/F8は、外部からのアドレス信号を内部アドレスバスへ出力し、外部からのデータを内部データバスへ出力するとともに、内部データバスを通じて送られるデータを外部へ出力し、外部からの制御信号をその制御信号に関連する構成要素へ出力する。
【0035】
救済コード生成回路4は、エラーレジスタ12a,bからデータバスを介して送られてくる32ビットのエラーデータに基づいて1つの不良カラムを特定し、6ビットの救済コードを生成する。6ビットの救済コードの各ビットは、下位ビットから順に、C0、C1、C2、C3、C4、およびC5とする。救済コード生成回路4は、複数の不良カラムがあるときには、1つの不良カラムを選択して、救済コードを生成する。図2は、不良のあるカラムと救済コードとの対応を示す。これによって、エラーレジスタ12a,bに保持されているメモリテスト結果であるエラーデータを用いて、欠陥救済を行なうことができる。
【0036】
(欠陥救済に関連する構成)
図3は、欠陥救済に関連する半導体集積回路内の構成要素を示す。
【0037】
同図では、モジュールAに関しての欠陥救済のための回路を示すが、モジュールBについても同様である。SRAMセルアレイ51aは、カラムリダンダンシ付きSRAMセルアレイであり、1つのスペアカラムを有する。
【0038】
プログラム回路30aは、6個のヒューズ素子F0、F1、F2、F3、F4、およびF5を含み、各ヒューズ素子の設定状態に応じた6ビットの救済コードを出力する。図4は、各ヒューズ素子の状態と救済コードのビットとの対応を示す図である。たとえば、ヒューズ素子F0の状態が非切断のときに、救済コードのビットC0が「0」に設定され、ヒューズ素子F0の状態が切断のときに、救済コードのビットC0が「1」に設定される。
【0039】
デコーダ31aおよび32個のセレクタ35は、救済制御回路81aを構成する。この救済制御回路81aにより、欠陥のあるメモリセルの救済の制御が行なわれる。
【0040】
デコーダ31aは、プログラム回路30aから出力される6ビットの救済コードより、32ビットのスペアセレクタ制御信号を出力する。
【0041】
図5は、プログラム回路30aの各ヒューズ素子の状態とスペアセレクタ制御信号との対応を示す。たとえば、第30カラムが不良の場合には、プログラム回路30に設定されるヒューズ素子F0、F1、F2、F3、F4、F5の状態は、それぞれ1、1、1、1、0、1となる。ここで、状態が「0」は、非切断を示し、状態が「1」は、切断を示す。プログラム回路30aは、この各ヒューズ素子の状態によって、救済コード6’b111101を出力する。デコーダ31は、図5に示す対応表に基づいて、このヒューズ素子の状態に対応して、32’b0000 0000 0000 0000 0000 0000 0000 0011のスペアセレクタ制御信号を生成する。
【0042】
セレクタ35は、各カラムに対応して設けられており、スペアセレクタ制御信号が入力される。セレクタ35は、スペアセレクタ制御信号の対応するビットが「0」の場合には、対応するカラムのビット線対を、対応する入出力回路9aと接続し、対応するビットが「1」の場合には、右隣のカラムのビット線対を、対応する入出力回路9aと接続する。
【0043】
図5の対応表より、第K番目のカラムが不良になった場合には、K番目〜31番目のカラムに対応する各セレクタは、それぞれ、(K+1)番目〜31番目、およびスペアカラムを選択する。たとえば、32’b0000 0000 0000 0000 0000 0000 0000 0011のスペアセレクタ制御信号が入力されたときには、第n番目(n=0〜29)のカラムに対応するセレクタは、それぞれ第n番目(n=0〜29)のカラムを選択する。第30番目のカラムに対応するセレクタは、第31番目のカラムを選択する。第31番目のカラムに対応するセレクタは、スペアカラムを選択する。これにより、不良のある第30番目のカラムへのデータの書込みおよび読出しは、行なわれない。
【0044】
(動作)
次に、テスト動作に係る各種信号の時間変化を示す図6を参照して、この半導体集積回路100のテスト時の動作について説明する。
【0045】
まず、1サイクルごとに、書込み/読出し制御信号R/Wが変化して、書込みと読出しが交互に行なわれる。
【0046】
書込みサイクルにおいて、内部アドレスバスを介してロウアドレス信号が入力されると、そのロウアドレスに対応するワード線が活性化する。
【0047】
そして、活性化されたワード線に接続している各メモリセルに、内部データバスを介して入力される32ビットのテストデータ32’h0101 0101の対応するビットの値が書込まれる。
【0048】
次に、読出しサイクルにおいて、1サイクル前の書込みサイクルで与えられたロウアドレスと同一のロウアドレスが与えられ、そのロウアドレスに対応するワード線が活性化する。
【0049】
そして、活性化されたワード線に接続している32個すべてのメモリセルからのデータが32ビットの読出しデータとして出力される。
【0050】
ここで、モジュールAでは、書込んだテストデータと同一のデータが読出しデータとして、常に出力されるとする。すなわち、読出しデータは、常に、32’h0101 0101とする。
【0051】
モジュールAの比較器11aは、期待値、つまり書込みを行なったテストデータと、読出しデータとの比較を行なう。モジュールAでは、書込んだテストデータと同一のデータが読出しデータとして出力されるので、比較結果は等しくなる。
【0052】
モジュールAの比較器11aは、エラーが発生したビット線対がなかったことを示す32ビットデータ、32’h0000 0000をエラーデータとしてモジュールAのエラーレジスタ12aに出力する。
【0053】
一方、モジュールBでは、ロウアドレスが32’h0000 0002のときに、書込んだテストデータと異なるデータが読出しデータとして出力されるものとする(図6中の(1)に示す)。
【0054】
モジュールBの比較器11bは、期待値、つまり書込みを行なったテストデータと、読出しデータとの比較を行なう。モジュールBでは、書込んだテストデータと異なるデータが読出しデータとして出力されるので、比較結果は、異なる。
【0055】
モジュールBの比較器11bは、エラーがあったビット線対を特定する32ビットデータ、すなわち32’h0000 0010をエラーデータとして出力する(図6中の(2)に示す)。
【0056】
モジュールBのエラーレジスタ12bは、一度でもビット値が「1」となったビットは、この値を保持する(図6中の(3)に示す)。
【0057】
上述の終了がすべてのロウアドレスについて行なわれた後、内部アドレスバスを介して、モジュールAのエラーレジスタ12aに保持されているエラーデータの読出しを指示するアドレス信号32’h1000 0000が入力されると、モジュールAのアドレスデコーダ13aおよびトライステートバッファ14aによって、モジュールAのエラーレジスタ12aに保持されているエラーデータが内部データバス、および外部バスI/Fを介して外部へ出力される(図6中の(4)に示す)。
【0058】
また、内部アドレスバスを介して、モジュールBのエラーレジスタ12bに保持されているエラーデータの読出しを指示するアドレス信号32’h1000 0001が入力されると、モジュールBのアドレスデコーダ13bおよびトライステートバッファ14bによって、モジュールBのエラーレジスタ12bに保持されているエラーデータが内部データバス、および外部バスI/Fを介して外部へ出力される(図6中の(5)に示す)。
【0059】
以上のように本実施の形態に係る半導体集積回路によれば、複数のモジュールを含む場合において、32個のカラムのエラーの有無を示す32ビットのエラーデータがエラーレジスタ12a,bに保持されるので、回路の規模を大きくすることなく、冗長回路の数よりもエラーの回数が多い場合でも、エラーのあったメモリセルが含まれるカラムをすべて特定したテストを行なうことができる。
【0060】
<第2の実施形態>
本実施の形態は、2つのバンクを含む半導体集積回路におけるメモリテストに関する。
【0061】
(構成)
図7は、第2の実施形態に係る半導体集積回路の構成を示す。同図を参照して、この半導体集積回路200は、2つのバンクA,Bを有し、バンクAは、SRAMセルアレイ53aで構成され、バンクBは、SRAMセルアレイ53bで構成される。2つのバンクA,Bは、共通の内部アドレスバスおよび共通の内部データバスに接続される。2つのバンクA,Bは、通常時には、アドレス信号の17ビット目によって動作が制御される。
【0062】
また、この半導体集積回路200は、2つのバンクに共通のアドレスデコーダ87およびOR回路90と、ゲート回路43a,bと、アドレスデコーダ13a,bと、比較器11a,bと、エラーレジスタ12a,bと、トライステートバッファ14a,bと、制御回路88a,bと、ワードドライバ85a,bと、OR回路91,93と、インバータ92とを含む。
【0063】
アドレスデコーダ87は、ロウコーダおよびカラムデコーダからなる。
ロウデコーダは、内部アドレスバスを通じて送られるアドレス信号の所定の複数ビットで構成されるロウアドレスにしたがって、活性化するバンクAおよびバンクBのワード線を特定する。
【0064】
カラムデコーダは、内部アドレスバスを通じて送られるアドレス信号の所定の複数ビットで構成されるカラムアドレスにしたがって、バンクAおよびバンクBのカラムを選択する。カラムデコーダは、メモリテストモード時には、すべてのカラムを選択する。
【0065】
メモリテストモード時には、外部制御信号にしたがって、メモリテストモード信号が「1」(アサート)となる。また、通常時には、外部制御信号にしたがって、チップセレクト信号CS3が「1」(アサート)となるとともに、バンクAを選択するときには、アドレス信号の17ビット目が「1」となり、バンクBを選択するときには、32ビットのアドレス信号の17ビット目が「0」となる。
【0066】
OR回路90は、メモリテストモード信号が「1」(アサート)、またはチップセレクト信号CS3が「1」(アサート)のときに、アサートとなる信号を制御回路88a,bに出力する。
【0067】
OR回路91は、メモリテストモード信号が「1」(アサート)、またはアドレス信号の17ビット目が「1」のときに、アサートとなる信号を制御回路88aおよびワードドライバ85aへ出力する。
【0068】
OR回路93は、メモリテストモード信号が「1」(アサート)、またはアドレス信号の17ビット目が「0」のときに、アサートとなる信号を制御回路88bおよびワードドライバ85bへ出力する。
【0069】
制御回路88aは、SRAMセルアレイ53aへのデータの書込み、およびSRAMセルアレイ53aへのデータの読出しの制御を行なう。制御回路88aは、OR回路90からの信号がアサートで、かつOR回路91からの信号がアサートのとき、つまり、メモリテストモード時、または通常時でチップおよびバンクAが選択されたときにのみ、バンクA(SRAMセルアレイ53a)へのデータの書込みまたは読出し処理を行なわせる。これによって、メモリテストモード時には、アドレス信号の17ビット目の値の如何に係らず、バンクA(SRAMセルアレイ53a)へのデータの書込みまたは読出しが行なわれる。
【0070】
ワードドライバ85aは、OR回路91からの信号がアサートのとき、つまり、メモリテストモード時、または通常時でバンクAが選択されたときに、バンクAのワード線を活性化する。
【0071】
制御回路88bは、SRAMセルアレイ53bへのデータの書込み、およびSRAMセルアレイ53bへのデータの読出しの制御を行なう。制御回路88bは、OR回路90からの信号がアサートで、かつOR回路93からの信号がアサートのとき、つまり、メモリテストモード時、または通常時でチップおよびバンクBが選択されたときにのみ、バンクB(SRAMセルアレイ53b)へのデータの書込みまたは読出し処理を行なわせる。これによって、メモリテストモード時には、アドレス信号の17ビット目の値の如何に係らず、バンクB(SRAMセルアレイ53b)へのデータの書込みまたは読出しが行なわれる。
【0072】
ワードドライバ85bは、OR回路93からの信号がアサートのとき、つまり、メモリテストモード時、または通常時でバンクBが選択されたときに、バンクBのワード線を活性化する。
【0073】
再び、図7を参照して、ゲート回路43a,bと、アドレスデコーダ13a,bと、比較器11a,bと、エラーレジスタ12a,bと、トライステートバッファ14a,bとは、第1の実施形態と同様である。したがって、2つのバンクA,Bを含む半導体集積回路でも、メモリテストモード時には、2つのバンクに対して、同時にテストデータの書込みおよび読出しを行なうことができる。
【0074】
以上のように、本実施の形態に係る半導体集積回路によれば、複数のバンクを含むときでも、32個のカラムのエラーの有無を示す32ビットのエラーデータがエラーレジスタ12a,bに保持されるので、回路の規模を大きくすることなく、冗長回路の数よりもエラーの回数が多い場合でも、エラーのあったメモリセルが含まれるカラムをすべて特定することができるテストを行なうことができる。
【0075】
<第3の実施形態>
本実施の形態は、2段階のテストを行なうメモリテストモード機能を有する半導体集積回路に関する。
【0076】
(構成)
図8は、第3の実施形態に係る半導体集積回路の構成の概略を示す。同図を参照して、この半導体集積回路300は、CPU36と、プログラム回路30a,bと、ソフトヒューズレジスタ39a,bと、セレクタ38a,bと、救済制御回路81a,bとを含む。
【0077】
プログラム回路30a,bは、第1の実施形態で説明したものと同様であり、各ヒューズの設定状態に応じた救済コードを出力する。
【0078】
ソフトヒューズレジスタ39a,bは、CPU36で生成された6ビットの救済コードが格納される。ソフトヒューズレジスタ30a,bには、初期値として6’b000000が保持されている。
【0079】
セレクタ38a,bは、プログラム回路30a,bから出力された救済コード、およびソフトヒューズレジスタ39a,bから出力された救済コードのいずれかを選択して、救済制御回路81a,bに出力する。
【0080】
CPU(プロセッサ)36は、専用のテストプログラムにより、2段階のテストを行なう。つまり、CPU36は、外部からのアドレス信号や制御信号に依拠することなく、専用のテストプログラムに従って、自らアドレス信号および制御信号を順次生成して、半導体集積回路300内の構成要素を制御することにより2段階のテストを行なう。
【0081】
各段階のテストにおいて、CPU36は、モジュールAおよびB内のすべてのワード線を順次立ち上げて、テストデータの書込みを行なわせた後、モジュールAおよびB内のすべてのワード線を順次立ち上げて、テストデータの読出しを行なわせる。つまり、CPU36は、このようなテストデータの書込みおよび読出しに必要なすべての制御信号、およびアドレス信号を生成して、関連する構成要素に与える。
【0082】
第1段階のテストでは、CPU36は、救済制御回路81a,bでの救済処理は行なわせない。第1段階のテストの結果、エラーがなかったときには、CPU36は、救済を行なう必要がない旨を外部へ通知し、エラーがあったときには、CPU36は、その救済コードをソフトヒューズレジスタ39a,bに格納させる。
【0083】
第2段階のテストでは、CPU36は、セレクタ38a,bにソフトヒューズレジスタ39a,bから出力される救済コードを選択して救済制御回路81a,bに出力させて、救済制御回路81a,bにおいて、この救済コードに応じたスペアセレクタ制御信号を出力することにより、救済処理を行なわせる。第2段階のテストの結果、エラーがあったときには、CPU36は、救済は十分に行なわれなかった旨を外部へ通知し、エラーがなかったときには、その救済コードにより救済が十分に行なわれたことが確認されたので、CPU36は、救済コードを外部へ出力する。
【0084】
CPU36は、プログラム回路30a,bの各ヒューズ素子が、救済が十分に行なえると確認された救済コードを出力するように設定処理が行なわれた後は、モジュールA,Bへのデータの書込みおよび読出し時には、セレクタ38a,bにプログラム回路30a,bから出力される救済コードを選択して救済制御回路81a,bに出力させ、救済制御回路81a,bにおいて、この救済コードに応じたスペアセレクタ制御信号を出力させることにより、救済処理を行なわせる。
【0085】
(動作)
次に、図9に示すフローチャートを参照して、この半導体集積回路300の動作について説明する。
【0086】
まず、CPU36は、半導体集積回路300に第1段階のテストを行なわせる。すなわち、モジュールA,Bへテストデータを書込ませ、モジュールA,Bからテストデータを読出させる。この第1段階のテストでは、救済制御回路81a,bでの救済処理は行なわせない(ステップS200)。
【0087】
第1段階のテストの結果、エラーレジスタ12a,bで保持されたエラーデータがCPU36に送られ、CPU36は、救済コードを生成する。生成された救済コードが6’b000000のとき、つまりエラーがなかったときには、CPU36は、救済を行なう必要がない旨を外部へ通知する(ステップS201、S207)。
【0088】
一方、生成された救済コードが6’b000000以外のとき、つまりエラーがあったときには、CPU36は、その救済コードを対応するモジュールのソフトヒューズレジスタ39aまたは39bに格納させる(ステップS201、S202)。
【0089】
次に、CPU36は、半導体集積回路300に第2段階のテストを行なわせる。すなわち、モジュールA,Bへテストデータを書込ませ、モジュールA,Bからテストデータを読出させる。この第2段階のテストでは、CPU36は、セレクタ38a,bにソフトヒューズレジスタ39a,bから出力される救済コードを選択して救済制御回路81a,bに出力させる。救済制御回路81a,bでは、この救済コードに応じたスペアセレクタ制御信号を出力することにより、救済処理が行なわれる(ステップS203)。
【0090】
次に、第2段階のテストの結果、エラーレジスタ12a,bで保持されたエラーデータがCPU36に送られ、CPU36は、救済コードを生成する。生成された救済コードが6’b000000以外のとき、つまりエラーがあったときには、CPU36は、救済は十分に行なわれなかった旨を外部へ通知する(ステップS204、S207)。
【0091】
一方、生成された救済コードが6’b000000のとき、つまりエラーがなかったときには、その救済コードにより救済が十分に行なわれたことが確認されたので、CPU36は、救済コードを外部へ出力する(ステップS205)。
【0092】
そして、プログラム回路30a,bの各ヒューズ素子が、この救済コードを出力するように設定処理が行なわれる。そして、これ以降のモジュールA,Bへのデータの書込みおよび読出し時には、CPU36は、セレクタ38a,bにプログラム回路30a,bから出力される救済コードを選択して救済制御回路81a,bに出力させる。救済制御回路81a,bでは、この救済コードに応じたスペアセレクタ制御信号を出力することにより、救済処理が行なわれる(ステップS206)。
【0093】
以上のように本実施の形態に係る半導体集積回路によれば、第1段階のテストの結果生成された救済コードをソフトヒューズレジスタ39a,bに格納させて、第2段階のテストで、このソフトヒューズレジスタ39a,b内の救済コードで救済が可能かどうかの確認を行ない、救済が可能と確認されてはじめて、プログラム回路30a,b内のヒューズ素子の設定処理を行なうので、ヒューズ素子を誤って切断するのを防止することができる。
【0094】
<変形例>
本発明は、上記の実施形態に限定されるものではなく、たとえば以下の変形例も含まれる。
【0095】
第1の実施形態では、2つのモジュール内のSRAMセルアレイのサイズが異なる場合について説明したが、2つのモジュール内のSRAMセルアレイのサイズが同一であってもよい。
【0096】
また、第2の実施形態では、2つのバンク(SRAMセルアレイ)のサイズが同一である例について説明したが、これに限定するものではなく、2つのバンク(SRAMセルアレイ)のサイズが異なってもよい。異なる場合には、たとえば、第1の実施形態のように、サイズの小さいバンクの方に、アドレス信号の18ビット目と19ビット目が「00」のときのみ、読出しまたは書込み処理が行なわれ、アドレス信号の18ビット目と19ビット目が「01」のとき、「10」のとき、または「11」のときには、読出しまたは書込み処理が行なわれないようにするような回路が必要となる。
【0097】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0098】
【発明の効果】
この発明に係わる半導体集積回路によれば、テストモード時に、活性化されたワード線に接続されている各メモリセルから読出されたデータの値と、各メモリから読出されるべき期待値とを、カラムごとに比較する比較器と、比較器による比較結果に基づくエラーデータを累積保持するエラーレジスタとを備え、エラーデータの各ビットは、対応するカラムについての比較器による比較結果を示し、各ビットは、前記対応するカラムについての比較結果がどのワード線を活性化したときでも常に等しいときには、第1の論理値をとり、対応するカラムについての比較結果が一度でも異なるときには、第2の論理値をとるので、回路の規模を大きくすることなく、冗長回路の数よりもエラーの回数が多い場合でも、エラーのあったメモリセルの位置(つまりどのカラムに含まれるか)をすべて特定したテストを行なうことができる。
【図面の簡単な説明】
【図1】 第1の実施形態に係る半導体集積回路の構成を示す図である。
【図2】 不良カラムと救済コードとの対応を示す図である。
【図3】 欠陥救済に関連する構成を示す図である。
【図4】 各ヒューズ素子の状態と救済コードのビットとの対応を示す図である。
【図5】 ヒューズ素子の状態とスペアセレクタ制御信号との対応を示す図である。
【図6】 テスト動作に係る各種信号の時間変化を示す図である。
【図7】 第2の実施形態に係る半導体集積回路の構成を示す図である。
【図8】 第3の実施形態に係る半導体集積回路の構成の概略を示す図である。
【図9】 第3の実施形態におけるテスト処理の動作手順を示すフローチャートである。
【符号の説明】
4 救済コード生成回路、5a,5b,85a,85b ワードドライバ、6a,6b、13a,13b,87 アドレスデコーダ、7a,7b,88a,88b 制御回路、8 外部バスI/F、9a,9b 入出力回路、10a,10b,14a,14b トライステートバッファ、11a,11b 比較器、12a,12b エラーレジスタ、20 NOR回路、21 AND回路、22,23,90,91,93 OR回路、92 インバータ、30a,30b プログラム回路、31a,31b デコーダ、36 CPU、35,38a,38b セレクタ、39a,39b ソフトヒューズレジスタ、41a,41b,43a,43b ゲート回路、51a,51b,53a,53b SRAMセルアレイ、81a,81b 救済制御回路、100,200,300 半導体集積回路。
Claims (7)
- それぞれのチップセレクト信号によって動作が制御される複数個のモジュールを有し、
前記複数個のモジュールのうちの各モジュールは、複数個のメモリセルを含み、
前記複数個のモジュールのうちの各モジュールは、前記メモリセルからのデータの読出し処理または書込処理の制御を行なう制御回路を備え、
前記複数個のモジュールは、共通の内部アドレスバスを通じて送られる共通のアドレス信号を受け、
前記複数のモジュールは、互いに相違する数のワード線を有し、前記複数のモジュールのうちの1つは、有限の最大の数のワード線を有し、
前記複数のモジュールのうちで、前記最大の数のワード線を有しない、前記複数のモジュールの1つに含まれる前記制御回路は、テストモード時には、アドレス信号を構成する1個以上の所定のビットの値が所定の値のときのみ、前記チップセレクト信号の如何に係らず、前記メモリセルからのデータの読出し処理または書込処理の制御を行なう、半導体集積回路。 - 前記所定のビットは、テストモード時に、ワード線の数が最大のモジュール内のワード線の特定に用いられ、かつワード線の数が最大ではない前記モジュール内のワード線の特定には用いられないビットである、請求項1記載の半導体集積回路。
- 前記半導体集積回路は、さらに、
テストモード時に、活性化されたワード線に接続されている各メモリセルから読出されたデータの値と、前記各メモリから読出されるべき期待値とを、カラムごとに比較する比較器と、
前記比較器による比較結果に基づくエラーデータを累積保持するエラーレジスタとを備え、
前記エラーデータの各ビットは、対応するカラムについての前記比較器による比較結果を示し、
前記各ビットは、前記対応するカラムについての比較結果がどのワード線を活性化したときでも常に等しいときには、第1の論理値をとり、前記対応するカラムについての比較結果が一度でも異なるときには、第2の論理値をとる、請求項1記載の半導体集積回路。 - 前記半導体集積回路は、カラム単位の冗長回路を有する、請求項3記載の半導体集積回路。
- 前記エラーレジスタは、アドレス信号が所定の値を示すときに、保持しているエラーデータを出力し、
前記半導体集積回路は、さらに、
前記エラーデータを受けて、前記冗長回路を用いて欠陥のあるメモリセルを救済するための救済コードを生成する救済コード生成回路とを備えた請求項4記載の半導体集積回路。 - 前記半導体集積回路は、
少なくとも1つのヒューズ素子を含み、前記ヒューズ素子の状態に応じた救済コードを出力するプログラム回路と、
救済コードを保持するレジスタと、
前記プログラム回路から出力される救済コード、および前記レジスタから出力される救済コードのいずれかを選択して出力するセレクタと、
前記セレクタから出力される救済コードに応じて、欠陥のあるメモリセルの救済の制御を行なう救済制御回路とを備えた請求項5記載の半導体集積回路。 - 前記半導体集積回路は、
少なくとも1つのヒューズ素子を含み、前記ヒューズ素子の状態に応じた救済コードを出力するプログラム回路と、
救済コードを保持するレジスタと、
前記プログラム回路から出力される救済コード、および前記レジスタから出力される救済コードのいずれかを選択して出力するセレクタと、
前記セレクタから出力される救済コードに応じて、欠陥のあるメモリセルの救済の制御を行なう救済制御回路と、
2段階のテストの実行を制御するプロセッサとを備え、
前記プロセッサは、第1段階のテストにおいて、前記救済制御回路により救済を行なわせることなく、メモリセルへのテストデータの書込み、およびメモリセルからのテストデータの読出しを制御し、
前記第1段階のテストによって前記エラーレジスタに格納されたエラーデータに応じた救済コードを生成して前記レジスタに格納させ、
第2段階のテストにおいて、前記セレクタに、前記レジスタからの救済コードを出力させて前記救済制御回路による救済を行なわせつつ、メモリセルへのテストデータの書込み、およびメモリセルからのテストデータの読出しを制御する、請求項4記載の半導体集積回路。
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