JP2009070509A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】 半導体記憶装置2は、メモリセルアレイ22、行デコーダ21、列デコーダ22、誤り訂正回路26および出力回路27,28を有する。誤り訂正回路26は、メモリセルCLのうち選択されたワード線およびビット線の交差領域のメモリセルからビット線を介して読み出された符号語の系列に対して誤り訂正処理を施すことにより、前記符号語中の誤り位置を検出して当該誤り位置を表す誤り検出データを生成し、且つ当該検出された誤り位置における情報ビットを訂正して誤り訂正データを生成する。出力回路27,28は、通常動作モードが指定されたときは前記誤り訂正データを外部に中継し、テスト動作モードが指定されたときは前記誤り検出データを外部に中継する。
【選択図】 図5
Description
図5は、本発明の第1実施例の不揮発性半導体記憶装置2の概略構成を示すブロック図である。この半導体記憶装置2は、アドレスバッファ20、行デコーダ21、メモリセルアレイ22、列デコーダ23、アンプ回路24、ラッチ回路25、誤り訂正回路26、選択回路27、出力バッファ回路28、パッド回路29およびテスト制御回路30を有している。本発明の「出力回路」は選択回路27および出力バッファ回路28に相当する。
次に、本発明の第2実施例について説明する。図15は、第2実施例の不揮発性半導体記憶装置3の概略構成を示すブロック図である。第2実施例の半導体記憶装置3は、選択回路27Mおよび出力バッファ回路28Mを除いて、第1実施例の半導体記憶装置2と同じ構成を有する。図5の半導体記憶装置2と図15の半導体記憶装置3との双方で共通の符号を付されたブロックの機能は同一であるので、その詳細な説明は省略する。
10 アドレスバッファ
11,21 行デコーダ
12,22 メモリセルアレイ
13,23 列デコーダ
14,24 アンプ回路
15,25 ラッチ回路
16,26 誤り訂正回路
17,27 選択回路
18,28 出力バッファ回路
19,29 パッド回路
30 テスト制御回路
Claims (8)
- 情報ビットとパリティ検査ビットとからなる所定の符号語を記憶する半導体記憶装置であって、
複数のワード線および複数のビット線を有するとともに、前記ワード線と前記ビット線との交差領域各々に形成され且つマトリクス状に配列された複数のメモリセルを有するメモリセルアレイと、
行アドレス信号に基づいて前記ワード線を選択する行デコーダと、
列アドレス信号に基づいて前記ビット線を選択する列デコーダと、
前記メモリセルのうち前記行デコーダおよび前記列デコーダによってそれぞれ選択されたワード線およびビット線の交差領域のメモリセルから前記ビット線を介して読み出された符号語の系列に対して誤り訂正処理を施すことにより、前記符号語中の誤り位置を検出して当該誤り位置を表す誤り検出データを生成し、且つ当該検出された誤り位置における情報ビットを訂正して誤り訂正データを生成する誤り訂正回路と、
前記誤り訂正回路から前記誤り検出データおよび前記誤り訂正データの供給を受ける出力回路と、
を備え、
前記出力回路は、通常動作モードが指定されたときは前記誤り訂正データを外部に中継し、テスト動作モードが指定されたときは前記誤り検出データを外部に中継することを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置であって、前記テスト動作モードと前記通常動作モードとのいずれか一方を表す制御信号を前記出力回路に供給するテスト制御回路をさらに備え、
前記出力回路は、前記制御信号が前記通常動作モードを表すときは前記誤り訂正データを出力し、前記制御信号が前記テスト動作モードを表すときは前記誤り訂正データに代えて前記誤り検出データを出力することを特徴とする半導体記憶装置。 - 請求項1または2記載の半導体記憶装置であって、前記出力回路は、ページ・アクセス・モードに従って前記メモリセルアレイから1ページに対応する符号語が並列に読み出されたとき、入力されたページアドレスに応じて、前記誤り訂正回路で生成された誤り訂正データを時分割し、当該時分割された誤り訂正データを連続的に出力することを特徴とする半導体記憶装置。
- 請求項2記載の半導体記憶装置であって、
前記出力回路は、
前記誤り訂正データのうちから入力されたページアドレスに応じたデータを選択する選択回路と、
前記通常動作モードが指定されたときに前記選択回路によって選択された誤り訂正データを出力し、前記テスト動作モードが指定されたときには前記誤り訂正回路から供給された誤り検出データを出力する出力バッファ回路と、
を有し、
前記出力バッファ回路は、前記誤り訂正回路から供給された誤り検出データと前記選択回路によって選択された誤り訂正データとのいずれか一方を選択し、当該選択されたデータを出力するセレクタを含むことを特徴とする半導体記憶装置。 - 請求項4記載の半導体記憶装置であって、前記出力バッファ回路は、前記誤り検出データを遅延させる遅延素子を含むことを特徴とする半導体記憶装置。
- 請求項2記載の半導体記憶装置であって、
前記出力回路は、
前記誤り訂正データのうちから入力されたページアドレスに応じたデータを選択するとともに、当該選択されたデータと前記誤り訂正回路から供給された誤り検出データとのいずれか一方を選択する選択回路と、
前記選択回路によって選択されたデータを外部に中継する出力バッファ回路と、
を有し、
前記選択回路は、前記通常動作モードが指定されたときは前記選択回路によって選択されたデータを選択し、前記テスト動作モードが指定されたときは前記誤り訂正回路から供給された誤り検出データを選択するセレクタを含むことを特徴とする半導体記憶装置。 - 請求項6記載の半導体記憶装置であって、前記選択回路は、前記誤り検出データを遅延させる遅延素子を含むことを特徴とする半導体記憶装置。
- 請求項1から7のうちのいずれか1項に記載の半導体記憶装置であって、前記各メモリセルは、不揮発性記憶素子からなることを特徴とする半導体記憶装置。
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DE102013219088B9 (de) * | 2013-09-23 | 2018-07-19 | Infineon Technologies Ag | Schaltungsanordnung und Verfahren zur Realisierung von Prüfbitkompaktierung für Cross-Parity-Codes |
KR102133209B1 (ko) * | 2013-12-13 | 2020-07-14 | 에스케이하이닉스 주식회사 | 데이터 복호화 장치 및 데이터 복호화 방법 |
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US10312944B2 (en) | 2017-03-17 | 2019-06-04 | Micron Technology, Inc. | Error correction code (ECC) operations in memory for providing redundant error correction |
US11610640B1 (en) * | 2021-08-30 | 2023-03-21 | Taiwan Semiconductor Manufacturing Company Limited | Method for error correction coding with multiple hash groupings and device for performing the same |
KR20230129499A (ko) | 2022-02-24 | 2023-09-08 | 창신 메모리 테크놀로지즈 아이엔씨 | 데이터 에러 정정 회로 및 데이터 전송 회로 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58215797A (ja) * | 1982-06-09 | 1983-12-15 | Hitachi Ltd | 半導体記憶装置 |
JPS60188000A (ja) * | 1984-03-08 | 1985-09-25 | Nec Corp | 読み出し専用メモリ |
JPS62146500A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | 読出専用メモリ |
JPH0474400A (ja) * | 1990-07-13 | 1992-03-09 | Nec Ic Microcomput Syst Ltd | 集積回路 |
JPH10255495A (ja) * | 1997-03-07 | 1998-09-25 | Sharp Corp | 半導体記憶装置 |
JP2003157697A (ja) * | 2001-11-21 | 2003-05-30 | Toshiba Corp | 半導体記憶装置 |
JP2005004876A (ja) * | 2003-06-11 | 2005-01-06 | Toshiba Corp | 半導体記憶装置とその評価方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5307356A (en) * | 1990-04-16 | 1994-04-26 | International Business Machines Corporation | Interlocked on-chip ECC system |
JPH05241868A (ja) | 1991-01-30 | 1993-09-21 | Fujitsu Ltd | メモリエラー訂正・検出回路の試験システム |
US6119251A (en) * | 1997-04-22 | 2000-09-12 | Micron Technology, Inc. | Self-test of a memory device |
DE69732637T2 (de) * | 1997-12-22 | 2005-12-29 | Stmicroelectronics S.R.L., Agrate Brianza | Selbsttest und Korrektur von Ladungsverlustfehlern in einem Sektorenlöschbaren und-programmierbaren Flashspeicher |
DE102005016050A1 (de) * | 2005-04-07 | 2006-10-12 | Infineon Technologies Ag | Speicherfehlererkennungsvorrichtung und Verfahren zum Erkennen eines Speicherfehlers |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58215797A (ja) * | 1982-06-09 | 1983-12-15 | Hitachi Ltd | 半導体記憶装置 |
JPS60188000A (ja) * | 1984-03-08 | 1985-09-25 | Nec Corp | 読み出し専用メモリ |
JPS62146500A (ja) * | 1985-12-20 | 1987-06-30 | Nec Corp | 読出専用メモリ |
JPH0474400A (ja) * | 1990-07-13 | 1992-03-09 | Nec Ic Microcomput Syst Ltd | 集積回路 |
JPH10255495A (ja) * | 1997-03-07 | 1998-09-25 | Sharp Corp | 半導体記憶装置 |
JP2003157697A (ja) * | 2001-11-21 | 2003-05-30 | Toshiba Corp | 半導体記憶装置 |
JP2005004876A (ja) * | 2003-06-11 | 2005-01-06 | Toshiba Corp | 半導体記憶装置とその評価方法 |
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