JP2003157697A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2003157697A JP2003157697A JP2001356571A JP2001356571A JP2003157697A JP 2003157697 A JP2003157697 A JP 2003157697A JP 2001356571 A JP2001356571 A JP 2001356571A JP 2001356571 A JP2001356571 A JP 2001356571A JP 2003157697 A JP2003157697 A JP 2003157697A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- data
- bit
- bits
- error
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/65—Purpose and implementation aspects
- H03M13/6566—Implementations concerning memory access contentions
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1068—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in sector programmable memories, e.g. flash disk
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
- H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
- H03M13/158—Finite field arithmetic processing
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Mathematical Physics (AREA)
- Probability & Statistics with Applications (AREA)
- General Physics & Mathematics (AREA)
- Pure & Applied Mathematics (AREA)
- Algebra (AREA)
- General Engineering & Computer Science (AREA)
- Quality & Reliability (AREA)
- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 情報ビット数に対する検査ビット数を削減し
てチップの集積度を向上させる。 【解決手段】 Ｉ／Ｏ端子１０４0〜１０４7とページバ
ッファ１０２0〜１０２7との間に、複数のメモリセルエ
リア１０１0〜１０１7に書き込むデータに対して誤り訂
正用の検査ビットＥＣＣを生成して付加する符号化器及
び生成された検査ビットＥＣＣを使用してメモリセルエ
リア１０１0〜１０１7から読み出されたデータに対して
誤り訂正処理を行う復号器を備えたＥＣＣ回路１０３と
を備える。ＥＣＣ回路１０３は、１つのメモリセルエリ
ア１０１ｊに対する書き込み及び読み出しの単位となる
５２８ビットの８倍の４２２４ビットを情報ビット長と
して１つの４０ビットの検査ビットＥＣＣを割り当て、
符号化処理及び復号処理を８ビットで並列に実行する。
てチップの集積度を向上させる。 【解決手段】 Ｉ／Ｏ端子１０４0〜１０４7とページバ
ッファ１０２0〜１０２7との間に、複数のメモリセルエ
リア１０１0〜１０１7に書き込むデータに対して誤り訂
正用の検査ビットＥＣＣを生成して付加する符号化器及
び生成された検査ビットＥＣＣを使用してメモリセルエ
リア１０１0〜１０１7から読み出されたデータに対して
誤り訂正処理を行う復号器を備えたＥＣＣ回路１０３と
を備える。ＥＣＣ回路１０３は、１つのメモリセルエリ
ア１０１ｊに対する書き込み及び読み出しの単位となる
５２８ビットの８倍の４２２４ビットを情報ビット長と
して１つの４０ビットの検査ビットＥＣＣを割り当て、
符号化処理及び復号処理を８ビットで並列に実行する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＮＡＮＤ型フラッ
シュメモリ等の半導体記憶装置に係り、特に、チップ内
に誤り訂正機能を持たせた半導体記憶装置に関する。
シュメモリ等の半導体記憶装置に係り、特に、チップ内
に誤り訂正機能を持たせた半導体記憶装置に関する。
【０００２】
【従来の技術】ＮＡＮＤ型フラッシュメモリは、書き換
えを繰り返すとセルの特性が劣化すること、及び長時間
放置するとデータ化けすることが知られている。したが
って、この種のＮＡＮＤ型フラッシュメモリの信頼性を
上げるため、従来より、チップ内に誤り検出訂正用のＥ
ＣＣ（Error Correcting Code）回路を搭載した半導体
メモリが提案されている（例えば特開平２０００−３４
８４９７号、特開平２００１−１４８８８号等）。
えを繰り返すとセルの特性が劣化すること、及び長時間
放置するとデータ化けすることが知られている。したが
って、この種のＮＡＮＤ型フラッシュメモリの信頼性を
上げるため、従来より、チップ内に誤り検出訂正用のＥ
ＣＣ（Error Correcting Code）回路を搭載した半導体
メモリが提案されている（例えば特開平２０００−３４
８４９７号、特開平２００１−１４８８８号等）。
【０００３】図２１は、ＥＣＣ回路を搭載した従来のＮ
ＡＮＤ型フラッシュメモリの構成を簡略的に示すブロッ
ク図である。このメモリは、８つのメモリセルエリア１
0，１1，…，１7から構成されている。各メモリセルエ
リア１0〜１7は、マトリクス状に配列された図示しない
複数のメモリセルからなり、共通のワード線に接続され
た５２８個のメモリセルに対して５２８本のビット線を
介して５２８ビットのデータ（＝１ページ）を一括して
書き込み及び読み出しができるようになっている。各メ
モリセルエリア１0〜１7には、５２８ビットの書き込み
データ及び読み出しデータを保持するページバッファ２
0〜２7が接続されている。ページバッファ２0〜２7と、
各メモリセルエリア１0〜１7毎に設けられたＩ／Ｏ端子
４0〜４7との間には、各メモリセルエリア１0〜１7毎に
ＥＣＣ回路３0〜３7がそれぞれ設けられている。
ＡＮＤ型フラッシュメモリの構成を簡略的に示すブロッ
ク図である。このメモリは、８つのメモリセルエリア１
0，１1，…，１7から構成されている。各メモリセルエ
リア１0〜１7は、マトリクス状に配列された図示しない
複数のメモリセルからなり、共通のワード線に接続され
た５２８個のメモリセルに対して５２８本のビット線を
介して５２８ビットのデータ（＝１ページ）を一括して
書き込み及び読み出しができるようになっている。各メ
モリセルエリア１0〜１7には、５２８ビットの書き込み
データ及び読み出しデータを保持するページバッファ２
0〜２7が接続されている。ページバッファ２0〜２7と、
各メモリセルエリア１0〜１7毎に設けられたＩ／Ｏ端子
４0〜４7との間には、各メモリセルエリア１0〜１7毎に
ＥＣＣ回路３0〜３7がそれぞれ設けられている。
【０００４】各ＥＣＣ回路３0〜３7は、各メモリセルエ
リア１0〜１7に記憶される１ページ分（５２８ビット）
の情報ビットに対し、所定ビット数の検査ビット（ＥＣ
Ｃ）を付加する符号化機能と、検査ビットが付加された
情報ビットから所定ビット数の誤り検出及び誤り訂正を
行う復号機能とを備えたもので、誤り訂正符号として、
例えば比較的少ない回路規模で複数ビットの誤り訂正が
可能なＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号が使
用されている。外部とメモリとの間は、例えばメモリセ
ル数に対応する８ビット単位でデータがリード・ライト
される。従って、各ＥＣＣ回路３0〜３7には、１ビット
ずつデータが入力され、内部の巡回型シフトレジスタを
１ビットずつ巡回し、１ビットずつ出力することで、符
号化処理及び復号処理が実行される。
リア１0〜１7に記憶される１ページ分（５２８ビット）
の情報ビットに対し、所定ビット数の検査ビット（ＥＣ
Ｃ）を付加する符号化機能と、検査ビットが付加された
情報ビットから所定ビット数の誤り検出及び誤り訂正を
行う復号機能とを備えたもので、誤り訂正符号として、
例えば比較的少ない回路規模で複数ビットの誤り訂正が
可能なＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号が使
用されている。外部とメモリとの間は、例えばメモリセ
ル数に対応する８ビット単位でデータがリード・ライト
される。従って、各ＥＣＣ回路３0〜３7には、１ビット
ずつデータが入力され、内部の巡回型シフトレジスタを
１ビットずつ巡回し、１ビットずつ出力することで、符
号化処理及び復号処理が実行される。
【０００５】次に、ＢＣＨ符号を利用した従来のＥＣＣ
回路３0〜３7の符号化及び復号動作ついて説明する。な
お、情報ビット数５２８ビットで、２ビット誤り訂正３
ビット誤り検出を行うＢＣＨ符号の検査ビット数は２１
ビットになるが、ここでは説明を簡単にするため、情報
ビット数ｋ＝７、符号長ｎ＝１５、訂正ビット数ｔ＝２
の２ビット誤り訂正３ビット誤り検出が可能なＢＣＨ符
号を用いた誤り検出・訂正方式を例にとり説明する。こ
の場合の符号化、復号化に必要な生成多項式は以下のよ
うになることが一般に知られている。
回路３0〜３7の符号化及び復号動作ついて説明する。な
お、情報ビット数５２８ビットで、２ビット誤り訂正３
ビット誤り検出を行うＢＣＨ符号の検査ビット数は２１
ビットになるが、ここでは説明を簡単にするため、情報
ビット数ｋ＝７、符号長ｎ＝１５、訂正ビット数ｔ＝２
の２ビット誤り訂正３ビット誤り検出が可能なＢＣＨ符
号を用いた誤り検出・訂正方式を例にとり説明する。こ
の場合の符号化、復号化に必要な生成多項式は以下のよ
うになることが一般に知られている。
【０００６】
【数１】
原始多項式 ： Ｆ（Ｘ） ＝Ｘ4＋Ｘ＋１
αの最小多項式 ： Ｍ1（ｘ）＝Ｘ4＋Ｘ＋１
α3の最小多項式： Ｍ3（ｘ）＝Ｘ4＋Ｘ3＋Ｘ2＋Ｘ＋１
生成多項式 ： Ｇ（ｘ） ＝Ｍ1Ｍ3
＝Ｘ8＋Ｘ7＋Ｘ6＋Ｘ4＋１
【０００７】（１）符号化回路
図２２は、従来のＥＣＣ回路３ｉ（ｉ＝０，１，…，又
は７）の内部に機能的に構成される符号化回路１０を示
すブロック図である。この符号化回路１０は、レジスタ
Ｄ7，Ｄ6，Ｄ5，Ｄ4，Ｄ3，Ｄ2，Ｄ1，Ｄ0からなるシフ
トレジスタ１１と、モジュロ２の演算を行うＸＯＲ回路
１２1，１２2，１２3，１２4と、切替スイッチＳＷ１，
ＳＷ２とから構成されている。
は７）の内部に機能的に構成される符号化回路１０を示
すブロック図である。この符号化回路１０は、レジスタ
Ｄ7，Ｄ6，Ｄ5，Ｄ4，Ｄ3，Ｄ2，Ｄ1，Ｄ0からなるシフ
トレジスタ１１と、モジュロ２の演算を行うＸＯＲ回路
１２1，１２2，１２3，１２4と、切替スイッチＳＷ１，
ＳＷ２とから構成されている。
【０００８】シフトレジスタ１１を１回動かす動作は、
シフトレジスタ１１の値をそれぞれＸ倍することに相当
する。いま、シフトレジスタ１１に格納されたデータの
値を、次のように表す。
シフトレジスタ１１の値をそれぞれＸ倍することに相当
する。いま、シフトレジスタ１１に格納されたデータの
値を、次のように表す。
【０００９】
【数２】ａ0Ｘ0＋ａ1Ｘ1＋ａ2Ｘ2＋ａ3Ｘ3＋ａ4Ｘ4＋ａ
5Ｘ5＋ａ6Ｘ6＋ａ7Ｘ7 ［但しａiはレジスタＤiに格納された値でａi＝０又は
１（ｉ＝０〜７）］
5Ｘ5＋ａ6Ｘ6＋ａ7Ｘ7 ［但しａiはレジスタＤiに格納された値でａi＝０又は
１（ｉ＝０〜７）］
【００１０】これを１回シフトすることにより、
【００１１】
【数３】ａ0Ｘ1＋ａ1Ｘ2＋ａ2Ｘ3＋ａ3Ｘ4＋ａ4Ｘ5＋ａ
5Ｘ6＋ａ6Ｘ7＋ａ7Ｘ8
5Ｘ6＋ａ6Ｘ7＋ａ7Ｘ8
【００１２】となる。数１の生成多項式Ｇ（ｘ）よりＸ
8＝Ｘ7＋Ｘ6＋Ｘ4＋１の関係があるため、数３は、
8＝Ｘ7＋Ｘ6＋Ｘ4＋１の関係があるため、数３は、
【００１３】
【数４】ａ7Ｘ0＋ａ0Ｘ1＋ａ1Ｘ2＋ａ2Ｘ3＋（ａ3＋
ａ7）Ｘ4＋ａ4Ｘ5＋（ａ5＋ａ7）Ｘ6＋（ａ6＋ａ7）Ｘ7
ａ7）Ｘ4＋ａ4Ｘ5＋（ａ5＋ａ7）Ｘ6＋（ａ6＋ａ7）Ｘ7
【００１４】のように表せる。これは各ビットをシフト
させた際に、レジスタＤ7の値ａ7をレジスタＤ0に格納
し、レジスタＤ3，Ｄ7の値ａ3，ａ7をＸＯＲ回路１２1
で足し込んでレジスタＤ4に格納し、レジスタＤ5，Ｄ7
の値ａ5＋ａ7をＸＯＲ回路１２2で足し込んでレジスタ
Ｄ6に格納し、レジスタＤ6，Ｄ7の値ａ6＋ａ7をＸＯＲ
回路１２3で足し込んでレジスタＤ7に格納することに相
当する。
させた際に、レジスタＤ7の値ａ7をレジスタＤ0に格納
し、レジスタＤ3，Ｄ7の値ａ3，ａ7をＸＯＲ回路１２1
で足し込んでレジスタＤ4に格納し、レジスタＤ5，Ｄ7
の値ａ5＋ａ7をＸＯＲ回路１２2で足し込んでレジスタ
Ｄ6に格納し、レジスタＤ6，Ｄ7の値ａ6＋ａ7をＸＯＲ
回路１２3で足し込んでレジスタＤ7に格納することに相
当する。
【００１５】符号化時には、まず、スイッチＳＷ１，Ｓ
Ｗ２がＯＮ側に接続され、Ｉ／Ｏ端子４ｉを介して外部
から入力データ（情報ビット）Ｉ0，Ｉ1，Ｉ2，Ｉ3，Ｉ
4，Ｉ5，Ｉ6（Ｉ0〜Ｉ6＝０又は１）が１ビットずつ入
力される。入力データＩ0〜Ｉ6が１ビット入力される毎
に、シフトレジスタ１１が１回動作する。データＩ0〜
Ｉ6が入力されている間はスイッチＳＷ１はＯＮである
ため、これらのデータがそのまま１ビットずつページバ
ッファ２ｉに出力される。同時に、データＩ0〜Ｉ6は、
ＸＯＲ回路１２1でレジスタＤ7の値ａ7と足し込まれ、
順次シフトレジスタ１１に格納されていく。データＩ0
〜Ｉ6のページバッファ２ｉへの入力が終了すると、シ
フトレジスタ１１のレジスタＤ7，Ｄ6，Ｄ5，Ｄ4，
Ｄ3，Ｄ2，Ｄ1，Ｄ0の内部には検査ビットＩ7，Ｉ8，Ｉ
9，Ｉ10，Ｉ11，Ｉ12，Ｉ13，Ｉ14がそれぞれ格納され
た状態となる。その後、スイッチＳＷ１，ＳＷ２は共に
ＯＦＦ側に接続され、シフトレジスタ１１が動作する毎
に、スイッチＳＷ１を介して、検査ビットＩ7〜Ｉ14が
ページバッファ２ｉにシリアルに出力される。そして、
ページバッファ２ｉに格納された情報ビットと検査ビッ
トとがメモリセルエリア１ｉに記憶される。同時に、シ
フトレジスタ１１の値はリセットされる。
Ｗ２がＯＮ側に接続され、Ｉ／Ｏ端子４ｉを介して外部
から入力データ（情報ビット）Ｉ0，Ｉ1，Ｉ2，Ｉ3，Ｉ
4，Ｉ5，Ｉ6（Ｉ0〜Ｉ6＝０又は１）が１ビットずつ入
力される。入力データＩ0〜Ｉ6が１ビット入力される毎
に、シフトレジスタ１１が１回動作する。データＩ0〜
Ｉ6が入力されている間はスイッチＳＷ１はＯＮである
ため、これらのデータがそのまま１ビットずつページバ
ッファ２ｉに出力される。同時に、データＩ0〜Ｉ6は、
ＸＯＲ回路１２1でレジスタＤ7の値ａ7と足し込まれ、
順次シフトレジスタ１１に格納されていく。データＩ0
〜Ｉ6のページバッファ２ｉへの入力が終了すると、シ
フトレジスタ１１のレジスタＤ7，Ｄ6，Ｄ5，Ｄ4，
Ｄ3，Ｄ2，Ｄ1，Ｄ0の内部には検査ビットＩ7，Ｉ8，Ｉ
9，Ｉ10，Ｉ11，Ｉ12，Ｉ13，Ｉ14がそれぞれ格納され
た状態となる。その後、スイッチＳＷ１，ＳＷ２は共に
ＯＦＦ側に接続され、シフトレジスタ１１が動作する毎
に、スイッチＳＷ１を介して、検査ビットＩ7〜Ｉ14が
ページバッファ２ｉにシリアルに出力される。そして、
ページバッファ２ｉに格納された情報ビットと検査ビッ
トとがメモリセルエリア１ｉに記憶される。同時に、シ
フトレジスタ１１の値はリセットされる。
【００１６】（２）復号回路
次に、復号回路について説明する。復号回路は、シンド
ローム計算回路と、誤り位置検出回路とから構成され
る。２ビット誤り訂正の場合、復号に際して２つのシン
ドロームＳ1，Ｓ3が必要であり、これらは最小多項式Ｍ
1（ｘ）＝Ｘ4＋Ｘ＋１により求められることが知られて
いる。図２３（ａ）は、従来のＳ1シンドローム計算回
路２０を具体的に表した図、同図（ｂ）は、従来のＳ3
シンドローム計算回路３０を示す図である。
ローム計算回路と、誤り位置検出回路とから構成され
る。２ビット誤り訂正の場合、復号に際して２つのシン
ドロームＳ1，Ｓ3が必要であり、これらは最小多項式Ｍ
1（ｘ）＝Ｘ4＋Ｘ＋１により求められることが知られて
いる。図２３（ａ）は、従来のＳ1シンドローム計算回
路２０を具体的に表した図、同図（ｂ）は、従来のＳ3
シンドローム計算回路３０を示す図である。
【００１７】同図（ａ）のＳ1シンドローム計算回路２
０は、最小多項式Ｍ1（ｘ）に基づき、レジスタＤ3，Ｄ
2，Ｄ1，Ｄ0からなるシフトレジスタ２１とＸＯＲ回路
２２1，２２2とにより構成されている。ここでシフトレ
ジスタ２１を１回動かす動作はシフトレジスタ２１の値
をＸ倍することに相当する。いま、シフトレジスタ２１
に格納された値を、次のように表す。
０は、最小多項式Ｍ1（ｘ）に基づき、レジスタＤ3，Ｄ
2，Ｄ1，Ｄ0からなるシフトレジスタ２１とＸＯＲ回路
２２1，２２2とにより構成されている。ここでシフトレ
ジスタ２１を１回動かす動作はシフトレジスタ２１の値
をＸ倍することに相当する。いま、シフトレジスタ２１
に格納された値を、次のように表す。
【００１８】
【数５】ａ0Ｘ0＋ａ1Ｘ1＋ａ2Ｘ2＋ａ3Ｘ3
［但しａiはレジスタＤiに格納された値でａi＝０又は
１（ｉ＝０〜３）］
１（ｉ＝０〜３）］
【００１９】これを１回シフトすることにより
【００２０】
【数６】ａ0Ｘ1＋ａ1Ｘ2＋ａ2Ｘ3＋ａ3Ｘ4
【００２１】となるが、αの最小多項式Ｍ1（ｘ）より
Ｘ4＝Ｘ＋１の関係があるため、
Ｘ4＝Ｘ＋１の関係があるため、
【００２２】
【数７】
ａ3Ｘ0＋（ａ0＋ａ3）Ｘ1＋ａ1Ｘ2＋ａ2Ｘ3
【００２３】となる。これは、各ビットをシフトさせた
際に、レジスタＤ3の値ａ3をレジスタＤ0に格納し、レ
ジスタＤ0，Ｄ3の値ａ0，ａ3をＸＯＲ回路１２2で足し
込んでレジスタＤ1に格納することに相当する。メモリ
セルに記憶された情報ビットＩ0〜Ｉ6と検査ビットＩ7
〜Ｉ14とは、この順にＳ1シンドローム計算回路２０に
１ビットずつ入力され、１ビット入力される毎に、シフ
トレジスタ２１が１回動作する。全てのビットＩ0〜Ｉ
14が入力されたらシフトレジスタ２１（Ｄ0〜Ｄ3）にシ
ンドロームＳ1が生成される。
際に、レジスタＤ3の値ａ3をレジスタＤ0に格納し、レ
ジスタＤ0，Ｄ3の値ａ0，ａ3をＸＯＲ回路１２2で足し
込んでレジスタＤ1に格納することに相当する。メモリ
セルに記憶された情報ビットＩ0〜Ｉ6と検査ビットＩ7
〜Ｉ14とは、この順にＳ1シンドローム計算回路２０に
１ビットずつ入力され、１ビット入力される毎に、シフ
トレジスタ２１が１回動作する。全てのビットＩ0〜Ｉ
14が入力されたらシフトレジスタ２１（Ｄ0〜Ｄ3）にシ
ンドロームＳ1が生成される。
【００２４】図２３（ｂ）のＳ3シンドローム計算回路
３０も、Ｓ1シンドローム計算回路２０と同様にＤ3，Ｄ
2，Ｄ1，Ｄ0からなるシフトレジスタ３１及びＸＯＲ回
路３２ 1，３２2，３２3，３２4からなり、最小多項式Ｍ
1（ｘ）のＸ3回路により構成されている。Ｓ3シンドロ
ーム計算回路３０では、シフトレジスタ３１を１回動か
す動作はシフトレジスタ３１の値をＸ3倍することに相
当する。いま、シフトレジスタ３１に格納された値を数
５のように表し、これをＸ3すると、
３０も、Ｓ1シンドローム計算回路２０と同様にＤ3，Ｄ
2，Ｄ1，Ｄ0からなるシフトレジスタ３１及びＸＯＲ回
路３２ 1，３２2，３２3，３２4からなり、最小多項式Ｍ
1（ｘ）のＸ3回路により構成されている。Ｓ3シンドロ
ーム計算回路３０では、シフトレジスタ３１を１回動か
す動作はシフトレジスタ３１の値をＸ3倍することに相
当する。いま、シフトレジスタ３１に格納された値を数
５のように表し、これをＸ3すると、
【００２５】
【数８】ａ0Ｘ3＋ａ1Ｘ4＋ａ2Ｘ5＋ａ3Ｘ6
【００２６】となるが、αの最小多項式Ｍ1（ｘ）より
Ｘ4＝Ｘ＋１の関係があるため、
Ｘ4＝Ｘ＋１の関係があるため、
【００２７】
【数９】ａ1Ｘ0＋（ａ1＋ａ2）Ｘ1＋（ａ2＋ａ3）Ｘ2＋
（ａ0＋ａ3）Ｘ3
（ａ0＋ａ3）Ｘ3
【００２８】となる。これは、各ビットをシフトさせた
際に、レジスタＤ1の値ａ1をレジスタＤ0に格納し、レ
ジスタＤ1，Ｄ2の値ａ1，ａ2をＸＯＲ回路３２2で足し
込んでレジスタＤ1に格納し、レジスタＤ2，Ｄ3の値
ａ2，ａ3をＸＯＲ回路３２3で足し込んでレジスタＤ2に
格納し、レジスタＤ0，Ｄ3の値ａ0，ａ3をＸＯＲ回路３
２4で足し込んでレジスタＤ3に格納することに相当す
る。このＳ3シンドローム回路３０にも、メモリセルに
記憶された情報ビットＩ0〜Ｉ6と検査ビットＩ7〜Ｉ14
とが、この順に１ビットずつ入力され、１ビット入力さ
れる毎に、シフトレジスタ３１が１回動作する。全ての
ビットＩ0〜Ｉ14が入力されたらシフトレジスタ３１
（Ｄ0〜Ｄ3）にシンドロームＳ3が生成される。
際に、レジスタＤ1の値ａ1をレジスタＤ0に格納し、レ
ジスタＤ1，Ｄ2の値ａ1，ａ2をＸＯＲ回路３２2で足し
込んでレジスタＤ1に格納し、レジスタＤ2，Ｄ3の値
ａ2，ａ3をＸＯＲ回路３２3で足し込んでレジスタＤ2に
格納し、レジスタＤ0，Ｄ3の値ａ0，ａ3をＸＯＲ回路３
２4で足し込んでレジスタＤ3に格納することに相当す
る。このＳ3シンドローム回路３０にも、メモリセルに
記憶された情報ビットＩ0〜Ｉ6と検査ビットＩ7〜Ｉ14
とが、この順に１ビットずつ入力され、１ビット入力さ
れる毎に、シフトレジスタ３１が１回動作する。全ての
ビットＩ0〜Ｉ14が入力されたらシフトレジスタ３１
（Ｄ0〜Ｄ3）にシンドロームＳ3が生成される。
【００２９】図２４は、復号処理のアルゴリズムを示す
フローチャートである。まず、Ｓ1，Ｓ2シンドローム計
算回路２０，３０で、メモリセルエリア１ｉから読み出
された情報ビットと検査ビットからシンドロームＳ1，
Ｓ3を計算する（ステップＳ１）。シンドロームＳ1，Ｓ
3が、Ｓ1＝Ｓ3＝０の場合、エラー無しとして読み出さ
れた情報ビットがそのまま出力される（ステップＳ２，
Ｓ３，Ｓ４）。シンドロームＳ1，Ｓ3のうち、いずれか
一方のみが０のときには、訂正不能としてデータがその
まま出力される（ステップＳ２，Ｓ３，Ｓ５，Ｓ６，Ｓ
７）。Ｓ1≠０，Ｓ3≠０場合、計算を行ない、σ1＝Ｓ1
2、σ2＝Ｓ1 3＋Ｓ3を求める（ステップＳ２，Ｓ６，Ｓ
８）。ここでσ2＝０の場合（ステップＳ９）、１ビッ
トエラーがあることが分かるので、１ビット訂正して出
力する（ステップＳ１０）。σ2≠０の場合（ステップ
Ｓ９）、２ビットエラーがあることが分かるので、２ビ
ット訂正して出力する（ステップＳ１１）。
フローチャートである。まず、Ｓ1，Ｓ2シンドローム計
算回路２０，３０で、メモリセルエリア１ｉから読み出
された情報ビットと検査ビットからシンドロームＳ1，
Ｓ3を計算する（ステップＳ１）。シンドロームＳ1，Ｓ
3が、Ｓ1＝Ｓ3＝０の場合、エラー無しとして読み出さ
れた情報ビットがそのまま出力される（ステップＳ２，
Ｓ３，Ｓ４）。シンドロームＳ1，Ｓ3のうち、いずれか
一方のみが０のときには、訂正不能としてデータがその
まま出力される（ステップＳ２，Ｓ３，Ｓ５，Ｓ６，Ｓ
７）。Ｓ1≠０，Ｓ3≠０場合、計算を行ない、σ1＝Ｓ1
2、σ2＝Ｓ1 3＋Ｓ3を求める（ステップＳ２，Ｓ６，Ｓ
８）。ここでσ2＝０の場合（ステップＳ９）、１ビッ
トエラーがあることが分かるので、１ビット訂正して出
力する（ステップＳ１０）。σ2≠０の場合（ステップ
Ｓ９）、２ビットエラーがあることが分かるので、２ビ
ット訂正して出力する（ステップＳ１１）。
【００３０】誤りビットの位置は、数１０に示す誤り位
置多項式σ（Ｚ）にＺ＝αI（Ｉ＝０，１，２，３，
４，５，６）を順次代入することによって求められるこ
とが一般に知られている。σ（αI）＝０となったｉが
誤りの位置である。
置多項式σ（Ｚ）にＺ＝αI（Ｉ＝０，１，２，３，
４，５，６）を順次代入することによって求められるこ
とが一般に知られている。σ（αI）＝０となったｉが
誤りの位置である。
【００３１】
【数１０】σ（Ｚ）＝Ｓ1＋σ1×Ｚ＋σ2×Ｚ2
【００３２】このような点に基づき構成された誤り位置
検出回路の構成を図２５及び図２６に示す。図２５は、
Ｓ1、σ1及びσ2を計算すると共に格納する第１の演算
部４０ａを示し、図２６は、第１の演算部４０ａの演算
結果に基づいて数１０の演算を行ってデータの誤り位置
を示す検出信号を出力する第２の演算部４０ｂを示して
いる。第１の演算部４０ａは、図２５に示すようにシフ
トレジスタ４１、Ｘ演算回路４２及びＸ2演算回路４３
により構成されている。シフトレジスタ４１ａには、シ
ンドロームＳ1が格納され、シフトレジスタ４２ａ，４
３ａにはσ1＝Ｓ 1 2、σ2＝Ｓ1 3＋Ｓ3の演算結果が格納
される。ここでシフトレジスタ４２ａの値を、
検出回路の構成を図２５及び図２６に示す。図２５は、
Ｓ1、σ1及びσ2を計算すると共に格納する第１の演算
部４０ａを示し、図２６は、第１の演算部４０ａの演算
結果に基づいて数１０の演算を行ってデータの誤り位置
を示す検出信号を出力する第２の演算部４０ｂを示して
いる。第１の演算部４０ａは、図２５に示すようにシフ
トレジスタ４１、Ｘ演算回路４２及びＸ2演算回路４３
により構成されている。シフトレジスタ４１ａには、シ
ンドロームＳ1が格納され、シフトレジスタ４２ａ，４
３ａにはσ1＝Ｓ 1 2、σ2＝Ｓ1 3＋Ｓ3の演算結果が格納
される。ここでシフトレジスタ４２ａの値を、
【００３３】
【数１１】ａ0Ｘ0＋ａ1Ｘ1＋ａ2Ｘ2＋ａ3Ｘ3
［但しａiはレジスタＤiに格納された値でａi＝０又は
１（ｉ＝０〜３）］
１（ｉ＝０〜３）］
【００３４】とすると、Ｘ演算回路４２は、これをＸ倍
するので、シフトレジスタ４２ａの値は、
するので、シフトレジスタ４２ａの値は、
【００３５】
【数１２】ａ0Ｘ1＋ａ1Ｘ2＋ａ2Ｘ3＋ａ3Ｘ4
【００３６】となるが、αの最小多項式Ｍ1（ｘ）より
Ｘ4＝Ｘ＋１の関係があるため、数１２は、
Ｘ4＝Ｘ＋１の関係があるため、数１２は、
【００３７】
【数１３】
ａ3Ｘ0＋（ａ0＋ａ3）Ｘ1＋ａ1Ｘ2＋ａ2Ｘ3
【００３８】となる。これは、各ビットをシフトさせた
際に、レジスタＤ3の値ａ3をレジスタＤ0に格納し、レ
ジスタＤ0，Ｄ3の値ａ0，ａ3をＸＯＲ回路４２ｂで足し
込んでレジスタＤ1に格納することに相当する。
際に、レジスタＤ3の値ａ3をレジスタＤ0に格納し、レ
ジスタＤ0，Ｄ3の値ａ0，ａ3をＸＯＲ回路４２ｂで足し
込んでレジスタＤ1に格納することに相当する。
【００３９】また、Ｘ2演算回路４３は、シフトレジス
タ４３ａの値をＸ2倍するので、シフトレジスタ４３ａ
の値に数１１で示す値が格納されているとすると、これ
をＸ2倍することにより、シフトレジスタ４３ａの値
は、
タ４３ａの値をＸ2倍するので、シフトレジスタ４３ａ
の値に数１１で示す値が格納されているとすると、これ
をＸ2倍することにより、シフトレジスタ４３ａの値
は、
【００４０】
【数１４】ａ0Ｘ2＋ａ1Ｘ3＋ａ2Ｘ4＋ａ3Ｘ5
【００４１】となるが、αの最小多項式Ｍ1（ｘ）より
Ｘ4＝Ｘ＋１の関係があるため、数１４は、
Ｘ4＝Ｘ＋１の関係があるため、数１４は、
【００４２】
【数１５】
ａ2Ｘ0＋（ａ2＋ａ3）Ｘ1＋（ａ0＋ａ3）Ｘ2＋ａ1Ｘ3
【００４３】となる。これは、各ビットをシフトさせた
際に、レジスタＥ2の値ａ2をレジスタＥ0に格納し、レ
ジスタＥ1の値ａ1をレジスタＥ3に格納し、レジスタ
Ｅ2，Ｅ3の値ａ2，ａ3をＸＯＲ回路４３ｂ1で足し込ん
でレジスタＥ1に格納し、レジスタＥ 0，Ｅ3の値ａ0，ａ
3をＸＯＲ回路４３ｂ2で足し込んでレジスタＥ2に格納
することに相当する。
際に、レジスタＥ2の値ａ2をレジスタＥ0に格納し、レ
ジスタＥ1の値ａ1をレジスタＥ3に格納し、レジスタ
Ｅ2，Ｅ3の値ａ2，ａ3をＸＯＲ回路４３ｂ1で足し込ん
でレジスタＥ1に格納し、レジスタＥ 0，Ｅ3の値ａ0，ａ
3をＸＯＲ回路４３ｂ2で足し込んでレジスタＥ2に格納
することに相当する。
【００４４】１ビットのデータＩ0〜Ｉ6の出力時、シフ
トレジスタ４１ａ，４２ａ，４３ａを１回動作させるこ
とにより、Ｘ演算回路４２では、σ1の項がＺ倍され、
Ｘ2演算回路４３では、σ2の項がＺ2倍ずつされる。Ｎ
ＡＮＤ型フラッシュメモリでは、メモリセルに記憶され
た情報ビットをチップの外部に出力する際のトグル信号
に同期させてシフトレジスタ４１ａ，４２ａ，４３ａを
動かす。これにより、第２の演算部４０ｂでは、ＸＯＲ
回路４４とＮＯＲゲート４５とで演算された結果の出力
が、誤り位置となったところで１となり、この出力で対
応するデータＩｉを反転させることにより誤り検出訂正
が行われる。
トレジスタ４１ａ，４２ａ，４３ａを１回動作させるこ
とにより、Ｘ演算回路４２では、σ1の項がＺ倍され、
Ｘ2演算回路４３では、σ2の項がＺ2倍ずつされる。Ｎ
ＡＮＤ型フラッシュメモリでは、メモリセルに記憶され
た情報ビットをチップの外部に出力する際のトグル信号
に同期させてシフトレジスタ４１ａ，４２ａ，４３ａを
動かす。これにより、第２の演算部４０ｂでは、ＸＯＲ
回路４４とＮＯＲゲート４５とで演算された結果の出力
が、誤り位置となったところで１となり、この出力で対
応するデータＩｉを反転させることにより誤り検出訂正
が行われる。
【００４５】
【発明が解決しようとする課題】このように、ＢＣＨ符
号を用いた従来のＥＣＣ回路では、１ビットの入力に対
し１回のシフト及び計算が基本動作となる。ＮＡＮＤ型
フラッシュメモリでは、１つのアドレスに対して８ＩＯ
又は１６ＩＯ等の単位で外部よりデータが並列に入力さ
れるため、各ＩＯ毎に誤り訂正させるか、この一度の入
力の間に８又は１６回の計算を行なわなくてはならな
い。しかし、一度の入力の間に８又は１６回の計算行な
うことは、この部分のみ高速で動作させることを意味
し、特別なプロセスなどが必要なため、現実には行なえ
ない。
号を用いた従来のＥＣＣ回路では、１ビットの入力に対
し１回のシフト及び計算が基本動作となる。ＮＡＮＤ型
フラッシュメモリでは、１つのアドレスに対して８ＩＯ
又は１６ＩＯ等の単位で外部よりデータが並列に入力さ
れるため、各ＩＯ毎に誤り訂正させるか、この一度の入
力の間に８又は１６回の計算を行なわなくてはならな
い。しかし、一度の入力の間に８又は１６回の計算行な
うことは、この部分のみ高速で動作させることを意味
し、特別なプロセスなどが必要なため、現実には行なえ
ない。
【００４６】そこで従来は、各メモリセルエリア１ｉ
（各Ｉ／Ｏ）毎にＥＣＣ回路３ｉを設けて各メモリセル
エリア１ｉ単位で誤り訂正を行うようにしている。この
場合、ＮＡＮＤ型フラッシュメモリでは、１ページ（５
２８バイト）単位でデータをリードしたり、プログラム
したりするので、各Ｉ／Ｏ毎に２ビット誤り訂正３ビッ
ト誤り検出をすると、情報ビット数は５２８ビット、検
査ビット数は２１ビットとなり、チップ全体で合計２１
×８＝１６８ビットの余分な検査ビットが必要になる。
これがチップの集積度を高める際の阻害要因となってい
た。
（各Ｉ／Ｏ）毎にＥＣＣ回路３ｉを設けて各メモリセル
エリア１ｉ単位で誤り訂正を行うようにしている。この
場合、ＮＡＮＤ型フラッシュメモリでは、１ページ（５
２８バイト）単位でデータをリードしたり、プログラム
したりするので、各Ｉ／Ｏ毎に２ビット誤り訂正３ビッ
ト誤り検出をすると、情報ビット数は５２８ビット、検
査ビット数は２１ビットとなり、チップ全体で合計２１
×８＝１６８ビットの余分な検査ビットが必要になる。
これがチップの集積度を高める際の阻害要因となってい
た。
【００４７】本発明は、このような問題点に鑑みなされ
たもので、情報ビット数に対する検査ビット数を削減し
てチップの集積度を向上させることができる半導体記憶
装置を提供することを目的とする。
たもので、情報ビット数に対する検査ビット数を削減し
てチップの集積度を向上させることができる半導体記憶
装置を提供することを目的とする。
【００４８】
【課題を解決するための手段】本発明は、複数のメモリ
セルがマトリクス配列された複数のメモリセルエリア
と、各メモリセルエリアのデータ入出力部に設けられて
前記メモリセルエリアへの書き込みデータ及び前記メモ
リセルエリアからの読み出しデータを一時格納する複数
のバッファと、前記各メモリセルエリアへの書き込み用
のデータを外部から入力すると共に前記各メモリセルエ
リアから読み出されたデータを外部に出力する複数の入
出力端子と、前記複数の入出力端子と前記複数のバッフ
ァとの間に設けられて前記複数のメモリセルエリアに書
き込むデータに対して誤り訂正用の検査ビットを生成し
て付加する符号化器及び前記生成された検査ビットを使
用して前記複数のメモリセルエリアから読み出されたデ
ータに対して誤り訂正処理を行う復号器を備えた誤り訂
正回路とを備えた半導体記憶装置において、前記誤り訂
正回路は、１つの前記メモリセルエリアに対する書き込
み及び読み出しの単位となるデータのビット数をＭとし
たとき、Ｍ×Ｎビット（Ｎは２以上の整数）を情報ビッ
ト長として１つの検査ビットを割り当て、符号化処理及
び復号処理の少なくとも一方をＮビットのデータを並列
に処理して実行するものであることを特徴とすることを
特徴とする。
セルがマトリクス配列された複数のメモリセルエリア
と、各メモリセルエリアのデータ入出力部に設けられて
前記メモリセルエリアへの書き込みデータ及び前記メモ
リセルエリアからの読み出しデータを一時格納する複数
のバッファと、前記各メモリセルエリアへの書き込み用
のデータを外部から入力すると共に前記各メモリセルエ
リアから読み出されたデータを外部に出力する複数の入
出力端子と、前記複数の入出力端子と前記複数のバッフ
ァとの間に設けられて前記複数のメモリセルエリアに書
き込むデータに対して誤り訂正用の検査ビットを生成し
て付加する符号化器及び前記生成された検査ビットを使
用して前記複数のメモリセルエリアから読み出されたデ
ータに対して誤り訂正処理を行う復号器を備えた誤り訂
正回路とを備えた半導体記憶装置において、前記誤り訂
正回路は、１つの前記メモリセルエリアに対する書き込
み及び読み出しの単位となるデータのビット数をＭとし
たとき、Ｍ×Ｎビット（Ｎは２以上の整数）を情報ビッ
ト長として１つの検査ビットを割り当て、符号化処理及
び復号処理の少なくとも一方をＮビットのデータを並列
に処理して実行するものであることを特徴とすることを
特徴とする。
【００４９】本発明によれば、従来、各メモリセルエリ
アに対するアクセスの単位であるＭビット毎に情報ビッ
トを生成していたのに対し、Ｎビットの並列処理が可能
になったことにより、Ｍ×Ｎビットに対して１つの検査
ビットを割り当てることが可能になり、トータル的な情
報ビットに対する検査ビット数を削減することができ
る。これにより、誤り訂正回路を搭載しつつチップの集
積度を向上させることができる一例を挙げると、ｔビッ
ト訂正（ｔ＋１）ビット誤り検出ＢＣＨ符号では、
アに対するアクセスの単位であるＭビット毎に情報ビッ
トを生成していたのに対し、Ｎビットの並列処理が可能
になったことにより、Ｍ×Ｎビットに対して１つの検査
ビットを割り当てることが可能になり、トータル的な情
報ビットに対する検査ビット数を削減することができ
る。これにより、誤り訂正回路を搭載しつつチップの集
積度を向上させることができる一例を挙げると、ｔビッ
ト訂正（ｔ＋１）ビット誤り検出ＢＣＨ符号では、
【００５０】
【数１６】符号長 ｎ＝２m−１
情報ビット数 ｋ≦２m−１−ｍ×ｔ
検査ビット数 ｍｔ＋１≦ｎ−ｋ
訂正ビット数 ｔ
【００５１】の関係があるため、ｍの数を大きくする
と、符号長及び情報ビット数は指数関数的に増加する
が、検査ビット数はそれほど増加しない。このため、情
報ビット数は、２m−１−ｍ×ｔを超えない限度で大き
い方が情報ビット数に対する検査ビット数の割合が小さ
くなる。従って、できるだけ大きな情報ビット数に対
し、検査ビットを設けた方が有利である。例えば、ＮＡ
ＮＤ型フラッシュメモリは、１ページ（５２８バイト）
でリードしたり、プログラムするが、各ＩＯ毎（メモリ
セルエリア毎）に２ビット誤り訂正３ビット誤り検出を
すると、情報ビット数はｋ＝５２８ビット、検査ビット
数は２１ビットとなるため、合計２１×８＝１６８ビッ
トの余分な検査ビットが必要である。しかし、１ページ
を１つの単位で、２ビット誤り訂正３ビット誤り検出を
すると、情報ビット数が４２２４ビットのとき、検査ビ
ット数は２７ビットで良い。３ビット誤り訂正４ビット
誤り検出としても、情報ビット数が４２２４ビットのと
き、検査ビット数は４０ビットで足りる。
と、符号長及び情報ビット数は指数関数的に増加する
が、検査ビット数はそれほど増加しない。このため、情
報ビット数は、２m−１−ｍ×ｔを超えない限度で大き
い方が情報ビット数に対する検査ビット数の割合が小さ
くなる。従って、できるだけ大きな情報ビット数に対
し、検査ビットを設けた方が有利である。例えば、ＮＡ
ＮＤ型フラッシュメモリは、１ページ（５２８バイト）
でリードしたり、プログラムするが、各ＩＯ毎（メモリ
セルエリア毎）に２ビット誤り訂正３ビット誤り検出を
すると、情報ビット数はｋ＝５２８ビット、検査ビット
数は２１ビットとなるため、合計２１×８＝１６８ビッ
トの余分な検査ビットが必要である。しかし、１ページ
を１つの単位で、２ビット誤り訂正３ビット誤り検出を
すると、情報ビット数が４２２４ビットのとき、検査ビ
ット数は２７ビットで良い。３ビット誤り訂正４ビット
誤り検出としても、情報ビット数が４２２４ビットのと
き、検査ビット数は４０ビットで足りる。
【００５２】本発明の一つの実施形態においては、前記
メモリセルエリアは、Ｎ個設けられている。符号化器
は、例えば情報ビット長ｋ＝Ｍ×Ｎ、符号長ｎ、訂正ビ
ット長ｔで定められる生成多項式Ｇ（Ｘ）から導かれる
巡回符号を検査ビットとして生成するシフトレジスタ及
び演算回路からなり、前記シフトレジスタが、次数を順
番に異ならせたＮビットのデータを並列に入力し、１回
のシフト動作で各データをＸN倍し、Ｍ回のシフト動作
で内部に前記検査ビットを生成するものである。
メモリセルエリアは、Ｎ個設けられている。符号化器
は、例えば情報ビット長ｋ＝Ｍ×Ｎ、符号長ｎ、訂正ビ
ット長ｔで定められる生成多項式Ｇ（Ｘ）から導かれる
巡回符号を検査ビットとして生成するシフトレジスタ及
び演算回路からなり、前記シフトレジスタが、次数を順
番に異ならせたＮビットのデータを並列に入力し、１回
のシフト動作で各データをＸN倍し、Ｍ回のシフト動作
で内部に前記検査ビットを生成するものである。
【００５３】また、復号器は、例えば前記情報ビットと
検査ビットとを入力してシンドロームを計算するシンド
ローム計算回路と、前記計算されたシンドロームから誤
り位置多項式の項を計算する第１の演算部及び計算され
た誤り多項式の項から誤り位置多項式を算出して誤り位
置を検出する第２の演算部からなる誤り位置検出回路
と、前記メモリセルエリアからバッファを介して読み出
されたデータに対して前記検出された誤り位置でデータ
反転処理を施すデータ反転回路とを備え、前記シンドロ
ーム計算回路が、情報ビット長ｋ＝Ｍ×Ｎ、符号長ｎ、
訂正ビット長ｔで定められるα演算子の最小多項式Ｍ
（Ｘ）に基づく巡回符号をシンドロームとして生成する
シフトレジスタ及び演算回路からなり、前記シフトレジ
スタが、次数を順番に異ならせたＮビットのデータを並
列に入力し、１回のシフト動作で各データをＸKN（Ｋは
整数）倍し、全ての前記情報ビット及び検査ビットが入
力されることにより内部にシンドロームを生成するもの
である。
検査ビットとを入力してシンドロームを計算するシンド
ローム計算回路と、前記計算されたシンドロームから誤
り位置多項式の項を計算する第１の演算部及び計算され
た誤り多項式の項から誤り位置多項式を算出して誤り位
置を検出する第２の演算部からなる誤り位置検出回路
と、前記メモリセルエリアからバッファを介して読み出
されたデータに対して前記検出された誤り位置でデータ
反転処理を施すデータ反転回路とを備え、前記シンドロ
ーム計算回路が、情報ビット長ｋ＝Ｍ×Ｎ、符号長ｎ、
訂正ビット長ｔで定められるα演算子の最小多項式Ｍ
（Ｘ）に基づく巡回符号をシンドロームとして生成する
シフトレジスタ及び演算回路からなり、前記シフトレジ
スタが、次数を順番に異ならせたＮビットのデータを並
列に入力し、１回のシフト動作で各データをＸKN（Ｋは
整数）倍し、全ての前記情報ビット及び検査ビットが入
力されることにより内部にシンドロームを生成するもの
である。
【００５４】また、誤り位置検出回路は、前記第２の演
算部が、情報ビット長ｋ＝Ｍ×Ｎ、符号長ｎ、訂正ビッ
ト長ｔで定められるα演算子の最小多項式Ｍ（Ｘ）に基
づく巡回符号を誤り位置多項式の項として生成するシフ
トレジスタ及び演算回路からなり、前記シフトレジスタ
が、前記メモリエリアからのデータ出力に同期してシフ
ト動作をし、各データをＸK（Ｋは整数）倍し、順次、
誤り訂正位置を検出するものである。
算部が、情報ビット長ｋ＝Ｍ×Ｎ、符号長ｎ、訂正ビッ
ト長ｔで定められるα演算子の最小多項式Ｍ（Ｘ）に基
づく巡回符号を誤り位置多項式の項として生成するシフ
トレジスタ及び演算回路からなり、前記シフトレジスタ
が、前記メモリエリアからのデータ出力に同期してシフ
ト動作をし、各データをＸK（Ｋは整数）倍し、順次、
誤り訂正位置を検出するものである。
【００５５】前記符号化器、シンドローム計算回路及び
第１の演算部は、演算用ロジック回路を構成するレジス
タと演算回路とを切り替えて構成されるようにしても良
い。また、復号器は、シンドローム又は誤り位置多項式
の項を計算する際に使用されるガロア演算回路を更に含
むようにしても良い。更に、前記第２の演算部は、例え
ば前記Ｎビットのデータに対してそれぞれ設けられたＮ
個のローケータと、隣接するローケータ間に介挿されて
隣接するローケータへのデータをＸL倍するＸL演算回路
（Ｌは整数）とを備えたものである。
第１の演算部は、演算用ロジック回路を構成するレジス
タと演算回路とを切り替えて構成されるようにしても良
い。また、復号器は、シンドローム又は誤り位置多項式
の項を計算する際に使用されるガロア演算回路を更に含
むようにしても良い。更に、前記第２の演算部は、例え
ば前記Ｎビットのデータに対してそれぞれ設けられたＮ
個のローケータと、隣接するローケータ間に介挿されて
隣接するローケータへのデータをＸL倍するＸL演算回路
（Ｌは整数）とを備えたものである。
【００５６】
【発明の実施の形態】以下、図面を参照しながら、本発
明の実施形態について説明する。 （１）第１の実施形態 まず、本発明を理解するため、第１の実施形態として、
情報ビット数ｋ＝７、符号長ｎ＝１５、訂正ビット数ｔ
＝２の２ビット誤り訂正の例について説明する。
明の実施形態について説明する。 （１）第１の実施形態 まず、本発明を理解するため、第１の実施形態として、
情報ビット数ｋ＝７、符号長ｎ＝１５、訂正ビット数ｔ
＝２の２ビット誤り訂正の例について説明する。
【００５７】（１−１）符号化回路
図２２に示した従来の符号化回路１０に入力データＩ0
が符号化回路１０に入力されると、この入力データＩ0
は、ＸＯＲ回路１２4によって符号化回路のＸ7の項に足
しこまれ、その後Ｘ倍される。初期状態では符号化回路
１０の各レジスタ１１の値は０であるため、この値を
（０）とすると
が符号化回路１０に入力されると、この入力データＩ0
は、ＸＯＲ回路１２4によって符号化回路のＸ7の項に足
しこまれ、その後Ｘ倍される。初期状態では符号化回路
１０の各レジスタ１１の値は０であるため、この値を
（０）とすると
【００５８】
【数１７】（０＋Ｉ0Ｘ7）Ｘ
【００５９】となる。次に入力データＩ1が符号化回路
１０に入力されると、この入力データＩ1は、符号化回
路１０のＸ7の項に足しこまれ、この後Ｘ倍されている
ので、
１０に入力されると、この入力データＩ1は、符号化回
路１０のＸ7の項に足しこまれ、この後Ｘ倍されている
ので、
【００６０】
【数１８】((０＋Ｉ0Ｘ7)Ｘ＋Ｉ1Ｘ7)Ｘ となる。
【００６１】次に入力データＩ2が符号化回路１０に入
力されると、この入力データＩ2は、符号化回路１０の
Ｘ7の項に足しこまれ、この後Ｘ倍されているので、
力されると、この入力データＩ2は、符号化回路１０の
Ｘ7の項に足しこまれ、この後Ｘ倍されているので、
【００６２】
【数１９】
(((０＋Ｉ0Ｘ7)Ｘ＋Ｉ1Ｘ7)Ｘ＋Ｉ2Ｘ7)Ｘ
【００６３】となる。同様に、入力データＩ6まで符号
化回路１０に入力されると、
化回路１０に入力されると、
【００６４】
【数２０】(((((((０＋Ｉ0Ｘ7)Ｘ＋Ｉ1Ｘ7)Ｘ＋Ｉ2Ｘ7)
Ｘ＋Ｉ3 Ｘ7)Ｘ＋Ｉ4Ｘ7)Ｘ＋Ｉ5Ｘ7)Ｘ＋Ｉ6Ｘ7)Ｘ
Ｘ＋Ｉ3 Ｘ7)Ｘ＋Ｉ4Ｘ7)Ｘ＋Ｉ5Ｘ7)Ｘ＋Ｉ6Ｘ7)Ｘ
【００６５】となる。この式を変形すると
【００６６】
【数２１】((((０＋Ｉ0Ｘ7＋Ｉ1Ｘ6)Ｘ2＋Ｉ2Ｘ7＋Ｉ3
Ｘ6)Ｘ2＋Ｉ4Ｘ7＋Ｉ5Ｘ6)Ｘ2＋Ｉ6Ｘ7)Ｘ
Ｘ6)Ｘ2＋Ｉ4Ｘ7＋Ｉ5Ｘ6)Ｘ2＋Ｉ6Ｘ7)Ｘ
【００６７】となり、これは、入力データＩ0，Ｉ1がそ
れぞれ符号化回路１０のＸ7，Ｘ6の項に足しこまれ、こ
の後Ｘ2倍され、次に入力データＩ2，Ｉ3がそれぞれが
符号化回路１０のＸ7，Ｘ6の項に足しこまれ、この後Ｘ
2倍され、次に入力データＩ4，Ｉ5がそれぞれが符号化
回路１０のＸ7，Ｘ6の項に足しこまれ、この後Ｘ2倍さ
れることを意味する。つまり２ビットの入力の後、１回
のシフトレジスタ１１の動作でデータがＸ2倍される。
但し、最後のＩ6は従来通り１ビットの入力で、Ｘ倍さ
れることになる。
れぞれ符号化回路１０のＸ7，Ｘ6の項に足しこまれ、こ
の後Ｘ2倍され、次に入力データＩ2，Ｉ3がそれぞれが
符号化回路１０のＸ7，Ｘ6の項に足しこまれ、この後Ｘ
2倍され、次に入力データＩ4，Ｉ5がそれぞれが符号化
回路１０のＸ7，Ｘ6の項に足しこまれ、この後Ｘ2倍さ
れることを意味する。つまり２ビットの入力の後、１回
のシフトレジスタ１１の動作でデータがＸ2倍される。
但し、最後のＩ6は従来通り１ビットの入力で、Ｘ倍さ
れることになる。
【００６８】ここで、シフトレジスタ１１の値を、数２
で示した値として、これをＸ2倍すると、
で示した値として、これをＸ2倍すると、
【００６９】
【数２２】ａ0Ｘ2＋ａ1Ｘ3＋ａ2Ｘ4＋ａ3Ｘ5＋ａ4Ｘ6＋
ａ5Ｘ7＋ａ6Ｘ8＋ａ7Ｘ9
ａ5Ｘ7＋ａ6Ｘ8＋ａ7Ｘ9
【００７０】となるが、数１の生成多項式Ｇ（ｘ）より
Ｘ8＝Ｘ7＋Ｘ6＋Ｘ4＋１の関係があるため、数２１は、
Ｘ8＝Ｘ7＋Ｘ6＋Ｘ4＋１の関係があるため、数２１は、
【００７１】
【数２３】（ａ6＋ａ7）Ｘ0＋ａ7Ｘ1＋ａ0Ｘ2＋ａ1Ｘ3
＋（ａ2＋ａ6＋ａ7）Ｘ4＋（ａ3＋ａ7）Ｘ5＋（ａ4＋ａ
6＋ａ7）Ｘ6＋（ａ5＋ａ6）Ｘ7
＋（ａ2＋ａ6＋ａ7）Ｘ4＋（ａ3＋ａ7）Ｘ5＋（ａ4＋ａ
6＋ａ7）Ｘ6＋（ａ5＋ａ6）Ｘ7
【００７２】となる。
【００７３】図１は数２３を具体的に回路で構成した本
実施形態に係る符号化回路５０の構成を示すブロック図
である。この符号化回路５０は、レジスタＤ7，Ｄ6，Ｄ
5，Ｄ4，Ｄ3，Ｄ2，Ｄ1，Ｄ0からなるシフトレジスタ５
１と、ＸＯＲ回路５２1，５２2，５２3，５２4，５
２5，５２6，５２7と、入力データ及び出力データを切
り換えるための４つのスイッチＳＷ１１，ＳＷ１２，Ｓ
Ｗ２１，ＳＷ２２とから構成されている。シフトレジス
タ５１は、図２に示すように、リセット信号ＲＳＴｎに
よりデータの内容がリセットされ、クロック信号ＣＬＫ
に同期して入力端子ＩＮから出力端子ＯＵＴへと１ビッ
トのデータを転送する４段のトランスファーゲート５１
ａと、必要なゲート回路５１ｂとから構成されている。
ＸＯＲ回路５２は、図３に示すように、入力端子ＩＮ
１，ＩＮ２に入力されたデータにモジュロ２の演算を施
して出力端子ＯＵＴから出力する。
実施形態に係る符号化回路５０の構成を示すブロック図
である。この符号化回路５０は、レジスタＤ7，Ｄ6，Ｄ
5，Ｄ4，Ｄ3，Ｄ2，Ｄ1，Ｄ0からなるシフトレジスタ５
１と、ＸＯＲ回路５２1，５２2，５２3，５２4，５
２5，５２6，５２7と、入力データ及び出力データを切
り換えるための４つのスイッチＳＷ１１，ＳＷ１２，Ｓ
Ｗ２１，ＳＷ２２とから構成されている。シフトレジス
タ５１は、図２に示すように、リセット信号ＲＳＴｎに
よりデータの内容がリセットされ、クロック信号ＣＬＫ
に同期して入力端子ＩＮから出力端子ＯＵＴへと１ビッ
トのデータを転送する４段のトランスファーゲート５１
ａと、必要なゲート回路５１ｂとから構成されている。
ＸＯＲ回路５２は、図３に示すように、入力端子ＩＮ
１，ＩＮ２に入力されたデータにモジュロ２の演算を施
して出力端子ＯＵＴから出力する。
【００７４】この符号化回路５０は、数２３に基づき、
１回のシフト動作で、レジスタＤ6，Ｄ7の値ａ6，ａ7を
ＸＯＲゲート５２6で足し込んでレジスタＤ0に格納し、
レジスタＤ7の値ａ7をレジスタＤ1に格納し、レジスタ
Ｄ0の値ａ0をレジスタＤ2に格納し、レジスタＤ1の値ａ
1をレジスタＤ3に格納し、レジスタＤ2，Ｄ6，Ｄ7の値
ａ2，ａ6，ａ7をＸＯＲ回路５２1，５２6で足し込んで
レジスタＤ4に格納し、レジスタＤ3，Ｄ7の値ａ3，ａ7
をＸＯＲ回路５２2で足し込んでレジスタＤ5に格納し、
レジスタＤ4，Ｄ6，Ｄ7の値ａ4，ａ6，ａ7をＸＯＲ回路
５２3，５２6で足し込んでレジスタＤ6に格納し、レジ
スタＤ5，Ｄ6の値ａ5，ａ6をＸＯＲ回路５２5で足し込
んでレジスタＤ7に格納する。
１回のシフト動作で、レジスタＤ6，Ｄ7の値ａ6，ａ7を
ＸＯＲゲート５２6で足し込んでレジスタＤ0に格納し、
レジスタＤ7の値ａ7をレジスタＤ1に格納し、レジスタ
Ｄ0の値ａ0をレジスタＤ2に格納し、レジスタＤ1の値ａ
1をレジスタＤ3に格納し、レジスタＤ2，Ｄ6，Ｄ7の値
ａ2，ａ6，ａ7をＸＯＲ回路５２1，５２6で足し込んで
レジスタＤ4に格納し、レジスタＤ3，Ｄ7の値ａ3，ａ7
をＸＯＲ回路５２2で足し込んでレジスタＤ5に格納し、
レジスタＤ4，Ｄ6，Ｄ7の値ａ4，ａ6，ａ7をＸＯＲ回路
５２3，５２6で足し込んでレジスタＤ6に格納し、レジ
スタＤ5，Ｄ6の値ａ5，ａ6をＸＯＲ回路５２5で足し込
んでレジスタＤ7に格納する。
【００７５】メモリに書き込まれるため外部から入力さ
れた入力データ（情報ビット）Ｉ0，Ｉ1，Ｉ2，Ｉ3，Ｉ
4，Ｉ5，Ｉ6は、入力データＩ0，Ｉ2，Ｉ4と、入力デー
タＩ1，Ｉ3，Ｉ5の２つに分割され、入力データＩ0，Ｉ
2，Ｉ4がスイッチＳＷ１１，ＳＷ２１のＯＮ側の端子に
入力され、入力データＩ1，Ｉ3，Ｉ5がスイッチＳＷ１
２，ＳＷ２２のＯＮ側の端子に入力されている。つまり
入力データは、２ビットづつ（Ｉ0，Ｉ1），（Ｉ2，
Ｉ3），（Ｉ4，Ｉ5）の順で並列に入力され、入力後に
シフトレジスタ５１が１回動作する。但し、シフトレジ
スタ５１は、１つおきに結線されているので、１回のシ
フト動作でデータがＸ2倍される。データ（Ｉ0，
Ｉ1），（Ｉ2，Ｉ3），（Ｉ4，Ｉ5）が入力されている
間は、スイッチＳＷ１１，ＳＷ２１，ＳＷ１２，ＳＷ２
２は全てＯＮであり、これらのデータがそのまま２ビッ
トずつ並列に出力される。同時に、データＩ0，Ｉ2，Ｉ
4は、ＸＯＲ回路５２7でレジスタＤ7の値ａ7と足し込ま
れ、順次シフトレジスタ５１に格納され、データＩ1，
Ｉ3，Ｉ5は、ＸＯＲ回路５２4でレジスタＤ7の値ａ7と
足し込まれ、順次シフトレジスタ５１に格納されてい
く。但し、入力データの最後のＩ6は１ビットの入力で
あるため、図２２に示した従来の符号化回路１０と同じ
結線状態に切り替わるようにする。このような切替を行
うのは、情報ビット数としてｋ＝７を選択したためであ
る。データＩ0，Ｉ1，Ｉ2，Ｉ3，Ｉ4，Ｉ5，Ｉ6の入力
が終了すると、シフトレジスタ５１のレジスタＤ7，
Ｄ6，Ｄ5，Ｄ4，Ｄ3，Ｄ2，Ｄ1，Ｄ0の内部には検査ビ
ットＩ7，Ｉ8，Ｉ9，Ｉ10，Ｉ11，Ｉ12，Ｉ13，Ｉ14が
それぞれ格納された状態となる。その後、スイッチＳＷ
１１，ＳＷ２１，ＳＷ１２，ＳＷ２２は全てＯＦＦ側に
接続され、シフトレジスタ５１を動作させる毎に、ＳＷ
１１の出力に検査ビットＩ7，Ｉ9，Ｉ11，Ｉ13が出力さ
れ、ＳＷ１２の出力に検査ビットＩ8，Ｉ10，Ｉ12，Ｉ
14が出力される。同時に、シフトレジスタ５１の値はリ
セットされる。これにより、２ビット入力の並列処理に
よる検査ビットの生成が可能になる。
れた入力データ（情報ビット）Ｉ0，Ｉ1，Ｉ2，Ｉ3，Ｉ
4，Ｉ5，Ｉ6は、入力データＩ0，Ｉ2，Ｉ4と、入力デー
タＩ1，Ｉ3，Ｉ5の２つに分割され、入力データＩ0，Ｉ
2，Ｉ4がスイッチＳＷ１１，ＳＷ２１のＯＮ側の端子に
入力され、入力データＩ1，Ｉ3，Ｉ5がスイッチＳＷ１
２，ＳＷ２２のＯＮ側の端子に入力されている。つまり
入力データは、２ビットづつ（Ｉ0，Ｉ1），（Ｉ2，
Ｉ3），（Ｉ4，Ｉ5）の順で並列に入力され、入力後に
シフトレジスタ５１が１回動作する。但し、シフトレジ
スタ５１は、１つおきに結線されているので、１回のシ
フト動作でデータがＸ2倍される。データ（Ｉ0，
Ｉ1），（Ｉ2，Ｉ3），（Ｉ4，Ｉ5）が入力されている
間は、スイッチＳＷ１１，ＳＷ２１，ＳＷ１２，ＳＷ２
２は全てＯＮであり、これらのデータがそのまま２ビッ
トずつ並列に出力される。同時に、データＩ0，Ｉ2，Ｉ
4は、ＸＯＲ回路５２7でレジスタＤ7の値ａ7と足し込ま
れ、順次シフトレジスタ５１に格納され、データＩ1，
Ｉ3，Ｉ5は、ＸＯＲ回路５２4でレジスタＤ7の値ａ7と
足し込まれ、順次シフトレジスタ５１に格納されてい
く。但し、入力データの最後のＩ6は１ビットの入力で
あるため、図２２に示した従来の符号化回路１０と同じ
結線状態に切り替わるようにする。このような切替を行
うのは、情報ビット数としてｋ＝７を選択したためであ
る。データＩ0，Ｉ1，Ｉ2，Ｉ3，Ｉ4，Ｉ5，Ｉ6の入力
が終了すると、シフトレジスタ５１のレジスタＤ7，
Ｄ6，Ｄ5，Ｄ4，Ｄ3，Ｄ2，Ｄ1，Ｄ0の内部には検査ビ
ットＩ7，Ｉ8，Ｉ9，Ｉ10，Ｉ11，Ｉ12，Ｉ13，Ｉ14が
それぞれ格納された状態となる。その後、スイッチＳＷ
１１，ＳＷ２１，ＳＷ１２，ＳＷ２２は全てＯＦＦ側に
接続され、シフトレジスタ５１を動作させる毎に、ＳＷ
１１の出力に検査ビットＩ7，Ｉ9，Ｉ11，Ｉ13が出力さ
れ、ＳＷ１２の出力に検査ビットＩ8，Ｉ10，Ｉ12，Ｉ
14が出力される。同時に、シフトレジスタ５１の値はリ
セットされる。これにより、２ビット入力の並列処理に
よる検査ビットの生成が可能になる。
【００７６】（１−２）復号回路
Ｓ1シンドローム計算回路
図２３（ａ）の従来のＳ1シンドローム計算回路２０で
は、まず、Ｓ1シンドローム計算回路２０内の値がＸ倍
された後、ＸＯＲ回路２２1によりＸ0の項に入力データ
Ｉ0が足しこまれる。初期状態ではＳ1シンドローム計算
回路２０のシフトレジスタ２１の値は０であるため、こ
の値を（０）とすると、
は、まず、Ｓ1シンドローム計算回路２０内の値がＸ倍
された後、ＸＯＲ回路２２1によりＸ0の項に入力データ
Ｉ0が足しこまれる。初期状態ではＳ1シンドローム計算
回路２０のシフトレジスタ２１の値は０であるため、こ
の値を（０）とすると、
【００７７】
【数２４】０×Ｘ＋Ｉ0
【００７８】となる。次にＳ1シンドローム計算回路２
０内の値がＸ倍された後、Ｘ0の項に入力データＩ1が足
しこまれるので、
０内の値がＸ倍された後、Ｘ0の項に入力データＩ1が足
しこまれるので、
【００７９】
【数２５】（０×Ｘ＋Ｉ0）Ｘ＋Ｉ1
【００８０】となる。続いてＳ1シンドローム計算回路
２０内の値がＸ倍された後、Ｘ0の項に入力データＩ2が
足しこまれるので、
２０内の値がＸ倍された後、Ｘ0の項に入力データＩ2が
足しこまれるので、
【００８１】
【数２６】((０×Ｘ＋Ｉ0)Ｘ＋Ｉ1)Ｘ＋Ｉ2
【００８２】となる。このようにして入力データＩ14ま
でがＳ1シンドローム計算回路２０に入力されると、
でがＳ1シンドローム計算回路２０に入力されると、
【００８３】
【数２７】(((((((((((((０×Ｘ＋Ｉ0)Ｘ＋Ｉ1)Ｘ＋
Ｉ2)Ｘ＋Ｉ3)Ｘ＋Ｉ4)Ｘ＋Ｉ5)Ｘ＋ Ｉ6)Ｘ＋Ｉ7)Ｘ＋
Ｉ8)Ｘ＋Ｉ9)Ｘ＋Ｉ10)Ｘ＋Ｉ11)Ｘ＋Ｉ12)Ｘ＋Ｉ13)Ｘ
＋Ｉ14
Ｉ2)Ｘ＋Ｉ3)Ｘ＋Ｉ4)Ｘ＋Ｉ5)Ｘ＋ Ｉ6)Ｘ＋Ｉ7)Ｘ＋
Ｉ8)Ｘ＋Ｉ9)Ｘ＋Ｉ10)Ｘ＋Ｉ11)Ｘ＋Ｉ12)Ｘ＋Ｉ13)Ｘ
＋Ｉ14
【００８４】となる。この式を変形すると、
【００８５】
【数２８】(((((((０×Ｘ2＋Ｉ0Ｘ＋Ｉ1)Ｘ2＋Ｉ2Ｘ＋
Ｉ3)Ｘ2＋Ｉ4Ｘ＋Ｉ5)Ｘ2＋Ｉ6Ｘ＋Ｉ7)Ｘ2＋Ｉ8Ｘ＋Ｉ
9)Ｘ2＋Ｉ10Ｘ＋Ｉ11)Ｘ2＋Ｉ12Ｘ＋Ｉ13)Ｘ＋Ｉ14
Ｉ3)Ｘ2＋Ｉ4Ｘ＋Ｉ5)Ｘ2＋Ｉ6Ｘ＋Ｉ7)Ｘ2＋Ｉ8Ｘ＋Ｉ
9)Ｘ2＋Ｉ10Ｘ＋Ｉ11)Ｘ2＋Ｉ12Ｘ＋Ｉ13)Ｘ＋Ｉ14
【００８６】になり、これは、Ｓ1シンドローム計算回
路２０内の値をＸ2倍した後、入力データＩ0，がＸ1の
項、入力データＩ1がＸ0の項にそれぞれ足しこまれ、次
に、Ｓ1シンドローム計算回路２０内の値をＸ2倍した
後、入力データＩ2，がＸ1の項、入力データＩ3がＸ0の
項にそれぞれ足しこまれ、次に、Ｓ1シンドローム計算
回路２０内の値をＸ2倍した後、入力データＩ4がＸ1の
項、入力データＩ5がＸ0の項にそれぞれ足しこまれるこ
とを意味する。つまり１回のシフトレジスタの動作でデ
ータがＸ2倍され、その後、２ビットのデータを入力し
ている。但し、最後はＳ1シンドローム計算回路２０内
の値をＸ倍した後、１ビットの入力で入力データＩ14が
Ｘ0の項に足しこまれている。
路２０内の値をＸ2倍した後、入力データＩ0，がＸ1の
項、入力データＩ1がＸ0の項にそれぞれ足しこまれ、次
に、Ｓ1シンドローム計算回路２０内の値をＸ2倍した
後、入力データＩ2，がＸ1の項、入力データＩ3がＸ0の
項にそれぞれ足しこまれ、次に、Ｓ1シンドローム計算
回路２０内の値をＸ2倍した後、入力データＩ4がＸ1の
項、入力データＩ5がＸ0の項にそれぞれ足しこまれるこ
とを意味する。つまり１回のシフトレジスタの動作でデ
ータがＸ2倍され、その後、２ビットのデータを入力し
ている。但し、最後はＳ1シンドローム計算回路２０内
の値をＸ倍した後、１ビットの入力で入力データＩ14が
Ｘ0の項に足しこまれている。
【００８７】ここで、シフトレジスタ２１の値を、数５
で示した値として、これをＸ2倍すると、
で示した値として、これをＸ2倍すると、
【００８８】
【数２９】ａ0Ｘ2＋ａ1Ｘ3＋ａ2Ｘ4＋ａ3Ｘ5
【００８９】となるが、αの最小多項式Ｍ1（ｘ）よ
り、Ｘ4＝Ｘ＋１の関係があるため、
り、Ｘ4＝Ｘ＋１の関係があるため、
【００９０】
【数３０】
ａ2Ｘ0＋（ａ2＋ａ3）Ｘ1＋（ａ0＋ａ3）Ｘ2＋ａ1Ｘ3
【００９１】となる。
【００９２】図４（ａ）は数３０を具体的に回路で構成
した本実施形態に係るＳ1シンドローム計算回路６０の
構成を示すブロック図である。このＳ1シンドローム計
算回路６０は、レジスタＤ0，Ｄ1，Ｄ2，Ｄ3からなるシ
フトレジスタ６１と、ＸＯＲ回路６２1，６２2，６
２3，６２4とから構成されている。
した本実施形態に係るＳ1シンドローム計算回路６０の
構成を示すブロック図である。このＳ1シンドローム計
算回路６０は、レジスタＤ0，Ｄ1，Ｄ2，Ｄ3からなるシ
フトレジスタ６１と、ＸＯＲ回路６２1，６２2，６
２3，６２4とから構成されている。
【００９３】このＳ1シンドローム計算回路６０は、数
３０に基づき、１回のシフト動作で、レジスタＤ2の値
ａ2をレジスタＤ0に格納し、レジスタＤ2，Ｄ3の値
ａ2，ａ3をＸＯＲ回路６２2で足し込んでレジスタＤ1に
格納し、レジスタＤ0，Ｄ3の値ａ 0，ａ3をＸＯＲ回路６
２4で足し込んでレジスタＤ2に格納し、レジスタＤ1の
値ａ1をレジスタＤ3に格納する。
３０に基づき、１回のシフト動作で、レジスタＤ2の値
ａ2をレジスタＤ0に格納し、レジスタＤ2，Ｄ3の値
ａ2，ａ3をＸＯＲ回路６２2で足し込んでレジスタＤ1に
格納し、レジスタＤ0，Ｄ3の値ａ 0，ａ3をＸＯＲ回路６
２4で足し込んでレジスタＤ2に格納し、レジスタＤ1の
値ａ1をレジスタＤ3に格納する。
【００９４】図示しないメモリセルエリアから読み出さ
れた情報ビットＩ0，Ｉ1，Ｉ2，Ｉ3，Ｉ4，Ｉ5，Ｉ
6と、検査ビットＩ7，Ｉ8，Ｉ9，Ｉ10，Ｉ11，Ｉ12，Ｉ
13，Ｉ14とは、Ｉ0，Ｉ2，Ｉ4，Ｉ6，Ｉ8，Ｉ10，
Ｉ12，Ｉ14と、Ｉ1，Ｉ3，Ｉ5，Ｉ7，Ｉ9，Ｉ11，Ｉ13
とに分割され、Ｓ1シンドローム計算回路６０に２ビッ
トづつ（Ｉ0，Ｉ1），（Ｉ2，Ｉ3），（Ｉ4，Ｉ5），…
の順で並列に入力され、入力後にシフトレジスタ６１が
１回動作する。但し、シフトレジスタ６１は、１つおき
に結線されているので、１回のシフト動作でデータがＸ
2倍される。データＩ0，Ｉ 2，Ｉ4，…，Ｉ14は、ＸＯＲ
回路６２3でＸＯＲ回路６２2の出力ａ2＋ａ3と足し込ま
れ、レジスタＤ1に格納され、データＩ1，Ｉ3，Ｉ5，
…，Ｉ13は、ＸＯＲ回路６２1でレジスタＤ2の値ａ2と
足し込まれ、レジスタＤ0に格納される。但し、情報ビ
ットの最後のＩ6は１ビットの入力であるため、図２３
の回路と同じ配線に切り替わる。又は、Ｉ15＝０を、Ｓ
1シンドローム計算回路６０に入力させ、シフト動作さ
せた後、シフトレジスタにＸ-1を掛ける。これにより、
２ビット入力の並列処理が可能になる。
れた情報ビットＩ0，Ｉ1，Ｉ2，Ｉ3，Ｉ4，Ｉ5，Ｉ
6と、検査ビットＩ7，Ｉ8，Ｉ9，Ｉ10，Ｉ11，Ｉ12，Ｉ
13，Ｉ14とは、Ｉ0，Ｉ2，Ｉ4，Ｉ6，Ｉ8，Ｉ10，
Ｉ12，Ｉ14と、Ｉ1，Ｉ3，Ｉ5，Ｉ7，Ｉ9，Ｉ11，Ｉ13
とに分割され、Ｓ1シンドローム計算回路６０に２ビッ
トづつ（Ｉ0，Ｉ1），（Ｉ2，Ｉ3），（Ｉ4，Ｉ5），…
の順で並列に入力され、入力後にシフトレジスタ６１が
１回動作する。但し、シフトレジスタ６１は、１つおき
に結線されているので、１回のシフト動作でデータがＸ
2倍される。データＩ0，Ｉ 2，Ｉ4，…，Ｉ14は、ＸＯＲ
回路６２3でＸＯＲ回路６２2の出力ａ2＋ａ3と足し込ま
れ、レジスタＤ1に格納され、データＩ1，Ｉ3，Ｉ5，
…，Ｉ13は、ＸＯＲ回路６２1でレジスタＤ2の値ａ2と
足し込まれ、レジスタＤ0に格納される。但し、情報ビ
ットの最後のＩ6は１ビットの入力であるため、図２３
の回路と同じ配線に切り替わる。又は、Ｉ15＝０を、Ｓ
1シンドローム計算回路６０に入力させ、シフト動作さ
せた後、シフトレジスタにＸ-1を掛ける。これにより、
２ビット入力の並列処理が可能になる。
【００９５】Ｓ3シンドローム計算回路
次に、図４（ｂ）のＳ3シンドローム計算回路７０につ
いて説明する。図２３（ｂ）の従来のＳ3シンドローム
計算回路３０では、まず、Ｓ3シンドローム計算回路３
０内の値がＸ3倍された後、ＸＯＲ回路３２1によりＸ0
の項に入力データＩ0が足しこまれる。初期状態では、
Ｓ3シンドローム計算回路３０のシフトレジスタ３１の
値は０であるため、この値を（０）とすると
いて説明する。図２３（ｂ）の従来のＳ3シンドローム
計算回路３０では、まず、Ｓ3シンドローム計算回路３
０内の値がＸ3倍された後、ＸＯＲ回路３２1によりＸ0
の項に入力データＩ0が足しこまれる。初期状態では、
Ｓ3シンドローム計算回路３０のシフトレジスタ３１の
値は０であるため、この値を（０）とすると
【００９６】
【数３１】０×Ｘ3＋Ｉ0
【００９７】となる。次にＳ3シンドローム計算回路３
０内の値がＸ3倍された後、Ｘ0の項に入力データＩ1が
足しこまれるので、
０内の値がＸ3倍された後、Ｘ0の項に入力データＩ1が
足しこまれるので、
【００９８】
【数３２】（０×Ｘ3＋Ｉ0）Ｘ3＋Ｉ1
【００９９】となる。続いてＳ3シンドローム計算回路
３０内の値がＸ3倍された後、Ｘ0の項に入力データＩ2
が足しこまれるので、
３０内の値がＸ3倍された後、Ｘ0の項に入力データＩ2
が足しこまれるので、
【０１００】
【数３３】((０×Ｘ3＋Ｉ0)Ｘ3＋Ｉ1)Ｘ3＋Ｉ2
【０１０１】となる。このようにして、入力データＩ14
までがＳ3シンドローム計算回路３０に入力されると、
までがＳ3シンドローム計算回路３０に入力されると、
【０１０２】
【数３４】(((((０Ｘ3＋Ｉ0)Ｘ3＋Ｉ1)Ｘ3＋Ｉ2)Ｘ3＋
Ｉ3)Ｘ3＋Ｉ4)Ｘ3＋Ｉ5)Ｘ3＋Ｉ6)Ｘ3＋Ｉ7)Ｘ3＋Ｉ8)
Ｘ3＋Ｉ9)Ｘ3＋Ｉ10)Ｘ3＋Ｉ11)Ｘ3＋Ｉ12)Ｘ3＋Ｉ13)
Ｘ3＋Ｉ14
Ｉ3)Ｘ3＋Ｉ4)Ｘ3＋Ｉ5)Ｘ3＋Ｉ6)Ｘ3＋Ｉ7)Ｘ3＋Ｉ8)
Ｘ3＋Ｉ9)Ｘ3＋Ｉ10)Ｘ3＋Ｉ11)Ｘ3＋Ｉ12)Ｘ3＋Ｉ13)
Ｘ3＋Ｉ14
【０１０３】となる。この式を変形すると、
【０１０４】
【数３５】(((((０×Ｘ6＋Ｉ0Ｘ3＋Ｉ1)Ｘ6＋Ｉ2Ｘ3＋
Ｉ3)Ｘ6＋Ｉ4Ｘ3＋Ｉ5)Ｘ6＋Ｉ6Ｘ3＋Ｉ7)Ｘ6＋Ｉ8Ｘ3
＋Ｉ9)Ｘ6＋Ｉ10Ｘ3＋Ｉ11)Ｘ6＋Ｉ12Ｘ3＋Ｉ13）Ｘ3＋
Ｉ14
Ｉ3)Ｘ6＋Ｉ4Ｘ3＋Ｉ5)Ｘ6＋Ｉ6Ｘ3＋Ｉ7)Ｘ6＋Ｉ8Ｘ3
＋Ｉ9)Ｘ6＋Ｉ10Ｘ3＋Ｉ11)Ｘ6＋Ｉ12Ｘ3＋Ｉ13）Ｘ3＋
Ｉ14
【０１０５】になり、これは、Ｓ3シンドローム計算回
路３０内の値をＸ6倍した後、入力データＩ0がＸ3の
項、入力データＩ1がＸ0の項にそれぞれ足しこまれ、次
に、Ｓ3シンドローム計算回路３０内の値をＸ6倍した
後、入力データＩ2がＸ3の項、入力データＩ3がＸ0の項
にそれぞれ足しこまれ、次にＳ3シンドローム計算回路
３０内の値をＸ6倍した後、入力データＩ4がＸ3の項、
入力データＩ5がＸ0の項にそれぞれ足しこまれることを
意味している。つまり１回のシフトレジスタの動作でデ
ータがＸ6倍され、その後、２ビットのデータを入力し
ている。但し、最後はＳ3シンドローム計算回路３０内
の値をＸ3倍した後、１ビットの入力で入力データＩ14
がＸ0の項に足しこまれている。
路３０内の値をＸ6倍した後、入力データＩ0がＸ3の
項、入力データＩ1がＸ0の項にそれぞれ足しこまれ、次
に、Ｓ3シンドローム計算回路３０内の値をＸ6倍した
後、入力データＩ2がＸ3の項、入力データＩ3がＸ0の項
にそれぞれ足しこまれ、次にＳ3シンドローム計算回路
３０内の値をＸ6倍した後、入力データＩ4がＸ3の項、
入力データＩ5がＸ0の項にそれぞれ足しこまれることを
意味している。つまり１回のシフトレジスタの動作でデ
ータがＸ6倍され、その後、２ビットのデータを入力し
ている。但し、最後はＳ3シンドローム計算回路３０内
の値をＸ3倍した後、１ビットの入力で入力データＩ14
がＸ0の項に足しこまれている。
【０１０６】ここで、シフトレジスタ３１の値を数５で
示した値として、これをＸ6倍すると、
示した値として、これをＸ6倍すると、
【０１０７】
【数３６】ａ0Ｘ6＋ａ1Ｘ7＋ａ2Ｘ8＋ａ3Ｘ9
【０１０８】となるが、αの最小多項式Ｍ1（ｘ）より
Ｘ4＝Ｘ＋１の関係があるため、
Ｘ4＝Ｘ＋１の関係があるため、
【０１０９】
【数３７】(ａ1＋ａ2)Ｘ0＋(ａ1＋ａ3)Ｘ1＋(ａ0＋ａ2)
Ｘ2＋(ａ0＋ａ1＋ａ3)Ｘ3
Ｘ2＋(ａ0＋ａ1＋ａ3)Ｘ3
【０１１０】となる。
【０１１１】図４（ｂ）は数３７を具体的に回路で構成
した本実施例に係るＳ3シンドローム計算回路７０の構
成を示すブロック図である。このＳ3シンドローム計算
回路７０は、レジスタＤ0，Ｄ1，Ｄ2，Ｄ3からなるシフ
トレジスタ７１と、ＸＯＲ回路７２1，７２2，７２3，
７２4，７２5，７２6とから構成されている。
した本実施例に係るＳ3シンドローム計算回路７０の構
成を示すブロック図である。このＳ3シンドローム計算
回路７０は、レジスタＤ0，Ｄ1，Ｄ2，Ｄ3からなるシフ
トレジスタ７１と、ＸＯＲ回路７２1，７２2，７２3，
７２4，７２5，７２6とから構成されている。
【０１１２】このＳ3シンドローム計算回路７０は、数
３７に基づき、１回のシフト動作で、レジスタＤ1，Ｄ2
の値ａ1，ａ2をＸＯＲ回路７２1で足し込んでレジスタ
Ｄ0に格納し、レジスタＤ1，Ｄ3の値ａ1，ａ3をＸＯＲ
回路７２6で足し込んでレジスタＤ1に格納し、レジスタ
Ｄ0，Ｄ2の値ａ0，ａ2をＸＯＲ回路７２4で足し込んで
レジスタＤ2に格納し、レジスタＤ0，Ｄ1，Ｄ3の値
ａ0，ａ1，ａ3をＸＯＲ回路７２5，７２6で足し込んで
レジスタＤ3に格納する。
３７に基づき、１回のシフト動作で、レジスタＤ1，Ｄ2
の値ａ1，ａ2をＸＯＲ回路７２1で足し込んでレジスタ
Ｄ0に格納し、レジスタＤ1，Ｄ3の値ａ1，ａ3をＸＯＲ
回路７２6で足し込んでレジスタＤ1に格納し、レジスタ
Ｄ0，Ｄ2の値ａ0，ａ2をＸＯＲ回路７２4で足し込んで
レジスタＤ2に格納し、レジスタＤ0，Ｄ1，Ｄ3の値
ａ0，ａ1，ａ3をＸＯＲ回路７２5，７２6で足し込んで
レジスタＤ3に格納する。
【０１１３】図示しないメモリセルエリアから読み出さ
れた情報ビットＩ0，Ｉ1，Ｉ2，Ｉ3，Ｉ4，Ｉ5，Ｉ
6と、検査ビットＩ7，Ｉ8，Ｉ9，Ｉ10，Ｉ11，Ｉ12，Ｉ
13，Ｉ14とは、Ｉ0，Ｉ2，Ｉ4，Ｉ6，Ｉ8，Ｉ10，
Ｉ12，Ｉ14と、Ｉ1，Ｉ3，Ｉ5，Ｉ7，Ｉ9，Ｉ11，Ｉ13
とに分割され、Ｓ3シンドローム計算回路７０に２ビッ
トづつ（Ｉ0，Ｉ1），（Ｉ2，Ｉ3），（Ｉ4，Ｉ5），…
の順で並列に入力され、入力後シフトレジスタ７１が１
回動作する。データＩ0，Ｉ2，Ｉ4，…，Ｉ14は、ＸＯ
Ｒ回路７２3でＸＯＲ回路７２6の出力ａ1＋ａ3と足し込
まれ、レジスタＤ1に格納され、データＩ1，Ｉ3，Ｉ5，
…，Ｉ13は、ＸＯＲ回路７２2でＸＯＲ回路７２1の出力
ａ1＋ａ2と足し込まれ、レジスタＤ0に格納される。但
し、情報ビットの最後のＩ6は１ビットの入力であるた
め、図２３のＳ3シンドローム計算回路３０と同じ配線
に切り替わる。又は、Ｉ15＝０を、Ｓ3シンドローム計
算回路７０に入力させ、シフト動作させた後、シフトレ
ジスタにＸ-3を掛ける。これにより、２ビット入力の並
列処理が可能になる。
れた情報ビットＩ0，Ｉ1，Ｉ2，Ｉ3，Ｉ4，Ｉ5，Ｉ
6と、検査ビットＩ7，Ｉ8，Ｉ9，Ｉ10，Ｉ11，Ｉ12，Ｉ
13，Ｉ14とは、Ｉ0，Ｉ2，Ｉ4，Ｉ6，Ｉ8，Ｉ10，
Ｉ12，Ｉ14と、Ｉ1，Ｉ3，Ｉ5，Ｉ7，Ｉ9，Ｉ11，Ｉ13
とに分割され、Ｓ3シンドローム計算回路７０に２ビッ
トづつ（Ｉ0，Ｉ1），（Ｉ2，Ｉ3），（Ｉ4，Ｉ5），…
の順で並列に入力され、入力後シフトレジスタ７１が１
回動作する。データＩ0，Ｉ2，Ｉ4，…，Ｉ14は、ＸＯ
Ｒ回路７２3でＸＯＲ回路７２6の出力ａ1＋ａ3と足し込
まれ、レジスタＤ1に格納され、データＩ1，Ｉ3，Ｉ5，
…，Ｉ13は、ＸＯＲ回路７２2でＸＯＲ回路７２1の出力
ａ1＋ａ2と足し込まれ、レジスタＤ0に格納される。但
し、情報ビットの最後のＩ6は１ビットの入力であるた
め、図２３のＳ3シンドローム計算回路３０と同じ配線
に切り替わる。又は、Ｉ15＝０を、Ｓ3シンドローム計
算回路７０に入力させ、シフト動作させた後、シフトレ
ジスタにＸ-3を掛ける。これにより、２ビット入力の並
列処理が可能になる。
【０１１４】誤り位置検出回路
次に誤り位置検出回路について説明する。本実施形態の
誤り位置検出回路では、Ｓ1，Ｓ3シンドローム計算回路
６０，７０が１回のシフト動作で従来の２回分のシフト
動作を行うものであるから、誤り位置検出回路も、従来
の２回分のシフト動作に相当する演算を行う。いま、数
１０の誤り位置多項式を、
誤り位置検出回路では、Ｓ1，Ｓ3シンドローム計算回路
６０，７０が１回のシフト動作で従来の２回分のシフト
動作を行うものであるから、誤り位置検出回路も、従来
の２回分のシフト動作に相当する演算を行う。いま、数
１０の誤り位置多項式を、
【０１１５】
【数３８】σ（Ｚ）＝Ｓ1＋σ1×Ｚ2＋σ2×Ｚ4
【０１１６】とする。図５及び図６は、数３８に基づい
て構成された誤り位置検出回路の構成を示す図である。
この誤り位置検出回路８０は、Ｓ1、σ1及びσ2を計算
すると共に格納する第１の演算部８０ａ（図５）と、数
３８に基づいてデータの誤り位置を検出して検出信号を
出力する第２の演算部８０ｂとから構成されている。第
１の演算部８０ａは、図５に示すようにシフトレジスタ
８１、Ｘ2演算回路８２及びＸ4演算回路８３により構成
されている。シフトレジスタ８１ａには、初期状態とし
てシンドロームＳ1が格納され、シフトレジスタ８２
ａ，８３ａには初期状態としてσ1＝Ｓ1 2、σ2＝Ｓ1 3＋
Ｓ3の演算結果が格納される。この誤り位置検出回路８
０では、出力データＩ0，Ｉ1，Ｉ2，Ｉ3，Ｉ4，Ｉ5，Ｉ
6のうち１つおきの出力データＩ0，Ｉ2，Ｉ4，Ｉ6、に
同期して、誤り検出が行なわれ、シフトレジスタ８１
ａ，８２ａ，８３ａを１回動作させることにより、Ｘ2
演算回路８２ではσ1の項がＺ2倍、Ｘ4演算回路８３で
は、σ2の項がＺ4倍ずつされる。エラーがあるとσ＝０
となる。
て構成された誤り位置検出回路の構成を示す図である。
この誤り位置検出回路８０は、Ｓ1、σ1及びσ2を計算
すると共に格納する第１の演算部８０ａ（図５）と、数
３８に基づいてデータの誤り位置を検出して検出信号を
出力する第２の演算部８０ｂとから構成されている。第
１の演算部８０ａは、図５に示すようにシフトレジスタ
８１、Ｘ2演算回路８２及びＸ4演算回路８３により構成
されている。シフトレジスタ８１ａには、初期状態とし
てシンドロームＳ1が格納され、シフトレジスタ８２
ａ，８３ａには初期状態としてσ1＝Ｓ1 2、σ2＝Ｓ1 3＋
Ｓ3の演算結果が格納される。この誤り位置検出回路８
０では、出力データＩ0，Ｉ1，Ｉ2，Ｉ3，Ｉ4，Ｉ5，Ｉ
6のうち１つおきの出力データＩ0，Ｉ2，Ｉ4，Ｉ6、に
同期して、誤り検出が行なわれ、シフトレジスタ８１
ａ，８２ａ，８３ａを１回動作させることにより、Ｘ2
演算回路８２ではσ1の項がＺ2倍、Ｘ4演算回路８３で
は、σ2の項がＺ4倍ずつされる。エラーがあるとσ＝０
となる。
【０１１７】ここで、Ｘ2演算回路８２は、図２５のＸ2
演算回路４３と同一構成であり、シフトレジスタ４３ａ
とシフトレジスタ８２ａとが対応し、ＸＯＲ回路４３ｂ
1，４３ｂ2とＸＯＲ回路８２ｂ1，８２ｂ2とが対応する
ので、詳細な構成説明は割愛する。
演算回路４３と同一構成であり、シフトレジスタ４３ａ
とシフトレジスタ８２ａとが対応し、ＸＯＲ回路４３ｂ
1，４３ｂ2とＸＯＲ回路８２ｂ1，８２ｂ2とが対応する
ので、詳細な構成説明は割愛する。
【０１１８】Ｘ4演算回路８３は、数１１に示すシフト
レジスタ８３ａの値をＸ4倍するので、シフトレジスタ
８３ａの値は、
レジスタ８３ａの値をＸ4倍するので、シフトレジスタ
８３ａの値は、
【０１１９】
【数３９】ａ0Ｘ4＋ａ1Ｘ5＋ａ2Ｘ6＋ａ3Ｘ7
【０１２０】となるが、αの最小多項式Ｍ1（ｘ）より
Ｘ4＝Ｘ＋１の関係があるため、
Ｘ4＝Ｘ＋１の関係があるため、
【０１２１】
【数４０】（ａ0＋ａ3）Ｘ0＋（ａ0＋ａ1＋ａ3）Ｘ1＋
（ａ1＋ａ2）Ｘ2＋（ａ2＋ａ3）Ｘ3
（ａ1＋ａ2）Ｘ2＋（ａ2＋ａ3）Ｘ3
【０１２２】となる。これは、このＸ４演算回路８３
は、数４０に基づき、１回のシフト動作で、レジスタＥ
0，Ｅ3の値ａ0，ａ3をＸＯＲ回路８３ｂ1で足し込んで
レジスタＥ0に格納し、レジスタＥ0，Ｅ1，Ｅ3の値
ａ0，ａ1，ａ3をＸＯＲ回路８３ｂ1，８３ｂ2で足し込
んでレジスタＥ1に格納し、レジスタＥ1，Ｅ2の値ａ1，
ａ2をＸＯＲ回路８３ｂ3で足し込んでレジスタＥ2に格
納し、レジスタＥ2，Ｅ3の値ａ2，ａ3をＸＯＲ回路８３
ｂ4で足し込んでレジスタＥ3に格納する。
は、数４０に基づき、１回のシフト動作で、レジスタＥ
0，Ｅ3の値ａ0，ａ3をＸＯＲ回路８３ｂ1で足し込んで
レジスタＥ0に格納し、レジスタＥ0，Ｅ1，Ｅ3の値
ａ0，ａ1，ａ3をＸＯＲ回路８３ｂ1，８３ｂ2で足し込
んでレジスタＥ1に格納し、レジスタＥ1，Ｅ2の値ａ1，
ａ2をＸＯＲ回路８３ｂ3で足し込んでレジスタＥ2に格
納し、レジスタＥ2，Ｅ3の値ａ2，ａ3をＸＯＲ回路８３
ｂ4で足し込んでレジスタＥ3に格納する。
【０１２３】図６の第２の演算部８０ｂは、出力データ
Ｉ0，Ｉ2，Ｉ4，Ｉ6の誤り位置を検出する第１検出部８
４と、データＩ1，Ｉ3，Ｉ5の誤り位置を検出する第２
検出部８５と、データＩ1，Ｉ3，Ｉ5に関してσ1の項を
Ｚ倍するＸ演算回路８６と、データＩ1，Ｉ3，Ｉ5に関
してσ2の項をＺ2倍するＸ2演算回路８７とからなる。
各検出部８４，８５のＸＯＲ回路８８とＮＯＲゲート８
９とで演算された結果の出力が、誤り位置となったとこ
ろで１となり、この出力で対応するデータＩｉを反転さ
せることにより、１回のシフト動作で２ビット同時の並
列的な誤り位置検出が可能になる。なお、Ｘ演算回路８
６、Ｘ2演算回路８７の構成は図２５及び図２６に示し
た従来回路と同じであるが、データを記憶するためのレ
ジスタは必要ない。
Ｉ0，Ｉ2，Ｉ4，Ｉ6の誤り位置を検出する第１検出部８
４と、データＩ1，Ｉ3，Ｉ5の誤り位置を検出する第２
検出部８５と、データＩ1，Ｉ3，Ｉ5に関してσ1の項を
Ｚ倍するＸ演算回路８６と、データＩ1，Ｉ3，Ｉ5に関
してσ2の項をＺ2倍するＸ2演算回路８７とからなる。
各検出部８４，８５のＸＯＲ回路８８とＮＯＲゲート８
９とで演算された結果の出力が、誤り位置となったとこ
ろで１となり、この出力で対応するデータＩｉを反転さ
せることにより、１回のシフト動作で２ビット同時の並
列的な誤り位置検出が可能になる。なお、Ｘ演算回路８
６、Ｘ2演算回路８７の構成は図２５及び図２６に示し
た従来回路と同じであるが、データを記憶するためのレ
ジスタは必要ない。
【０１２４】（２）第２の実施形態
図７は、チップ上にＥＣＣ回路を搭載した第２の実施形
態に係るＮＡＮＤ型フラッシュメモリのブロック図であ
る。このメモリは、８つのメモリセルエリア１０１0，
１０１1，…，１０１7を備えている。これらメモリセル
エリア１０１0〜１０１7に対してメモリセルエリア１０
１0〜１０１7への書き込みデータ（Ｄ０〜Ｄ７）及びメ
モリセルエリア１０１0〜１０１7からの読み出しデータ
（Ｄ０〜Ｄ７）を一時格納する８つのページバッファ１
０２0，１０２1，…，１０２7が設けられている。ペー
ジバッファ１０２0〜１０２7と、Ｉ／Ｏ端子１０４0，
１０４1，…，１０４7との間には、書き込みデータに対
する誤り訂正の検査ビットＥＣＣを生成すると共に、検
査ビット（ＥＣＣ）を使用して読み出しデータの誤り訂
正を行うＥＣＣ回路１０３が設けられている。このＥＣ
Ｃ回路１０３は、従来のものとは異なり、全メモリセル
エリア１０１0〜１０１7に対して１回にリード・ライト
される５２８ビット×８Ｉ／Ｏ＝４２２４ビット分（Ｍ
＝５２８，Ｎ＝８）のデータを情報ビットとし、これに
共通の４０ビットの検査ビットを付加して誤り検出訂正
を行う。
態に係るＮＡＮＤ型フラッシュメモリのブロック図であ
る。このメモリは、８つのメモリセルエリア１０１0，
１０１1，…，１０１7を備えている。これらメモリセル
エリア１０１0〜１０１7に対してメモリセルエリア１０
１0〜１０１7への書き込みデータ（Ｄ０〜Ｄ７）及びメ
モリセルエリア１０１0〜１０１7からの読み出しデータ
（Ｄ０〜Ｄ７）を一時格納する８つのページバッファ１
０２0，１０２1，…，１０２7が設けられている。ペー
ジバッファ１０２0〜１０２7と、Ｉ／Ｏ端子１０４0，
１０４1，…，１０４7との間には、書き込みデータに対
する誤り訂正の検査ビットＥＣＣを生成すると共に、検
査ビット（ＥＣＣ）を使用して読み出しデータの誤り訂
正を行うＥＣＣ回路１０３が設けられている。このＥＣ
Ｃ回路１０３は、従来のものとは異なり、全メモリセル
エリア１０１0〜１０１7に対して１回にリード・ライト
される５２８ビット×８Ｉ／Ｏ＝４２２４ビット分（Ｍ
＝５２８，Ｎ＝８）のデータを情報ビットとし、これに
共通の４０ビットの検査ビットを付加して誤り検出訂正
を行う。
【０１２５】Ｉ／Ｏ端子１０５から入力されるアドレス
及び制御信号は、それぞれ制御信号動作回路１０６及び
アドレスデコーダ１０７に供給されている。制御信号動
作回路１０６は、各種制御信号ＡＬＥ，ＣＬＥ，ＣＥ，
ＷＥ，ＲＥ，ＷＰ等を入力して各部に供給する制御電圧
を発生すると共に、外部回路にＲＥＡＤＹ／ＢＵＳＹ信
号を出力する。アドレスデコーダ１０７は、外部からＩ
／Ｏ端子１０５を介して入力されたアドレスを、一時的
に記憶し、カラムデコーダ１０８及びブロック選択回路
１０９を駆動する。カラムデコーダ１０８は、ページバ
ッファ１０２0〜１０２1の各１つのカラムを活性化す
る。ブロック選択回路１０９は、メモリセルエリア１０
１0〜１０１1中のワード線に読み出し、書き込み又は消
去に必要な電圧を与える。
及び制御信号は、それぞれ制御信号動作回路１０６及び
アドレスデコーダ１０７に供給されている。制御信号動
作回路１０６は、各種制御信号ＡＬＥ，ＣＬＥ，ＣＥ，
ＷＥ，ＲＥ，ＷＰ等を入力して各部に供給する制御電圧
を発生すると共に、外部回路にＲＥＡＤＹ／ＢＵＳＹ信
号を出力する。アドレスデコーダ１０７は、外部からＩ
／Ｏ端子１０５を介して入力されたアドレスを、一時的
に記憶し、カラムデコーダ１０８及びブロック選択回路
１０９を駆動する。カラムデコーダ１０８は、ページバ
ッファ１０２0〜１０２1の各１つのカラムを活性化す
る。ブロック選択回路１０９は、メモリセルエリア１０
１0〜１０１1中のワード線に読み出し、書き込み又は消
去に必要な電圧を与える。
【０１２６】各メモリセルエリア１０１ｊ（但し、ｊ＝
０〜７）は、図８に示すように、電気的書換え可能な不
揮発性メモリセルＭＣをマトリクス状に配列して構成さ
れている。この例では、１６個のメモリセルＭＣが１つ
の単位として直列に接続され、一方の端のメモリセルＭ
Ｃのドレインは、選択ゲートトランジスタＳＧ１を介し
てビット線ＢＬに接続され、他方の端のメモリセルＭＣ
のソースは、選択ゲートトランジスタＳＧ２を介して共
通ソース線ＳＬに接続されている。ロウ方向のメモリセ
ルＭＣの制御ゲートは、共通のワード線ＷＬに接続さ
れ、ロウ方向の選択ゲートトランジスタＳＧ１，ＳＧ２
のゲート電極は、共通の選択ゲート線ＳＧＬ１，ＳＧＬ
２に接続されている。この実施形態の場合、制御ゲート
線に沿った１０５６個のメモリセルＭＣのうち、奇数番
目と偶数番目にそれぞれ配置されたメモリセルＭＣに記
憶される５２８ビットのデータが１回の書き込み及び読
み出しの単位である１ページとなる。また、この例では
カラム方向に隣接する１６ページ分のデータが１回の消
去の単位である１ブロックとなる。但し、メモリセルエ
リア１０１7には、ワード線ＷＬに沿った１０５６（５
２８×２）個の情報ビット記憶用のメモリセルＭＣの
他、誤り訂正用の検出ビットを８０（４０×２）ビット
分記憶するためのメモリセルＭＣが設けられている。
０〜７）は、図８に示すように、電気的書換え可能な不
揮発性メモリセルＭＣをマトリクス状に配列して構成さ
れている。この例では、１６個のメモリセルＭＣが１つ
の単位として直列に接続され、一方の端のメモリセルＭ
Ｃのドレインは、選択ゲートトランジスタＳＧ１を介し
てビット線ＢＬに接続され、他方の端のメモリセルＭＣ
のソースは、選択ゲートトランジスタＳＧ２を介して共
通ソース線ＳＬに接続されている。ロウ方向のメモリセ
ルＭＣの制御ゲートは、共通のワード線ＷＬに接続さ
れ、ロウ方向の選択ゲートトランジスタＳＧ１，ＳＧ２
のゲート電極は、共通の選択ゲート線ＳＧＬ１，ＳＧＬ
２に接続されている。この実施形態の場合、制御ゲート
線に沿った１０５６個のメモリセルＭＣのうち、奇数番
目と偶数番目にそれぞれ配置されたメモリセルＭＣに記
憶される５２８ビットのデータが１回の書き込み及び読
み出しの単位である１ページとなる。また、この例では
カラム方向に隣接する１６ページ分のデータが１回の消
去の単位である１ブロックとなる。但し、メモリセルエ
リア１０１7には、ワード線ＷＬに沿った１０５６（５
２８×２）個の情報ビット記憶用のメモリセルＭＣの
他、誤り訂正用の検出ビットを８０（４０×２）ビット
分記憶するためのメモリセルＭＣが設けられている。
【０１２７】各ページバッファ１０２ｊは、図８に示す
ように、５２８個のデータ記憶回路１２１を備え、各デ
ータ記憶回路１２１は、それぞれ２本のビット線ＢＬ
ｉ，ＢＬｉ＋１に接続され、アドレスによって選択され
たいずれか一方のビット線ＢＬを介してメモリセルエリ
ア１０１ｊ中のメモリセルＭＣのデータを読み出した
り、ビット線ＢＬを介してメモリセルエリアＭＣ中のメ
モリセルの状態を検出したり、ビット線ＢＬを介してメ
モリセルエリア１０１ｊ中のメモリセルＭＣに書き込み
制御電圧を印加してメモリセルＭＣに書き込みを行う。
５２８個のデータ記憶回路１２１のうち、いずれか１つ
のデータ記憶回路１２１がカラムデコーダ１０８によっ
て選択され、選択されたデータ記憶回路１２１だけがＥ
ＣＣ回路１０３と接続される。
ように、５２８個のデータ記憶回路１２１を備え、各デ
ータ記憶回路１２１は、それぞれ２本のビット線ＢＬ
ｉ，ＢＬｉ＋１に接続され、アドレスによって選択され
たいずれか一方のビット線ＢＬを介してメモリセルエリ
ア１０１ｊ中のメモリセルＭＣのデータを読み出した
り、ビット線ＢＬを介してメモリセルエリアＭＣ中のメ
モリセルの状態を検出したり、ビット線ＢＬを介してメ
モリセルエリア１０１ｊ中のメモリセルＭＣに書き込み
制御電圧を印加してメモリセルＭＣに書き込みを行う。
５２８個のデータ記憶回路１２１のうち、いずれか１つ
のデータ記憶回路１２１がカラムデコーダ１０８によっ
て選択され、選択されたデータ記憶回路１２１だけがＥ
ＣＣ回路１０３と接続される。
【０１２８】従って、メモリ全体では、カラムデコーダ
１０８により同一カラムアドレスを示す８ビット分（８
ＩＯ分）のデータ記憶回路１２１とＥＣＣ回路１０３と
が接続される。読み出し動作のときは、図８の点線で示
す１ページ分のメモリセルＭＣが選択され、５２８×８
ビットのデータが一時に全てのデータ記憶回路１２１に
記憶される。カラムデコーダ１０８は、外部より入力さ
れるリードイネーブル（ＲＥ）信号に同期してカラムア
ドレスを１つずつインクリメントする。これにより、メ
モリセルエリア１０１0〜１０１7の各１つ、計８つのデ
ータ記憶回路１２１が次々と選択され、順次８ビット分
（８ＩＯ分）のデータがＥＣＣ回路１０３に出力される
ことになる。書き込み動作のときも同様に、外部よりＩ
／Ｏ端子１０４0〜１０４7を介して８ビット分（８ＩＯ
分）のデータが順次ＥＣＣ回路１０３に入力され、ＥＣ
Ｃ回路１０３から順次８ビット分のデータが出力され
る。カラムデコーダ１０８は、外部より入力されるライ
トイネーブル（ＷＥ）信号に同期してカラムアドレス
を、１づつインクリメントする。これにより、メモリセ
ルエリア１０１0〜１０１7の各１つ、計８つのデータ記
憶回路１２１が次々と選択され、ＥＣＣ回路１０３から
の８ビット分のデータが、選択された記憶回路１２１に
入力されていく。
１０８により同一カラムアドレスを示す８ビット分（８
ＩＯ分）のデータ記憶回路１２１とＥＣＣ回路１０３と
が接続される。読み出し動作のときは、図８の点線で示
す１ページ分のメモリセルＭＣが選択され、５２８×８
ビットのデータが一時に全てのデータ記憶回路１２１に
記憶される。カラムデコーダ１０８は、外部より入力さ
れるリードイネーブル（ＲＥ）信号に同期してカラムア
ドレスを１つずつインクリメントする。これにより、メ
モリセルエリア１０１0〜１０１7の各１つ、計８つのデ
ータ記憶回路１２１が次々と選択され、順次８ビット分
（８ＩＯ分）のデータがＥＣＣ回路１０３に出力される
ことになる。書き込み動作のときも同様に、外部よりＩ
／Ｏ端子１０４0〜１０４7を介して８ビット分（８ＩＯ
分）のデータが順次ＥＣＣ回路１０３に入力され、ＥＣ
Ｃ回路１０３から順次８ビット分のデータが出力され
る。カラムデコーダ１０８は、外部より入力されるライ
トイネーブル（ＷＥ）信号に同期してカラムアドレス
を、１づつインクリメントする。これにより、メモリセ
ルエリア１０１0〜１０１7の各１つ、計８つのデータ記
憶回路１２１が次々と選択され、ＥＣＣ回路１０３から
の８ビット分のデータが、選択された記憶回路１２１に
入力されていく。
【０１２９】次にＥＣＣ回路１０３について詳細に説明
する。図９は、ＥＣＣ回路１０３の詳細を示すブロック
図である。ＥＣＣ回路１０３は、複数段のレジスタ、Ｘ
ＯＲ回路、スイッチ等から構成される演算用ロジック回
路１３１と、シンドローム計算等に用いるガロア演算回
路１３２と、復号時に動作する誤り位置検出回路１３３
（主として第２の演算部）及びデータ反転回路１３４と
を備えて構成されている。演算用ロジック回路１３１
は、ＥＣＣ回路１０３が符号化回路として機能するとき
には、検査ビット生成回路を構成し、ＥＣＣ回路１０３
が復号器として機能する場合には、シンドローム演算回
路及び誤り位置検出回路の主として第１の演算部を構成
する。
する。図９は、ＥＣＣ回路１０３の詳細を示すブロック
図である。ＥＣＣ回路１０３は、複数段のレジスタ、Ｘ
ＯＲ回路、スイッチ等から構成される演算用ロジック回
路１３１と、シンドローム計算等に用いるガロア演算回
路１３２と、復号時に動作する誤り位置検出回路１３３
（主として第２の演算部）及びデータ反転回路１３４と
を備えて構成されている。演算用ロジック回路１３１
は、ＥＣＣ回路１０３が符号化回路として機能するとき
には、検査ビット生成回路を構成し、ＥＣＣ回路１０３
が復号器として機能する場合には、シンドローム演算回
路及び誤り位置検出回路の主として第１の演算部を構成
する。
【０１３０】（２−１）符号化回路
このＥＣＣ回路１０３では、データを８ビット（Ｄ０〜
Ｄ７）ずつ入力し、５２８×８＝４２２４ビットのデー
タを単位として誤り検出訂正をおこなう。例えば、３ビ
ット訂正４ビット誤り検出のＢＣＨ符号について考える
と、情報ビットｋ＝４２２４、符号長ｎ＝８１９１、訂
正ビットｔ＝３、ｍ＝１３となり符号化及び復号に必要
な生成多項式は以下のようになる。
Ｄ７）ずつ入力し、５２８×８＝４２２４ビットのデー
タを単位として誤り検出訂正をおこなう。例えば、３ビ
ット訂正４ビット誤り検出のＢＣＨ符号について考える
と、情報ビットｋ＝４２２４、符号長ｎ＝８１９１、訂
正ビットｔ＝３、ｍ＝１３となり符号化及び復号に必要
な生成多項式は以下のようになる。
【０１３１】
【数４１】
原始多項式 ： Ｆ（Ｘ） ＝Ｘ13＋Ｘ4＋Ｘ3＋Ｘ＋１
パリティ多項式 ： Ｍ0（ｘ）＝Ｘ＋１
αの最小多項式 ： Ｍ1（ｘ）＝Ｘ13＋Ｘ4＋Ｘ3＋ Ｘ＋１
α3の最小多項式： Ｍ3（ｘ）＝Ｘ13＋Ｘ10＋Ｘ9＋Ｘ7＋Ｘ5＋Ｘ4＋１
α5の最小多項式： Ｍ5（ｘ）＝Ｘ13＋Ｘ11＋Ｘ8＋Ｘ7＋Ｘ4＋Ｘ1＋１
生成多項式 ： Ｇ（ｘ）＝Ｍ0Ｍ1Ｍ3Ｍ5
＝Ｘ40＋Ｘ39＋Ｘ38＋Ｘ35＋Ｘ34＋Ｘ33
＋Ｘ32＋Ｘ28＋Ｘ27＋Ｘ26＋Ｘ25＋Ｘ23＋Ｘ22
＋Ｘ20＋Ｘ18＋Ｘ17＋Ｘ16＋Ｘ15＋Ｘ14＋Ｘ10
＋Ｘ9＋Ｘ5＋Ｘ4＋Ｘ2＋Ｘ1＋１
【０１３２】先の第１の実施形態と同様に、数４２を変
形し、数４３を求める。
形し、数４３を求める。
【０１３３】
【数４２】(((((０＋Ｉ0Ｘ39)Ｘ＋Ｉ1Ｘ39)Ｘ＋Ｉ
2Ｘ39)Ｘ＋Ｉ3Ｘ39)………)Ｘ＋Ｉ527Ｘ39)Ｘ
2Ｘ39)Ｘ＋Ｉ3Ｘ39)………)Ｘ＋Ｉ527Ｘ39)Ｘ
【０１３４】
【数４３】(((((０＋Ｉ0Ｘ39＋Ｉ1Ｘ38＋Ｉ2Ｘ37……Ｉ
7Ｘ32)Ｘ8＋(Ｉ8Ｘ39……Ｉ15Ｘ32))Ｘ8………(Ｉ520Ｘ
39＋Ｉ521Ｘ38……Ｉ527Ｘ32）Ｘ8
7Ｘ32)Ｘ8＋(Ｉ8Ｘ39……Ｉ15Ｘ32))Ｘ8………(Ｉ520Ｘ
39＋Ｉ521Ｘ38……Ｉ527Ｘ32）Ｘ8
【０１３５】数４３の意味するところは次の通りであ
る。まず、一回のＷＥ信号のクロックに対し入力される
８ビットのデータＤ０〜Ｄ７＝Ｉ0，Ｉ1，Ｉ2，…，Ｉ7
のそれぞれにＸ39，Ｘ38，Ｘ37，…，Ｘ32を掛け、内部
のレジスタ値に足しこみ、その後、レジスタの値をＸ8
する。続いて、次のＷＥ信号のクロックに対し入力され
る８ビットのデータＤ０〜Ｄ７＝Ｉ8，Ｉ9，Ｉ10，…，
Ｉ15のそれぞれにＸ39，Ｘ38，Ｘ37，…，Ｘ32を掛け、
内部のレジスタ値に足しこみ、その後、レジスタの値を
Ｘ8する。これを、最後の８ビットのデータＤ０〜Ｄ７
＝Ｉ4216，Ｉ4217，Ｉ4218，…，Ｉ4223まで５２８回繰
り返す。
る。まず、一回のＷＥ信号のクロックに対し入力される
８ビットのデータＤ０〜Ｄ７＝Ｉ0，Ｉ1，Ｉ2，…，Ｉ7
のそれぞれにＸ39，Ｘ38，Ｘ37，…，Ｘ32を掛け、内部
のレジスタ値に足しこみ、その後、レジスタの値をＸ8
する。続いて、次のＷＥ信号のクロックに対し入力され
る８ビットのデータＤ０〜Ｄ７＝Ｉ8，Ｉ9，Ｉ10，…，
Ｉ15のそれぞれにＸ39，Ｘ38，Ｘ37，…，Ｘ32を掛け、
内部のレジスタ値に足しこみ、その後、レジスタの値を
Ｘ8する。これを、最後の８ビットのデータＤ０〜Ｄ７
＝Ｉ4216，Ｉ4217，Ｉ4218，…，Ｉ4223まで５２８回繰
り返す。
【０１３６】図１０は、演算用ロジック回路１３１に備
えられた４０段のレジスタＲＥＧ０，ＲＥＧ１，…，Ｒ
ＥＧ３９を示す。これらは符号化回路の巡回シフトレジ
スタを構成する。これらレジスタＲＥＧ０〜ＲＥＧ３９
の入力をＢ０，Ｂ１，…，Ｂ３９、出力をＡ０，Ａ１，
…，Ａ３９とする。演算用ロジック回路１３１は、上記
数４１の生成多項式と数４３とに基づき、１回のデータ
入力で下記数４５及び数４６に示すＸＯＲ演算を実行す
る。ここで使用されるＸＯＲ演算は数４４に示される。
レジスタＲＥＧ３２〜ＲＥＧ３９は、出力Ａ３２〜Ａ３
９を出力する前に、数４５で示すように、外部より入力
される８ビットのデータＤ０〜Ｄ７がレジスタ値にＸＯ
Ｒ演算により足しこまれた結果である出力ＡＡ３２〜Ａ
Ａ３９を出力する。出力Ａ０〜３１、ＡＡ３２〜ＡＡ３
９はＸＯＲ回路に繋がり、数４６で示すＸＯＲ演算の結
果Ｂ０〜３９は、レジスタＲＥＧ０〜ＲＥＧ３９の入力
に繋がり、シフトレジスタのクロックに同期し、取りこ
まれる。この演算を５２８回繰り返すと、演算ロジック
回路１３１レジスタＲＥＧ０〜ＲＥＧ３９には、４０ビ
ットの検査ビットＩ4224，Ｉ4225，Ｉ4226，…，Ｉ4264
が生成される。
えられた４０段のレジスタＲＥＧ０，ＲＥＧ１，…，Ｒ
ＥＧ３９を示す。これらは符号化回路の巡回シフトレジ
スタを構成する。これらレジスタＲＥＧ０〜ＲＥＧ３９
の入力をＢ０，Ｂ１，…，Ｂ３９、出力をＡ０，Ａ１，
…，Ａ３９とする。演算用ロジック回路１３１は、上記
数４１の生成多項式と数４３とに基づき、１回のデータ
入力で下記数４５及び数４６に示すＸＯＲ演算を実行す
る。ここで使用されるＸＯＲ演算は数４４に示される。
レジスタＲＥＧ３２〜ＲＥＧ３９は、出力Ａ３２〜Ａ３
９を出力する前に、数４５で示すように、外部より入力
される８ビットのデータＤ０〜Ｄ７がレジスタ値にＸＯ
Ｒ演算により足しこまれた結果である出力ＡＡ３２〜Ａ
Ａ３９を出力する。出力Ａ０〜３１、ＡＡ３２〜ＡＡ３
９はＸＯＲ回路に繋がり、数４６で示すＸＯＲ演算の結
果Ｂ０〜３９は、レジスタＲＥＧ０〜ＲＥＧ３９の入力
に繋がり、シフトレジスタのクロックに同期し、取りこ
まれる。この演算を５２８回繰り返すと、演算ロジック
回路１３１レジスタＲＥＧ０〜ＲＥＧ３９には、４０ビ
ットの検査ビットＩ4224，Ｉ4225，Ｉ4226，…，Ｉ4264
が生成される。
【０１３７】
【数４４】
【０１３８】
【数４５】
【０１３９】
【数４６】
【０１４０】図１１は、このＥＣＣ回路１０３の符号化
処理を示すフローチャート、図１２は、同じく符号化処
理のタイミングチャートである。まず外部からデータ入
力コマンド（８０ｈ）を入力すると（Ｓ２１）、演算用
ロジック回路１３１の内部のレジスタＲＥＧ０〜４０が
リセットされ（Ｓ２２）、次にアドレス（Ａｄｄ）が与
えられる。続いてＷＥ（ライトイネーブル）信号が外部
から入力され、これに同期してデータが８ビットずつペ
ージバッファ１０２ｊにロードされる（Ｓ２３，Ｓ２
４，Ｓ２５）。これと同時にデータが演算用ロジック回
路１３１に送りこまれ、検査ビットＥＣＣが計算され
る。カラムアドレスが最終の５２８に達したら（Ｓ２
５）、データロードを終了する。続いて外部よりプログ
ラムコマンド（１０ｈ）が入力され、これによりメモリ
セルＭＣへのデータ書き込みのための図示しないチャー
ジポンプによる昇圧動作が開始される。これと同時に、
書込み動作を行なう前に、図示しない内部オシレータ等
により４０ビットのＲＥＧ０〜ＲＥＧ３９から順次５バ
イトずつ検査ビットが出力され、ページバッファ１０２
7のデータ記憶回路１２１に格納される。この後、デー
タ記憶回路１２１に格納されたデータが、外部アドレス
Ａｄｄにより選択された１ページ（図８の点線で示す）
のメモリセルＭＣに記憶される。
処理を示すフローチャート、図１２は、同じく符号化処
理のタイミングチャートである。まず外部からデータ入
力コマンド（８０ｈ）を入力すると（Ｓ２１）、演算用
ロジック回路１３１の内部のレジスタＲＥＧ０〜４０が
リセットされ（Ｓ２２）、次にアドレス（Ａｄｄ）が与
えられる。続いてＷＥ（ライトイネーブル）信号が外部
から入力され、これに同期してデータが８ビットずつペ
ージバッファ１０２ｊにロードされる（Ｓ２３，Ｓ２
４，Ｓ２５）。これと同時にデータが演算用ロジック回
路１３１に送りこまれ、検査ビットＥＣＣが計算され
る。カラムアドレスが最終の５２８に達したら（Ｓ２
５）、データロードを終了する。続いて外部よりプログ
ラムコマンド（１０ｈ）が入力され、これによりメモリ
セルＭＣへのデータ書き込みのための図示しないチャー
ジポンプによる昇圧動作が開始される。これと同時に、
書込み動作を行なう前に、図示しない内部オシレータ等
により４０ビットのＲＥＧ０〜ＲＥＧ３９から順次５バ
イトずつ検査ビットが出力され、ページバッファ１０２
7のデータ記憶回路１２１に格納される。この後、デー
タ記憶回路１２１に格納されたデータが、外部アドレス
Ａｄｄにより選択された１ページ（図８の点線で示す）
のメモリセルＭＣに記憶される。
【０１４１】（２−２）複号回路
シンドローム計算回路
３ビット誤り訂正、４ビット誤り検出のためには４つの
シンドロームＳ0，Ｓ1，Ｓ3，Ｓ5が必要であることが知
られている。シンドロームＳ0は最小多項式Ｍ0（ｘ）＝
ｘ＋１により求められる。最小多項式Ｍ1（ｘ）＝ｘ10
＋ｘ3＋１により求められるｘ10＝ｘ3＋１をα演算子と
すると、シンドロームＳ1はα演算子より、シンドロー
ムＳ3はα3演算子より、シンドロームＳ5はα5演算子よ
り求められる。従来の復号回路では、一回のＷＥ信号の
クロックに対し１ビットしか入力できなかったが、第１
の実施形態の数２７から数２８に、また数３４から数３
５に変形されたときと同様に変形し、一回のＷＥ信号の
クロックに対し８ビットのデータを取り込めるようにす
る。したがって、シンドロームＳ1はα8演算子より、シ
ンドロームＳ3はα24演算子より、シンドロームＳ5はα
40演算子より求められる。
シンドロームＳ0，Ｓ1，Ｓ3，Ｓ5が必要であることが知
られている。シンドロームＳ0は最小多項式Ｍ0（ｘ）＝
ｘ＋１により求められる。最小多項式Ｍ1（ｘ）＝ｘ10
＋ｘ3＋１により求められるｘ10＝ｘ3＋１をα演算子と
すると、シンドロームＳ1はα演算子より、シンドロー
ムＳ3はα3演算子より、シンドロームＳ5はα5演算子よ
り求められる。従来の復号回路では、一回のＷＥ信号の
クロックに対し１ビットしか入力できなかったが、第１
の実施形態の数２７から数２８に、また数３４から数３
５に変形されたときと同様に変形し、一回のＷＥ信号の
クロックに対し８ビットのデータを取り込めるようにす
る。したがって、シンドロームＳ1はα8演算子より、シ
ンドロームＳ3はα24演算子より、シンドロームＳ5はα
40演算子より求められる。
【０１４２】図１３は、演算用ロジック回路１３１に備
えられた４０段のレジスタＲＥＧ０〜ＲＥＧ３９を示
す。レジスタＲＥＧ０はＳ0シンドローム計算回路の巡
回シフトレジスタを構成し、レジスタＲＥＧ１〜１３は
Ｓ1シンドローム計算回路の巡回シフトレジスタを構成
し、レジスタＲＥＧ１４〜２６はＳ3シンドローム計算
回路の巡回シフトレジスタを構成し、レジスタＲＥＧ２
７〜３９はＳ5シンドローム計算回路の巡回シフトレジ
スタを構成する。ここで、レジスタＲＥＧ０の入力をＰ
Ｐ０、出力をＰ０、レジスタＲＥＧ１〜１３の入力をＡ
Ａ０，ＡＡ１，…，ＡＡ１２、出力をＡ０，Ａ１，…，
Ａ１２、レジスタＲＥＧ１４〜２６の入力をＢＢ０，Ｂ
Ｂ１，…，ＢＢ１２、出力をＢ０，Ｂ１，…，Ｂ１２、
レジスタＲＥＧ２７〜３９の入力をＣＣ０，ＣＣ１，
…，ＣＣ１２、出力をＣ０，Ｃ１，…，Ｃ１２とする。
演算ロジック回路１３１は、１回のデータ入力で下記数
４７，数４８，数４９及び数５０の演算を実行する。デ
ータ記憶回路１２１から読み出された、８ビットのデー
タＤ０〜Ｄ７と、それぞれのレジスタＲＥＧ０〜ＲＥＧ
３９の出力Ｐ０、Ａ０〜１３、Ｂ０〜１３、Ｃ０〜１３
とはＸＯＲ回路により足しこまれ、ＸＯＲ回路の出力Ｐ
Ｐ０、ＡＡ０〜１３、ＢＢ０〜１３、ＣＣ０〜１３とな
り、レジスタＲＥＧ０〜ＲＥＧ３９の入力に繋がり、シ
フトレジスタのクロックに同期し、取りこまれる。レジ
スタＲＥＧ１〜１３に繋がるＸＯＲ回路はα8演算回路
で、データＤ０〜Ｄ７の入力が加わっている。レジスタ
ＲＥＧ１４〜ＲＥＧ２６に繋がるＸＯＲ回路はα24演算
回路で、データＤ０〜Ｄ７の入力が加わっている。レジ
スタＲＥＧ２７〜３９に繋がるＸＯＲ回路はα40演算回
路で、データＤ０〜Ｄ７の入力が加わっている。しか
し、α40演算回路は回路規模が大きいため、図９に示し
たガロア演算回路１３２の片方の入力にα40を入力し、
その出力とデータＤ０〜Ｄ７とをＸＯＲ回路で適宜演算
して求めることも出来る。
えられた４０段のレジスタＲＥＧ０〜ＲＥＧ３９を示
す。レジスタＲＥＧ０はＳ0シンドローム計算回路の巡
回シフトレジスタを構成し、レジスタＲＥＧ１〜１３は
Ｓ1シンドローム計算回路の巡回シフトレジスタを構成
し、レジスタＲＥＧ１４〜２６はＳ3シンドローム計算
回路の巡回シフトレジスタを構成し、レジスタＲＥＧ２
７〜３９はＳ5シンドローム計算回路の巡回シフトレジ
スタを構成する。ここで、レジスタＲＥＧ０の入力をＰ
Ｐ０、出力をＰ０、レジスタＲＥＧ１〜１３の入力をＡ
Ａ０，ＡＡ１，…，ＡＡ１２、出力をＡ０，Ａ１，…，
Ａ１２、レジスタＲＥＧ１４〜２６の入力をＢＢ０，Ｂ
Ｂ１，…，ＢＢ１２、出力をＢ０，Ｂ１，…，Ｂ１２、
レジスタＲＥＧ２７〜３９の入力をＣＣ０，ＣＣ１，
…，ＣＣ１２、出力をＣ０，Ｃ１，…，Ｃ１２とする。
演算ロジック回路１３１は、１回のデータ入力で下記数
４７，数４８，数４９及び数５０の演算を実行する。デ
ータ記憶回路１２１から読み出された、８ビットのデー
タＤ０〜Ｄ７と、それぞれのレジスタＲＥＧ０〜ＲＥＧ
３９の出力Ｐ０、Ａ０〜１３、Ｂ０〜１３、Ｃ０〜１３
とはＸＯＲ回路により足しこまれ、ＸＯＲ回路の出力Ｐ
Ｐ０、ＡＡ０〜１３、ＢＢ０〜１３、ＣＣ０〜１３とな
り、レジスタＲＥＧ０〜ＲＥＧ３９の入力に繋がり、シ
フトレジスタのクロックに同期し、取りこまれる。レジ
スタＲＥＧ１〜１３に繋がるＸＯＲ回路はα8演算回路
で、データＤ０〜Ｄ７の入力が加わっている。レジスタ
ＲＥＧ１４〜ＲＥＧ２６に繋がるＸＯＲ回路はα24演算
回路で、データＤ０〜Ｄ７の入力が加わっている。レジ
スタＲＥＧ２７〜３９に繋がるＸＯＲ回路はα40演算回
路で、データＤ０〜Ｄ７の入力が加わっている。しか
し、α40演算回路は回路規模が大きいため、図９に示し
たガロア演算回路１３２の片方の入力にα40を入力し、
その出力とデータＤ０〜Ｄ７とをＸＯＲ回路で適宜演算
して求めることも出来る。
【０１４３】
【数４７】
【０１４４】
【数４８】
【０１４５】
【数４９】
【０１４６】
【数５０】
【０１４７】誤り位置検出回路（第１の演算部）
図１４は、このＥＣＣ回路１０３の復号処理を示すフロ
ーチャートである。外部よりデータリードコマンド（０
０ｈ）を入力した後、読み出すアドレス（Ａｄｄ）を入
力することにより、リード動作が開始される（Ｓ３
１）。まず、アドレスにより選択された、１ページ（５
２８バイト）分のメモリセルＭＣのデータをページバッ
ファ１０２0〜１０２7に読み出す（Ｓ３２）。この後、
内部オシレータにより発振される信号に同期し、データ
Ｄ０〜Ｄ７が１バイトずつＥＣＣ回路１０３に入力さ
れ、シンドロームを計算する（Ｓ３３）。図２７に示す
ように、シンドロームＳ0，Ｓ1，Ｓ3，Ｓ5を計算した
後、Ｓ1＝Ｓ3＝Ｓ5＝０ の場合（Ｓ３４）で、Ｓ0＝０
だと（Ｓ３５）エラー無し（正常出力：Ｓ３６）とな
る。Ｓ0≠０（Ｓ３５）では、訂正不能となる（Ｓ３
７）。Ｓ1＝Ｓ3＝Ｓ5＝０でない場合（Ｓ３４）、σ2＝
Ｓ1 2Ｓ3＋Ｓ5 とσ0＝Ｓ1 3＋Ｓ3を計算する（Ｓ３
８）。σ0＝０の場合（Ｓ３９）で、σ2＝０かつＳ0＝
０の場合（Ｓ４０）、１ビットエラーがあるので１ビッ
ト訂正のアルゴリズムに移行する（Ｓ４１）。σ 2＝０
かつＳ0＝０でない場合（Ｓ４０）、訂正不能となる
（Ｓ４２）。σ0≠０の場合（Ｓ３９）、σ1＝Ｓ1（Ｓ1
3＋Ｓ3） とσ3＝（Ｓ1 3＋Ｓ3）2＋Ｓ1（Ｓ1 2 Ｓ3＋
Ｓ5）を計算する（Ｓ４３）。σ3＝０の場合（Ｓ４４）
で、σ2≠０かつＳ0＝０の場合（Ｓ４５）、２ビットエ
ラーがあるので２ビット訂正するアルゴリズムに移行す
る（Ｓ４６）。σ2≠０かつＳ0＝０でない場合、訂正不
能となる（Ｓ４７）。σ3≠０の場合（Ｓ４４）で、Ｓ0
＝１だと（Ｓ４８）３ビットエラーがあるので３ビット
訂正するアルゴリズムに移行する（Ｓ４９）。但し、２
ビット訂正と３ビット訂正のアルゴリズムは同じであ
る。Ｓ0≠１だと（Ｓ４８）訂正不能となる（Ｓ５
０）。
ーチャートである。外部よりデータリードコマンド（０
０ｈ）を入力した後、読み出すアドレス（Ａｄｄ）を入
力することにより、リード動作が開始される（Ｓ３
１）。まず、アドレスにより選択された、１ページ（５
２８バイト）分のメモリセルＭＣのデータをページバッ
ファ１０２0〜１０２7に読み出す（Ｓ３２）。この後、
内部オシレータにより発振される信号に同期し、データ
Ｄ０〜Ｄ７が１バイトずつＥＣＣ回路１０３に入力さ
れ、シンドロームを計算する（Ｓ３３）。図２７に示す
ように、シンドロームＳ0，Ｓ1，Ｓ3，Ｓ5を計算した
後、Ｓ1＝Ｓ3＝Ｓ5＝０ の場合（Ｓ３４）で、Ｓ0＝０
だと（Ｓ３５）エラー無し（正常出力：Ｓ３６）とな
る。Ｓ0≠０（Ｓ３５）では、訂正不能となる（Ｓ３
７）。Ｓ1＝Ｓ3＝Ｓ5＝０でない場合（Ｓ３４）、σ2＝
Ｓ1 2Ｓ3＋Ｓ5 とσ0＝Ｓ1 3＋Ｓ3を計算する（Ｓ３
８）。σ0＝０の場合（Ｓ３９）で、σ2＝０かつＳ0＝
０の場合（Ｓ４０）、１ビットエラーがあるので１ビッ
ト訂正のアルゴリズムに移行する（Ｓ４１）。σ 2＝０
かつＳ0＝０でない場合（Ｓ４０）、訂正不能となる
（Ｓ４２）。σ0≠０の場合（Ｓ３９）、σ1＝Ｓ1（Ｓ1
3＋Ｓ3） とσ3＝（Ｓ1 3＋Ｓ3）2＋Ｓ1（Ｓ1 2 Ｓ3＋
Ｓ5）を計算する（Ｓ４３）。σ3＝０の場合（Ｓ４４）
で、σ2≠０かつＳ0＝０の場合（Ｓ４５）、２ビットエ
ラーがあるので２ビット訂正するアルゴリズムに移行す
る（Ｓ４６）。σ2≠０かつＳ0＝０でない場合、訂正不
能となる（Ｓ４７）。σ3≠０の場合（Ｓ４４）で、Ｓ0
＝１だと（Ｓ４８）３ビットエラーがあるので３ビット
訂正するアルゴリズムに移行する（Ｓ４９）。但し、２
ビット訂正と３ビット訂正のアルゴリズムは同じであ
る。Ｓ0≠１だと（Ｓ４８）訂正不能となる（Ｓ５
０）。
【０１４８】図１５に、これらの計算を行う誤り位置回
路を示す。この誤り位置検出回路は、演算用ロジック回
路１３１に内蔵された各１３ビットの４つのレジスタ
Ｒ，Ａ，Ｂ，Ｃ及び図示しないＸＯＲ回路により構成さ
れる第１の演算部と、ガロア演算回路１３２と、８つの
ローケータ１４１及びこれらローケータ１４１の間に挿
入された×α，×α2，×α3の演算を行う演算回路１４
２からなる第２の演算部１３３と、これらの間を接続す
る１３ビットのバスＢＵＳＲ，ＢＵＳＡ，ＢＵＳＢ，Ｂ
ＵＳＣとを備えて構成されている。ガロア演算回路１３
２の出力はレジスタＲに接続されている。
路を示す。この誤り位置検出回路は、演算用ロジック回
路１３１に内蔵された各１３ビットの４つのレジスタ
Ｒ，Ａ，Ｂ，Ｃ及び図示しないＸＯＲ回路により構成さ
れる第１の演算部と、ガロア演算回路１３２と、８つの
ローケータ１４１及びこれらローケータ１４１の間に挿
入された×α，×α2，×α3の演算を行う演算回路１４
２からなる第２の演算部１３３と、これらの間を接続す
る１３ビットのバスＢＵＳＲ，ＢＵＳＡ，ＢＵＳＢ，Ｂ
ＵＳＣとを備えて構成されている。ガロア演算回路１３
２の出力はレジスタＲに接続されている。
【０１４９】図１６は、誤り位置多項式の項である
σ0，σ1，σ3，σ2を算出するアルゴリズムを示してい
る。レジスタＡ，Ｂ，ＣにシンドロームＳ1，Ｓ3，Ｓ5
がそれぞれ格納されており、これらが全て０であればエ
ラー無しなので、この演算は実行しない（Ｓ６１）。そ
うでない場合、σ2＝Ｓ1 2Ｓ3＋Ｓ5の演算を行い、レジ
スタＲに順次演算結果が格納されていき、最後に得られ
た演算結果がレジスタＲからレジスタＣに転送される
（Ｓ６２）。次に、σ0＝Ｓ1 3＋Ｓ3の演算を行い、レジ
スタＲに順次演算結果が格納されていき、最後に得られ
た演算結果がレジスタＲからレジスタＢに転送される
（Ｓ６３）。レジスタＢ，Ｃに求められた演算結果が共
に０であれば、１ビットエラーとして（Ｓ６４）、１を
レジスタＲに格納し（Ｓ６５）、そうでない場合には、
σ1＝Ｓ1（Ｓ1 3＋Ｓ3）とσ3＝（Ｓ1 3＋Ｓ 3）2＋Ｓ
1（Ｓ1 2 Ｓ3＋Ｓ5）の演算を行う（Ｓ６６，Ｓ６７，
Ｓ６８）。
σ0，σ1，σ3，σ2を算出するアルゴリズムを示してい
る。レジスタＡ，Ｂ，ＣにシンドロームＳ1，Ｓ3，Ｓ5
がそれぞれ格納されており、これらが全て０であればエ
ラー無しなので、この演算は実行しない（Ｓ６１）。そ
うでない場合、σ2＝Ｓ1 2Ｓ3＋Ｓ5の演算を行い、レジ
スタＲに順次演算結果が格納されていき、最後に得られ
た演算結果がレジスタＲからレジスタＣに転送される
（Ｓ６２）。次に、σ0＝Ｓ1 3＋Ｓ3の演算を行い、レジ
スタＲに順次演算結果が格納されていき、最後に得られ
た演算結果がレジスタＲからレジスタＢに転送される
（Ｓ６３）。レジスタＢ，Ｃに求められた演算結果が共
に０であれば、１ビットエラーとして（Ｓ６４）、１を
レジスタＲに格納し（Ｓ６５）、そうでない場合には、
σ1＝Ｓ1（Ｓ1 3＋Ｓ3）とσ3＝（Ｓ1 3＋Ｓ 3）2＋Ｓ
1（Ｓ1 2 Ｓ3＋Ｓ5）の演算を行う（Ｓ６６，Ｓ６７，
Ｓ６８）。
【０１５０】一方、本実施形態では、符号長ｎ＝８１９
１のうち情報ビットｋ＝４２２４（５２８×８ビット）
を誤り訂正するようにしているが、符号長ｎ＝８１９１
の符号では、本来、情報ビットとして検査ビット４０ビ
ットを除いた８１５１ビットを持つことができる。この
ため、誤り位置は、８１５１−４２２４＋１＝３９２８
ビット分だけずれていることになり、カラムアドレス０
番地から読み出す場合、σ1にα3928、σ2にα
7856(=3928×2)、σ3にα3593(=3928×3-8191)を掛ける
計算を行なう（Ｓ６９，Ｓ７０，Ｓ７１）。同様に、カ
ラムアドレスｉ番地から読み出す場合、σ1に
α3928+i、σ2にα7858(=(3928+i)×2)、σ3にα
3596(=(39 28+i)×3-8191)を掛ける計算を行なう。α
3928+i等の係数は例えばＲＯＭに書きこんでおく。これ
らの係数はカラムアドレスｉによるため、図７のカラム
デコーダ１０８により選択されるカラムデータ記憶付近
に、もしくはメモリセルエリア１０１内に格納する。又
は、カラムアドレス０番地の係数のみ記憶し、他のアド
レスがアクセスした場合は、誤り位置検出の動作をダミ
ーで動かし係数を合わせるようにしても良い。
１のうち情報ビットｋ＝４２２４（５２８×８ビット）
を誤り訂正するようにしているが、符号長ｎ＝８１９１
の符号では、本来、情報ビットとして検査ビット４０ビ
ットを除いた８１５１ビットを持つことができる。この
ため、誤り位置は、８１５１−４２２４＋１＝３９２８
ビット分だけずれていることになり、カラムアドレス０
番地から読み出す場合、σ1にα3928、σ2にα
7856(=3928×2)、σ3にα3593(=3928×3-8191)を掛ける
計算を行なう（Ｓ６９，Ｓ７０，Ｓ７１）。同様に、カ
ラムアドレスｉ番地から読み出す場合、σ1に
α3928+i、σ2にα7858(=(3928+i)×2)、σ3にα
3596(=(39 28+i)×3-8191)を掛ける計算を行なう。α
3928+i等の係数は例えばＲＯＭに書きこんでおく。これ
らの係数はカラムアドレスｉによるため、図７のカラム
デコーダ１０８により選択されるカラムデータ記憶付近
に、もしくはメモリセルエリア１０１内に格納する。又
は、カラムアドレス０番地の係数のみ記憶し、他のアド
レスがアクセスした場合は、誤り位置検出の動作をダミ
ーで動かし係数を合わせるようにしても良い。
【０１５１】図１７は、ガロア演算回路１３２の詳細を
示すブロック図である。いま、同図（ａ）に示す１３ビ
ットの入力Ａ，Ｂをそれぞれ、次のように示す。
示すブロック図である。いま、同図（ａ）に示す１３ビ
ットの入力Ａ，Ｂをそれぞれ、次のように示す。
【０１５２】
【数５１】
Ａ＝ａ0Ｘ0＋ａ1Ｘ1＋ａ2Ｘ2＋ … ＋ａ12Ｘ12
Ｂ＝ｂ0Ｘ0＋ｂ1Ｘ1＋ｂ2Ｘ2＋ … ＋ｂ12Ｘ12
【０１５３】この場合、Ａ×Ｂは、数５２のようにな
る。
る。
【０１５４】
【数５２】
Ａ×Ｂ＝Ａ（ｂ0Ｘ0＋ｂ1Ｘ1＋ｂ2Ｘ2＋ … ＋ｂ12Ｘ12）
＝Ａｂ0＋Ｘ（Ａｂ1＋Ｘ（Ａｂ2＋Ｘ（Ａｂ3＋ …
… ＋Ｘ（Ａｂ12))))))))))))
【０１５５】これを回路を表すと、図１７（ｂ）の構成
となる。ＡとｂｉとがＡＮＤ回路１５１でＡＮＤ演算さ
れ、その演算結果をＸ乗算回路１５２でＸ倍して、ＸＯ
Ｒ回路１５３で次のＡとｂｉ＋１とのＡＮＤ演算結果と
ＸＯＲ演算する。ここで、Ｘ乗算回路１５２は、同図
（ｃ）に示すように、数４１のαの最小多項式Ｍ
1（Ｘ）より、Ｘ13＝Ｘ4＋Ｘ3＋Ｘ＋１の関係があるの
で、Ｘ12の項がＸ0の項にシフトすると共に、ＸＯＲ回
路１５４により、Ｘ3，Ｘ1，Ｘ0の項に足し込まれ、そ
れぞれＸ4，Ｘ3，Ｘ1の項に格納されるという演算を行
う。以上の演算の結果、１３ビットのレジスタＡ，Ｂ，
Ｃ，Ｒにはそれぞれ、σ1、σ3、σ2、σ0が初期値とし
て与えられる。
となる。ＡとｂｉとがＡＮＤ回路１５１でＡＮＤ演算さ
れ、その演算結果をＸ乗算回路１５２でＸ倍して、ＸＯ
Ｒ回路１５３で次のＡとｂｉ＋１とのＡＮＤ演算結果と
ＸＯＲ演算する。ここで、Ｘ乗算回路１５２は、同図
（ｃ）に示すように、数４１のαの最小多項式Ｍ
1（Ｘ）より、Ｘ13＝Ｘ4＋Ｘ3＋Ｘ＋１の関係があるの
で、Ｘ12の項がＸ0の項にシフトすると共に、ＸＯＲ回
路１５４により、Ｘ3，Ｘ1，Ｘ0の項に足し込まれ、そ
れぞれＸ4，Ｘ3，Ｘ1の項に格納されるという演算を行
う。以上の演算の結果、１３ビットのレジスタＡ，Ｂ，
Ｃ，Ｒにはそれぞれ、σ1、σ3、σ2、σ0が初期値とし
て与えられる。
【０１５６】誤り位置検出回路（第２の演算部）
誤りビットの位置の検出は、３ビット訂正と４ビット訂
正の場合、下記数５３の誤り位置多項式に従うことが知
られている。
正の場合、下記数５３の誤り位置多項式に従うことが知
られている。
【０１５７】
【数５３】
σ（Ｚ）＝Ｓ1＋σ1×Ｚ＋σ2×Ｚ2＋σ3×Ｚ3
【０１５８】この数５３にＺ＝αI（Ｉ＝０，１，２，
３・・・…）を順次代入してσ（αI）＝ ０となった
ｉが誤りの位置となる。本実施形態では、一回のＷＥの
クロックに対し８ビットのデータを出力するため、第１
の実施形態で数１０を数３８に変形したように、数５３
を、次の数５４のように変形する。
３・・・…）を順次代入してσ（αI）＝ ０となった
ｉが誤りの位置となる。本実施形態では、一回のＷＥの
クロックに対し８ビットのデータを出力するため、第１
の実施形態で数１０を数３８に変形したように、数５３
を、次の数５４のように変形する。
【０１５９】
【数５４】
σ（Ｚ）＝σ0＋σ1×Ｚ8＋σ2×Ｚ16＋σ3×Ｚ24
【０１６０】これにより、８ビットおきに８ビットずつ
同時に誤り検出を行う。つまり８Ｉ／Ｏ分の出力データ
のうちＩ／Ｏ０に対して、誤り検出を行ない、誤りがあ
るとσ＝０となる。図１６の演算の結果、１３ビットの
シフトレジスタＡ，Ｂ，Ｃ，Ｒにはそれぞれ、σ1、
σ3、σ2、σ0が初期値として与えられている、演算用
ロジック回路１３１のシフトレジスタＡに繋がるＸＯＲ
回路はα8演算回路、シフトレジスタＢに繋がるＸＯＲ
はα24演算回路、シフトレジスタＣに繋がるＸＯＲはα
16演算回路を構成する。レジスタＡの入力をＡＡ０，Ａ
Ａ１，…，ＡＡ１２、出力をＡ０，Ａ１，…，Ａ１２、
レジスタＢの入力をＢＢ０，ＢＢ１，…，ＢＢ１２、出
力をＢ０，Ｂ１，…，Ｂ１２、レジスタＣの入力をＣＣ
０，ＣＣ１，…，ＣＣ１２、出力をＣ０，Ｃ１，…，Ｃ
１２とすると、これらのα8，α16，α24演算回路で
は、それぞれ数５５，数５６及び数５７の演算を行う。
同時に誤り検出を行う。つまり８Ｉ／Ｏ分の出力データ
のうちＩ／Ｏ０に対して、誤り検出を行ない、誤りがあ
るとσ＝０となる。図１６の演算の結果、１３ビットの
シフトレジスタＡ，Ｂ，Ｃ，Ｒにはそれぞれ、σ1、
σ3、σ2、σ0が初期値として与えられている、演算用
ロジック回路１３１のシフトレジスタＡに繋がるＸＯＲ
回路はα8演算回路、シフトレジスタＢに繋がるＸＯＲ
はα24演算回路、シフトレジスタＣに繋がるＸＯＲはα
16演算回路を構成する。レジスタＡの入力をＡＡ０，Ａ
Ａ１，…，ＡＡ１２、出力をＡ０，Ａ１，…，Ａ１２、
レジスタＢの入力をＢＢ０，ＢＢ１，…，ＢＢ１２、出
力をＢ０，Ｂ１，…，Ｂ１２、レジスタＣの入力をＣＣ
０，ＣＣ１，…，ＣＣ１２、出力をＣ０，Ｃ１，…，Ｃ
１２とすると、これらのα8，α16，α24演算回路で
は、それぞれ数５５，数５６及び数５７の演算を行う。
【０１６１】
【数５５】
【０１６２】
【数５６】
【０１６３】
【数５７】
【０１６４】図１８は、ローケータ１４１の具体的な構
成を示す回路図である。ローケータ１４１は、ＸＯＲ回
路数１６１とＮＯＲ回路１６２とからなり、σ（Ｚ）を
計算し、Ｉ／Ｏ０（ｊ＝０〜７）にエラーがある（σ＝
０）とＨを出力する。これにより、図９のデータ反転
回路１３４で、このときのページバッファ１０２0のデ
ータ記憶回路１２１のデータが反転されて出力される。
一方、Ｉ／Ｏ１のデータに関しては、σ（Ｚ）のσ1の
項がＺ倍、σ2の項がＺ 2倍、σ3の項がＺ3倍された値な
ので、図１５に示すように、σ1の項×Ｘを、σ 2の項に
×Ｘ2、σ3の項に×Ｘ3を演算する演算回路１４２1を搭
載させ、その出力を、誤り位置多項式を解くためにロー
ケータ１４１1に供給する。誤りが検出される（σ＝
０）と、出力がＨとなる。これらのＸ演算回路、Ｘ2演
算回路、Ｘ3演算回路の入力をＸ０〜Ｘ１２、出力Ｙ０
〜Ｙ１２とすると、これら演算回路は、次のような演算
を実行する。これら演算回路には、データを記憶するた
めのレジスタは必要はない。
成を示す回路図である。ローケータ１４１は、ＸＯＲ回
路数１６１とＮＯＲ回路１６２とからなり、σ（Ｚ）を
計算し、Ｉ／Ｏ０（ｊ＝０〜７）にエラーがある（σ＝
０）とＨを出力する。これにより、図９のデータ反転
回路１３４で、このときのページバッファ１０２0のデ
ータ記憶回路１２１のデータが反転されて出力される。
一方、Ｉ／Ｏ１のデータに関しては、σ（Ｚ）のσ1の
項がＺ倍、σ2の項がＺ 2倍、σ3の項がＺ3倍された値な
ので、図１５に示すように、σ1の項×Ｘを、σ 2の項に
×Ｘ2、σ3の項に×Ｘ3を演算する演算回路１４２1を搭
載させ、その出力を、誤り位置多項式を解くためにロー
ケータ１４１1に供給する。誤りが検出される（σ＝
０）と、出力がＨとなる。これらのＸ演算回路、Ｘ2演
算回路、Ｘ3演算回路の入力をＸ０〜Ｘ１２、出力Ｙ０
〜Ｙ１２とすると、これら演算回路は、次のような演算
を実行する。これら演算回路には、データを記憶するた
めのレジスタは必要はない。
【０１６５】
【数５８】
【０１６６】
【数５９】
【０１６７】
【数６０】
【０１６８】次に、Ｉ／Ｏ２のデータに関しては、σ
（Ｚ）のσ1の項がＺ2倍、σ2の項がＺ4倍、σ3の項が
Ｚ6倍された値であるが、Ｉ／Ｏ０を基準としてσ1の項
×Ｘ2を、σ2の項に×Ｘ4、σ3の項に×Ｘ6を演算する
演算回路を搭載させると、Ｘ6など大きな倍数の演算回
路の回路規模が大きくなってしまう。このため、この実
施形態では、演算回路１４２1の出力を再度、×Ｘ、×
Ｘ2、×Ｘ3させる演算回路１４１1を設ける。以下、同
様にしてＩ／Ｏ７のデータまで演算回路１４２7を配置
する。もし、Ｉ／Ｏ７までの信号伝搬遅延時間が問題と
なる場合には、図１９に示すように、誤り位置検出回路
（第２の演算部）１３３を構成する８つのローケータ１
４１を演算用ロジック回路１３１の両側に４つずつ分割
して配置することにより、ローケータ１４１までの信号
伝搬路を１／２にすれば良い。
（Ｚ）のσ1の項がＺ2倍、σ2の項がＺ4倍、σ3の項が
Ｚ6倍された値であるが、Ｉ／Ｏ０を基準としてσ1の項
×Ｘ2を、σ2の項に×Ｘ4、σ3の項に×Ｘ6を演算する
演算回路を搭載させると、Ｘ6など大きな倍数の演算回
路の回路規模が大きくなってしまう。このため、この実
施形態では、演算回路１４２1の出力を再度、×Ｘ、×
Ｘ2、×Ｘ3させる演算回路１４１1を設ける。以下、同
様にしてＩ／Ｏ７のデータまで演算回路１４２7を配置
する。もし、Ｉ／Ｏ７までの信号伝搬遅延時間が問題と
なる場合には、図１９に示すように、誤り位置検出回路
（第２の演算部）１３３を構成する８つのローケータ１
４１を演算用ロジック回路１３１の両側に４つずつ分割
して配置することにより、ローケータ１４１までの信号
伝搬路を１／２にすれば良い。
【０１６９】図２０は、このＥＣＣ回路１０３の復号時
のタイミングチャートである。同図（ａ）は、誤り位置
多項式の項を全て計算してからデータの読み出しと誤り
訂正とを行う場合を示している。外部よりデータリード
コマンド（００ｈ）を入力した後、読み出すアドレス
（Ａｄｄ）を入力することにより、ＲＥＡＤＹ／ＢＵＳ
Ｙ信号がアクティブになり、リード動作が開始される。
まず、アドレスにより選択された、１ページ（５２８バ
イト）分のメモリセルＭＣのデータがページバッファ１
０２0〜１０２7に読み出される。続いて、内部オシレー
タにより発振される信号に同期し、データＤ０〜Ｄ７が
１バイトずつＥＣＣ回路１０３に入力され、シンドロー
ムが計算され、算出されたシンドロームＳ0，Ｓ1，
Ｓ3，Ｓ5を用いて誤り位置多項式の項を演算する。その
後、ライトイネーブル（ＲＥ）信号に同期してデータが
読み出されると同時に、誤り訂正処理が実行される。こ
の場合、ＥＣＣ回路１０３がない場合に比べ、トータル
のビジー時間の追加分は、シンドローム計算と誤り訂正
用の演算子の計算時間分となり、１回のシンドローム計
算に５０ｎｓ、演算子の演算時間に３．６μｓとする
と、５２８×５０ｎｓ＋３．６μｓ＝３０μｓとなる。
のタイミングチャートである。同図（ａ）は、誤り位置
多項式の項を全て計算してからデータの読み出しと誤り
訂正とを行う場合を示している。外部よりデータリード
コマンド（００ｈ）を入力した後、読み出すアドレス
（Ａｄｄ）を入力することにより、ＲＥＡＤＹ／ＢＵＳ
Ｙ信号がアクティブになり、リード動作が開始される。
まず、アドレスにより選択された、１ページ（５２８バ
イト）分のメモリセルＭＣのデータがページバッファ１
０２0〜１０２7に読み出される。続いて、内部オシレー
タにより発振される信号に同期し、データＤ０〜Ｄ７が
１バイトずつＥＣＣ回路１０３に入力され、シンドロー
ムが計算され、算出されたシンドロームＳ0，Ｓ1，
Ｓ3，Ｓ5を用いて誤り位置多項式の項を演算する。その
後、ライトイネーブル（ＲＥ）信号に同期してデータが
読み出されると同時に、誤り訂正処理が実行される。こ
の場合、ＥＣＣ回路１０３がない場合に比べ、トータル
のビジー時間の追加分は、シンドローム計算と誤り訂正
用の演算子の計算時間分となり、１回のシンドローム計
算に５０ｎｓ、演算子の演算時間に３．６μｓとする
と、５２８×５０ｎｓ＋３．６μｓ＝３０μｓとなる。
【０１７０】同図（ｂ）は、データの読み出しと同時に
シンドロームＳ0，Ｓ1，Ｓ3，Ｓ5を計算するようにした
例で、上記と同様にリード動作が開始され、１ページ
（５２８バイト）分のメモリセルＭＣのデータがページ
バッファ１０２0〜１０２7に読み出されると、ＲＥ信号
に同期してページバッファ１０２0〜１０２7からデータ
Ｄ０〜Ｄ７が１バイトずつ出力されると共にＥＣＣ回路
１０３でシンドローム計算が実行される。もし、シンド
ローム計算の結果、エラーが検出された場合には、ステ
ータス・フェイルコマンド（７０ｈ）がアクティブにな
るので、誤り訂正用の演算子が計算され、その後、再度
データを出力して誤り訂正を行う。この場合、エラーが
無い場合、トータルのビジー時間の追加は０となる。
シンドロームＳ0，Ｓ1，Ｓ3，Ｓ5を計算するようにした
例で、上記と同様にリード動作が開始され、１ページ
（５２８バイト）分のメモリセルＭＣのデータがページ
バッファ１０２0〜１０２7に読み出されると、ＲＥ信号
に同期してページバッファ１０２0〜１０２7からデータ
Ｄ０〜Ｄ７が１バイトずつ出力されると共にＥＣＣ回路
１０３でシンドローム計算が実行される。もし、シンド
ローム計算の結果、エラーが検出された場合には、ステ
ータス・フェイルコマンド（７０ｈ）がアクティブにな
るので、誤り訂正用の演算子が計算され、その後、再度
データを出力して誤り訂正を行う。この場合、エラーが
無い場合、トータルのビジー時間の追加は０となる。
【０１７１】ところで、情報ビットを５２８ビットとし
たときと、情報ビットを４２２４ビットとしたときとで
は、２ビット誤り訂正３ビット誤り検出をした場合、許
容されるランダム不良数（デバイス不良確率が１ｐｐｍ
となるときのランダム不良数）は、当然情報ビットを５
２８ビットとしたときの方がよい。これを２５６Ｍビッ
トの記憶容量のＮＡＮＤ型フラッシュメモリに適用した
場合が表１となる。表１より、情報ビット数が５２８ビ
ットの２ビット訂正ＢＣＨ符号では、許されるランダム
不良数は１００ビットであり、情報ビット数を４２２４
ビットとすると３０ビットしか許されなくなるが、３ビ
ット訂正ＢＣＨ符号で情報ビット数４２２４ビットで
は、３００ビットまでランダム不良を許し、また必要コ
ードも４０ビットと短い。更に、４ビット訂正ＢＣＨ符
号で情報ビット数４２２４ビットでは、１０００ビット
までランダム不良が許容され、必要コードも５３ビット
と短いという効果がある。
たときと、情報ビットを４２２４ビットとしたときとで
は、２ビット誤り訂正３ビット誤り検出をした場合、許
容されるランダム不良数（デバイス不良確率が１ｐｐｍ
となるときのランダム不良数）は、当然情報ビットを５
２８ビットとしたときの方がよい。これを２５６Ｍビッ
トの記憶容量のＮＡＮＤ型フラッシュメモリに適用した
場合が表１となる。表１より、情報ビット数が５２８ビ
ットの２ビット訂正ＢＣＨ符号では、許されるランダム
不良数は１００ビットであり、情報ビット数を４２２４
ビットとすると３０ビットしか許されなくなるが、３ビ
ット訂正ＢＣＨ符号で情報ビット数４２２４ビットで
は、３００ビットまでランダム不良を許し、また必要コ
ードも４０ビットと短い。更に、４ビット訂正ＢＣＨ符
号で情報ビット数４２２４ビットでは、１０００ビット
までランダム不良が許容され、必要コードも５３ビット
と短いという効果がある。
【０１７２】
【表１】
デバイス不良確率が1ppmとなる時の、256Mヒ゛ット中のランダム不良数
1page(528B)当たり 不良数
必要コート゛長
2ヒ゛ット訂正BCH符号(情報ヒ゛ット数528ヒ゛ット) 21×8=168ヒ゛ット 100ヒ゛ット
2ヒ゛ット訂正BCH符号(情報ヒ゛ット数4224ヒ゛ット) 27ヒ゛ット 30ヒ゛ット
3ヒ゛ツト訂正BCH符号(情報ヒ゛ット数4224ヒ゛ット) 40ヒ゛ット 300ヒ゛ット
4ヒ゛ット訂正BCH符号(情報ヒ゛ット数4224ヒ゛ット) 53ヒ゛ット 1000ヒ゛ット
【０１７３】ここで、１２８Ｍビットと５１２Ｍビット
のＮＡＮＤ型フラッシュメモリにＥＣＣ回路を搭載しな
い場合、２ビット訂正の従来構成のＥＣＣを搭載した場
合、２ビット訂正の本実施形態のＥＣＣ回路を搭載した
場合について、チップサイズで比較してみると、下記表
２のようになる。
のＮＡＮＤ型フラッシュメモリにＥＣＣ回路を搭載しな
い場合、２ビット訂正の従来構成のＥＣＣを搭載した場
合、２ビット訂正の本実施形態のＥＣＣ回路を搭載した
場合について、チップサイズで比較してみると、下記表
２のようになる。
【０１７４】
【表２】
128M(0.16μm) 512M(0.16μm)
ＥＣＣ回路無し 41.88mm2(100.0%) 136.99mm2(100.0%)
従来型ＥＣＣ回路搭載 44.72mm2(106.8%) 143.96mm2(105.1%)
本実施形態のＥＣＣ回路搭載 43.21mm2(103.2%) 140.42mm2(102.5%)
【０１７５】このように、本実施形態に係るＥＣＣ回路
を搭載したフラッシュメモリでは、従来型のＥＣＣ回路
搭載メモリがそれぞれ６．８％（１２８Ｍ），５．１％
（５１２Ｍ）のチップサイズの増加があったのに対し、
本実施形態のＥＣＣ回路搭載メモリは、チップサイズの
増加がその半分の３．２％（１２８Ｍ），２．５％（５
１２Ｍ）であった。
を搭載したフラッシュメモリでは、従来型のＥＣＣ回路
搭載メモリがそれぞれ６．８％（１２８Ｍ），５．１％
（５１２Ｍ）のチップサイズの増加があったのに対し、
本実施形態のＥＣＣ回路搭載メモリは、チップサイズの
増加がその半分の３．２％（１２８Ｍ），２．５％（５
１２Ｍ）であった。
【０１７６】
【発明の効果】以上述べたように、本発明によれば、従
来、各メモリセルエリアに対するアクセスの単位である
Ｍビット毎に情報ビットを生成していたのに対し、Ｎビ
ットの並列処理が可能になったことにより、Ｍ×Ｎビッ
トに対して１つの検査ビットを割り当てることが可能に
なり、トータル的な情報ビットに対する検査ビット数を
削減することができる。これにより、誤り訂正回路を搭
載しつつチップの集積度を向上させることが可能にな
る。
来、各メモリセルエリアに対するアクセスの単位である
Ｍビット毎に情報ビットを生成していたのに対し、Ｎビ
ットの並列処理が可能になったことにより、Ｍ×Ｎビッ
トに対して１つの検査ビットを割り当てることが可能に
なり、トータル的な情報ビットに対する検査ビット数を
削減することができる。これにより、誤り訂正回路を搭
載しつつチップの集積度を向上させることが可能にな
る。
【図１】 本発明の第１の実施形態に係るフラッシュメ
モリに搭載されるＥＣＣ回路に使用される符号化器の構
成を示すブロック図である。
モリに搭載されるＥＣＣ回路に使用される符号化器の構
成を示すブロック図である。
【図２】 同符号化器に使用されるシフトレジスタの構
成を示すブロック図である。
成を示すブロック図である。
【図３】 同符号化器に使用されるＸＯＲ回路の真理値
表である。
表である。
【図４】 同ＥＣＣ回路に使用される復号器におけるシ
ンドローム計算回路を示すブロック図である。
ンドローム計算回路を示すブロック図である。
【図５】 同復号器に使用される誤り位置検出回路を構
成する第１の演算部を示すブロック図である。
成する第１の演算部を示すブロック図である。
【図６】 同位置検出回路を構成する第２の演算部を示
すブロック図である。
すブロック図である。
【図７】 本発明の第２の実施形態に係るＮＡＮＤ型フ
ラッシュメモリのブロック図である。
ラッシュメモリのブロック図である。
【図８】 同フラッシュメモリのメモリセルエリアの構
成を示す回路図である。
成を示す回路図である。
【図９】 同フラッシュメモリのＥＣＣ回路を示すブロ
ック図である。
ック図である。
【図１０】 同ＥＣＣ回路における符号化時の演算用ロ
ジック回路を構成するレジスタを示す図である。
ジック回路を構成するレジスタを示す図である。
【図１１】 同符号化回路の符号化処理を示すフローチ
ャートである。
ャートである。
【図１２】 同符号化処理のタイミングチャートであ
る。
る。
【図１３】 同ＥＣＣ回路における復号時の演算ロジッ
ク回路を構成するレジスタを示す図である。
ク回路を構成するレジスタを示す図である。
【図１４】 同復号処理を示すフローチャートである。
【図１５】 同ＥＣＣ回路における誤り位置検出回路の
ブロック図である。
ブロック図である。
【図１６】 同誤り位置検出回路における誤り位置多項
式の各項の算出アルゴリズムを示すフローチャートであ
る。
式の各項の算出アルゴリズムを示すフローチャートであ
る。
【図１７】 同ＥＣＣ回路におけるガロア演算回路のブ
ロック図である。
ロック図である。
【図１８】 同誤り位置検出回路の第２の演算部を示す
図である。
図である。
【図１９】 同ＥＣＣ回路における誤り位置検出回路の
他の例を示すブロック図である。
他の例を示すブロック図である。
【図２０】 同ＥＣＣ回路における復号処理のタイミン
グチャートである。
グチャートである。
【図２１】 従来のＥＣＣ回路を搭載したＮＡＮＤ型フ
ラッシュメモリの構成を示すブロック図である。
ラッシュメモリの構成を示すブロック図である。
【図２２】 従来のＥＣＣ回路における符号化器の構成
を示すブロック図である。
を示すブロック図である。
【図２３】 従来のＥＣＣ回路の復号器におけるシンド
ローム計算回路を示すブロック図である。
ローム計算回路を示すブロック図である。
【図２４】 従来のＥＣＣ回路の復号アルゴリズムを示
すフローチャートである。
すフローチャートである。
【図２５】 従来のＥＣＣ回路の誤り位置検出回路の第
１の演算部を示すブロック図である。
１の演算部を示すブロック図である。
【図２６】 従来のＥＣＣ回路の誤り位置検出回路の第
２の演算部を示すブロック図である。
２の演算部を示すブロック図である。
１0〜１7，１０１0〜１０１7…メモリセルエリア
２0〜２7，１０２0〜１０２7…ページバッファ
３0〜３7，１０３…ＥＣＣ回路
４0〜４7，１０４0〜１０４7，１０５…Ｉ／Ｏ端子
１０，５０…符号化器
２０，６０…Ｓ1シンドローム計算回路
３０，７０…Ｓ3シンドローム計算回路
４０，８０，１３３…誤り位置検出回路
４０ａ，８０ａ…第１の演算部
４０ｂ，８０ｂ…第２の演算部
１３１…演算用ロジック回路、
１３２…ガロア演算回路
１３４…データ反転回路
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5B001 AA04 AB03 AB05 AC02 AD04
AE07
5B025 AA03 AB01 AC01 AD04 AD05
AD13 AE08
5J065 AA01 AB01 AC03 AD04 AG02
AH04 AH06 AH17
5L106 AA10 BB12
Claims (8)
- 【請求項１】 複数のメモリセルがマトリクス配列され
た複数のメモリセルエリアと、 各メモリセルエリアのデータ入出力部に設けられて前記
メモリセルエリアへの書き込みデータ及び前記メモリセ
ルエリアからの読み出しデータを一時格納する複数のバ
ッファと、 前記各メモリセルエリアへの書き込み用のデータを外部
から入力すると共に前記各メモリセルエリアから読み出
されたデータを外部に出力する複数の入出力端子と、 前記複数の入出力端子と前記複数のバッファとの間に設
けられて前記複数のメモリセルエリアに書き込むデータ
に対して誤り訂正用の検査ビットを生成して付加する符
号化器及び前記生成された検査ビットを使用して前記複
数のメモリセルエリアから読み出されたデータに対して
誤り訂正処理を行う復号器を備えた誤り訂正回路とを備
えた半導体記憶装置において、 前記誤り訂正回路は、１つの前記メモリセルエリアに対
する書き込み及び読み出しの単位となるデータのビット
数をＭとしたとき、Ｍ×Ｎビット（Ｎは２以上の整数）
を情報ビット長として１つの検査ビットを割り当て、符
号化処理及び復号処理の少なくとも一方をＮビットのデ
ータを並列に処理して実行するものであることを特徴と
する半導体記憶装置。 - 【請求項２】 前記メモリセルエリアはＮ個設けられて
いることを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記符号化器は、情報ビット長ｋ＝Ｍ×
Ｎ、符号長ｎ、訂正ビット長ｔで定められる生成多項式
Ｇ（Ｘ）から導かれる巡回符号を検査ビットとして生成
するシフトレジスタ及び演算回路からなり、 前記シフトレジスタは、次数を順番に異ならせたＮビッ
トのデータを並列に入力し、１回のシフト動作で各デー
タをＸN倍し、Ｍ回のシフト動作で内部に前記検査ビッ
トを生成するものであることを特徴とする請求項２記載
の半導体記憶装置。 - 【請求項４】 前記復号器は、前記情報ビットと検査ビ
ットとを入力してシンドロームを計算するシンドローム
計算回路と、 前記計算されたシンドロームから誤り位置多項式の項を
計算する第１の演算部及び計算された誤り多項式の項か
ら誤り位置多項式を算出して誤り位置を検出する第２の
演算部からなる誤り位置検出回路と、 前記メモリセルエリアからバッファを介して読み出され
たデータに対して前記検出された誤り位置でデータ反転
処理を施すデータ反転回路とを備え、 前記シンドローム計算回路は、情報ビット長ｋ＝Ｍ×
Ｎ、符号長ｎ、訂正ビット長ｔで定められるα演算子の
最小多項式Ｍ（Ｘ）に基づく巡回符号をシンドロームと
して生成するシフトレジスタ及び演算回路からなり、 前記シフトレジスタは、次数を順番に異ならせたＮビッ
トのデータを並列に入力し、１回のシフト動作で各デー
タをＸKN（Ｋは整数）倍し、全ての前記情報ビット及び
検査ビットが入力されることにより内部にシンドローム
を生成するものであることを特徴とする請求項２記載の
半導体記憶装置。 - 【請求項５】 前記復号器は、前記情報ビットと検査ビ
ットとを入力してシンドロームを計算するシンドローム
計算回路と、 前記計算されたシンドロームから誤り位置多項式の項を
計算する第１の演算部及び計算された誤り多項式の項か
ら誤り位置多項式を算出して誤り位置を検出する第２の
演算部からなる誤り位置検出回路と、 前記メモリセルエリアからバッファを介して読み出され
たデータに対して前記検出された誤り位置でデータ反転
処理を施すデータ反転回路とを備え、 前記第２の演算部は、情報ビット長ｋ＝Ｍ×Ｎ、符号長
ｎ、訂正ビット長ｔで定められるα演算子の最小多項式
Ｍ（Ｘ）に基づく巡回符号を誤り位置多項式の項として
生成するシフトレジスタ及び演算回路からなり、 前記シフトレジスタは、前記メモリエリアからのデータ
出力に同期してシフト動作をし、各データをＸK（Ｋは
整数）倍し、順次、誤り訂正位置を検出するものである
ことを特徴とする請求項２記載の半導体記憶装置。 - 【請求項６】 前記符号化器、シンドローム計算回路及
び第１の演算部は、演算用ロジック回路を構成するレジ
スタと演算回路とを切り替えて構成されるものであるこ
とを特徴とする請求項４又は５記載の半導体記憶装置。 - 【請求項７】 前記シンドローム又は誤り位置多項式の
項を計算する際に使用されるガロア演算回路を更に含む
ことを特徴とする請求項４又は５記載の半導体記憶装
置。 - 【請求項８】 前記第２の演算部は、 前記Ｎビットのデータに対してそれぞれ設けられたＮ個
のローケータと、 隣接するローケータ間に介挿されて隣接するローケータ
へのデータをＸL倍するＸL演算回路（Ｌは整数）とを備
えたものであることを特徴とする請求項４又は５記載の
半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001356571A JP4112849B2 (ja) | 2001-11-21 | 2001-11-21 | 半導体記憶装置 |
| US10/292,397 US7076722B2 (en) | 2001-11-21 | 2002-11-12 | Semiconductor memory device |
| US11/414,826 US7644342B2 (en) | 2001-11-21 | 2006-05-01 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001356571A JP4112849B2 (ja) | 2001-11-21 | 2001-11-21 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006126365A Division JP4113225B2 (ja) | 2006-04-28 | 2006-04-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003157697A true JP2003157697A (ja) | 2003-05-30 |
| JP4112849B2 JP4112849B2 (ja) | 2008-07-02 |
Family
ID=19168071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001356571A Expired - Lifetime JP4112849B2 (ja) | 2001-11-21 | 2001-11-21 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US7076722B2 (ja) |
| JP (1) | JP4112849B2 (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005109446A1 (ja) * | 2004-05-06 | 2005-11-17 | Matsushita Electric Industrial Co., Ltd. | 半導体メモリ装置 |
| JP2007220260A (ja) * | 2006-02-20 | 2007-08-30 | Toshiba Corp | 半導体記憶装置 |
| JP2007234086A (ja) * | 2006-02-27 | 2007-09-13 | Toshiba Corp | 半導体記憶装置 |
| JP2008525937A (ja) * | 2004-12-22 | 2008-07-17 | サンディスク コーポレイション | 消去されたセクタの検出メカニズム |
| JP2009070509A (ja) * | 2007-09-14 | 2009-04-02 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| JP2011060386A (ja) * | 2009-09-11 | 2011-03-24 | Nec Personal Products Co Ltd | 不揮発性メモリの試験方法及びメモリ試験装置 |
| JP2011233207A (ja) * | 2010-04-28 | 2011-11-17 | Univ Of Tokyo | データ入出力制御装置および半導体記憶装置システム |
| JP2012243338A (ja) * | 2011-05-17 | 2012-12-10 | Sharp Corp | 不揮発性半導体記憶装置 |
| JP2014063503A (ja) * | 2013-11-07 | 2014-04-10 | Univ Of Tokyo | データ入出力制御装置および半導体記憶装置システム |
Families Citing this family (41)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4112849B2 (ja) * | 2001-11-21 | 2008-07-02 | 株式会社東芝 | 半導体記憶装置 |
| JP4550439B2 (ja) * | 2003-02-28 | 2010-09-22 | 東芝メモリシステムズ株式会社 | Ｅｃｃ制御装置 |
| JP4217887B2 (ja) * | 2003-07-22 | 2009-02-04 | 日本電気株式会社 | 受信装置 |
| KR100546348B1 (ko) | 2003-07-23 | 2006-01-26 | 삼성전자주식회사 | 플래시 메모리 시스템 및 그 데이터 저장 방법 |
| JP2005327437A (ja) * | 2004-04-12 | 2005-11-24 | Nec Electronics Corp | 半導体記憶装置 |
| US7099221B2 (en) | 2004-05-06 | 2006-08-29 | Micron Technology, Inc. | Memory controller method and system compensating for memory cell data losses |
| US20060010339A1 (en) * | 2004-06-24 | 2006-01-12 | Klein Dean A | Memory system and method having selective ECC during low power refresh |
| US7340668B2 (en) * | 2004-06-25 | 2008-03-04 | Micron Technology, Inc. | Low power cost-effective ECC memory system and method |
| US7116602B2 (en) * | 2004-07-15 | 2006-10-03 | Micron Technology, Inc. | Method and system for controlling refresh to avoid memory cell data losses |
| US6965537B1 (en) * | 2004-08-31 | 2005-11-15 | Micron Technology, Inc. | Memory system and method using ECC to achieve low power refresh |
| JP4791831B2 (ja) * | 2006-01-20 | 2011-10-12 | 株式会社東芝 | 半導体記憶装置 |
| DE102006010820A1 (de) | 2006-03-07 | 2007-09-13 | Micronas Gmbh | Fehlerkorrektur- und Fehlererfassungs-Verfahren zum Auslesen von gespeicherten Informationsdaten und Speichersteuereinrichtung dafür |
| JP2007305267A (ja) * | 2006-05-15 | 2007-11-22 | Toshiba Corp | 半導体記憶装置 |
| JP2008021390A (ja) * | 2006-07-14 | 2008-01-31 | Toshiba Corp | 半導体記憶装置 |
| KR100833600B1 (ko) * | 2006-08-25 | 2008-05-30 | 삼성전자주식회사 | 에러 정정 회로, 그 방법 및 상기 회로를 구비하는 반도체메모리 장치 |
| JP4891704B2 (ja) * | 2006-08-28 | 2012-03-07 | 株式会社東芝 | 半導体記憶装置 |
| US7894289B2 (en) * | 2006-10-11 | 2011-02-22 | Micron Technology, Inc. | Memory system and method using partial ECC to achieve low power refresh and fast access to data |
| US7900120B2 (en) * | 2006-10-18 | 2011-03-01 | Micron Technology, Inc. | Memory system and method using ECC with flag bit to identify modified data |
| JP2008217857A (ja) * | 2007-02-28 | 2008-09-18 | Toshiba Corp | メモリコントローラ及び半導体装置 |
| US8069395B2 (en) * | 2007-03-01 | 2011-11-29 | Cisco Technology, Inc. | Three bit error detection using ECC codes |
| US8042022B2 (en) | 2007-03-08 | 2011-10-18 | Micron Technology, Inc. | Method, system, and apparatus for distributed decoding during prolonged refresh |
| JP4621715B2 (ja) * | 2007-08-13 | 2011-01-26 | 株式会社東芝 | メモリ装置 |
| CN101140809A (zh) * | 2007-09-07 | 2008-03-12 | 炬力集成电路设计有限公司 | 支持流水线纠错码和可配置操作的flash控制器及其控制方法 |
| US7791974B2 (en) * | 2008-03-31 | 2010-09-07 | Intel Corporation | Recovery of existing SRAM capacity from fused-out blocks |
| US8023358B2 (en) * | 2008-04-02 | 2011-09-20 | International Business Machines Corporation | System and method for providing a non-power-of-two burst length in a memory system |
| JP2010009141A (ja) * | 2008-06-24 | 2010-01-14 | Toshiba Corp | データ転送方法 |
| JP2010097600A (ja) * | 2008-09-22 | 2010-04-30 | Panasonic Corp | 半導体記録装置 |
| JP5259343B2 (ja) * | 2008-10-31 | 2013-08-07 | 株式会社東芝 | メモリ装置 |
| US20100198902A1 (en) * | 2009-02-03 | 2010-08-05 | Microsoft Corporation | Computing minimal polynomials of radical expressions |
| US8533564B2 (en) * | 2009-12-23 | 2013-09-10 | Sandisk Technologies Inc. | System and method of error correction of control data at a memory device |
| TWI473105B (zh) * | 2011-01-18 | 2015-02-11 | Macronix Int Co Ltd | 具有錯誤自動檢查與更正位元之三維記憶體結構 |
| US8615690B2 (en) * | 2011-05-05 | 2013-12-24 | Mediatek Inc. | Controller of memory device and method for operating the same |
| US9471419B2 (en) | 2013-03-12 | 2016-10-18 | Sandisk Technologies Llc | Systems and methods for performing data recovery in a memory system |
| US9239756B2 (en) * | 2013-12-13 | 2016-01-19 | Sandisk Technologies Inc. | Systems and methods for performing data recovery in a memory system |
| US20150193301A1 (en) * | 2014-01-06 | 2015-07-09 | Kabushiki Kaisha Toshiba | Memory controller and memory system |
| US9720772B2 (en) | 2015-03-04 | 2017-08-01 | Kabushiki Kaisha Toshiba | Memory system, method for controlling magnetic memory, and device for controlling magnetic memory |
| US9659610B1 (en) * | 2016-05-18 | 2017-05-23 | Micron Technology, Inc. | Apparatuses and methods for shifting data |
| US10394648B2 (en) * | 2016-11-07 | 2019-08-27 | Samsung Electronics Co., Ltd. | Method to deliver in-DRAM ECC information through DDR bus |
| TWI643201B (zh) * | 2017-11-27 | 2018-12-01 | 慧榮科技股份有限公司 | 編碼器及相關的編碼方法與快閃記憶體控制器 |
| CN109756235A (zh) * | 2018-12-07 | 2019-05-14 | 天津津航计算技术研究所 | 一种可配置的并行bch纠错编码方法 |
| US20230267043A1 (en) * | 2022-02-23 | 2023-08-24 | Micron Technology, Inc. | Parity-based error management for a processing system |
Family Cites Families (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62214599A (ja) | 1986-03-14 | 1987-09-21 | Fujitsu Ltd | 半導体記憶装置 |
| JPH03119835A (ja) | 1989-10-03 | 1991-05-22 | Nippon Telegr & Teleph Corp <Ntt> | 誤り訂正回路 |
| US5291496A (en) * | 1990-10-18 | 1994-03-01 | The United States Of America As Represented By The United States Department Of Energy | Fault-tolerant corrector/detector chip for high-speed data processing |
| US5226043A (en) * | 1990-12-27 | 1993-07-06 | Raytheon Company | Apparatus and method for data error detection and correction and address error detection in a memory system |
| JP2662472B2 (ja) | 1991-06-13 | 1997-10-15 | シャープ株式会社 | 誤り訂正処理用シンドローム演算回路 |
| US5343426A (en) * | 1992-06-11 | 1994-08-30 | Digital Equipment Corporation | Data formater/converter for use with solid-state disk memory using storage devices with defects |
| JP3241851B2 (ja) | 1993-03-18 | 2001-12-25 | 株式会社東芝 | 誤り訂正復号装置 |
| JPH09180496A (ja) | 1995-12-28 | 1997-07-11 | Fujitsu Ltd | 半導体記憶装置 |
| US5699368A (en) * | 1994-03-25 | 1997-12-16 | Mitsubishi Denki Kabushiki Kaisha | Error-correcting encoder, error-correcting decoder, and data transmitting system with error-correcting codes |
| JPH08167857A (ja) | 1994-12-15 | 1996-06-25 | Mitsubishi Electric Corp | 復号方式 |
| JP3272903B2 (ja) * | 1995-03-16 | 2002-04-08 | 株式会社東芝 | 誤り訂正検出回路と半導体記憶装置 |
| WO1996032674A2 (en) * | 1995-04-13 | 1996-10-17 | Cirrus Logic, Inc. | Semiconductor memory device for mass storage block access applications |
| US5757826A (en) * | 1995-07-12 | 1998-05-26 | Quantum Corporation | Word-wise processing for reed-solomon codes |
| US5754563A (en) * | 1995-09-11 | 1998-05-19 | Ecc Technologies, Inc. | Byte-parallel system for implementing reed-solomon error-correcting codes |
| JPH09162753A (ja) | 1995-12-05 | 1997-06-20 | Fuji Electric Co Ltd | 符号語の復号方式 |
| JPH09288895A (ja) * | 1996-04-19 | 1997-11-04 | Toshiba Corp | ３値記憶半導体記憶システム |
| US5740188A (en) * | 1996-05-29 | 1998-04-14 | Compaq Computer Corporation | Error checking and correcting for burst DRAM devices |
| US6308295B1 (en) * | 1996-10-08 | 2001-10-23 | Arizona Board Of Regents | Parallel spectral reed-solomon encoder and decoder |
| US5784391A (en) * | 1996-10-08 | 1998-07-21 | International Business Machines Corporation | Distributed memory system with ECC and method of operation |
| JPH10126280A (ja) | 1996-10-18 | 1998-05-15 | Matsushita Electric Ind Co Ltd | 並列処理誤り訂正復号装置 |
| JPH10334697A (ja) | 1997-05-28 | 1998-12-18 | Sony Corp | 半導体記憶装置およびその誤り訂正方法 |
| JPH1173797A (ja) | 1997-08-27 | 1999-03-16 | Sony Corp | 記憶装置 |
| US6360346B1 (en) * | 1997-08-27 | 2002-03-19 | Sony Corporation | Storage unit, method of checking storage unit, reading and writing method |
| US6732322B1 (en) * | 1998-01-21 | 2004-05-04 | Sony Corporation | Encoding method and memory device |
| WO1999048097A1 (en) * | 1998-03-18 | 1999-09-23 | Stmicroelectronics S.R.L. | Reed-solomon decoding of data read from dvd or cd supports |
| US6158040A (en) * | 1998-07-29 | 2000-12-05 | Neomagic Corp. | Rotated data-aligmnent in wade embedded DRAM for page-mode column ECC in a DVD controller |
| KR100287018B1 (ko) * | 1998-08-07 | 2001-04-16 | 윤종용 | 에러 정정 회로를 구비한 반도체 메모리 장치 |
| JP4105819B2 (ja) * | 1999-04-26 | 2008-06-25 | 株式会社ルネサステクノロジ | 記憶装置およびメモリカード |
| JP2000348497A (ja) | 1999-06-08 | 2000-12-15 | Toshiba Corp | 半導体記憶装置 |
| JP4074029B2 (ja) * | 1999-06-28 | 2008-04-09 | 株式会社東芝 | フラッシュメモリ |
| KR100322542B1 (ko) * | 1999-08-11 | 2002-03-18 | 윤종용 | 파이프 라인상의 고속동작을 구현하는 ｅｃｃ 회로를 구비하는동기식 반도체 메모리장치 및 이 동기식 반도체 메모리장치의 에러 체크 및 정정방법 |
| JP3975245B2 (ja) * | 1999-12-16 | 2007-09-12 | 株式会社ルネサステクノロジ | 記録再生装置および半導体メモリ |
| US6862662B1 (en) * | 2000-03-03 | 2005-03-01 | Micron Technology, Inc. | High density storage scheme for semiconductor memory |
| US6731538B2 (en) * | 2000-03-10 | 2004-05-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device including page latch circuit |
| JP4707803B2 (ja) * | 2000-07-10 | 2011-06-22 | エルピーダメモリ株式会社 | エラーレート判定方法と半導体集積回路装置 |
| US20030120858A1 (en) * | 2000-09-15 | 2003-06-26 | Matrix Semiconductor, Inc. | Memory devices and methods for use therewith |
| US6661730B1 (en) * | 2000-12-22 | 2003-12-09 | Matrix Semiconductor, Inc. | Partial selection of passive element memory cell sub-arrays for write operation |
| JP2002251884A (ja) * | 2001-02-21 | 2002-09-06 | Toshiba Corp | 半導体記憶装置及びそのシステム装置 |
| US6957378B2 (en) * | 2001-06-04 | 2005-10-18 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US7051264B2 (en) * | 2001-11-14 | 2006-05-23 | Monolithic System Technology, Inc. | Error correcting memory and method of operating same |
| JP4112849B2 (ja) * | 2001-11-21 | 2008-07-02 | 株式会社東芝 | 半導体記憶装置 |
| JP3914839B2 (ja) * | 2002-07-11 | 2007-05-16 | エルピーダメモリ株式会社 | 半導体記憶装置 |
| JP4102313B2 (ja) | 2004-02-05 | 2008-06-18 | 株式会社東芝 | 半導体集積回路装置 |
| JP4191100B2 (ja) * | 2004-06-18 | 2008-12-03 | エルピーダメモリ株式会社 | 半導体記憶装置 |
-
2001
- 2001-11-21 JP JP2001356571A patent/JP4112849B2/ja not_active Expired - Lifetime
-
2002
- 2002-11-12 US US10/292,397 patent/US7076722B2/en not_active Expired - Lifetime
-
2006
- 2006-05-01 US US11/414,826 patent/US7644342B2/en not_active Expired - Lifetime
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101115843B1 (ko) | 2004-05-06 | 2012-03-09 | 파나소닉 주식회사 | 반도체 메모리장치 |
| CN100576360C (zh) * | 2004-05-06 | 2009-12-30 | 松下电器产业株式会社 | 半导体存储器装置 |
| US7793192B2 (en) | 2004-05-06 | 2010-09-07 | Panasonic Corporation | Semiconductor memory device |
| JPWO2005109446A1 (ja) * | 2004-05-06 | 2008-03-21 | 松下電器産業株式会社 | 半導体メモリ装置 |
| WO2005109446A1 (ja) * | 2004-05-06 | 2005-11-17 | Matsushita Electric Industrial Co., Ltd. | 半導体メモリ装置 |
| JP4791356B2 (ja) * | 2004-05-06 | 2011-10-12 | パナソニック株式会社 | 半導体メモリ装置 |
| US8327238B2 (en) | 2004-12-22 | 2012-12-04 | Sandisk Technologies Inc. | Erased sector detection mechanisms |
| JP2008525937A (ja) * | 2004-12-22 | 2008-07-17 | サンディスク コーポレイション | 消去されたセクタの検出メカニズム |
| JP2007220260A (ja) * | 2006-02-20 | 2007-08-30 | Toshiba Corp | 半導体記憶装置 |
| JP2007234086A (ja) * | 2006-02-27 | 2007-09-13 | Toshiba Corp | 半導体記憶装置 |
| JP2009070509A (ja) * | 2007-09-14 | 2009-04-02 | Oki Electric Ind Co Ltd | 半導体記憶装置 |
| US7656322B2 (en) | 2007-09-14 | 2010-02-02 | Oki Semiconductor Co., Ltd. | Semiconductor memory device having error correction function |
| JP2011060386A (ja) * | 2009-09-11 | 2011-03-24 | Nec Personal Products Co Ltd | 不揮発性メモリの試験方法及びメモリ試験装置 |
| JP2011233207A (ja) * | 2010-04-28 | 2011-11-17 | Univ Of Tokyo | データ入出力制御装置および半導体記憶装置システム |
| US8677217B2 (en) | 2010-04-28 | 2014-03-18 | The University Of Tokyo | Data input / output control device and semiconductor memory device system |
| JP2012243338A (ja) * | 2011-05-17 | 2012-12-10 | Sharp Corp | 不揮発性半導体記憶装置 |
| JP2014063503A (ja) * | 2013-11-07 | 2014-04-10 | Univ Of Tokyo | データ入出力制御装置および半導体記憶装置システム |
Also Published As
| Publication number | Publication date |
|---|---|
| US20060195766A1 (en) | 2006-08-31 |
| JP4112849B2 (ja) | 2008-07-02 |
| US7076722B2 (en) | 2006-07-11 |
| US20030101405A1 (en) | 2003-05-29 |
| US7644342B2 (en) | 2010-01-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003157697A (ja) | 半導体記憶装置 | |
| JP5043562B2 (ja) | エラー訂正回路、その方法及び前記回路を備える半導体メモリ装置 | |
| US8339854B2 (en) | Nonvolatile memory device and data randomizing method thereof | |
| US7464320B2 (en) | Synchronous semiconductor storage device having error correction function | |
| US7366971B2 (en) | Semiconductor memory having sub-party cell array error correction | |
| US20090319863A1 (en) | Error-correcting system of semiconductor memory, error-correcting method, and memory system with error-correcting system | |
| US8990667B2 (en) | Error check and correction circuit, method, and memory device | |
| US7984363B2 (en) | Integrated circuit device including a circuit to generate error correction code for correcting error bit for each of memory circuits | |
| JP2006190425A (ja) | 半導体記憶装置 | |
| US20080082872A1 (en) | Memory controller, memory system, and data transfer method | |
| KR20120063329A (ko) | 에러 체크 및 정정기 및 그것을 포함하는 메모리 시스템 | |
| JP4113225B2 (ja) | 半導体装置 | |
| US7075851B2 (en) | Semiconductor memory device inputting/outputting data and parity data in burst operation | |
| JP2014033364A (ja) | 誤り検出訂正回路、及びメモリ装置 | |
| JP2001202792A (ja) | 半導体記憶装置のエラー訂正符号化方法及び半導体記憶装置 | |
| CN115732017A (zh) | 半导体存储装置及读出方法 | |
| JP5617776B2 (ja) | メモリ回路，メモリ装置及びメモリデータの誤り訂正方法 | |
| JP7178465B1 (ja) | 半導体記憶装置 | |
| US11831335B2 (en) | Memory system and control method of controlling nonvolatile memory | |
| JPH10334697A (ja) | 半導体記憶装置およびその誤り訂正方法 | |
| JPS58222497A (ja) | マイクロプログラム制御装置 | |
| JPH01119997A (ja) | 半導体記憶装置 | |
| JPS61233500A (ja) | 半導体記憶装置 | |
| JPS63214840A (ja) | エラ−検出訂正回路 | |
| JP2014057203A (ja) | ガロア体演算回路、及びメモリ装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040929 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070828 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071029 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071225 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080225 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20080317 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080408 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080410 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4112849 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110418 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130418 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140418 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |