JPH03119835A - 誤り訂正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、超高速通信に用いる誤り訂正回路に関する。

特に、巡回符号誤り訂正に必要なビットエラー情報を得
るためのシンドロームを算出するυｊ算回路において、
その高速化を可能にした構成の誤り訂正回路に関する。

〔従来の技術〕

巡回符号の誤り訂正回路は、受信信号のベタ１−ルＶの
多項式表現ｖ（ｘ）を被除数とし、対応する生成多項式
ｇ（ｘ）を除数として割り算を行い、その剰余であるシ
ンドロームを算出することにより、受信信号の誤りの発
生した位置を特定する構成である。

一般にｎ次の生成多項式ｇ　（ｘ）は、ｇ（ｘ）＝１＋
ａ＋ｘ＋ａｚｘ２＋−＋ａ１１ｘ’　　・ｔｉ）と表さ
れる。ここで、ｎは正の整数であり、ａ、（ｉは１，２
．・・・、ｎ）は０あるいは１である。なお、ｎ、ａ、
は以下においても同様である。

ここで、受信信号をｎ次の生成多項式ｇ（ｘ）で割った
剰余（シンドローム）を算出する回路（シンドローム・
レジスタ）は、次に示す手順に従って構成される。なお
、第５図に、生成多項式％式％ に対応するシンドローム・レジスタの構成例を示す。

■　生成多項式の次数と同じｎ個のシフトレジスタ５１
を用意し、それらを信号入力ポートに近い方から順に並
べ、生成多項式の次数に応じてそれぞれＸ、〜Ｘｎの番
号を割り付ける。

■　生成多項式の各項についてその係数が「１」である
場合には、排他的論理和回路５３でその項の次数ｉ　（
ｉは１，２．・・・、ｎ）に対応するシフトレジスタＸ
ｉの出力と、最終段のシフトレジスタＸ７との排他的論
理和をとり、その出力を次のシフトレジスタＸ１．１に
送出する。

■　生成多項式の各項についてその係数が「Ｏ」である
場合には、その項の次数ｊＮは１，２．・・・、ｎ）に
対応するシフトレジスタＸ、の出力は、そのまま次のシ
フトレジスタＸｊ＋１　に送出される。

なお、１番目のシフトレジスタＸＩ　には、最終段のシ
フトレジスタｘ９と入力ポートとの排他的論理和をとっ
た結果が入力される。

ここで、時刻ｔにおける受信信号（シンドローム・レジ
スタの入力信号）の内容を１（ｔ）、シフトレジスタＸ
、の出力信号をｘ、（ｔ）、１クロツク後（ｔｉ１）に
おける各シフトレジスタＸ、の出力信号をｘｉ（ｔｉ１
）とすると、 ・・・（２） と表すことができる。

次に、（７，４）巡回符号を例にして、その誤り訂正回
路の構成について説明する。

（７，４）巡回符号の生成多項式は、 ｇ　（ｘ）＝　ｘ　３＋　ｘ　＋　１　　　　　　　　
　　・＝（３）であり、その誤り訂正回路は７ビットの
データを生成多項式ｇ（ｘ）で割った結果（シンドロー
ム）によって誤り訂正を行う構成である。

第６図は、（７，４）巡回符号用のシンドローム・レジ
スタを用いた誤り訂正回路の構成例を示すブロック図で
ある。

受信信号ｖ（ｘ）は、人力ポートロ１から符号長（７ビ
ット）分のバッファ・レジスタ６２およびシンドローム
・レジスタ６３に人力される。シンドローム・レジスタ
６３は、上述した構成手順に従って、シフトレジスタ６
３１〜６３３および排他的論理和回路６３．．６３５に
より構成され、各シフトレジスタ６３１〜６３．には入
力信号を生成多項式ｇ　（ｘ）＝　ｘ’＋　ｘ　＋　１
　　で割った剰余が保持される。各シフトレジスタの保
持内容は、７ビットごとに誤り検出部６５に入力されて
誤りの有無が判定され、誤りビット位置が検出される。

受信信号に誤りがなければ、シンドローム・レジスタ６
３の各シフトレジスタ６３１〜６３３の保持内容（剰余
）は「０」である。また、受信信号に１ビットの誤りが
発生した場合には、誤りビット位置に対応する値が各シ
フトレジスタ６３〜６３３に保持され、誤り検出部６５
がその値に応じたビットタイミングで「１」を出力する
。

すなわち、誤り検出部６５は、受信信号の先頭ビットに
誤りがあることを検出した場合には、バッファ・レジス
タ６２から先頭ビットが出力されるタイミングで「１」
を出力し、他は’ＯＪを出力する。排他的論理和回路６
６では、この誤り検山部６５の出力と、バッファ・レジ
スタ６２の出力との排他的論理和をとることにより、受
信信号の先頭ビットが反転されて誤り訂正が行われ、出
力ポードロアに出力される。他の位置のビット数りにつ
いても同様である。

（発明が解決しようとする課題〕 このように、巡回符号による誤り訂正回路は、巡回符号
の性質に応じてシフトレジスタのフィードバック接続に
より、簡単な回路構成で符号誤りを訂正することができ
る。

ところで、従来の誤り訂正回路では、１ビットごとに最
終段のシフトレジスタの結果をフィードバックする構成
であるために、超高速伝送されるデータの誤り訂正では
処理が追いつかなくなり、自ずと伝送速度が制限される
問題点があった。

本発明は、シンドローム・レジスタの動作クロンク速度
が従来と同様であっても、高速データの誤り訂正処理に
対応できる誤り訂正回路を提供することを目的とする。

〔課題を解決するための手段］ 第１図は、本発明方式の原理構成を示すブロック図であ
る。

本発明は、巡回符号で構成される受信信号を被除数とし
、ｎ次の生成多項式を除数とする除算処理を行い、得ら
れるシンドロームを用いて受信信号の誤り訂正を行う誤
り訂正回路において、受信信号をその符号長に応じたビ
ット数だけ保持するバッファ手段と、受信信号を並列展
開し、１〜２ｋ（ｋは符号長以下の整数）ビットまで各
１ビットの遅延を与えるシリアル・パラレル変換手段と
、ｉ番目（ｉはに以下の整数）で並列展開された受信信
号の（ｉ−１）から（ｉ＋ｋ−１）ビットを取り込み、
それぞれにビットごとに除算処理を行い、対応するシン
ドロームを算出するに個のシンドローム算出手段と、各
シンドローム算出手段にそれぞれ接続され、各シンドロ
ームから誤りビットを検出するに個の誤り検出手段と、
この誤り検出結果に基づき、バッファ手段に保持された
受信信号の誤り訂正を行う誤り訂正手段とを備えて構成
する。

〔作　用〕

受信信号を並列展開し、ｉ番目のシンドローム算出手段
に（ｉ−１）〜（ｉ（−に−１）ビットを取り込むこと
により得られる各シンドロームは、ｋ個のシンドローム
算出手段全体でにビットシフトして得られた各シンドロ
ームに相当する。

すなわち、１回のシフト動作によりに回分のシフト動作
に対応するシンドロームを同時に得ることができ、各シ
ンドロームを対応する誤り検出手段に取り込むことによ
り、対応するビットの誤り検出を行うことができる。

したがって、シンドローム算出手段はに桁ごとにシンド
ロームを算出する動作と等価となり、動作クロック速度
を１／ｋにすることができる。

従来のシンドローム・レジスタの各シフトレジスタは、
（２）弐に示すように、最終段のシフトレジスタの１ク
ロツク前の出力結果をフィードバックして使用している
。したがって、ｋビットに並列展開するためには、ｋク
ロック前の各シフトレジスタの出力結果を用いてシンド
ローム・レジスタを構成する必要がある。

ここで、各シフトレジスタとにクロック前の他のシフト
レジスタとの関係は、（２）式を用いて求めることがで
きる。すなわち、（２）式において、時刻ｔ＋１をｔ＋
２に置き換えた後に、時刻ｔ　＋　ｉの項を時刻りで表
すと、 〔実施例） シンドローム・レジスタをにビット（ｋは符号長以下の
整数）に並列展開する原理を説明する。

・・・（４） となる。

（４）式は、各シフトレジスタと２クロツク前の他のシ
フトレジスタとの関係を示しており、同様にしてｘｔ（
ｔ＋３）、ｘｔ（ｔ＋４）、・・・と順次計算すると、
最終的にｘｉ（ｔ＋ｋ）まで導くことができる。

すなわち、 となる。ここで、ｂｈｊｓ　ｃｈｊ　（ｈ％　　Ｊは０
以上の整数）は０あるいは１である。

したがって、シンドローム・レジスタでは、（５）式か
ら得られた各シフトレジスタと他のシフトレジスタとの
関係を実現するように、排他的論理和回路を用いて配線
する。なお、このとき（５）式からも明らかなように、
入力信号として０〜（ｋ−１）クロック遅延させた信号
が必要となる。

また、ｋビット並列展開では、一つのシンドローム・レ
ジスタは一度の演算でにビットごとに相当する演算を行
う。したがって、すべての演算結果を網羅するためには
、Ｌ＝ｍｋ、ｍｋ＋１、・・・ｍｋ＋（ｋ−１）（ｍは
正の整数）の時点で演算処理するシンドローム・レジス
タをそれぞれ用意する必要がある。すなわち、ｋ個のシ
ンドローム・レジスタを用意することにより本発明の誤
り訂正回路が実現される。

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の誤り訂正回路に用いられるにビット
並列展開したシンドローム・レジスタの構成例を示すブ
ロック図である。

上述したように、各シンドローム・レジスタ２１１〜２
１にでＯ〜（ｋ−１）クロック遅延した信号を用いるた
めに、それぞれに対応する（ｋ−１）個のシフトレジス
タを用意し、その出力を接続する。また、各シンドロー
ム・レジスタがＯ〜（ｋｌ）クロック遅延した演算結果
を出力するように、入力信号を遅延させる。

したがって、０〜２（ｋ　−１）クロック遅延した信号
が必要となり、２（ｋ−１）個のシフトレジスタ２３１
〜２３ｔ（ｋ−＋）が用意され、縦列に接続さレル。各
シンドローム・レジスタ２１＋〜２１゜からは、ｎ次の
生成多項式を用いた場合にはｎ個の演算結果（シンドロ
ーム）が出力される。

第３図は、本発明の誤り訂正回路を（７，４）巡回符号
の誤り訂正に用いる場合の実施例構成を示すブロック図
である。

入力ポート３０には、７ビットのバッファ・レジスタ３
１および２ビット・パラレル展開部を構成するシフトレ
ジスタ３２．．３２□が順次接続される。シンドローム
・レジスタ３３．３４には、各シフトレジスタ３２．．
３２□の入出力信号が取り込まれ、各シンドローム出力
はそれぞれ対応する誤り検出部３５．３６に入力される
。各誤り検出部３５．３６の出力は、排他的論理和回路
およびシフトレジスタにより構成される誤り訂正部３７
に入力され、その出力が出力ポート３８に接続される。

また、タイミングクロック制御部３９は、シフトレジス
タ３２．．３２□にクロックＣ各シンドローム・レジス
タ３３．３４にクロックｃ２を供給する。

ここで、（２）式を用いると、従来のシンドローム・レ
ジスタの各シフトレジスタの内容は、となる。ただし、
ｘＪ（ｔ）は、時刻りにおけるｊ番目のシフトレジスタ
の内容を示し、ｉ　（ｔ）は時刻ｔにおける入力データ
を示す。

したがって、時刻Ｄ＋２）における各シフトレジスタの
内容は、 となる。

各シンドローム・レジスタ３３．３４のシフ１−レジス
タ３３．〜３３３．３４．〜３４．および排他的論理和
回路３３４〜３３６．３４．〜３４゜は、（７）に示す
関係に基づいて接続される。

第４図は、クロックＣＩ、Ｃ２および各シフトレジスタ
３３．〜３３３．３４．〜３４．のタイミングを示す図
である。

シフトレジスタ３２．　　３２□によって１クロツクず
つ遅延した信号ｄ＋　、ｄｚ　、ｄ３は、クロックＣ２
のタイミングでシンドローム・レジスタ３３．３４に取
り込まれる。したがって、シンドローム・レジスタ３３
にはシンドロームの奇数番目の結果が保持され、シンド
ローム・レジスタ３４にはシンドロームの偶数番目の結
果が保持される。

なお、各シンドローム・レジスタ３３．３４は並列動作
するために、１回のシフト動作で従来方式における２回
分に相当するシフトが行われることになる。一方、一つ
のシンドローム・レジスタでは、すべてのシンドローム
の状態を保持することができないので、受信データを１
ビットだけシフトしたデータについてシンドローム計算
を行うもう一つのシンドローム・レジスタが必要となり
、合計二つのシンドローム・レジスタが用意される。

また、ｎビット並列展開を行う場合には、ｎ個のシンド
ローム・レジスタを用意する必要がある。

このように、１回のシフトで二つのシンドローム・レジ
スタ３３．３４が同時にシフト動作を行うことにより、
従来方式の２回のシフト動作により作られる二つのシン
ドロームの内容は、各シンドローム・レジスタ３３．３
４の各シフトレジスタ３３．〜３３：ｌ、３４１〜３４
：ｌに同時に保持される。

ここで、本発明の誤り訂正回路に用いられるシンドロー
ム・レジスタの動作について、従来方式によるシンドロ
ーム・レジスタの動作を対比させて説明する。

第１表は、従来構成のシンドローム・レジスタ（第６図
、６３）に受信ベクトルｖ（ｘ）−（０，１０，０，０
，０，０）が入力されたときの動作を示す。なお、受信
ベクトルの第２ビットに誤りがあるとする。

第１表 のシンドローム（１，１，１）が保持される。さらに、
次のシフトでは、第２ビットについてのシンドローム（
１，０，１）が保持される。誤り検出部（第６図、６５
）は、このシンドローム（１゜０．１）により誤りの発
生を検出する。

第２表 ７回のシフトが終了すると、シンドローム・レジスタに
は、受信ベクトルの先頭ビットについて第２表は、本発
明実施例の誤り訂正回路に受信ベクトルｖ（ｘ）＝　（
ｏ、１．Ｏ，０，０，０，０）が入力されたときのシフ
トレジスタ３２Ｉ、３２２およびシンドローム・レジス
タ３３．３４の動作を示す。なお、第２表では、（１）
〜（７）は入力時におけるシンドロームを示し、（Ｉ）
′〜（７）′　は出力時におけるシンドロームを示す。

誤り検出部３５．３６は、この出力時のシンドロームに
ついて検査する。

各シンドローム・レジスタ３３．３４は、それぞれ受信
ベクトルＶが２ビット入るごとにシフトされる。すなわ
ち、各シンドローム・レジスタ３３．３４は、順次変化
するシンドロームを交互に保持し、第７ビットのデータ
が入力されたときに、シンドローム３３に先頭ビットに
対応するシンドロームが保持される。

したがって、（７，４）巡回符号を２ビット並列展開し
たときには、各シンドローム・レジスタ３３．３４がそ
れぞれ受信ベクトルＶの奇数番目シンドロームおよび偶
数番目シンドロームを保持する。すなわち、（７，４）
巡回符号では、どちらかのシンドローム・レジスタに保
持された内容（シンドローム）が（１，０，１）となっ
たときに、受信ベクトルＶの第２ビットに誤りが生じて
いることが検出される。

このように、本実施例構成では、シンドローム・レジス
タの動作クロック速度は１／２となり、２倍の高速動作
に対応することが可能となる。

また、並列展開の数ｋ（ｋは符号長以下）は、任意に決
定することができる。したがって、ｎビット並列展開を
行った場合には、シンドローム・レジスタをｎ個用意し
、その動作クロック速度が１／ｎとなり、ｎ倍の高速動
作に対応することができる。

なお、本実施例では（７，４）巡回符号を例にして説明
したが、本発明による誤り訂正回路はすべての巡回符号
に適用可能である。

〔発明の効果］ 上述したように、本発明は、シンドローム・レジスタの
並列展開を行うことにより、各シンドローム・レジスタ
の動作クロック速度を並列展開数に応じて低下させるこ
とができる。すなわち、巡回符号の誤り訂正処理に必要
なシンドロームの算出処理の高速化を図ることができ、
超高速通信においても容易に対応をとることができる。

【図面の簡単な説明】

第１図は本発明の原理構成を示すブロック図。 第２図は本発明の誤り訂正回路に用いられるにビット並
列展開したシンドローム・レジスタの構成例を示すブロ
ック図。 第３図は本発明の誤り訂正回路を（７，４）巡回符号の
誤り訂正に用いる場合の実施例構成を示すブロック図。 第４図は本発明実施例の誤り訂正回路の各タイミングを
示す図。 第５図はシンドローム・レジスタの構成例を示すブロッ
ク図。 第６図は（７，４）巡回符号用のシンドローム・レジス
タを用いた従来の誤り訂正回路の構成例を示すブロック
図。 ２１・・・シンドローム・レジスタ、２３・・・シフト
レジスタ、３０・・・入力ポート、３１・・・バッファ
・レジスタ、３２・・・シフトレジスタ、３３．３４・
・・シンドローム・レジスタ、３５．３６・・・誤り検
出部、３７・・・誤り訂正部、３８・・・出力ボート、
３９・・・タイミングクロック制御部。

Claims (1)

【特許請求の範囲】
1. （１）巡回符号で構成される受信信号を被除数とし、ｎ
   次の生成多項式を除数とする除算処理を行い、得られる
   シンドロームを用いて受信信号の誤り訂正を行う誤り訂
   正回路において、 前記受信信号をその符号長に応じたビット数だけ保持す
   るバッファ手段と、 前記受信信号を並列展開し、１〜２ｋ（ｋは符号長以下
   の整数）ビットまで各１ビットの遅延を与えるシリアル
   ・パラレル変換手段と、 ｉ番目（ｉはｋ以下の整数）で前記並列展開された受信
   信号の（ｉ−１）から（ｉ＋ｋ−１）ビットを取り込み
   、それぞれｋビットごとに除算処理を行い、対応するシ
   ンドロームを算出するｋ個のシンドローム算出手段と、 前記各シンドローム算出手段にそれぞれ接続され、各シ
   ンドロームから誤りビットを検出するｋ個の誤り検出手
   段と、 この誤り検出結果に基づき、前記バッファ手段に保持さ
   れた受信信号の誤り訂正を行う誤り訂正手段と を備えたことを特徴とする誤り訂正回路。