JPH03141727A - 誤り検出復号回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は超高速通信に利用する。特に巡回符号誤り検出
復号回路における割算回路の高速化に関する。

本発明は、シンドロームを求めることにより受信信号の
符号誤りを検出する誤り検出復号回路において、シンド
ロームの各項の値を並列に求めることにより、シンドロ
ーム演算を高速化するものである。

〔従来の技術〕

巡回符号誤り検出復号回路は、受信信号列をベクトルＶ
で表し、そのベクトルＶを多項式Ｖ　（Ｘ）で表現する
とき、その多項式ｖ　（Ｘ）を生成多項式ｇ　（ｘ）で
割った余りを計算することにより、誤り発生の有無を検
出する。この余りはシンドロームと呼ばれる。

一般にに次の生成多項式ｇ　（ｘ）は、ｇ（Ｘ）＝　ｌ
　＋　ａ　＋　ｘ　＋　ａ２　ｘ２＋−＋　ａｋ　ｘｋ
ａＩ＝０または１　　（ｉ＝１．２　・ｋ　）（１） で表される。ただしｋは自然数である。

第５図はシンドロームを計算する回路、すなわちちシン
ドローム・レジスタの構成を示す。シンドローム・レジ
スタは、排他的論理和回路５１と、■ビット構成のレジ
スタ５２とにより構成される。

この構成は、 （ａ）　　生成多項式の次数と同じビット数に個のレジ
スタを用意し、これらを入力端子に近い方から順に並べ
、生成多項式の次数に応じてそれぞれ１〜にの番号を割
りつけ、それぞれが蓄えているデータをｘ１〜ｘ５とす
る。

ら）生成多項式の１次の項の係数が「１」のときには、
その項の次数に対応する１番目のレジスタのデータＸ、
と、最終段のレジスタのデータｘ８との排他的論理和を
求め、それをｉ＋１番目のレジスタに入力する。

（Ｃ）　　生成多項式の１次の項の係数が「０」のとき
には、その項の次数に対応する３番目のレジスタのテ゛
−タＸ、は、そのままＪ＋１番目のレジスタに入力する
。

（ｄ）１番目のレジスタには、最終段のレジスタのデー
タＸ、と、入力端子からの信号との排他的論理和を入力
する。

ことにより得られる。

したがって、時刻ｔにおける受信信号を１（ｔ）、時刻
ｔにおける１番目のレジスタのデータをＸ＋（ｔ）とす
ると、１クロツク後、すなわち時刻ｔ＋１にお：する各
レジスタのテ゛−タｘ１（ｔ＋１）〜ｘｋ（ｔ＋１）は
、（２） と表される。

次に、具体的な例として、（７，４）巡回符号を使用し
た場合について説明する。（７，４）巡回符号は、生成
多項式が ｇ　（ｘ）　＝　ｘ　３＋　ｘ　＋　ｌ　　　　　　　
　　　　（３）である。このとき誤り検出復号回路では
、７次のデータ、すなわち７ビツトの受信信号をｇ　（
ｘ）で割った結果により誤り検出を行う。

第５図は従来例（７，４）巡回符号誤り検出復号回路の
ブロック構成図を示す。

受信信号は、入力端子１からシンドローム・レジスタ５
０およびバッファ・レジスタ５６に入力される。

シンドローム・レジスタ５０は、受信信号により表現さ
れる多項式ｖ　（ｘ）を生成多項式ｇ　（ｘ）で割る回
路であり、排他的論理和回路５１．５３およびレジスタ
５２．５４．５５により構成される。このレジスタ５２
．５４および５５に蓄えられた値により、割算の余り、
すなわちシンドロームが表される。すなわち、受信信号
が１ビツト入力されるたびにシンドローム・レジスタ５
０のデータをシフトさせ、すべての受信信号が入力され
たときに、シンドローム・レジスタ５０のデータが受信
信号のシンドロームとなる。

このシンドロームは誤り検出器６に出力される。

誤り検出器６は、シンドロームの値により受信信号の符
号誤りを判定する。伝送中に誤りが発生しなかった場合
には、レジスタ５２．５４．５５のデータがすべて「０
」、すなわちシンドロームの値が「０」となる。２ビツ
ト以下の誤りが発生した場合には、レジスタ５２．５４
．５５の少なくとも一個のデータが「０」ではなくなる
。そこで誤り検出器６は、レジスタ５２．５４．５５の
値がすべて「０」である場合には、伝送中に誤りが発生
しなかったと判断する。また、レジスタ５２．５４．５
５のデータの少なくとも一つが「０」でない場合には、
伝送中に誤りが発生したものと判断する。

誤り検出器６は論理和回路により実現できる。

論理和回路を用いた場合には、誤りが検出されなかった
ときに「０」、誤りが検出されたときに「ｌ」を出力す
る。

ＡＣＫ／ＮＡＣＫ生戊回路７は、生成検出器６の出力に
より、誤りが検出されなかったときにはＡＣＫ信号、誤
りが検出されたときにはＮＡＣＫ信号をそれぞれ誤り検
出出力端子８に出力する。ＡＣＫ／ＮＡＣＫ生戒回路７
の出生成イミングは、受信信号の１ビツト目がバッファ
・レジスタ５６から出力されるタイミングに一致するよ
うに設定される。

バッファ・レジスタ５６は、この例の場合には７ビツト
構戊であり、受信信号を受信信号出力端子３から出力す
る。

〔発明が解決しようとする課題〕

このように、従来の誤り検出復号回路では、シンドロー
ムを求めるために、１ビツト毎に最終段のレジスタのデ
ータをフィードバックしていた。

この回路構成は簡単であるが、超高速データの処理には
適していない。

本発明は、以上の課題を解決し、巡回誤り符号に対して
高速にシンドロームを求めることのできる誤り検出復号
回路を提供することを目的とする。

〔課題を解決するための手段〕

本発明の誤り検出復号回路は、シンドロームを求めるた
めに、ｎビットの受信信号列を並列信号に変換する直並
列変換手段と、この直並列変換手段の出力によりシンド
ロームを表す多項式の各項の係数を別個に求める手段と
を備えたことを特徴とする。

直並列変換手段としては、シンドロームにより受信信号
列の符号誤りが判定されるまで受信信号を蓄えるバッフ
ァ・レジスタを共用し、そのｎ　−１ピツトを並列に取
り出し、このｎ−１ビツトの信号と新しい受信信号とに
よりｎビットの並列信号を生成することができる。

シンドロームの各項の係数は、 （ａ）　　生成多項式の次数と同じ数に個のレジスタを
用意し、それらを入力端子に近い方から順に並べ、生成
多項式の次数に応じてそれぞれｌ　−にの番号を割りつ
け、それぞれのデータをＸ１〜Ｘ、とする。

（ｂ）　　生成多項式の１次の項の係数が「１」のとき
には、その項の次数に対応する１番目のレジスタのデー
タＸｉ　と同じ値と、最終段のレジスタのデータＸ□と
同じ値との排他的論理和を求め、それをｉ＋１番目のレ
ジスタに入力する。ただしｉ＝１．２・・・ｋ−１であ
る。

（Ｃ）　　生成多項式の１次の項の係数が「０」のとき
には、その項の次数に対応する３番目のレジスタのデー
タＸＪ　と同じ値をｊ＋１番目のレジスタに入力する。

ただしｊ＝Ｌ２・・・ｋ−１である。

（ｄ）１番目のレジスタには、最終段のレジスタのデー
タｘｋと同じ値と、入力端子からの信号との排他的論理
和を入力する。

ことにより得られる。このとき、本発明では、各レジス
タの入力を前段のレジスタから供給するのではなく、以
前の受信信号入力から求める。そのためには、 （ｅ）　　時刻ｔ＋ｌにおけるｍ番目のレジスタのデー
タＸ、％と、時刻ｔにおけるｍ−１番目のレジスタのデ
ータｘ１−８との関係式を求める。

（ｆ）　　この関係式をｍ＝１．２・・・ｋｌすなわち
に個のすべてのレジスタについて求める。

さらに、 （ｇ）　　時刻ｔ＋１における各データと時刻ｔとにお
ける各データとの関係式から、時刻ｔ＋２における各デ
ータと時刻ｔ＋１における各データの関係式を求める。

色）時刻ｔ＋１における各データの関係式を時刻ｔの式
で表し、時刻ｔ＋２における各データと時刻ｔにおける
各データとの関係を求める。受信信号入力については、
時刻ｔ＋１の項と時刻ｔの項とが関係式中に存在しても
よい。

（１）以下（の、（ロ）の処理を繰り返し、最終的に時
刻ｔ＋ｎにおける各データと時刻ｔにおける各データと
の関係を求める。

以上の操作により求めた関係式にしたがって各レジスタ
を接続する。

〔作　用〕

受信信号が■ピット入力される毎にレジスタ間で信号を
シフトさせてシンドロームを求めるのではなく、ｎビッ
トの受信信号が入力された時点でシンドロームの各項を
並列して求める。このため、シンドロームを求めるため
のレジスタの動作速度は１　／　ｎと低速になる。

受信信号を蓄えるためには、その信号速度で動作するシ
フト・レジスタが必要となる。しかしこれは、シンドロ
ーム演算とは別に必要となるバッファ・レジスタを共用
できるので、回路規模はほとんど変わらない。

〔実施例〕

第１図は本発明実施例（ｎ、ｋ）巡回符号誤り検出復号
回路のブロック構成図である。

この実施例回路は、符号長が自然数ｎビットの巡回符号
を入力とし、ｎビットの入力信号列に対してそのシンド
ロームを求めるシンドローム演算手段としてバッファ・
レジスタ２、排他的論理和回路４−１〜４−におよびレ
ジスタ５−１〜５−ｋを備え、このシンドローム演算手
段の出力により入力信号列の符号誤りを判定する手段と
して誤り検出器６およびＡＣＫ／ＮＡＣＫ生戊回路７を
備生石回路７で本実施例の特徴とするところは、ｎビッ
トの受信信号列を並列信号に変換する直並列変換手段と
して、受信信号をＡＣＫ／ＮＡＣＫ生成回路７の出力と
同一タイミングで出力するバッファ・レジスタ２を共用
し、この直並列変換手段の出力によりシンドロームを表
す多項式の各項の係数を別個に求める手段として、排他
的論理和回路４−１〜４−におよびレジスタ５−１〜５
−ｋを備えたことにある。

バッファ・レジスタ２、レジスタ５−１〜５−におよび
へＣＫ／ＮＡＣＫ生成回路７の動作は、タイミング制御
回路９からのクロック信号により制御される。

バッファ・レジスタ２はｎビットのシフト・レジスタに
より構成され、個々のビットを入力端子ｌ側から２−１
〜２−ｎで表す。このバッファ・レジスタ２は、入力端
子１に入力された受信信号を１ビツトずつシフトさせ、
最終的に受信信号出力端子３に出力する。２−１〜２−
（ｎ−１）のビットについては、並列に出力できる。し
たがって、入力端子１に新たに入力された受信信号と、
２−１〜２−（叶１）のビットとにより、ｎビットの信
号が並列に得られる。

このｎビットの信号は、シンドロームを表す多項式の各
項の係数を別個に求めることができるように排他的論理
和回路４−１〜４−ｋに入力される。

排他的論理和回路４−１〜４−にの出力は、それぞれ１
ビツト構成のレジスタ５−１〜５−ｋに供給される。

レジスタ５−１〜５−には、第４図に示した従来のシン
ドローム・レジスタにおける各レジスタ４２に相当し、
それぞれデータｘ１〜ｘｋを蓄える。

ここで、第４図に示した従来のシンドローム・レジスタ
を参照して、バッファ・レジスタ２と排他的論理和回路
４−１〜４−にとの接続方法について説明する。

ｋ個のレジスタ４２の各データと、ｎクロック前のレジ
スタ４２の各データとの関係は、（２）式を用いて求め
ることができる。すなわち、（２）式において時刻ｔ＋
１をｔ＋２に置き換え、その後に時刻ｔ＋１の項を時刻
ｔの式で表すと、 Ｘ　＋　（ｔ＋２）　＝　ｌ（ｔ＋１）　＋　ｘ　ｈ　
（ｔ＋１）　　　　　　　１となる。

（４）式は、それぞれのレジスタ４２のデータと、２ク
ロツク前の他のレジスタ４２のデータとの関係を表して
いる。同様にして、ｙ、　、　（ｔ＋３）、Ｘ、（ｔ＋
４）の順で計算し、最終的にｘ　、　（ｊａｎ）まで求
める。これにより、 （５） が得られる。ただし、ｂｌＪ、ＣＩｊ＝０または１であ
り、１＝Ｌ２・・・ｋである。

そこで、本実施例では、レジスタ５−１〜５−ｋにおい
て（５）式の関係が得られるように、バッファ・レジス
タ２の各ビット２−１〜２−　（ｎ−１）　および入力
端子ｌと、排他的論理和回路４−１〜４−にとを接続す
る。

このとき、（５）式から明らかなように、入力信号とし
てＯ〜（ｎ−１）　　クロック遅延した信号が必要とあ
る。また、排他的論理和回路４−１〜４−には、度の演
算でｎビットに相当する演算を行う。ここで、すべての
受信信号列に対する演算結果を求めるためには、受信信
号が入力される毎に演算を行う必要がある。しかし、誤
り検出のためには、ｎビットの受信信号がすべて誤り検
出復号回路に入力された直後の値だけでよい。したがっ
て、排他的論理和回路４−１〜４−におよびレジスタ５
−１〜５−には、受信信号のクロックのｌ／ｎの速度で
動作すればよい。

第２図は、第１図に示した実施例の具体的な例として、
ｎ＝１、ｋ＝４の場合の構成、すなわち（７，４）巡回
符号誤り検出復号回路の構成を示す。

ここで、バッファ・レジスタ２のビット２−１〜２−７
と、排他的論理和回路４−１〜４−３の接続について説
明する。

（２）式から、第５図に示した従来例におけるレジスタ
５２．５４．５５のデータは、 と表される。さらに、時刻ｔ＋７におけるレジスタ５２
．５４．５５のデータは、 （７） となる。シンドローム・レジスタ５０の初期状態として
、レジスタ５２．５４．５５のデータがすべて「Ｄ」で
あるとすると、 ｘ　＋　（ｔ）　＝　Ｘ　２　（ｔ）　＝　ｘ　３（ｔ
）　−０（８）である。

これを（７）式に代入すると、 が得られる。

（９）式は、例えば、時刻ｔ＋７においてレジスタ５−
１が蓄えているデータカＸ　ｌ　（ｔ＋７）を求めるた
めに、時刻ｔ＋６の時点で、入力端子ｌから入力された
受信信号ｉ　（ｔ＋６）　　と、３タイムスロツト前の
受信信号ｉ　（ｔ＋３）　　と、５タイムスロツト前の
受信信号ｉ　（ｔ＋１）　　と、６タイムスロツト前の
受信信号１（ｔ）が必要となることを意味する。したが
って、排他的論理和回路４−１に、入力端子１の受信信
号と、バッファ・レジスタ２の２−３．２−５および２
６の各ビットを接続すればよい。同様に、排他的論理和
回路４−２には２−１　、２−３．２−４および２−５
の各ビットを接続し、排他的論理和回路４−３には２−
２．２−４．２−５および２−６の各ビットを接続する
。

第３図はバッファ・レジスタ２、レジスタ５−１〜５−
３およびＡＣＫ／ＮＡＣＫ生成回路７の動作タイミング
およびバッファ・レジスタ２の出力波形を示す。

バッファ・レジスタ２は、タイミング制御回路９からの
受信信号に同期したクロックＣ１により受信信号を１ビ
ツトずつシフトさせる。

レジスタ５−１〜５−３　はＣ２のタイミングでｌクロ
ックずつ遅延した信号ｉ　（ｔ＋５）　、ｉ　（ｉ＋５
）　、・・・ｉ　（ｔ）を取り込む。このとき、レジス
タ５−１〜５−３が１ビツトの信号を取り込むことで、
従来の７回分に相当するシフトを行うことになる。誤り
検出復号回路としては、ｎビットの受信信号が入力され
る毎にシンドロームが全ビット「０」であるか否かを検
査するだけなので、レジスタ５−１〜５−３は受信信号
のクロックに比較して１／７のクロックＣ２で動作させ
ればよい。

レジスタ５−１〜５−３のデータは誤り検出器６に入力
される。誤り検出器６は受信信号の誤りを検査し、その
結果をＡＣＫ／ＮＡＣＫ生戊回路７に出生成る。

ＡＣＫ／ＮＡＣＫ生戒回路７は、生成ックｃ２とは受信
信号のクロックでｌクロック分ずれたクロックｃ３で、
ＡＣＫ信号またはＮＡＣＫ信号を出力する。

第１表は第５図に示した従来例の動作例を示し、第２表
は第２図に示した具体例の動作例を示す。

これらの表は、２ビツト目に誤りのある受信ベクトルＶ
　（Ｘ）　＝　（０，１，０，０，Ｏ，０，０）　！、
：対する動作ヲ示ス。

第１表は、受信クロックにしたがって０．１．０．０．
０．０．０の信号が入力され、それぞれの時点でシンド
ロームが求められ、７クロツク目のシンドロームで誤り
検出を行うことを示す。

これに対して第２表は、受信クロックにしたがって同じ
信号が入力され、それがバッファ・レジスタ２に順に蓄
えられ、７クロツタ目で初めてシンドロームが求められ
ることを示す。したがって、シンドローム演算のための
回路は、従来例と比較してクロック速度が１７７となり
、７倍の高速動作が可能となる。

第 表 以上の説明では（７，４）巡回符号を例に説明したが、
すべての巡回符号に対して本発明を同様に実方缶できる
。

〔発明の効果〕

以上説明したように、本発明の誤り検出復号回路は、回
路規模をほとんど変えることなしに、並列演算によりシ
ンドロームを求めることができる。

したがって、受信信号に比較して低速の駆動クロックで
シンドロームを演算でき、巡回符号復号の動作を高速化
できる効果がある。

【図面の簡単な説明】

第１図は本発明実施例（ｎ、ｋ）巡回符号誤り検出復号
回路のブロック構成図。 第２図は本発明の具体例を示す図。 第３図は第２図に示した具体例の各部の信号波形を示す
図。 第４図は従来のシンドローム・レジスタのブロック構成
図。 第５図は従来例（ｎ、ｋ＞巡回符号誤り検出復号回路の
ブロック構成図。 １・・・入力端子、２．５６・・・バッファ・レジスタ
、３・・・受信信号出力端子、４−１〜４−ｋ　、４１
．５１．５３・・・排他的論理和回路、５−１〜５−ｋ
　、　４２．５２．５４．５５・・・レジスタ、６・・
・誤り検出器、７・・・ＡＣＫ／ＮＡＣＫ生戊回路、８
・生成誤り検出出力端子、９・・・タイミング制御回路
、５０・・・シンドローム・レジスタ。

Claims (1)

1. 【特許請求の範囲】 １、符号長が自然数ｎビットの巡回符号を入力とし、 ｎビットの入力信号列に対してそのシンドロームを求め
   るシンドローム演算手段と、 このシンドローム演算手段の出力により前記入力信号列
   の符号誤りを判定する手段と を備えた誤り検出復号回路において、 上記シンドローム演算手段は、 ｎビットの受信信号列を並列信号に変換する直並列変換
   手段と、 この直並列変換手段の出力によりシンドロームを表す多
   項式の各項の係数を別個に求める手段とを含む ことを特徴とする誤り検出復号回路。