JPH04284753A - Ｃｒｃ演算方法及びａｔｍ交換方式におけるｈｅｃ同期装置 - Google Patents
Ｃｒｃ演算方法及びａｔｍ交換方式におけるｈｅｃ同期装置Info
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- JPH04284753A JPH04284753A JP3048406A JP4840691A JPH04284753A JP H04284753 A JPH04284753 A JP H04284753A JP 3048406 A JP3048406 A JP 3048406A JP 4840691 A JP4840691 A JP 4840691A JP H04284753 A JPH04284753 A JP H04284753A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
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- H04L12/00—Data switching networks
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- Detection And Prevention Of Errors In Transmission (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、符号語に対してＣＲＣ
演算を行うＣＲＣ演算方法に関し、並びに、ＡＴＭ交換
方式におけるセルのヘッダ部の誤り検出及びセル同期の
動作を行うＨＥＣ同期装置に関する。
演算を行うＣＲＣ演算方法に関し、並びに、ＡＴＭ交換
方式におけるセルのヘッダ部の誤り検出及びセル同期の
動作を行うＨＥＣ同期装置に関する。
【０００２】
【従来の技術】データ処理又はデータ通信等に使用され
るデータの誤り検出又は誤り訂正のための代表的な方式
として、巡回冗長検査（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａ
ｎｃｙ Ｃｈｅｃｋ：以下、ＣＲＣと略称する）がある
。この方式は、巡回符号（任意の符号語の巡回置換がま
た符合語となるような符合）の符号多項式は生成多項式
で割り切れることを利用した検査方式である。
るデータの誤り検出又は誤り訂正のための代表的な方式
として、巡回冗長検査（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａ
ｎｃｙ Ｃｈｅｃｋ：以下、ＣＲＣと略称する）がある
。この方式は、巡回符号（任意の符号語の巡回置換がま
た符合語となるような符合）の符号多項式は生成多項式
で割り切れることを利用した検査方式である。
【０００３】例えば、データが符号化される場合、まず
、処理対象データ（符号化されるべきデータ）が所定長
ずつ区切られる。次に、その所定長の処理対象データか
らなる２進表現の多項式が適当な生成多項式によってｍ
ｏｄ２で除算されることによって、その除算の剰余を表
す多項式の各符号としてＣＲＣ符号が得られる。そして
、このＣＲＣ符号が元の処理対象データに付加される。 このようにして得られる符号語からなる符号多項式は、
上記生成多項式で割り切れる巡回符号によって構成され
ることになる。
、処理対象データ（符号化されるべきデータ）が所定長
ずつ区切られる。次に、その所定長の処理対象データか
らなる２進表現の多項式が適当な生成多項式によってｍ
ｏｄ２で除算されることによって、その除算の剰余を表
す多項式の各符号としてＣＲＣ符号が得られる。そして
、このＣＲＣ符号が元の処理対象データに付加される。 このようにして得られる符号語からなる符号多項式は、
上記生成多項式で割り切れる巡回符号によって構成され
ることになる。
【０００４】上述のようにしてＣＲＣ符号が付加されて
符号化が行われた符号語が復号される場合、まず、符号
語が符号時と同じ長さずつ区切られる。そして、その所
定長の符号語からなる符号多項式が符号時と同じ生成多
項式で除算されるＣＲＣ演算が実行される。その結果、
剰余が“０”であれば（割り切れれば）、符号化時から
復号時までに符号語に誤りは生じておらず、逆に剰余が
“０”でなければ誤りが生じたことが検出される。
符号化が行われた符号語が復号される場合、まず、符号
語が符号時と同じ長さずつ区切られる。そして、その所
定長の符号語からなる符号多項式が符号時と同じ生成多
項式で除算されるＣＲＣ演算が実行される。その結果、
剰余が“０”であれば（割り切れれば）、符号化時から
復号時までに符号語に誤りは生じておらず、逆に剰余が
“０”でなければ誤りが生じたことが検出される。
【０００５】ＣＲＣ演算を応用した回路例として、ＡＴ
Ｍ交換方式におけるＨＥＣ同期回路がある。ＡＴＭ（Ａ
ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ
）交換方式においては、通信情報がセルと呼ばれる５３
バイトの固定長のデータの塊りに分割され、そのセルが
、伝送路にタイムスロット多重されて伝送され、セルの
ヘッダ部に付加された宛先情報に基づいてハードウエア
スイッチにより自律的にスイッチングされてゆくことに
より、大容量かつ高速な通信網が実現される。
Ｍ交換方式におけるＨＥＣ同期回路がある。ＡＴＭ（Ａ
ｓｙｎｃｈｒｏｎｏｕｓ Ｔｒａｎｓｆｅｒ Ｍｏｄｅ
）交換方式においては、通信情報がセルと呼ばれる５３
バイトの固定長のデータの塊りに分割され、そのセルが
、伝送路にタイムスロット多重されて伝送され、セルの
ヘッダ部に付加された宛先情報に基づいてハードウエア
スイッチにより自律的にスイッチングされてゆくことに
より、大容量かつ高速な通信網が実現される。
【０００６】図８にＡＴＭ交換機の一般的な構成を示す
。各セルは、伝送速度が例えば６００Ｍｂｐｓ（メガビ
ット／秒）という大容量のＡＴＭ伝送路（光伝送路）８
０１上を伝送される。そして、各伝送路８０１は、伝送
路終端装置８０２において終端され、多重化装置（ＭＵ
Ｘ）８０３によって多重化された後、ＡＴＭスイッチ８
０４においてスイッチングされる。
。各セルは、伝送速度が例えば６００Ｍｂｐｓ（メガビ
ット／秒）という大容量のＡＴＭ伝送路（光伝送路）８
０１上を伝送される。そして、各伝送路８０１は、伝送
路終端装置８０２において終端され、多重化装置（ＭＵ
Ｘ）８０３によって多重化された後、ＡＴＭスイッチ８
０４においてスイッチングされる。
【０００７】伝送路８０１上では、各セルは、図９（ａ
） に示されるように、５３バイト分の一定の時間幅の
タイムスロットに多重されて、同図の矢印の方向に伝送
される。各セルは、そのセルの宛先情報等が格納される
ヘッダ部と、通信情報が格納される情報部とで構成され
る。
） に示されるように、５３バイト分の一定の時間幅の
タイムスロットに多重されて、同図の矢印の方向に伝送
される。各セルは、そのセルの宛先情報等が格納される
ヘッダ部と、通信情報が格納される情報部とで構成され
る。
【０００８】ここで、図８のＭＵＸ８０３では、各ＡＴ
Ｍ伝送路８０１から入力される多重化されたセルが複数
伝送路分さらに多重化されるため、ＭＵＸ８０３におい
て各ＡＴＭ伝送路８０１からのセルの入力タイミングが
正確に同期する必要がある。この同期動作は、各伝送路
終端装置８０２が各ＡＴＭ伝送路８０１から入力するセ
ルのヘッダ部の先頭を検出する動作として実現される。
Ｍ伝送路８０１から入力される多重化されたセルが複数
伝送路分さらに多重化されるため、ＭＵＸ８０３におい
て各ＡＴＭ伝送路８０１からのセルの入力タイミングが
正確に同期する必要がある。この同期動作は、各伝送路
終端装置８０２が各ＡＴＭ伝送路８０１から入力するセ
ルのヘッダ部の先頭を検出する動作として実現される。
【０００９】図１０に、上記同期動作を実現するための
各伝送路終端装置８０２内の一般的な構成部分を示す。 ＨＥＣ（後述する）同期回路１００１は、伝送路８０１
側から入力したセル１００４のヘッダ部の入力タイミン
グを検出する。セル同期判定回路１００２は、ＨＥＣ同
期回路１００１で複数のセル１００４のヘッダ部の入力
タイミングが検出される動作が何回か連続して繰り返さ
れることを判定することにより、セルの安定した入力タ
イミングを決定し、図９のようなセル同期パルス１００
５を出力する。このセル同期パルス１００５に従って、
遅延回路１００３に一時保持されたセル１００４が、図
９（ａ） 及び（ｂ）で示されるタイミング関係で、図
８のＭＵＸ８０３に向けて出力される。そして、図８の
ＭＵＸ８０３において、各伝送路終端装置８０２からの
各セル１００４が、各伝送路終端装置８０２からのセル
同期パルス１００５に従って多重される。
各伝送路終端装置８０２内の一般的な構成部分を示す。 ＨＥＣ（後述する）同期回路１００１は、伝送路８０１
側から入力したセル１００４のヘッダ部の入力タイミン
グを検出する。セル同期判定回路１００２は、ＨＥＣ同
期回路１００１で複数のセル１００４のヘッダ部の入力
タイミングが検出される動作が何回か連続して繰り返さ
れることを判定することにより、セルの安定した入力タ
イミングを決定し、図９のようなセル同期パルス１００
５を出力する。このセル同期パルス１００５に従って、
遅延回路１００３に一時保持されたセル１００４が、図
９（ａ） 及び（ｂ）で示されるタイミング関係で、図
８のＭＵＸ８０３に向けて出力される。そして、図８の
ＭＵＸ８０３において、各伝送路終端装置８０２からの
各セル１００４が、各伝送路終端装置８０２からのセル
同期パルス１００５に従って多重される。
【００１０】ここで、各セルのヘッダ部は、５バイトの
データによって構成され、その最終バイトはＨＥＣ（Ｈ
ｅａｄｅｒ Ｅｒｒｏｒ Ｃｈｅｃｋｅｒ）と呼ばれる
。このＨＥＣは、セルの送信側において、宛先情報とし
て送信される４バイトのデータに対して付加されるＣＲ
Ｃ符号である。即ち、送信側において、上記４バイトの
送信対象データからなる２進表現の多項式が、例えばｘ
８ ＋ｘ２ ＋ｘ＋１で表される生成多項式で除算され
ることにより、その除算の剰余として１バイトのＣＲＣ
符号が得られる。そして、このＣＲＣ符号が４バイトの
送信対象データに付加されることにより、５バイトから
なる送信用のセルのヘッダ部のデータが生成される。
データによって構成され、その最終バイトはＨＥＣ（Ｈ
ｅａｄｅｒ Ｅｒｒｏｒ Ｃｈｅｃｋｅｒ）と呼ばれる
。このＨＥＣは、セルの送信側において、宛先情報とし
て送信される４バイトのデータに対して付加されるＣＲ
Ｃ符号である。即ち、送信側において、上記４バイトの
送信対象データからなる２進表現の多項式が、例えばｘ
８ ＋ｘ２ ＋ｘ＋１で表される生成多項式で除算され
ることにより、その除算の剰余として１バイトのＣＲＣ
符号が得られる。そして、このＣＲＣ符号が４バイトの
送信対象データに付加されることにより、５バイトから
なる送信用のセルのヘッダ部のデータが生成される。
【００１１】このような送信側のヘッダ部の生成動作に
対して、受信側では、ＨＥＣ同期回路１００１（図１０
）が、取り出す位置を１バイトずつずらしながら連続す
る５バイトの受信データを順次取り出して、５バイトの
受信データの各データ組からなる２進表現の多項式を送
信側と同じ生成多項式で除算するＣＲＣ演算を実行する
。前述したＣＲＣ演算の原理からわかるように、受信側
において、もし、ちょうどヘッダ部の５バイトのデータ
部分が誤りなく抽出されれば、その５バイトの符号語か
らなる符号多項式が送信側と同じ生成多項式で除算され
た場合、その剰余は“０”となるはずである。そこで、
ＨＥＣ同期回路１００１は、上述のＣＲＣ演算を実行し
て得られた剰余が“０”となったときの５バイトの受信
データの入力タイミングを、セル１００４（図１０）の
誤りのないヘッダ部の入力タイミングとして検出する必
要がある。即ち、ＨＥＣ同期回路１００１は、ヘッダ部
の入力タイミングの検出と、その部分の誤り検出を同時
に行うことになる。
対して、受信側では、ＨＥＣ同期回路１００１（図１０
）が、取り出す位置を１バイトずつずらしながら連続す
る５バイトの受信データを順次取り出して、５バイトの
受信データの各データ組からなる２進表現の多項式を送
信側と同じ生成多項式で除算するＣＲＣ演算を実行する
。前述したＣＲＣ演算の原理からわかるように、受信側
において、もし、ちょうどヘッダ部の５バイトのデータ
部分が誤りなく抽出されれば、その５バイトの符号語か
らなる符号多項式が送信側と同じ生成多項式で除算され
た場合、その剰余は“０”となるはずである。そこで、
ＨＥＣ同期回路１００１は、上述のＣＲＣ演算を実行し
て得られた剰余が“０”となったときの５バイトの受信
データの入力タイミングを、セル１００４（図１０）の
誤りのないヘッダ部の入力タイミングとして検出する必
要がある。即ち、ＨＥＣ同期回路１００１は、ヘッダ部
の入力タイミングの検出と、その部分の誤り検出を同時
に行うことになる。
【００１２】以上のヘッダ部の検出動作を実現するため
のＨＥＣ同期回路１００１の従来の構成例を図１１に示
す。前述したように、ＨＥＣ同期回路１００１は、取り
出す位置を１バイトずつずらしながら連続する５バイト
の受信データを順次取り出し、５バイトの受信データの
各データ組からなる２進表現の多項式を送信側と同じ生
成多項式で除算するＣＲＣ演算を実行する必要がある。 この場合、バイト単位で順次受信されるデータは、一旦
、フリップフロップ（ＦＦ）１１０２０ に保持された
後、ＦＦ１１０２１ 〜１１０２４ で順次バイト単位
でシフトされ、ＦＦ１１０２０ 〜１１０２４ の各出
力として５バイトの受信データが取り出される。なお、
各ＦＦは、バイト単位でデータを保持する。そして、従
来は、１バイトずつのＣＲＣ演算を行うＣＲＣ演算回路
が、図１１のＣＲＣＣ１１０１１ 〜１１０１５ とし
て示されるように５段縦続に接続され、各ＣＲＣＣ１１
０１において、５バイトのデータのうちの各バイトデー
タが例えばｘ８ ＋ｘ２ ＋ｘ＋１で表される生成多項
式によって除算されるＣＲＣ演算が実行される。この場
合、前段のＣＲＣＣ１１０１でのＣＲＣ演算の演算結果
（各バイトデータを生成多項式で除算した剰余）が、次
段のＣＲＣＣ１１０１に伝達される。また、第１段目の
ＣＲＣＣ１１０１には、初期値としてオール“０”のバ
イトデータが入力される。
のＨＥＣ同期回路１００１の従来の構成例を図１１に示
す。前述したように、ＨＥＣ同期回路１００１は、取り
出す位置を１バイトずつずらしながら連続する５バイト
の受信データを順次取り出し、５バイトの受信データの
各データ組からなる２進表現の多項式を送信側と同じ生
成多項式で除算するＣＲＣ演算を実行する必要がある。 この場合、バイト単位で順次受信されるデータは、一旦
、フリップフロップ（ＦＦ）１１０２０ に保持された
後、ＦＦ１１０２１ 〜１１０２４ で順次バイト単位
でシフトされ、ＦＦ１１０２０ 〜１１０２４ の各出
力として５バイトの受信データが取り出される。なお、
各ＦＦは、バイト単位でデータを保持する。そして、従
来は、１バイトずつのＣＲＣ演算を行うＣＲＣ演算回路
が、図１１のＣＲＣＣ１１０１１ 〜１１０１５ とし
て示されるように５段縦続に接続され、各ＣＲＣＣ１１
０１において、５バイトのデータのうちの各バイトデー
タが例えばｘ８ ＋ｘ２ ＋ｘ＋１で表される生成多項
式によって除算されるＣＲＣ演算が実行される。この場
合、前段のＣＲＣＣ１１０１でのＣＲＣ演算の演算結果
（各バイトデータを生成多項式で除算した剰余）が、次
段のＣＲＣＣ１１０１に伝達される。また、第１段目の
ＣＲＣＣ１１０１には、初期値としてオール“０”のバ
イトデータが入力される。
【００１３】図１１の各ＣＲＣＣ１１０１１ 〜１１０
１５ の回路構成を図１２に示す。同図において、ａ０
〜ａ７ はＦＦ１１０２から出力される受信データ、
ｂ０ 〜ｂ７ は前段のＣＲＣＣ１１０１でのＣＲＣ演
算の演算結果、ｃ０ 〜ｃ７ は現段のＣＲＣＣ１１０
１でのＣＲＣ演算の演算結果である。なお、ａ７ 、ｂ
７ 、ｃ７ がＭＳＢ（最上位ビット）で、ａ０ 、ｂ
０ 、ｃ０ がＬＳＢ（最下位ビット）である。図１２
の回路構成は、ＣＲＣ演算を行う回路として良く知られ
た構成であり、複数の排他論理和（ＥＯＲ）素子の組合
せにより構成される。
１５ の回路構成を図１２に示す。同図において、ａ０
〜ａ７ はＦＦ１１０２から出力される受信データ、
ｂ０ 〜ｂ７ は前段のＣＲＣＣ１１０１でのＣＲＣ演
算の演算結果、ｃ０ 〜ｃ７ は現段のＣＲＣＣ１１０
１でのＣＲＣ演算の演算結果である。なお、ａ７ 、ｂ
７ 、ｃ７ がＭＳＢ（最上位ビット）で、ａ０ 、ｂ
０ 、ｃ０ がＬＳＢ（最下位ビット）である。図１２
の回路構成は、ＣＲＣ演算を行う回路として良く知られ
た構成であり、複数の排他論理和（ＥＯＲ）素子の組合
せにより構成される。
【００１４】
【発明が解決しようとする課題】しかし、図１１の構成
からわかるように、従来のＨＥＣ同期回路は、連続する
５バイトの受信データのうちの各バイトデータにつきＣ
ＲＣ演算を実行するための、５段に縦続接続されたＣＲ
Ｃ演算回路（ＣＲＣＣ）１１０１１ 〜１１０１５ が
必要であり、ハードウエア規模が大きくなってしまうと
いう問題点を有していた。特に、ＡＴＭ交換方式等では
、１バイトのデータを１８．７５ＭＨｚ〜７５ＭＨｚと
いうような非常に速いクロック速度で処理しなければな
らないため、ハード規模はできる限り小さいことが望ま
れる。
からわかるように、従来のＨＥＣ同期回路は、連続する
５バイトの受信データのうちの各バイトデータにつきＣ
ＲＣ演算を実行するための、５段に縦続接続されたＣＲ
Ｃ演算回路（ＣＲＣＣ）１１０１１ 〜１１０１５ が
必要であり、ハードウエア規模が大きくなってしまうと
いう問題点を有していた。特に、ＡＴＭ交換方式等では
、１バイトのデータを１８．７５ＭＨｚ〜７５ＭＨｚと
いうような非常に速いクロック速度で処理しなければな
らないため、ハード規模はできる限り小さいことが望ま
れる。
【００１５】上述のような問題は、ＡＴＭ交換方式にお
けるＨＥＣ同期回路に限られたものではなく、区切りが
わかっていないＣＲＣ符号が付加されたデータについて
、順次ＣＲＣ演算を実行してその区切りを検出し、デー
タの誤り検出等を行うＣＲＣ演算装置について一般的に
発生し得る問題である。
けるＨＥＣ同期回路に限られたものではなく、区切りが
わかっていないＣＲＣ符号が付加されたデータについて
、順次ＣＲＣ演算を実行してその区切りを検出し、デー
タの誤り検出等を行うＣＲＣ演算装置について一般的に
発生し得る問題である。
【００１６】本発明は、ハードウエア規模が小さいＣＲ
Ｃ演算を実現可能とすることを目的とする。
Ｃ演算を実現可能とすることを目的とする。
【００１７】
【課題を解決するための手段】図１は、本発明のブロッ
ク図である。図１は、非同期転送モード（ＡＴＭ）交換
方式におけるセルのヘッダ部の誤り検出及びセル同期の
動作を行うＨＥＣ同期装置についての図である。
ク図である。図１は、非同期転送モード（ＡＴＭ）交換
方式におけるセルのヘッダ部の誤り検出及びセル同期の
動作を行うＨＥＣ同期装置についての図である。
【００１８】まず、ＣＲＣ演算手段１０２は、バイト単
位で入力する受信データ１０１に対して、前回の演算で
得られたＣＲＣ演算結果実際値１０３を初期値として、
受信データ１０１を所定の生成多項式によって除算する
巡回冗長検査（ＣＲＣ）演算を実行し、その剰余として
ＣＲＣ演算結果実際値１０３を出力する。
位で入力する受信データ１０１に対して、前回の演算で
得られたＣＲＣ演算結果実際値１０３を初期値として、
受信データ１０１を所定の生成多項式によって除算する
巡回冗長検査（ＣＲＣ）演算を実行し、その剰余として
ＣＲＣ演算結果実際値１０３を出力する。
【００１９】遅延手段１０４は、受信データ１０１がヘ
ッダ部のデータ長分入力される時間だけＣＲＣ演算結果
実際値１０３を遅延させて出力する。ＣＲＣ演算結果導
出手段１０５は、遅延手段１０４から出力されるＣＲＣ
演算結果実際値１０３に対し、それを初期値として前述
のデータ長分のＣＲＣ符号が付加されたヘッダ部の受信
データ全体に対してＣＲＣ演算が実行されたなら得られ
るであろう演算結果を、ＣＲＣ演算結果導出値１０６と
して出力する。同手段は、例えば１ビットの値のみが他
のビットの値と異なる値を有する初期値のもとで前述の
データ長分のＣＲＣ符号が付加されたヘッダ部の受信デ
ータ全体に対してＣＲＣ演算が実行されたなら得られる
であろう値を出力する論理回路が、異なる値を有するビ
ットの位置が異なる初期値に対応して複数個設けられる
構成を有する。そして、ＣＲＣ演算結果導出値１０６を
出力させた初期値を構成する各ビット値のビット位置に
対応する各論理回路の出力値の排他論理和をとったもの
としてＣＲＣ演算結果導出値１０６が得られるように、
各論理回路が接続される構成を有する。
ッダ部のデータ長分入力される時間だけＣＲＣ演算結果
実際値１０３を遅延させて出力する。ＣＲＣ演算結果導
出手段１０５は、遅延手段１０４から出力されるＣＲＣ
演算結果実際値１０３に対し、それを初期値として前述
のデータ長分のＣＲＣ符号が付加されたヘッダ部の受信
データ全体に対してＣＲＣ演算が実行されたなら得られ
るであろう演算結果を、ＣＲＣ演算結果導出値１０６と
して出力する。同手段は、例えば１ビットの値のみが他
のビットの値と異なる値を有する初期値のもとで前述の
データ長分のＣＲＣ符号が付加されたヘッダ部の受信デ
ータ全体に対してＣＲＣ演算が実行されたなら得られる
であろう値を出力する論理回路が、異なる値を有するビ
ットの位置が異なる初期値に対応して複数個設けられる
構成を有する。そして、ＣＲＣ演算結果導出値１０６を
出力させた初期値を構成する各ビット値のビット位置に
対応する各論理回路の出力値の排他論理和をとったもの
としてＣＲＣ演算結果導出値１０６が得られるように、
各論理回路が接続される構成を有する。
【００２０】一致検出手段１０７は、ＣＲＣ演算手段１
０２から出力されるＣＲＣ演算結果実際値１０３とＣＲ
Ｃ演算結果導出手段１０５から出力されるＣＲＣ演算結
果導出値１０６とを比較し、両者が一致したタイミング
として、前述のデータ長分のＣＲＣ符号が付加されたヘ
ッダ部の誤りのない受信データの入力タイミングを検出
する。
０２から出力されるＣＲＣ演算結果実際値１０３とＣＲ
Ｃ演算結果導出手段１０５から出力されるＣＲＣ演算結
果導出値１０６とを比較し、両者が一致したタイミング
として、前述のデータ長分のＣＲＣ符号が付加されたヘ
ッダ部の誤りのない受信データの入力タイミングを検出
する。
【００２１】以上の本発明の構成は、ＡＴＭ交換方式に
おけるＨＥＣ同期装置についてのものであってが、本発
明はこれに限られたものではなく、区切りがわかってい
ないＣＲＣ符号が付加されたデータについて、順次ＣＲ
Ｃ演算を実行してその区切りを検出し、データの誤り検
出等を行うＣＲＣ演算に適用することができる。
おけるＨＥＣ同期装置についてのものであってが、本発
明はこれに限られたものではなく、区切りがわかってい
ないＣＲＣ符号が付加されたデータについて、順次ＣＲ
Ｃ演算を実行してその区切りを検出し、データの誤り検
出等を行うＣＲＣ演算に適用することができる。
【００２２】
【作用】本発明では、ＡＴＭセルの所定データ長のＣＲ
Ｃ符号が付加されたヘッダ部（一般的な処理対象データ
であってもよい）に対してＣＲＣ演算が実行されるとき
に、その演算における初期値がオール“０”でなく任意
の初期値であった場合に、そのヘッダ部に対するＣＲＣ
演算の演算結果は、その初期値に対し一意性をもって定
まる事実を利用している点に特徴がある。このように任
意の初期値に対する演算結果をＣＲＣ演算結果導出値１
０６として導出する動作を、ＣＲＣ演算結果導出手段（
ＣＣＲに対応する）１０５が実行する。
Ｃ符号が付加されたヘッダ部（一般的な処理対象データ
であってもよい）に対してＣＲＣ演算が実行されるとき
に、その演算における初期値がオール“０”でなく任意
の初期値であった場合に、そのヘッダ部に対するＣＲＣ
演算の演算結果は、その初期値に対し一意性をもって定
まる事実を利用している点に特徴がある。このように任
意の初期値に対する演算結果をＣＲＣ演算結果導出値１
０６として導出する動作を、ＣＲＣ演算結果導出手段（
ＣＣＲに対応する）１０５が実行する。
【００２３】上述の事実のもとで、ＣＲＣ演算手段１０
２が、順次受信されるバイト単位のデータ毎にＣＲＣ演
算を実行し、各ＣＲＣ演算で得られるＣＲＣ演算結果実
際値１０３を次のＣＲＣ演算における初期値として用い
る。
２が、順次受信されるバイト単位のデータ毎にＣＲＣ演
算を実行し、各ＣＲＣ演算で得られるＣＲＣ演算結果実
際値１０３を次のＣＲＣ演算における初期値として用い
る。
【００２４】このように構成すると、例えば５バイトの
ヘッダ部の第５バイト目（ＨＥＣの部分）に対するＣＲ
Ｃ演算で得られるＣＲＣ演算結果実際値１０３は、その
４バイト前のヘッダ部の第１バイト目に対するＣＲＣ演
算が実行されるときに用いられた初期値についてＣＲＣ
演算結果導出手段１０５において導出されるＣＲＣ演算
結果導出値１０６と等しくなる。そして、この初期値は
５バイト前のＣＲＣ演算のＣＲＣ演算結果実際値１０３
に等しい。
ヘッダ部の第５バイト目（ＨＥＣの部分）に対するＣＲ
Ｃ演算で得られるＣＲＣ演算結果実際値１０３は、その
４バイト前のヘッダ部の第１バイト目に対するＣＲＣ演
算が実行されるときに用いられた初期値についてＣＲＣ
演算結果導出手段１０５において導出されるＣＲＣ演算
結果導出値１０６と等しくなる。そして、この初期値は
５バイト前のＣＲＣ演算のＣＲＣ演算結果実際値１０３
に等しい。
【００２５】そこで、本発明では、遅延手段１０４がＣ
ＲＣ演算結果実際値１０３を例えばヘッダ部のデータ長
に相当する５バイト分遅延させる。そして、ＣＲＣ演算
結果導出手段１０５が、現在のＣＲＣ演算の受信データ
１０１（処理対象データ）から例えば５バイト前のデー
タに対するＣＲＣ演算結果実際値１０３に対し、それを
初期値として例えば５バイトのヘッダ部全体に対してＣ
ＲＣ演算が実行されたなら本来得られるであろうＣＲＣ
演算結果導出値１０６を導出する。そして、このように
して得られるＣＲＣ演算結果導出値１０６を、ＣＲＣ演
算結果実際値１０３と比較することにより、それらが一
致するタイミングとして、ヘッダ部の誤りのない受信デ
ータの入力タイミングを検出することができ、これによ
り、ＨＥＣ同期が確立される。
ＲＣ演算結果実際値１０３を例えばヘッダ部のデータ長
に相当する５バイト分遅延させる。そして、ＣＲＣ演算
結果導出手段１０５が、現在のＣＲＣ演算の受信データ
１０１（処理対象データ）から例えば５バイト前のデー
タに対するＣＲＣ演算結果実際値１０３に対し、それを
初期値として例えば５バイトのヘッダ部全体に対してＣ
ＲＣ演算が実行されたなら本来得られるであろうＣＲＣ
演算結果導出値１０６を導出する。そして、このように
して得られるＣＲＣ演算結果導出値１０６を、ＣＲＣ演
算結果実際値１０３と比較することにより、それらが一
致するタイミングとして、ヘッダ部の誤りのない受信デ
ータの入力タイミングを検出することができ、これによ
り、ＨＥＣ同期が確立される。
【００２６】
【実施例】以下、図面を参照しながら本発明の実施例に
つき詳細に説明する。本発明の実施例が対象とするＡＴ
Ｍ交換機の一般的な構成は前述の図８と同様であり、ま
た、ＨＥＣ同期動作を実現するための伝送路終端装置８
０２（図８）のブロック構成は前述した図１０と同様で
ある。以下に説明する実施例は、図１０のＨＥＣ同期回
路１００１の具体的な構成に特徴があるが、その構成に
ついて説明する前に、まず、本実施例の動作原理につい
て説明する。
つき詳細に説明する。本発明の実施例が対象とするＡＴ
Ｍ交換機の一般的な構成は前述の図８と同様であり、ま
た、ＨＥＣ同期動作を実現するための伝送路終端装置８
０２（図８）のブロック構成は前述した図１０と同様で
ある。以下に説明する実施例は、図１０のＨＥＣ同期回
路１００１の具体的な構成に特徴があるが、その構成に
ついて説明する前に、まず、本実施例の動作原理につい
て説明する。
【００２７】図１１の従来例においては、第１段目のＣ
ＲＣＣ１１０１に初期値としてオール“０”のバイトデ
ータが入力され、各段のＣＲＣＣ１１０１でのＣＲＣ演
算の演算結果が次段のＣＲＣＣ１１０１に伝達され、５
段目のＣＲＣＣ１１０１５ の演算結果が“０”となる
タイミングで５バイトのヘッダ部の入力タイミングを検
出していた。このように従来は、初期値として必ずオー
ル“０”を使用しなければならなかったために、バイト
単位でＣＲＣ演算を行うＣＲＣＣが５段縦続に接続され
る必要があり、ハードウエア規模が大きくなっていた。
ＲＣＣ１１０１に初期値としてオール“０”のバイトデ
ータが入力され、各段のＣＲＣＣ１１０１でのＣＲＣ演
算の演算結果が次段のＣＲＣＣ１１０１に伝達され、５
段目のＣＲＣＣ１１０１５ の演算結果が“０”となる
タイミングで５バイトのヘッダ部の入力タイミングを検
出していた。このように従来は、初期値として必ずオー
ル“０”を使用しなければならなかったために、バイト
単位でＣＲＣ演算を行うＣＲＣＣが５段縦続に接続され
る必要があり、ハードウエア規模が大きくなっていた。
【００２８】このような従来例に対して本実施例は、５
バイトのヘッダ部に対してＣＲＣ演算が実行されるとき
に、その演算における初期値がオール“０”でなく任意
の初期値であった場合に、５バイトのヘッダ部に対する
ＣＲＣ演算の演算結果（上記初期値のもとでヘッダ部の
５バイトのデータを生成多項式で除算した剰余）は、そ
の初期値に対し一意性をもって定まる事実を利用してい
る点に特徴がある。
バイトのヘッダ部に対してＣＲＣ演算が実行されるとき
に、その演算における初期値がオール“０”でなく任意
の初期値であった場合に、５バイトのヘッダ部に対する
ＣＲＣ演算の演算結果（上記初期値のもとでヘッダ部の
５バイトのデータを生成多項式で除算した剰余）は、そ
の初期値に対し一意性をもって定まる事実を利用してい
る点に特徴がある。
【００２９】表１に、５バイトのヘッダ部に対してＣＲ
Ｃ演算が実行される場合に、その演算における１バイト
即ち８ビットの初期値のうち何れか１ビットのみが“１
”であるときの演算結果を示す。
Ｃ演算が実行される場合に、その演算における１バイト
即ち８ビットの初期値のうち何れか１ビットのみが“１
”であるときの演算結果を示す。
【００３０】
【表１】
【００３１】この表を利用することによって、初期値が
任意の値である場合の５バイトのヘッダ部に対するＣＲ
Ｃ演算の演算結果を導出できる。即ち、８ビットからな
る任意の初期値において、値が“１”となるビットを抜
き出し、その各ビットのみが“１”である場合の各演算
結果を表１から抜き出す。そして、それら各演算結果に
ついて各ビット毎に順次排他論理和（エクスクルーシブ
オア）をとった値として、上記任意の初期値のもとでの
５バイトのヘッダ部に対するＣＲＣ演算の演算結果を導
出できる。例えば、８ビットの初期値が“００１００１
０１”である場合には、値が“１”となるビットは第０
、第２及び第５ビットであるため、表１の（ａ） 、（
ｃ） 及び（ｆ） で求まる演算結果“０１１０００１
０”、“１０００１１１１”及び“０１１００１００”
について、各ビット毎に順次排他論理和をとった値“１
０００１００１”として、５バイトのヘッダ部に対する
ＣＲＣ演算の演算結果が導出される。
任意の値である場合の５バイトのヘッダ部に対するＣＲ
Ｃ演算の演算結果を導出できる。即ち、８ビットからな
る任意の初期値において、値が“１”となるビットを抜
き出し、その各ビットのみが“１”である場合の各演算
結果を表１から抜き出す。そして、それら各演算結果に
ついて各ビット毎に順次排他論理和（エクスクルーシブ
オア）をとった値として、上記任意の初期値のもとでの
５バイトのヘッダ部に対するＣＲＣ演算の演算結果を導
出できる。例えば、８ビットの初期値が“００１００１
０１”である場合には、値が“１”となるビットは第０
、第２及び第５ビットであるため、表１の（ａ） 、（
ｃ） 及び（ｆ） で求まる演算結果“０１１０００１
０”、“１０００１１１１”及び“０１１００１００”
について、各ビット毎に順次排他論理和をとった値“１
０００１００１”として、５バイトのヘッダ部に対する
ＣＲＣ演算の演算結果が導出される。
【００３２】本実施例は、上述の事実を利用する。即ち
、ＣＲＣ演算は順次受信されるバイト単位のデータ毎に
行うものとし、各ＣＲＣ演算で得られる演算結果を次の
ＣＲＣ演算における初期値として用いる。このように構
成すると、５バイトのヘッダ部の第５バイト目（ＨＥＣ
の部分）に対するＣＲＣ演算で得られる演算結果は、そ
の４バイト前のヘッダ部の第１バイト目に対するＣＲＣ
演算が実行されるときに用いられた初期値について表１
に基づいて導出される演算結果と等しくなる。そして、
この初期値は５バイト前のＣＲＣ演算の演算結果に等し
い。そこで、本実施例では、現在のＣＲＣ演算の処理対
象データから５バイト前のデータに対するＣＲＣ演算の
演算結果に対し、それを初期値として５バイトのヘッダ
部に対してＣＲＣ演算が実行されたなら本来得られるで
あろう演算結果を導出する回路を設け、その導出結果と
現在の処理対象データに対するＣＲＣ演算の演算結果と
が一致したタイミングとして、ヘッダ部の第５バイト目
即ちＨＥＣの部分のの入力タイミングを検出する。 これにより、ヘッダ部の同期が確立される。
、ＣＲＣ演算は順次受信されるバイト単位のデータ毎に
行うものとし、各ＣＲＣ演算で得られる演算結果を次の
ＣＲＣ演算における初期値として用いる。このように構
成すると、５バイトのヘッダ部の第５バイト目（ＨＥＣ
の部分）に対するＣＲＣ演算で得られる演算結果は、そ
の４バイト前のヘッダ部の第１バイト目に対するＣＲＣ
演算が実行されるときに用いられた初期値について表１
に基づいて導出される演算結果と等しくなる。そして、
この初期値は５バイト前のＣＲＣ演算の演算結果に等し
い。そこで、本実施例では、現在のＣＲＣ演算の処理対
象データから５バイト前のデータに対するＣＲＣ演算の
演算結果に対し、それを初期値として５バイトのヘッダ
部に対してＣＲＣ演算が実行されたなら本来得られるで
あろう演算結果を導出する回路を設け、その導出結果と
現在の処理対象データに対するＣＲＣ演算の演算結果と
が一致したタイミングとして、ヘッダ部の第５バイト目
即ちＨＥＣの部分のの入力タイミングを検出する。 これにより、ヘッダ部の同期が確立される。
【００３３】以上の動作を実現する本実施例の原理構成
を図２に示す。まず、ＡＴＭ伝送路８０１（図８参照）
から順次入力するバイト単位（８ビットずつ）の受信デ
ータ２０５は、一旦、ＦＦ２０４０ に保持された後、
ＣＲＣ演算回路（ＣＲＣＣ）２０１に入力する。
を図２に示す。まず、ＡＴＭ伝送路８０１（図８参照）
から順次入力するバイト単位（８ビットずつ）の受信デ
ータ２０５は、一旦、ＦＦ２０４０ に保持された後、
ＣＲＣ演算回路（ＣＲＣＣ）２０１に入力する。
【００３４】ＣＲＣＣ２０１は、ＦＦ２０４０ から入
力するバイト単位の受信データ２０５に対して、前回の
ＣＲＣ演算で得られたＣＲＣ演算結果実際値２０６を初
期値として、上記受信データ２０５を例えばｘ８ ＋ｘ
２ ＋ｘ＋１で表される生成多項式によって除算するＣ
ＲＣ演算を実行し、その剰余として８ビットのＣＲＣ演
算結果実際値２０６を出力する。
力するバイト単位の受信データ２０５に対して、前回の
ＣＲＣ演算で得られたＣＲＣ演算結果実際値２０６を初
期値として、上記受信データ２０５を例えばｘ８ ＋ｘ
２ ＋ｘ＋１で表される生成多項式によって除算するＣ
ＲＣ演算を実行し、その剰余として８ビットのＣＲＣ演
算結果実際値２０６を出力する。
【００３５】このＣＲＣ演算結果実際値２０６は、５段
に縦続接続されたＦＦ２０４１ 〜２０４５ によって
、５入力タイミング分遅延され、ＣＲＣ符号訂正回路（
ＣＣＲ）２０２に入力する。
に縦続接続されたＦＦ２０４１ 〜２０４５ によって
、５入力タイミング分遅延され、ＣＲＣ符号訂正回路（
ＣＣＲ）２０２に入力する。
【００３６】ＣＣＲ２０２は、現在の処理タイミングか
ら５入力タイミング前にＣＲＣＣ２０１から出力された
ＣＲＣ演算結果実際値２０６、即ち、現在の処理タイミ
ングから４入力タイミング前のＣＲＣＣ２０１における
初期値に対し、それを初期値として５バイトのヘッダ部
に対してＣＲＣ演算が実行されたなら本来得られるであ
ろう演算結果を、８ビットのＣＲＣ演算結果導出値２０
７として出力する。
ら５入力タイミング前にＣＲＣＣ２０１から出力された
ＣＲＣ演算結果実際値２０６、即ち、現在の処理タイミ
ングから４入力タイミング前のＣＲＣＣ２０１における
初期値に対し、それを初期値として５バイトのヘッダ部
に対してＣＲＣ演算が実行されたなら本来得られるであ
ろう演算結果を、８ビットのＣＲＣ演算結果導出値２０
７として出力する。
【００３７】一致検出回路２０３は、ＣＲＣＣ２０１か
ら出力される８ビットのＣＲＣ演算結果実際値２０６と
ＣＣＲ２０２から出力される８ビットのＣＲＣ演算結果
導出値２０７とを比較し、両者の各ビットが全て一致し
ていたならば、一致を示す判定出力２０８を出力する。
ら出力される８ビットのＣＲＣ演算結果実際値２０６と
ＣＣＲ２０２から出力される８ビットのＣＲＣ演算結果
導出値２０７とを比較し、両者の各ビットが全て一致し
ていたならば、一致を示す判定出力２０８を出力する。
【００３８】なお、ＦＦ２０４０ 〜２０４５ は、受
信データ２０５の入力タイミングに同期したクロックＣ
ＬＫによって動作する。この場合、図８のＡＴＭ伝送路
８０１の伝送速度を例えば６００Ｍｂｐｓとした場合、
バイト（８ビット）単位の入力速度は６００÷８＝７５
Ｍｂｐｓとなり、クロック周波数は７５ＭＨｚとなる。
信データ２０５の入力タイミングに同期したクロックＣ
ＬＫによって動作する。この場合、図８のＡＴＭ伝送路
８０１の伝送速度を例えば６００Ｍｂｐｓとした場合、
バイト（８ビット）単位の入力速度は６００÷８＝７５
Ｍｂｐｓとなり、クロック周波数は７５ＭＨｚとなる。
【００３９】図２において、ＣＲＣＣ２０１の具体的回
路構成は、前述した〔従来の技術〕の項で説明した図１
２の一般的な構成と同様である。次に、ＣＣＲ２０２の
第１の具体的な回路構成例を図３に示す。ＣＣＲ２０２
は、同図に示されるように、複数個の排他論理和素子（
ＥＯＲ）を用いて構成される。ビット信号ｃ０ 〜ｃ７
（ｃ７ 側がＭＳＢ）は、図２のＦＦ２０４５ から
入力される、現在の処理タイミングから５入力タイミン
グ前にＣＲＣＣ２０１から出力されたＣＲＣ演算結果実
際値２０６、即ち、現在の処理タイミングから４入力タ
イミング前のＣＲＣＣ２０１における初期値の各ビット
に対応し、ビット信号Ｄ０ 〜Ｄ７ は、図２のＣＲＣ
演算結果実際値２０６の各ビットに対応する。
路構成は、前述した〔従来の技術〕の項で説明した図１
２の一般的な構成と同様である。次に、ＣＣＲ２０２の
第１の具体的な回路構成例を図３に示す。ＣＣＲ２０２
は、同図に示されるように、複数個の排他論理和素子（
ＥＯＲ）を用いて構成される。ビット信号ｃ０ 〜ｃ７
（ｃ７ 側がＭＳＢ）は、図２のＦＦ２０４５ から
入力される、現在の処理タイミングから５入力タイミン
グ前にＣＲＣＣ２０１から出力されたＣＲＣ演算結果実
際値２０６、即ち、現在の処理タイミングから４入力タ
イミング前のＣＲＣＣ２０１における初期値の各ビット
に対応し、ビット信号Ｄ０ 〜Ｄ７ は、図２のＣＲＣ
演算結果実際値２０６の各ビットに対応する。
【００４０】破線部３０１０ 〜３０１７ のそれぞれ
の部分は、表１の（ａ） 〜（ｈ） の各変換処理を行
う部分である。例えば、破線部３０１０ は、初期値の
第０ビットｃ０ のみが“１”、他の第１ビットｃ１
〜第７ビットｃ７ が“０”であった場合に、“０１１
０００１０”を出力する回路部分である。 そして、
各破線部３０１０ 〜３０１７ が、それぞれ、排他論
理和素子を介して図３のように接続されることにより、
前述した表１の各演算結果について各ビット毎に順次排
他論理和を演算する動作が実現される。基本的には、自
らの破線部３０１が表１に対応して“１”を出力するビ
ット位置に排他論理和素子が配置される。なお、破線部
３０１７ への入力は、同図に示されるように、オール
“０”である。
の部分は、表１の（ａ） 〜（ｈ） の各変換処理を行
う部分である。例えば、破線部３０１０ は、初期値の
第０ビットｃ０ のみが“１”、他の第１ビットｃ１
〜第７ビットｃ７ が“０”であった場合に、“０１１
０００１０”を出力する回路部分である。 そして、
各破線部３０１０ 〜３０１７ が、それぞれ、排他論
理和素子を介して図３のように接続されることにより、
前述した表１の各演算結果について各ビット毎に順次排
他論理和を演算する動作が実現される。基本的には、自
らの破線部３０１が表１に対応して“１”を出力するビ
ット位置に排他論理和素子が配置される。なお、破線部
３０１７ への入力は、同図に示されるように、オール
“０”である。
【００４１】以上の図２、図１２及び図３で示される本
実施例の原理構成の動作タイミングチャートを図４に示
す。図４（ｂ） のような例えば７５ＭＨｚの周波数を
有するクロックＣＬＫに同期して図４（ａ） のように
バイト単位で入力する受信データ２０５は、クロックＣ
ＬＫの立ち上がりのタイミングでＦＦ２０４０ に保持
され、その出力が図４（ｃ） のタイミングでＣＲＣＣ
２０１に入力される。そして、これと同じタイミングで
、ＣＲＣＣ２０１から一致検出回路２０３に、ＣＲＣ演
算結果実際値２０６が出力される。また、そのタイミン
グでＣＣＲ２０２から出力されるＣＲＣ演算結果導出値
２０７の内容は、図４（ｄ） のように現在の処理タイ
ミングから５入力タイミング前にＣＲＣＣ２０１から出
力されたＣＲＣ演算結果実際値２０６に対応する導出値
である。例えば、図４（ｃ） でヘッダ部の第５バイト
即ちＨＥＣの部分ＢＨＥＣ がＣＲＣＣ２０１に入力す
るタイミングにおいては、ＦＦ２０４５ からは、その
５入力タイミング前、即ち、現在の入力セルの１つ前の
セルの第５３バイト（最終バイト）Ａ５３に対応するＣ
ＲＣ演算結果実際値２０６として図４（ｄ） のａ５３
が得られ、更にＣＣＲ２０２からは、そのタイミングで
ａ５３に対応するＣＲＣ演算結果導出値２０７が得られ
る。そして、ヘッダ部のデータに誤りが生じていなけれ
ば、上記タイミングで、一致検出回路２０３から一致を
示す判定出力２０８が出力される。
実施例の原理構成の動作タイミングチャートを図４に示
す。図４（ｂ） のような例えば７５ＭＨｚの周波数を
有するクロックＣＬＫに同期して図４（ａ） のように
バイト単位で入力する受信データ２０５は、クロックＣ
ＬＫの立ち上がりのタイミングでＦＦ２０４０ に保持
され、その出力が図４（ｃ） のタイミングでＣＲＣＣ
２０１に入力される。そして、これと同じタイミングで
、ＣＲＣＣ２０１から一致検出回路２０３に、ＣＲＣ演
算結果実際値２０６が出力される。また、そのタイミン
グでＣＣＲ２０２から出力されるＣＲＣ演算結果導出値
２０７の内容は、図４（ｄ） のように現在の処理タイ
ミングから５入力タイミング前にＣＲＣＣ２０１から出
力されたＣＲＣ演算結果実際値２０６に対応する導出値
である。例えば、図４（ｃ） でヘッダ部の第５バイト
即ちＨＥＣの部分ＢＨＥＣ がＣＲＣＣ２０１に入力す
るタイミングにおいては、ＦＦ２０４５ からは、その
５入力タイミング前、即ち、現在の入力セルの１つ前の
セルの第５３バイト（最終バイト）Ａ５３に対応するＣ
ＲＣ演算結果実際値２０６として図４（ｄ） のａ５３
が得られ、更にＣＣＲ２０２からは、そのタイミングで
ａ５３に対応するＣＲＣ演算結果導出値２０７が得られ
る。そして、ヘッダ部のデータに誤りが生じていなけれ
ば、上記タイミングで、一致検出回路２０３から一致を
示す判定出力２０８が出力される。
【００４２】以上のように、図１１の従来例ではＣＲＣ
Ｃ１１０１が５段縦続に接続された構成が必要とされた
のに対して、図２の構成ではＣＲＣＣ２０１とそれと同
規模のＣＣＲ２０２の２つ回路からなる構成が必要とさ
れるだけであり、回路規模を縮小させることができる。
Ｃ１１０１が５段縦続に接続された構成が必要とされた
のに対して、図２の構成ではＣＲＣＣ２０１とそれと同
規模のＣＣＲ２０２の２つ回路からなる構成が必要とさ
れるだけであり、回路規模を縮小させることができる。
【００４３】次に、ＣＣＲ２０２の第２の具体的な回路
構成例を図５に示す。前述した図３の第１の具体的な回
路構成例において、排他論理和に関する特性により、破
線部３０１０ 〜３０１７ の接続の順番はどのような
順番でもよい。また、例えば破線部３０１７ において
、各排他論理和素子が省略され、それらのビット位置で
は初期値ｃ７ が直接次の破線部３０１へ入力されるよ
うにすれば、排他論理和素子が５つ省略できる。このよ
うにして、例えば図５に示されるように、素子数が最も
少ないであろう組合せで実際のＣＣＲ２０２を構成する
ことが可能となる。これにより、更に回路規模を縮小さ
せることが可能となる。
構成例を図５に示す。前述した図３の第１の具体的な回
路構成例において、排他論理和に関する特性により、破
線部３０１０ 〜３０１７ の接続の順番はどのような
順番でもよい。また、例えば破線部３０１７ において
、各排他論理和素子が省略され、それらのビット位置で
は初期値ｃ７ が直接次の破線部３０１へ入力されるよ
うにすれば、排他論理和素子が５つ省略できる。このよ
うにして、例えば図５に示されるように、素子数が最も
少ないであろう組合せで実際のＣＣＲ２０２を構成する
ことが可能となる。これにより、更に回路規模を縮小さ
せることが可能となる。
【００４４】図６に、本発明による図１０のＨＥＣ同期
回路１００１の実施例の具体的構成図を示す。基本的な
構成及び動作は図２の原理構成図と同様である。図６に
おいて、ＣＣＲ６０２は図２の２０２に対応し、一致検
出回路６０３は図２の２０３に、ＦＦ６０４０ 〜６０
４５ は図２の２０４０ 〜２０４５ に、受信データ
６０５は図２の２０５に、ＣＲＣ演算結果実際値６０６
は図２の２０６に、ＣＲＣ演算結果導出値６０７は図２
の２０７に、判定出力６０８は図２の２０８に、それぞ
れ対応する。図６の構成が図２の構成と異なるのは、Ｃ
ＲＣＣが６０１１ と６０１２ の２つで構成され、そ
れらの各出力を保持するＦＦ６０４７ と６０４８ が
明確に設けられた点、アンド素子６１０及び排他論理素
子６１１が設けられた点である。この図６の実施例の構
成は、ＣＣＩＴＴ勧告に従った回路構成となっている。
回路１００１の実施例の具体的構成図を示す。基本的な
構成及び動作は図２の原理構成図と同様である。図６に
おいて、ＣＣＲ６０２は図２の２０２に対応し、一致検
出回路６０３は図２の２０３に、ＦＦ６０４０ 〜６０
４５ は図２の２０４０ 〜２０４５ に、受信データ
６０５は図２の２０５に、ＣＲＣ演算結果実際値６０６
は図２の２０６に、ＣＲＣ演算結果導出値６０７は図２
の２０７に、判定出力６０８は図２の２０８に、それぞ
れ対応する。図６の構成が図２の構成と異なるのは、Ｃ
ＲＣＣが６０１１ と６０１２ の２つで構成され、そ
れらの各出力を保持するＦＦ６０４７ と６０４８ が
明確に設けられた点、アンド素子６１０及び排他論理素
子６１１が設けられた点である。この図６の実施例の構
成は、ＣＣＩＴＴ勧告に従った回路構成となっている。
【００４５】ＡＴＭ交換方式に関するＣＣＩＴＴ勧告に
よると、セルの送信側において４バイトのヘッダ用のデ
ータに対してＣＲＣ演算が実行されて１バイトのＨＥＣ
が付加される場合、ＣＲＣ演算の結果として得られるＣ
ＲＣ符号の各ビットと“０１０１０１０１”というコセ
ットと呼ばれるコードの各ビットとで排他論理和を演算
し、その演算結果をＨＥＣとしてセルのヘッダ部に格納
するよう勧告がなされている。従って、受信側では、Ｈ
ＥＣ部分に対しては、ＦＦ６０４０ から出力される受
信データ６０５と上述のコセット“０１０１０１０１”
との間で再び排他論理和を演算してもとのＣＲＣ符号を
復号した後に、ＣＲＣ演算を実行する必要がある。その
ための処理を行う部分が、図６の排他論理和素子６１１
及びＣＲＣＣ６０１２ の部分である。なお、排他論理
和素子６１１は、ＦＦ６０４０ からの１バイト（８ビ
ット）の受信データ６０５と８ビットのコセット“０１
０１０１０１”との間でビット毎に排他論理和を演算で
きる素子である。
よると、セルの送信側において４バイトのヘッダ用のデ
ータに対してＣＲＣ演算が実行されて１バイトのＨＥＣ
が付加される場合、ＣＲＣ演算の結果として得られるＣ
ＲＣ符号の各ビットと“０１０１０１０１”というコセ
ットと呼ばれるコードの各ビットとで排他論理和を演算
し、その演算結果をＨＥＣとしてセルのヘッダ部に格納
するよう勧告がなされている。従って、受信側では、Ｈ
ＥＣ部分に対しては、ＦＦ６０４０ から出力される受
信データ６０５と上述のコセット“０１０１０１０１”
との間で再び排他論理和を演算してもとのＣＲＣ符号を
復号した後に、ＣＲＣ演算を実行する必要がある。その
ための処理を行う部分が、図６の排他論理和素子６１１
及びＣＲＣＣ６０１２ の部分である。なお、排他論理
和素子６１１は、ＦＦ６０４０ からの１バイト（８ビ
ット）の受信データ６０５と８ビットのコセット“０１
０１０１０１”との間でビット毎に排他論理和を演算で
きる素子である。
【００４６】図７は図６の実施例の具体的構成の動作タ
イミングチャートである。例えば、図７（ｅ） の或る
タイミングでヘッダ部の第５バイト即ちＨＥＣの部分Ｂ
ＨＥＣ が出力され、排他論理和素子６１１においてＨ
ＥＣのデータからコセットが差し引かれ、それがＣＲＣ
Ｃ６０１２ に入力する。そして、上記タイミングの次
の、ＦＦ６０４８ からＣＲＣ演算結果真値６０９とし
て図７（ｆ） のｂＨＥＣ ’ が出力されるタイミン
グでは、ＦＦ６０４５ からは、その５入力タイミング
前、即ち、現在の入力セルの１つ前のセルの第５３バイ
ト（最終バイト）Ａ５３に対応するＣＲＣ演算結果実際
値６０６として図７（ｈ） のａ５３が得られる。更に
そのタイミングで、ＣＣＲ６０２からは、上述のａ５３
に対応するＣＲＣ演算結果導出値６０７が得られる。そ
して、ヘッダ部のデータに誤りが生じていなければ、上
記タイミングで、一致検出回路６０３から一致を示す判
定出力６０８が出力される。
イミングチャートである。例えば、図７（ｅ） の或る
タイミングでヘッダ部の第５バイト即ちＨＥＣの部分Ｂ
ＨＥＣ が出力され、排他論理和素子６１１においてＨ
ＥＣのデータからコセットが差し引かれ、それがＣＲＣ
Ｃ６０１２ に入力する。そして、上記タイミングの次
の、ＦＦ６０４８ からＣＲＣ演算結果真値６０９とし
て図７（ｆ） のｂＨＥＣ ’ が出力されるタイミン
グでは、ＦＦ６０４５ からは、その５入力タイミング
前、即ち、現在の入力セルの１つ前のセルの第５３バイ
ト（最終バイト）Ａ５３に対応するＣＲＣ演算結果実際
値６０６として図７（ｈ） のａ５３が得られる。更に
そのタイミングで、ＣＣＲ６０２からは、上述のａ５３
に対応するＣＲＣ演算結果導出値６０７が得られる。そ
して、ヘッダ部のデータに誤りが生じていなければ、上
記タイミングで、一致検出回路６０３から一致を示す判
定出力６０８が出力される。
【００４７】このようにして、コセットが付加されたＨ
ＥＣに対しても適切な処理を行うことができる。次に、
図６の構成が図２の構成と異なる点として、各ＦＦ６０
４を動作させるクロックが相違する。図６の実施例では
、図８のＡＴＭ伝送路８０１において、ＳＯＮＥＴと呼
ばれる伝送方式が採用されるため、図６の実施例では、
アンド素子６１０において、７５ＭＨｚのクロック信号
成分からＳＯＮＥＴのオーバヘッドを示すパルスＯＨの
信号成分が除かれ、その結果として得られるクロックＦ
ＦＣＬＫが、各ＦＦ６０４を動作させる。このような構
成により、図７（ａ） に示されるように、受信データ
６０５がＳＯＮＥＴのオーバヘッドとなる部分では、各
ＦＦ６０４は自らの動作を進めない。
ＥＣに対しても適切な処理を行うことができる。次に、
図６の構成が図２の構成と異なる点として、各ＦＦ６０
４を動作させるクロックが相違する。図６の実施例では
、図８のＡＴＭ伝送路８０１において、ＳＯＮＥＴと呼
ばれる伝送方式が採用されるため、図６の実施例では、
アンド素子６１０において、７５ＭＨｚのクロック信号
成分からＳＯＮＥＴのオーバヘッドを示すパルスＯＨの
信号成分が除かれ、その結果として得られるクロックＦ
ＦＣＬＫが、各ＦＦ６０４を動作させる。このような構
成により、図７（ａ） に示されるように、受信データ
６０５がＳＯＮＥＴのオーバヘッドとなる部分では、各
ＦＦ６０４は自らの動作を進めない。
【００４８】以上、図６に示される実施例の具体的構成
により、ＡＴＭ交換方式に関するＣＣＩＴＴ勧告に適切
に準拠できるＨＥＣ同期回路１００１（図１０）を実現
することができる。
により、ＡＴＭ交換方式に関するＣＣＩＴＴ勧告に適切
に準拠できるＨＥＣ同期回路１００１（図１０）を実現
することができる。
【００４９】
【発明の効果】従来例ではＣＲＣ演算回路がヘッダ部の
データ長に相当する段数だけ縦続に接続された構成が必
要とされたのに対して、本発明においては、ＣＲＣ演算
手段を１段とＣＲＣ演算結果導出手段を１つ設けるだけ
で、ＨＥＣ同期等を行うためのＣＲＣ演算を実現するこ
とが可能となる。また、ＣＣＩＴＴ勧告に基づいてコセ
ットを考慮したとしても、従来例よりハードウエア規模
を縮小させることが可能となる。
データ長に相当する段数だけ縦続に接続された構成が必
要とされたのに対して、本発明においては、ＣＲＣ演算
手段を１段とＣＲＣ演算結果導出手段を１つ設けるだけ
で、ＨＥＣ同期等を行うためのＣＲＣ演算を実現するこ
とが可能となる。また、ＣＣＩＴＴ勧告に基づいてコセ
ットを考慮したとしても、従来例よりハードウエア規模
を縮小させることが可能となる。
【図１】本発明のブロック図である。
【図２】本発明によるＨＥＣ同期回路の実施例の原理構
成図である。
成図である。
【図３】ＣＣＲの第１の回路構成例を示した図である。
【図４】本実施例の原理構成の動作タイミングチャート
である。
である。
【図５】ＣＣＲの第２の回路構成例を示した図である。
【図６】本発明によるＨＥＣ同期回路の実施例の具体的
構成図である。
構成図である。
【図７】本発明の具体的構成例の動作タイミングチャー
トである。
トである。
【図８】ＨＥＣ同期回路が使用されるＡＴＭ交換機の構
成図である。
成図である。
【図９】セル同期動作の説明図である。
【図１０】ＨＥＣ同期回路に係る伝送路終端装置の構成
図である。
図である。
【図１１】従来のＨＥＣ同期回路の構成図である。
【図１２】ＣＲＣＣの回路構成図である。
１０１ 受信データ
１０２ ＣＲＣ演算手段
１０３ ＣＲＣ演算結果実際値１０３１０４
遅延手段 １０５ ＣＲＣ演算結果導出手段１０６
ＣＲＣ演算結果導出値１０７ 一致
検出手段
遅延手段 １０５ ＣＲＣ演算結果導出手段１０６
ＣＲＣ演算結果導出値１０７ 一致
検出手段
Claims (3)
- 【請求項１】 所定データ幅単位で入力する処理対象
データに対して、前回の演算で得られたＣＲＣ演算結果
実際値を初期値として、前記処理対象データを所定の生
成多項式によって除算する巡回冗長検査（ＣＲＣ）演算
を実行し、その剰余としてＣＲＣ演算結果実際値を出力
するＣＲＣ演算過程と、前記処理対象データがＣＲＣ符
号が付加されるデータ長分入力される時間だけ前記ＣＲ
Ｃ演算結果実際値を遅延させて出力する遅延過程と、該
遅延過程の後に出力される前記ＣＲＣ演算結果実際値に
対し、それを初期値として前記データ長分のＣＲＣ符号
が付加された処理対象データ部分全体に対してＣＲＣ演
算が実行されたなら得られるであろう演算結果を、ＣＲ
Ｃ演算結果導出値として出力するＣＲＣ演算結果導出過
程と、前記ＣＲＣ演算過程において出力されるＣＲＣ演
算結果実際値と前記ＣＲＣ演算結果導出過程において出
力されるＣＲＣ演算結果導出値とを比較し、両者が一致
したか否かによって、前記データ長分のＣＲＣ符号が付
加された誤りのない処理対象データ部分が入力されたか
否かを検出する一致検出過程と、を有することを特徴と
するＣＲＣ演算方法。 - 【請求項２】 非同期転送モード交換方式におけるセ
ルのヘッダ部の誤り検出及びセル同期の動作を行うＨＥ
Ｃ同期装置において、バイト単位で入力する受信データ
（１０１）に対して、前回の演算で得られたＣＲＣ演算
結果実際値（１０３）を初期値として、前記受信データ
（１０１）を所定の生成多項式によって除算する巡回冗
長検査（ＣＲＣ）演算を実行し、その剰余としてＣＲＣ
演算結果実際値（１０３）を出力するＣＲＣ演算手段（
１０２）と、前記受信データ（１０１）がヘッダ部のデ
ータ長分入力される時間だけ前記ＣＲＣ演算結果実際値
（１０３）を遅延させて出力する遅延手段（１０４）と
、該遅延手段から出力される前記ＣＲＣ演算結果実際値
（１０３）に対し、それを初期値として前記データ長分
のＣＲＣ符号が付加されたヘッダ部の受信データ全体に
対してＣＲＣ演算が実行されたなら得られるであろう演
算結果を、ＣＲＣ演算結果導出値（１０６）として出力
するＣＲＣ演算結果導出手段（１０５）と、前記ＣＲＣ
演算手段（１０２）から出力されるＣＲＣ演算結果実際
値（１０３）と前記ＣＲＣ演算結果導出手段（１０５）
から出力されるＣＲＣ演算結果導出値（１０６）とを比
較し、両者が一致したタイミングとして、前記データ長
分のＣＲＣ符号が付加されたヘッダ部の誤りのない受信
データの入力タイミングを検出する一致検出手段（１０
７）と、を有することを特徴とするＡＴＭ交換方式にお
けるＨＥＣ同期装置。 - 【請求項３】 前記ＣＲＣ演算結果導出手段は、１ビ
ットの値のみが他のビットの値と異なる値を有する初期
値のもとで前記データ長分のＣＲＣ符号が付加されたヘ
ッダ部の受信データ全体に対してＣＲＣ演算が実行され
たなら得られるであろう値を出力する論理回路が、前記
異なる値を有するビットの位置が異なる初期値に対応し
て複数個設けられ、前記ＣＲＣ演算結果導出値を出力さ
せた初期値を構成する各ビット値のビット位置に対応す
る前記各論理回路の出力値の排他論理和をとったものと
して該ＣＲＣ演算結果導出値が得られるように、前記各
論理回路が接続される、ことを特徴とする請求項２記載
のＡＴＭ交換方式におけるＨＥＣ同期装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4840691A JP2655547B2 (ja) | 1991-03-13 | 1991-03-13 | Ｃｒｃ演算方法及びａｔｍ交換方式におけるｈｅｃ同期装置 |
| US07/848,170 US5345451A (en) | 1991-03-13 | 1992-03-10 | Cyclic redundancy check operating method and a head error checker synchronizing unit in an asynchronous transfer mode switching process |
| CA 2062855 CA2062855C (en) | 1991-03-13 | 1992-03-12 | Cyclic redundancy check operating method and a head error checker synchronizing unit in an asynchronous transfer mode switching method |
| DE1992632384 DE69232384T2 (de) | 1991-03-13 | 1992-03-13 | CRC-Betriebsverfahren und HEC(Kopf-Fehlerprüfung)-Synchronisierungseinheit für ein ATM-Vermittlungsverfahren |
| EP19920104404 EP0503667B1 (en) | 1991-03-13 | 1992-03-13 | A CRC operating method and an HEC synchronizing unit in the ATM switching method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4840691A JP2655547B2 (ja) | 1991-03-13 | 1991-03-13 | Ｃｒｃ演算方法及びａｔｍ交換方式におけるｈｅｃ同期装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04284753A true JPH04284753A (ja) | 1992-10-09 |
| JP2655547B2 JP2655547B2 (ja) | 1997-09-24 |
Family
ID=12802426
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4840691A Expired - Fee Related JP2655547B2 (ja) | 1991-03-13 | 1991-03-13 | Ｃｒｃ演算方法及びａｔｍ交換方式におけるｈｅｃ同期装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5345451A (ja) |
| EP (1) | EP0503667B1 (ja) |
| JP (1) | JP2655547B2 (ja) |
| CA (1) | CA2062855C (ja) |
| DE (1) | DE69232384T2 (ja) |
Families Citing this family (37)
| Publication number | Priority date | Publication date | Assignee | Title |
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| ES2068105B1 (es) * | 1992-11-30 | 1995-11-01 | Alcatel Standard Electrica | Metodo y dispositivo de deteccion y correccion de errores en cabeceras de celulas atm. |
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| SE501884C2 (sv) * | 1993-10-12 | 1995-06-12 | Ellemtel Utvecklings Ab | Synkroniserande kretsarrangemang fastställer gräns mellan konsekutiva paket |
| CA2152177C (en) * | 1993-11-22 | 1999-10-12 | Peter Joseph Desnoyers | Method and system for synchronizing an encoder and a decoder when an error is detected upon transmission of encoded data on communication networks |
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