JP3454962B2 - 誤り訂正符号の符号器及び復号器 - Google Patents
誤り訂正符号の符号器及び復号器Info
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- JP3454962B2 JP3454962B2 JP06430395A JP6430395A JP3454962B2 JP 3454962 B2 JP3454962 B2 JP 3454962B2 JP 06430395 A JP06430395 A JP 06430395A JP 6430395 A JP6430395 A JP 6430395A JP 3454962 B2 JP3454962 B2 JP 3454962B2
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
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- Engineering & Computer Science (AREA)
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- Signal Processing (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、伝送される通信データ
の誤りを検出、訂正するために通信データに誤り訂正符
号を付加する誤り訂正符号の符号器及び符号化された通
信データを検査する復号器に関し、特に符号化及び復号
化の演算処理をパラレル化する際の技術に関する。
の誤りを検出、訂正するために通信データに誤り訂正符
号を付加する誤り訂正符号の符号器及び符号化された通
信データを検査する復号器に関し、特に符号化及び復号
化の演算処理をパラレル化する際の技術に関する。
【０００２】
【従来の技術】誤り訂正符号は、送信側から送られたデ
ータに通信路上で誤りが生じた場合に、この誤りを受信
側で検出、訂正することを可能とする符号である。誤り
訂正符号を用いた通信では、送信側において元のデータ
に冗長符号を付加することによってデータを符号化す
る。受信側では、受信した符号化データを復号化して元
のデータを得る。
ータに通信路上で誤りが生じた場合に、この誤りを受信
側で検出、訂正することを可能とする符号である。誤り
訂正符号を用いた通信では、送信側において元のデータ
に冗長符号を付加することによってデータを符号化す
る。受信側では、受信した符号化データを復号化して元
のデータを得る。
【０００３】符号化したデータに通信路上で誤りが生じ
ていれば、受信側ではこの誤りを検出することが可能で
あり、また訂正可能な範囲の誤りであれば訂正すること
も可能である。このような誤り訂正符号を利用した通信
方式の一例としてＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ
Ｔｒａｎｓｆａｒ Ｍｏｄｅ，非同期伝送モード）通信
がある。
ていれば、受信側ではこの誤りを検出することが可能で
あり、また訂正可能な範囲の誤りであれば訂正すること
も可能である。このような誤り訂正符号を利用した通信
方式の一例としてＡＴＭ（Ａｓｙｎｃｈｒｏｎｏｕｓ
Ｔｒａｎｓｆａｒ Ｍｏｄｅ，非同期伝送モード）通信
がある。
【０００４】ＡＴＭ通信においては、データは５３バイ
トからなるＡＴＭセル（以下、単にセルと呼ぶ）を単位
として伝送される。セルはヘッダと呼ばれる先頭の５バ
イトの部分とペイロードと呼ばれる４８バイトのユーザ
データ部分とに大別される。ヘッダにはセル伝送先を示
すアドレスやその他の管理情報等の重要な情報が記載さ
れており、この部分に生じた誤りは極力検出訂正するこ
とが望ましい。これを可能にするために、ヘッダは誤り
訂正符号となるように構成されている。すなわち、ヘッ
ダに冗長度を持たせるためのデータとして、ヘッダの５
バイト目にＨＥＣバイト（又は単にＨＥＣ）と呼ばれる
１バイトのデータを付加することにより、ヘッダのデー
タを符号化する。
トからなるＡＴＭセル（以下、単にセルと呼ぶ）を単位
として伝送される。セルはヘッダと呼ばれる先頭の５バ
イトの部分とペイロードと呼ばれる４８バイトのユーザ
データ部分とに大別される。ヘッダにはセル伝送先を示
すアドレスやその他の管理情報等の重要な情報が記載さ
れており、この部分に生じた誤りは極力検出訂正するこ
とが望ましい。これを可能にするために、ヘッダは誤り
訂正符号となるように構成されている。すなわち、ヘッ
ダに冗長度を持たせるためのデータとして、ヘッダの５
バイト目にＨＥＣバイト（又は単にＨＥＣ）と呼ばれる
１バイトのデータを付加することにより、ヘッダのデー
タを符号化する。
【０００５】次に、ＡＴＭ通信におけるヘッダの符号化
と復号化の原理について説明する。
と復号化の原理について説明する。
【０００６】まず、送信側における符号化の操作とし
て、５バイトのヘッダ（ただしＨＥＣが付加される５バ
イト目を（００００００００）としたもの）を生成多項
式Ｇ（Ｘ）＝Ｘ8 ＋Ｘ2 ＋Ｘ＋１によって割り、その余
り（最大８ビット）をＨＥＣとして５バイト目に付加す
る。ＨＥＣを付加したことにより、５バイトのヘッダ全
体は生成多項式Ｇ（Ｘ）によって割り切れることにな
る。
て、５バイトのヘッダ（ただしＨＥＣが付加される５バ
イト目を（００００００００）としたもの）を生成多項
式Ｇ（Ｘ）＝Ｘ8 ＋Ｘ2 ＋Ｘ＋１によって割り、その余
り（最大８ビット）をＨＥＣとして５バイト目に付加す
る。ＨＥＣを付加したことにより、５バイトのヘッダ全
体は生成多項式Ｇ（Ｘ）によって割り切れることにな
る。
【０００７】以下、このようにＨＥＣを求めるための演
算を「ＨＥＣ生成」と呼ぶことにする。なお、実際のＡ
ＴＭ通信では、前記の余りに８ビットパターン（０１０
１０１０１）を加えたものをＨＥＣバイトとして定義す
るが、以下では説明を簡単にするために、（０１０１０
１０１）を加えないものをＨＥＣバイトとして定義す
る。
算を「ＨＥＣ生成」と呼ぶことにする。なお、実際のＡ
ＴＭ通信では、前記の余りに８ビットパターン（０１０
１０１０１）を加えたものをＨＥＣバイトとして定義す
るが、以下では説明を簡単にするために、（０１０１０
１０１）を加えないものをＨＥＣバイトとして定義す
る。
【０００８】一方、受信側では受信データを送信側と同
じ生成多項式Ｇ（Ｘ）によって割り、割り切れれば正し
いヘッダが検出されたものと見なす。割り切れない場合
には誤りが生じたとみなし、必要に応じて誤り訂正、あ
るいはセルの廃棄等の処理を行う。以下、この復号化の
操作を「ＨＥＣ検査」と呼ぶことにする。
じ生成多項式Ｇ（Ｘ）によって割り、割り切れれば正し
いヘッダが検出されたものと見なす。割り切れない場合
には誤りが生じたとみなし、必要に応じて誤り訂正、あ
るいはセルの廃棄等の処理を行う。以下、この復号化の
操作を「ＨＥＣ検査」と呼ぶことにする。
【０００９】次に、これらの処理を実現するための構成
について説明する。
について説明する。
【００１０】まず、ＨＥＣ生成を行うための回路、すな
わちＨＥＣ生成回路について説明する。
わちＨＥＣ生成回路について説明する。
【００１１】上記説明からわかるように、ＨＥＣ生成は
除算回路を用いて行われる。図６に入力データＤ（Ｘ）
にＸ8 を掛けてＸ8 Ｄ（Ｘ）としたものを生成多項式Ｇ
（Ｘ）Ｘ8 ＋Ｘ2 ＋Ｘ＋１によって割る除算回路の構成
を示す。
除算回路を用いて行われる。図６に入力データＤ（Ｘ）
にＸ8 を掛けてＸ8 Ｄ（Ｘ）としたものを生成多項式Ｇ
（Ｘ）Ｘ8 ＋Ｘ2 ＋Ｘ＋１によって割る除算回路の構成
を示す。
【００１２】図６において、入力線１０１にヘッダの先
頭４バイトのデータがシリアルに入力している時には、
スイッチ１０２をオンにしておく。スイッチ１０２を介
して入力されたデータは順次フリップフロップＦ1 〜Ｆ
8 に転送されるが、スイッチ１０２を介した入力データ
とフリップフロップＦ8 に格納されたデータが排他的論
理和ゲート１０３ａで排他的論理和がとられ、この論理
演算結果とフリップフロップＦ1 に格納されたデータが
排他的論理和ゲート１０３ｂで排他的論理和がとられ、
排他的論理和ゲート１０３ａの論理演算結果とフリップ
フロップＦ2 に格納されたデータが排他的論理和ゲート
１０３ｃで排他的論理和がとられる。
頭４バイトのデータがシリアルに入力している時には、
スイッチ１０２をオンにしておく。スイッチ１０２を介
して入力されたデータは順次フリップフロップＦ1 〜Ｆ
8 に転送されるが、スイッチ１０２を介した入力データ
とフリップフロップＦ8 に格納されたデータが排他的論
理和ゲート１０３ａで排他的論理和がとられ、この論理
演算結果とフリップフロップＦ1 に格納されたデータが
排他的論理和ゲート１０３ｂで排他的論理和がとられ、
排他的論理和ゲート１０３ａの論理演算結果とフリップ
フロップＦ2 に格納されたデータが排他的論理和ゲート
１０３ｃで排他的論理和がとられる。
【００１３】このようにして、ヘッダの先頭４バイトの
データが入力し終ると、これをＸ8倍したものをＧ
（Ｘ）によって割った余りが８個のフリップフロップＦ
1 〜Ｆ8に記憶される。フリップフロップＦ8 がＭＳＢ
のビットである。８個のフリップフロップＦ1 〜Ｆ8 に
記憶された余りを信号線１０４から順次出力させること
によりＨＥＣバイトが得られる。
データが入力し終ると、これをＸ8倍したものをＧ
（Ｘ）によって割った余りが８個のフリップフロップＦ
1 〜Ｆ8に記憶される。フリップフロップＦ8 がＭＳＢ
のビットである。８個のフリップフロップＦ1 〜Ｆ8 に
記憶された余りを信号線１０４から順次出力させること
によりＨＥＣバイトが得られる。
【００１４】次に、ＨＥＣ検査を行うための回路、すな
わちＨＥＣ検査回路について説明する。
わちＨＥＣ検査回路について説明する。
【００１５】図７に入力データＤ（Ｘ）を生成多項式Ｇ
（Ｘ）＝Ｘ8 ＋Ｘ2 ＋Ｘ＋１によって割る除算回路の構
成を示す。
（Ｘ）＝Ｘ8 ＋Ｘ2 ＋Ｘ＋１によって割る除算回路の構
成を示す。
【００１６】図７において、入力線１０５にヘッダの５
バイトのデータが入力している時には、スイッチ１０６
をオンにしておく。スイッチ１０６を介して入力された
データは順次フリップフロップＦ1 〜Ｆ8 に転送される
が、スイッチ１０６を介した入力データとフリップフロ
ップＦ8 に格納されたデータが排他的論理和ゲート１０
７ａで排他的論理和がとられ、フリップフロップＦ1 に
格納されたデータとフリップフロップＦ8 に格納された
データが排他的論理和ゲート１０７ｂで排他的論理和が
とられ、フリップフロップＦ2 に格納されたデータとフ
リップフロップＦ8 に格納されたデータが排他的論理和
ゲート１０７ｃで排他的論理和がとられる。
バイトのデータが入力している時には、スイッチ１０６
をオンにしておく。スイッチ１０６を介して入力された
データは順次フリップフロップＦ1 〜Ｆ8 に転送される
が、スイッチ１０６を介した入力データとフリップフロ
ップＦ8 に格納されたデータが排他的論理和ゲート１０
７ａで排他的論理和がとられ、フリップフロップＦ1 に
格納されたデータとフリップフロップＦ8 に格納された
データが排他的論理和ゲート１０７ｂで排他的論理和が
とられ、フリップフロップＦ2 に格納されたデータとフ
リップフロップＦ8 に格納されたデータが排他的論理和
ゲート１０７ｃで排他的論理和がとられる。
【００１７】このようにして、ヘッダの５バイトのデー
タが入力し終ると、これをＧ（Ｘ）によって割った余り
が８個のフリップフロップＦ1 〜Ｆ8 に記憶される。こ
の余り（いわゆるシンドローム）を信号線１０８から順
次出力させ、（００００００００）であるか否かを調べ
ることにより誤りの有無を判定することができる。ま
た、シンドロームのパターンを調べることにより１ビッ
トの誤りを訂正することが可能である。
タが入力し終ると、これをＧ（Ｘ）によって割った余り
が８個のフリップフロップＦ1 〜Ｆ8 に記憶される。こ
の余り（いわゆるシンドローム）を信号線１０８から順
次出力させ、（００００００００）であるか否かを調べ
ることにより誤りの有無を判定することができる。ま
た、シンドロームのパターンを調べることにより１ビッ
トの誤りを訂正することが可能である。
【００１８】しかし実際には、高伝送レートの通信で用
いられる機器の回路内においてこのようなシリアルの回
路が用いられることはなく、これをパラレル化した回路
が用いられる。なぜなら、高伝送レートで送受信される
データをシリアルで処理するには、現在のデバイス技術
で提供できる素子の動作速度では低速すぎるためであ
る。したがって、実際に用いられるのは、シリアルの除
算回路を例えば８ビットパラレル化したものである。８
ビットパラレル化した回路では、シリアルの回路で８サ
イクルかけて行われる除算の結果を１サイクルで得るこ
とができ、素子の動作速度が低くても高い伝送レートに
対応することが可能となる。
いられる機器の回路内においてこのようなシリアルの回
路が用いられることはなく、これをパラレル化した回路
が用いられる。なぜなら、高伝送レートで送受信される
データをシリアルで処理するには、現在のデバイス技術
で提供できる素子の動作速度では低速すぎるためであ
る。したがって、実際に用いられるのは、シリアルの除
算回路を例えば８ビットパラレル化したものである。８
ビットパラレル化した回路では、シリアルの回路で８サ
イクルかけて行われる除算の結果を１サイクルで得るこ
とができ、素子の動作速度が低くても高い伝送レートに
対応することが可能となる。
【００１９】次に、８ビットパラレル化されたＨＥＣ生
成回路及びＨＥＣ検査回路について説明する。
成回路及びＨＥＣ検査回路について説明する。
【００２０】図８は図６に示すシリアルのＨＥＣ生成回
路を８ビットパラレル化した回路構成を示す図である。
路を８ビットパラレル化した回路構成を示す図である。
【００２１】図８において、ＨＥＣ生成回路は、入力線
１０９から与えられる受信データを受けるスイッチ１１
０、排他的論理和ゲート１１１、ビットパラレル入力の
除算パターン生成回路１１２、８ビットパラレルで１段
のシフトレジスタ１１３で構成される。８ビットパラレ
ル入力の除算パターン生成回路１１２は、その入力ビッ
ト線をＩ［ｉ］（ｉ＝０〜７、ｉ＝７がＭＳＢに対
応）、出力ビット線をＯ［ｉ］（ｉ＝０〜７、ｉ＝７が
ＭＳＢに対応）とすれば、次式によって与えられ、例え
ば図９に示すように排他的論理和ゲートにより構成され
る。
１０９から与えられる受信データを受けるスイッチ１１
０、排他的論理和ゲート１１１、ビットパラレル入力の
除算パターン生成回路１１２、８ビットパラレルで１段
のシフトレジスタ１１３で構成される。８ビットパラレ
ル入力の除算パターン生成回路１１２は、その入力ビッ
ト線をＩ［ｉ］（ｉ＝０〜７、ｉ＝７がＭＳＢに対
応）、出力ビット線をＯ［ｉ］（ｉ＝０〜７、ｉ＝７が
ＭＳＢに対応）とすれば、次式によって与えられ、例え
ば図９に示すように排他的論理和ゲートにより構成され
る。
【００２２】
【数１】
0[7] = I[7] EXOR I[6] EXOR I[5],
0[6] = I[6] EXOR I[5] EXOR I[4],
0[5] = I[5] EXOR I[4] EXOR I[3],
0[4] = I[4] EXOR I[3] EXOR I[2],
0[3] = I[7] EXOR I[3] EXOR I[2] EXOR I[1], …… (1)
0[2] = I[6] EXOR I[2] EXOR I[1] EXOR I[0],
0[1] = I[6] EXOR I[1] EXOR I[0]
0[0] = I[7] EXOR I[6] EXOR I[0].
ここでＥＸＯＲは排他的論理和の演算を表すものとす
る。（１）式の機能は、例えば図９に示すような回路に
よって実現される。以上のように構成される回路を「８
ビットのＨＥＣ生成回路」と呼ぶことにする。
る。（１）式の機能は、例えば図９に示すような回路に
よって実現される。以上のように構成される回路を「８
ビットのＨＥＣ生成回路」と呼ぶことにする。
【００２３】このような構成において、ヘッダの１バイ
ト目から４バイト目までのデータが、信号線１０９に入
力している間、スイッチ１１０がオンになっている。４
バイト目が入力し終ると、次の５サイクル目にシフトレ
ジスタ１１３から、ヘッダの先頭４バイトのデータにＸ
8 を掛けたものを生成多項式Ｇ（Ｘ）＝Ｘ8 ＋Ｘ2 ＋Ｘ
＋１によって割った余り、すなわちＨＥＣバイトが出力
される。
ト目から４バイト目までのデータが、信号線１０９に入
力している間、スイッチ１１０がオンになっている。４
バイト目が入力し終ると、次の５サイクル目にシフトレ
ジスタ１１３から、ヘッダの先頭４バイトのデータにＸ
8 を掛けたものを生成多項式Ｇ（Ｘ）＝Ｘ8 ＋Ｘ2 ＋Ｘ
＋１によって割った余り、すなわちＨＥＣバイトが出力
される。
【００２４】次に、図１０に図７に示すシリアルのＨＥ
Ｃ検査回路を８ビットパラレル化した回路構成を示す。
Ｃ検査回路を８ビットパラレル化した回路構成を示す。
【００２５】図１０において、この回路は、入力線１１
４から与えられる受信データを受けるスイッチ１１５、
排他的論理和ゲート１１６、８ビットパラレルで１段の
シフトレジスタ１１７、８ビットパラレル入力の除算パ
ターン生成回路１１８、及びヘッダ検出回路１１９で構
成される。ヘッダ検出回路１１９は、シフトレジスタ１
１７から出力される余りが（００００００００）である
時に信号線１２０からハイレベルの信号を出力して、ヘ
ッダが誤りなく受信されたことを通知するための回路で
ある。また、８ビットパラレル入力の除算パターン生成
回路１１８は、上述した（１）式で与えられる。以上の
ように構成される回路を「８ビットのＨＥＣ検査回路」
と呼ぶことにする。
４から与えられる受信データを受けるスイッチ１１５、
排他的論理和ゲート１１６、８ビットパラレルで１段の
シフトレジスタ１１７、８ビットパラレル入力の除算パ
ターン生成回路１１８、及びヘッダ検出回路１１９で構
成される。ヘッダ検出回路１１９は、シフトレジスタ１
１７から出力される余りが（００００００００）である
時に信号線１２０からハイレベルの信号を出力して、ヘ
ッダが誤りなく受信されたことを通知するための回路で
ある。また、８ビットパラレル入力の除算パターン生成
回路１１８は、上述した（１）式で与えられる。以上の
ように構成される回路を「８ビットのＨＥＣ検査回路」
と呼ぶことにする。
【００２６】この回路は次のように動作する。
【００２７】ヘッダの１バイト目から５バイト目までの
データが、信号線ａに入力している間、スイッチ１１５
はオンになっている。５バイト目が入力し終わると、次
の６サイクル目に信号線ｃから、ヘッダの５バイトのデ
ータを生成多項式Ｇ（Ｘ）＝Ｘ8 ＋Ｘ2 ＋Ｘ＋１によっ
て割った余り（シンドローム）が出力される。ヘッダに
誤りがなければこの余りは（００００００００）にな
り、この時ヘッダ検出回路１１９は信号線１２０にハイ
レベルの信号を出力して、ヘッダが誤りなく受信された
ことを通知する。一方、ヘッダに誤りがあればこの余り
は（００００００００）以外となり、この時ヘッダ検出
回路１１９は信号線１２０にロウレベルの信号を出力し
て、ヘッダに誤りが生じたことを通知する。
データが、信号線ａに入力している間、スイッチ１１５
はオンになっている。５バイト目が入力し終わると、次
の６サイクル目に信号線ｃから、ヘッダの５バイトのデ
ータを生成多項式Ｇ（Ｘ）＝Ｘ8 ＋Ｘ2 ＋Ｘ＋１によっ
て割った余り（シンドローム）が出力される。ヘッダに
誤りがなければこの余りは（００００００００）にな
り、この時ヘッダ検出回路１１９は信号線１２０にハイ
レベルの信号を出力して、ヘッダが誤りなく受信された
ことを通知する。一方、ヘッダに誤りがあればこの余り
は（００００００００）以外となり、この時ヘッダ検出
回路１１９は信号線１２０にロウレベルの信号を出力し
て、ヘッダに誤りが生じたことを通知する。
【００２８】次に、図１１を参照して除算の過程を詳細
に説明する。
に説明する。
【００２９】図１１は図１０に示す８ビットのＨＥＣ検
査回路の各信号線ａ，ｂ及びｃ上のデータの変化を１サ
イクル毎に記載したものである。図１１中の信号線ａ，
ｂ，ｃ及びｄは、図１０に記載された同じ符号の信号線
に対応している。信号線ａの欄に記載されているＨ１，
Ｈ２，…は、各々のサイクルにおいてそれぞれヘッダの
１バイト目、２バイト目、…が入力していることを表
す。また、信号線ｂの欄に記載されている、例えば（Ｈ
１，Ｈ２）ｍｏｄＧは、ヘッダの２バイト目までが入力
したところでその２バイトを生成多項式Ｇ（Ｘ）によっ
て割った余りが信号線ｂに出力されていることを表す。
信号線ｃには、信号線ｂに出力されたデータを１サイク
ル遅延させたものが出力される。
査回路の各信号線ａ，ｂ及びｃ上のデータの変化を１サ
イクル毎に記載したものである。図１１中の信号線ａ，
ｂ，ｃ及びｄは、図１０に記載された同じ符号の信号線
に対応している。信号線ａの欄に記載されているＨ１，
Ｈ２，…は、各々のサイクルにおいてそれぞれヘッダの
１バイト目、２バイト目、…が入力していることを表
す。また、信号線ｂの欄に記載されている、例えば（Ｈ
１，Ｈ２）ｍｏｄＧは、ヘッダの２バイト目までが入力
したところでその２バイトを生成多項式Ｇ（Ｘ）によっ
て割った余りが信号線ｂに出力されていることを表す。
信号線ｃには、信号線ｂに出力されたデータを１サイク
ル遅延させたものが出力される。
【００３０】この図１１から、ヘッダが１バイト入力す
る毎に、それまでに入力したデータをＧ（Ｘ）によって
割った余りが信号線ｂに出力され、その１サイクル後に
信号線ｃに出力されることがわかる。従って、ヘッダが
誤りがなく受信された場合、そのことがヘッダ検出回路
１１９によって検出されるのは、ヘッダの入力開始から
６サイクル目となる。
る毎に、それまでに入力したデータをＧ（Ｘ）によって
割った余りが信号線ｂに出力され、その１サイクル後に
信号線ｃに出力されることがわかる。従って、ヘッダが
誤りがなく受信された場合、そのことがヘッダ検出回路
１１９によって検出されるのは、ヘッダの入力開始から
６サイクル目となる。
【００３１】以上がＡＴＭ通信における８ビットパラレ
ルでのヘッダの符号化と復号化の方法である。すでに述
べたように、回路構成をパラレル化するのは、現在得ら
れる素子の動作速度が高伝送レートの通信に要求される
データ処理速度に追い付かないことを補うためである。
しかし、近い将来にはさらに高速の伝送レートが実用段
階に入ると考えられているため、回路構成を現在の８ビ
ットパラレルからより並列度の高い１６ビットパラレル
に拡張することが求められる。
ルでのヘッダの符号化と復号化の方法である。すでに述
べたように、回路構成をパラレル化するのは、現在得ら
れる素子の動作速度が高伝送レートの通信に要求される
データ処理速度に追い付かないことを補うためである。
しかし、近い将来にはさらに高速の伝送レートが実用段
階に入ると考えられているため、回路構成を現在の８ビ
ットパラレルからより並列度の高い１６ビットパラレル
に拡張することが求められる。
【００３２】そこで、次に従来ある８ビットの回路を拡
張して、ＨＥＣ検査回路を１６ビットパラレル化した回
路について考えてみることにする。このため、しばらく
の間は、ＨＥＣ生成回路については触れず、ＨＥＣ検査
回路のみを取り上げることにする。
張して、ＨＥＣ検査回路を１６ビットパラレル化した回
路について考えてみることにする。このため、しばらく
の間は、ＨＥＣ生成回路については触れず、ＨＥＣ検査
回路のみを取り上げることにする。
【００３３】図１２にＨＥＣ検査回路を１６ビットパラ
レル化した回路（以降、この回路を１６ビットのＨＥＣ
検査回路と呼ぶことにする）の構成を示す。
レル化した回路（以降、この回路を１６ビットのＨＥＣ
検査回路と呼ぶことにする）の構成を示す。
【００３４】図１２において、信号線ａH およびａL は
それぞれ、１６ビットデータ入力バスの上位８ビットと
下位８ビットとに対応する。スイッチ１２１は、信号線
ａHへの入力と信号線ａL への入力を別々にオン、オフ
することができる。信号線ａH 上のデータは、信号線ｄ
上のデータと排他的論理和ゲート１２２によって排他的
論理和を取られてから信号線ｂを通って１６ビットパラ
レルで１段のシフトレジスタ１２３の上位８ビット分の
フリップフロップに入力した後、信号線ｃH に出力され
る。信号線ａL 上のデータはそのままシフトレジスタ１
２３の下位８ビットに入力した後、信号線ｃL 上に出力
される。１２４は１６ビットパラレル入力の場合の除算
パターン生成回路であり、１６ビットの入力と８ビット
の出力を持つ。この生成回路１２４の入力は１６ビット
であるが、９桁の生成多項式Ｇ（Ｘ）による除算の余り
は最大で８桁なので、出力は８ビットとなる。入力ビッ
ト線をＩ［ｉ］（ｉ＝０〜１５、ｉ＝１５がＭＳＢに対
応）とすれば、Ｉ［ｉ］とＯ［ｉ］の関係は次式によっ
て与えられる。
それぞれ、１６ビットデータ入力バスの上位８ビットと
下位８ビットとに対応する。スイッチ１２１は、信号線
ａHへの入力と信号線ａL への入力を別々にオン、オフ
することができる。信号線ａH 上のデータは、信号線ｄ
上のデータと排他的論理和ゲート１２２によって排他的
論理和を取られてから信号線ｂを通って１６ビットパラ
レルで１段のシフトレジスタ１２３の上位８ビット分の
フリップフロップに入力した後、信号線ｃH に出力され
る。信号線ａL 上のデータはそのままシフトレジスタ１
２３の下位８ビットに入力した後、信号線ｃL 上に出力
される。１２４は１６ビットパラレル入力の場合の除算
パターン生成回路であり、１６ビットの入力と８ビット
の出力を持つ。この生成回路１２４の入力は１６ビット
であるが、９桁の生成多項式Ｇ（Ｘ）による除算の余り
は最大で８桁なので、出力は８ビットとなる。入力ビッ
ト線をＩ［ｉ］（ｉ＝０〜１５、ｉ＝１５がＭＳＢに対
応）とすれば、Ｉ［ｉ］とＯ［ｉ］の関係は次式によっ
て与えられる。
【００３５】
【数２】
0[7] = I[15] EXOR I[13] EXOR I[11] EXOR I[7] EXOR I[6] EXOR I[5],
0[6] = I[14] EXOR I[12] EXOR I[10] EXOR I[6] EXOR I[5] EXOR I[4],
0[5] = I[15] EXOR I[13] EXOR I[11] EXOR I[9] EXOR I[5] EXOR I[4] EXOR
I[3],
0[4] = I[15] EXOR I[14] EXOR I[12] EXOR I[10] EXOR I[8] EXOR I[4] EXOR
I[3] EXOR I[2],
0[3] = I[14] EXOR I[13] EXOR I[11] EXOR I[9] EXOR I[7] EXOR I[3] EXOR
I[2] EXOR I[1],
0[2] = I[15] EXOR I[13] EXOR I[12] EXOR I[10] EXOR I[8] EXOR I[6] EXOR
I[2] EXOR I[1] EXOR I[0],
0[1] = I[15] EXOR I[14] EXOR I[13] EXOR I[12] EXOR I[9] EXOR I[6] EXOR
I[1] EXOR I[0],
0[0] = I[14] EXOR I[12] EXOR I[8] EXOR I[7] EXOR I[6] EXOR I[0].
…… (2)
１２５は図１０に示したものと同じヘッダ検出回路であ
る。
る。
【００３６】次に、図１２に示す１６ビットのＨＥＣ検
査回路の動作を説明する。
査回路の動作を説明する。
【００３７】ここで、データ入力バス幅が８ビットから
１６ビットに広がったことで、その動作を考えるに際し
て考慮すべき事が起こる。それは、１６ビットパラレル
のデータバスでは、１サイクルに２バイトずつのデータ
が転送されることになるが、１セルが５３バイトという
奇数のバイト数から成るため、セルの先頭（ヘッダの１
バイト目）が１６ビットデータバス上の上位８ビットと
下位８ビットに交互に現れることになる。よって、これ
ら２通りの場合のそれぞれについて１６ビットのＨＥＣ
検査回路の動作を考える必要がある。そこでまず、デー
タ入力バスの上位８ビットにヘッダの１バイト目がある
場合の動作を図１３を参照して説明する。
１６ビットに広がったことで、その動作を考えるに際し
て考慮すべき事が起こる。それは、１６ビットパラレル
のデータバスでは、１サイクルに２バイトずつのデータ
が転送されることになるが、１セルが５３バイトという
奇数のバイト数から成るため、セルの先頭（ヘッダの１
バイト目）が１６ビットデータバス上の上位８ビットと
下位８ビットに交互に現れることになる。よって、これ
ら２通りの場合のそれぞれについて１６ビットのＨＥＣ
検査回路の動作を考える必要がある。そこでまず、デー
タ入力バスの上位８ビットにヘッダの１バイト目がある
場合の動作を図１３を参照して説明する。
【００３８】図１３は１６ビットのＨＥＣ検査回路の各
信号線上のデータの変化を１サイクル毎に示したもので
ある。
信号線上のデータの変化を１サイクル毎に示したもので
ある。
【００３９】図１３において、１サイクル目には、ヘッ
ダの１バイト目（Ｈ１）が信号線ａH に、またヘッダの
２バイト目（Ｈ２）が信号線ａL に同時に入力する。こ
の時信号線ｂからはヘッダの１バイト目をＧ（Ｘ）で割
った余り（Ｈ１）ｍｏｄＧ（ヘッダの１バイト目自身）
が出力される。以降、各サイクルでの除算の余りは信号
線ｂから出力され、シフトレジスタ１２３の上位８ビッ
トに記憶された後、信号線ｃH に出力される。２サイク
ル目には、ヘッダの３バイト目（Ｈ３）と４バイト目
（Ｈ４）が入力し、信号線ｂからは３バイト目までの入
力をＧ（Ｘ）で割った余り（Ｈ１，Ｈ２，Ｈ３）ｍｏｄ
Ｇが出力される。
ダの１バイト目（Ｈ１）が信号線ａH に、またヘッダの
２バイト目（Ｈ２）が信号線ａL に同時に入力する。こ
の時信号線ｂからはヘッダの１バイト目をＧ（Ｘ）で割
った余り（Ｈ１）ｍｏｄＧ（ヘッダの１バイト目自身）
が出力される。以降、各サイクルでの除算の余りは信号
線ｂから出力され、シフトレジスタ１２３の上位８ビッ
トに記憶された後、信号線ｃH に出力される。２サイク
ル目には、ヘッダの３バイト目（Ｈ３）と４バイト目
（Ｈ４）が入力し、信号線ｂからは３バイト目までの入
力をＧ（Ｘ）で割った余り（Ｈ１，Ｈ２，Ｈ３）ｍｏｄ
Ｇが出力される。
【００４０】３サイクル目には、信号線ａH にヘッダの
５バイト目（Ｈ５）が入力し、信号線ａL の入力はオフ
になっている。この時、信号線ｂには５バイト目までの
入力をＧ（Ｘ）で割った余り（Ｈ１，Ｈ２，Ｈ３，Ｈ
４，Ｈ５）ｍｏｄＧが出力される。この余りは、ヘッダ
に誤りが発生していなければ（００００００００）であ
り、それが４サイクル目に信号線ｃH に出力された時、
ヘッダ検出回路１２５からヘッダが誤りなく受信された
ことを示す信号が送出される。以上の動作で信号線ｃH
に出力された余りを書き並べてみると、 (H1)modG, (H1,H2,H3)modG, (H1,H2,H3,H4,H5)modG となる。これらの余りは、８ビットのＨＥＣ検査回路の
図１１に示す動作において、それぞれ、２、４、および
６サイクル目に図１０に示す信号線ｃに出力される余り
に対応している。そして、８ビットのＨＥＣ検査回路の
動作ではそれぞれ３、５サイクル目に信号線ｃに出力さ
れていた余り： (H1,H2)modG, (H1,H2,H3,H4)modG は、１６ビットのＨＥＣ検査回路の動作では出力されな
い。これは、１６ビットパラレルの回路ではデータ処理
が２バイトずつ行われるためである。
５バイト目（Ｈ５）が入力し、信号線ａL の入力はオフ
になっている。この時、信号線ｂには５バイト目までの
入力をＧ（Ｘ）で割った余り（Ｈ１，Ｈ２，Ｈ３，Ｈ
４，Ｈ５）ｍｏｄＧが出力される。この余りは、ヘッダ
に誤りが発生していなければ（００００００００）であ
り、それが４サイクル目に信号線ｃH に出力された時、
ヘッダ検出回路１２５からヘッダが誤りなく受信された
ことを示す信号が送出される。以上の動作で信号線ｃH
に出力された余りを書き並べてみると、 (H1)modG, (H1,H2,H3)modG, (H1,H2,H3,H4,H5)modG となる。これらの余りは、８ビットのＨＥＣ検査回路の
図１１に示す動作において、それぞれ、２、４、および
６サイクル目に図１０に示す信号線ｃに出力される余り
に対応している。そして、８ビットのＨＥＣ検査回路の
動作ではそれぞれ３、５サイクル目に信号線ｃに出力さ
れていた余り： (H1,H2)modG, (H1,H2,H3,H4)modG は、１６ビットのＨＥＣ検査回路の動作では出力されな
い。これは、１６ビットパラレルの回路ではデータ処理
が２バイトずつ行われるためである。
【００４１】次に、データ入力バスの下位８ビットにヘ
ッダの１バイト目がある場合の動作を図１４を参照して
説明する。
ッダの１バイト目がある場合の動作を図１４を参照して
説明する。
【００４２】図１４において、１サイクル目には、信号
線ａH の入力はオフになっており、信号線ａL にヘッダ
の１バイト目（Ｈ１）が入力する。この時はまだ実際の
除算は行われておらず、信号線ｂから出力された（００
００００００）とヘッダの１バイト目がシフトレジスタ
１２３に入力しただけである。２サイクル目には、ヘッ
ダの２バイト目（Ｈ２）が信号線ａH に、またヘッダの
３バイト目（Ｈ３）が信号線ａL に同時に入力する。こ
の時、信号線ｂからはヘッダの２バイト目までの入力を
Ｇ（Ｘ）で割った余り（Ｈ１，Ｈ２）ｍｏｄＧが出力さ
れる。
線ａH の入力はオフになっており、信号線ａL にヘッダ
の１バイト目（Ｈ１）が入力する。この時はまだ実際の
除算は行われておらず、信号線ｂから出力された（００
００００００）とヘッダの１バイト目がシフトレジスタ
１２３に入力しただけである。２サイクル目には、ヘッ
ダの２バイト目（Ｈ２）が信号線ａH に、またヘッダの
３バイト目（Ｈ３）が信号線ａL に同時に入力する。こ
の時、信号線ｂからはヘッダの２バイト目までの入力を
Ｇ（Ｘ）で割った余り（Ｈ１，Ｈ２）ｍｏｄＧが出力さ
れる。
【００４３】３サイクル目には、ヘッダの４バイト目
（Ｈ４）と５バイト目（Ｈ５）が入力し、信号線ｂから
は４バイト目までの入力をＧ（Ｘ）で割った余り（Ｈ
１，Ｈ２，Ｈ３，Ｈ４）ｍｏｄＧが出力される。４サイ
クル目には、ペイロードの１バイト目（Ｐ１）と２バイ
ト目（Ｐ２）が入力し、この時、信号線ｂからはセルの
先頭から６バイト目（Ｐ１）までの入力をＧ（Ｘ）で割
った余り（Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｐ１）ｍｏ
ｄＧが出力される。以上の動作で信号線ｃH に出力され
た余りを書き並べてみると、 (H1,H2)modG, (H1,H2,H3,H4)modG, (H1,H2,H3,H4,H5,P
1)modG となる。
（Ｈ４）と５バイト目（Ｈ５）が入力し、信号線ｂから
は４バイト目までの入力をＧ（Ｘ）で割った余り（Ｈ
１，Ｈ２，Ｈ３，Ｈ４）ｍｏｄＧが出力される。４サイ
クル目には、ペイロードの１バイト目（Ｐ１）と２バイ
ト目（Ｐ２）が入力し、この時、信号線ｂからはセルの
先頭から６バイト目（Ｐ１）までの入力をＧ（Ｘ）で割
った余り（Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，Ｐ１）ｍｏ
ｄＧが出力される。以上の動作で信号線ｃH に出力され
た余りを書き並べてみると、 (H1,H2)modG, (H1,H2,H3,H4)modG, (H1,H2,H3,H4,H5,P
1)modG となる。
【００４４】この場合には、８ビットのＨＥＣ検査回路
の動作（図１１参照）において、２、４、および６サイ
クル目に図１０の信号線ｃに出力されていた余り： (H1)modG, (H1,H2,H3)modG, (H1,H2,H3,H4,H5)modG は出力されない。これは、ＨＥＣ検査の結果を示す余り
（Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５）ｍｏｄＧが得られな
いことを意味する。ここで注意すべきことは、図１４に
示す動作における４サイクル目以降に信号線ａH および
信号線ａL への入力を０にしたとしても、得られる余り
は（Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，０００００００
０）ｍｏｄＧであって、（Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ
５）ｍｏｄＧではないということである。
の動作（図１１参照）において、２、４、および６サイ
クル目に図１０の信号線ｃに出力されていた余り： (H1)modG, (H1,H2,H3)modG, (H1,H2,H3,H4,H5)modG は出力されない。これは、ＨＥＣ検査の結果を示す余り
（Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５）ｍｏｄＧが得られな
いことを意味する。ここで注意すべきことは、図１４に
示す動作における４サイクル目以降に信号線ａH および
信号線ａL への入力を０にしたとしても、得られる余り
は（Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５，０００００００
０）ｍｏｄＧであって、（Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ
５）ｍｏｄＧではないということである。
【００４５】
【発明が解決しようとする課題】従来技術の延長上にあ
る図１２に示す１６ビットのＨＥＣ検査回路を用いた場
合には、図１４に示す動作が示す通り、ヘッダの１バイ
ト目がデータ入力バスの下位８ビットにある場合にはＨ
ＥＣ検査を行うことができない。すなわち、１セルおき
にしかＨＥＣ検査を行うことができないという不具合が
生じる。
る図１２に示す１６ビットのＨＥＣ検査回路を用いた場
合には、図１４に示す動作が示す通り、ヘッダの１バイ
ト目がデータ入力バスの下位８ビットにある場合にはＨ
ＥＣ検査を行うことができない。すなわち、１セルおき
にしかＨＥＣ検査を行うことができないという不具合が
生じる。
【００４６】この不具合はＡＴＭ通信のみならず、より
一般的な通信の方式に関して生じ得ることでもある。す
なわち、バイト単位のデータが集まってできている符号
化された一連のデータの１バイト目が、１６ビットパラ
レルのデータバスの上位８ビットと下位８ビットのどち
らに対しても出力されるような場合には、前記ＡＴＭ通
信の例における不具合と同様の不具合が生じるのであ
る。
一般的な通信の方式に関して生じ得ることでもある。す
なわち、バイト単位のデータが集まってできている符号
化された一連のデータの１バイト目が、１６ビットパラ
レルのデータバスの上位８ビットと下位８ビットのどち
らに対しても出力されるような場合には、前記ＡＴＭ通
信の例における不具合と同様の不具合が生じるのであ
る。
【００４７】さらにまた、１６ビットのＨＥＣ検査回路
に関する上記の不具合は、ＨＥＣ生成回路を１６ビット
パラレル化した場合にも同様に生じることになる。
に関する上記の不具合は、ＨＥＣ生成回路を１６ビット
パラレル化した場合にも同様に生じることになる。
【００４８】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、バイト単位の
データが集まってできている符号化された、又は符号化
すべき一連のデータの１バイト目が２ｎビットパラレル
のデータバスの上位ｎビット又は下位ｎビットのいずれ
かに対して出力されても、このデータを復号化（または
符号化）すことを可能とするような２ｎビットパラレル
の誤り訂正符号の符号器及び復号器を提供することにあ
る。
たものであり、その目的とするところは、バイト単位の
データが集まってできている符号化された、又は符号化
すべき一連のデータの１バイト目が２ｎビットパラレル
のデータバスの上位ｎビット又は下位ｎビットのいずれ
かに対して出力されても、このデータを復号化（または
符号化）すことを可能とするような２ｎビットパラレル
の誤り訂正符号の符号器及び復号器を提供することにあ
る。
【００４９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、受信データを２ｎビットず
つ入力するデータ入力バスと、前記データ入力バスの上
位ｎビットへの受信データの入力をオン／オフする第１
のスイッチと、前記データ入力バスの下位ｎビットへの
受信データの入力をオン／オフする第２のスイッチと、
前記データ入力バスの上位ｎビットに入力した受信デー
タを一方の入力として排他的論理和をとる第１のゲート
回路と、前記第１のゲート回路の出力を上位ｎビットの
入力とし、前記データ入力バスの下位ｎビットの出力を
下位ｎビットの入力とする２ｎビットパラレルのシフト
レジスタと、前記シフトレジスタからの２ｎビットの出
力を入力とし、除算パターンを生成し、生成したｎビッ
トの除算パターン出力を前記第１のゲート回路の他方の
入力に与える第１の組み合わせ回路と、前記シフトレジ
スタの上位ｎビットの出力を入力とし、ｎビットの除算
パターンを生成出力する第２の組み合わせ回路と、前記
第２の組み合わせ回路の出力と前記シフトレジスタの下
位ｎビットの出力との排他的論理和をとる第２のゲート
回路と、前記シフトレジスタの上位ｎビットの出力を入
力として、その入力が誤り訂正符号が受信されたことを
示すパターンであることを検出する第１の検出回路と、
前記第２のゲート回路の出力を入力とし、その入力が誤
り訂正符号が受信されたことを示すパターンであること
を検出する第２の検出回路とから構成される。
に、請求項１記載の発明は、受信データを２ｎビットず
つ入力するデータ入力バスと、前記データ入力バスの上
位ｎビットへの受信データの入力をオン／オフする第１
のスイッチと、前記データ入力バスの下位ｎビットへの
受信データの入力をオン／オフする第２のスイッチと、
前記データ入力バスの上位ｎビットに入力した受信デー
タを一方の入力として排他的論理和をとる第１のゲート
回路と、前記第１のゲート回路の出力を上位ｎビットの
入力とし、前記データ入力バスの下位ｎビットの出力を
下位ｎビットの入力とする２ｎビットパラレルのシフト
レジスタと、前記シフトレジスタからの２ｎビットの出
力を入力とし、除算パターンを生成し、生成したｎビッ
トの除算パターン出力を前記第１のゲート回路の他方の
入力に与える第１の組み合わせ回路と、前記シフトレジ
スタの上位ｎビットの出力を入力とし、ｎビットの除算
パターンを生成出力する第２の組み合わせ回路と、前記
第２の組み合わせ回路の出力と前記シフトレジスタの下
位ｎビットの出力との排他的論理和をとる第２のゲート
回路と、前記シフトレジスタの上位ｎビットの出力を入
力として、その入力が誤り訂正符号が受信されたことを
示すパターンであることを検出する第１の検出回路と、
前記第２のゲート回路の出力を入力とし、その入力が誤
り訂正符号が受信されたことを示すパターンであること
を検出する第２の検出回路とから構成される。
【００５０】請求項２記載の発明は、受信データの上位
ｎビットとｎビットの除算パターンとの排他的論理和を
上位ｎビットの入力とし、受信データの下位ｎビットを
下位ｎビットの入力とする２ｎビットパラレルのシフト
レジスタを備え、１６ビットパラレルで受信データを復
号化する誤り訂正符号の復号器において、前記シフトレ
ジスタの上位ｎビットの出力を入力とし、ｎビットの除
算パターンを生成出力する組み合わせ回路と、前記組み
合わせ回路の出力と前記シフトレジスタの下位ｎビット
の出力との排他的論理和をとるゲート回路と、前記シフ
トレジスタの上位ｎビットの出力を入力として、その入
力が誤り訂正符号が受信されたことを示すパターンであ
ることを検出する第１の検出回路と、前記ゲート回路の
出力を入力とし、その入力が誤り訂正符号が受信された
ことを示すパターンであることを検出する第２の検出回
路とから構成される。
ｎビットとｎビットの除算パターンとの排他的論理和を
上位ｎビットの入力とし、受信データの下位ｎビットを
下位ｎビットの入力とする２ｎビットパラレルのシフト
レジスタを備え、１６ビットパラレルで受信データを復
号化する誤り訂正符号の復号器において、前記シフトレ
ジスタの上位ｎビットの出力を入力とし、ｎビットの除
算パターンを生成出力する組み合わせ回路と、前記組み
合わせ回路の出力と前記シフトレジスタの下位ｎビット
の出力との排他的論理和をとるゲート回路と、前記シフ
トレジスタの上位ｎビットの出力を入力として、その入
力が誤り訂正符号が受信されたことを示すパターンであ
ることを検出する第１の検出回路と、前記ゲート回路の
出力を入力とし、その入力が誤り訂正符号が受信された
ことを示すパターンであることを検出する第２の検出回
路とから構成される。
【００５１】請求項３記載の発明は、請求項１又は２記
載の誤り訂正符号の復号器において、前記シフトレジス
タの上位ｎビットと前記第２のゲート回路又は前記ゲー
ト回路の出力を択一的に選択する第１のセレクタと、前
記第１のセレクタにより選択された出力をスイッチング
制御するスイッチと、前記スイッチを介して前記第１の
セレクタの出力を受けて、２ｎビットの誤り訂正パター
ンを生成する生成回路と、前記生成回路により生成され
た誤り訂正パターンを遅延させる遅延回路と、前記遅延
回路により遅延された誤り訂正パターン又は前記生成回
路により生成された誤り訂正パターンを選択する第２の
セレクタと、受信データを２ｎビットパラレルにシフト
して格納する第２のシフトレジスタと、前記第２のシフ
トレジスタの出力と前記第２のセレクタの出力との排他
的論理和をとるゲート回路とからなる受信データの１ビ
ット誤り訂正回路を備えて構成される。
載の誤り訂正符号の復号器において、前記シフトレジス
タの上位ｎビットと前記第２のゲート回路又は前記ゲー
ト回路の出力を択一的に選択する第１のセレクタと、前
記第１のセレクタにより選択された出力をスイッチング
制御するスイッチと、前記スイッチを介して前記第１の
セレクタの出力を受けて、２ｎビットの誤り訂正パター
ンを生成する生成回路と、前記生成回路により生成され
た誤り訂正パターンを遅延させる遅延回路と、前記遅延
回路により遅延された誤り訂正パターン又は前記生成回
路により生成された誤り訂正パターンを選択する第２の
セレクタと、受信データを２ｎビットパラレルにシフト
して格納する第２のシフトレジスタと、前記第２のシフ
トレジスタの出力と前記第２のセレクタの出力との排他
的論理和をとるゲート回路とからなる受信データの１ビ
ット誤り訂正回路を備えて構成される。
【００５２】請求項５記載の発明は、受信データを１６
ビットずつ入力するデータ入力バスと、前記データ入力
バスの上位ｎビットへの受信データの入力をオン／オフ
する第１のスイッチと、前記データ入力バスの下位ｎビ
ットへの受信データの入力をオン／オフする第２のスイ
ッチと、前記データ入力バスの上位ｎビットに入力した
受信データを一方の入力として排他的論理和をとるゲー
ト回路と、前記ゲート回路の出力を上位ｎビットの入力
とし、前記データ入力バスの下位ｎビットの出力を下位
ｎビットの入力とし、ｎビットの除算パターンを生成出
力する第１の組み合わせ回路と、前記ゲート回路の出力
を入力とし、ｎビットの除算パターンを生成出力する第
２の組み合わせ回路と、前記第１の組み合わせ回路の出
力を入力とし、出力を前記ゲート回路の他方の入力に与
える８ビットパラレルのシフトレジスタと、前記シフト
レジスタの出力又は前記第２の組み合わせ回路の出力の
いずれか一方を選択して出力する選択回路とから構成さ
れる。
ビットずつ入力するデータ入力バスと、前記データ入力
バスの上位ｎビットへの受信データの入力をオン／オフ
する第１のスイッチと、前記データ入力バスの下位ｎビ
ットへの受信データの入力をオン／オフする第２のスイ
ッチと、前記データ入力バスの上位ｎビットに入力した
受信データを一方の入力として排他的論理和をとるゲー
ト回路と、前記ゲート回路の出力を上位ｎビットの入力
とし、前記データ入力バスの下位ｎビットの出力を下位
ｎビットの入力とし、ｎビットの除算パターンを生成出
力する第１の組み合わせ回路と、前記ゲート回路の出力
を入力とし、ｎビットの除算パターンを生成出力する第
２の組み合わせ回路と、前記第１の組み合わせ回路の出
力を入力とし、出力を前記ゲート回路の他方の入力に与
える８ビットパラレルのシフトレジスタと、前記シフト
レジスタの出力又は前記第２の組み合わせ回路の出力の
いずれか一方を選択して出力する選択回路とから構成さ
れる。
【００５３】
【作用】上記構成において、請求項１又は２記載の発明
は、データ入力バスの上位ｎビットに入力した受信デー
タとｎビットの除算パターンとの排他的論理和をとり、
この演算結果を上位ｎビットの入力としデータ入力バス
の下位ｎビットの出力を下位ｎビットの入力としてシフ
トレジスタに格納し、シフトレジスタの２ｎビットを入
力としｎビットの除算パターンを生成し、シフトレジス
タの上位ｎビットの出力が誤り訂正符号が受信されたこ
とを示すパターンであることを検出し、シフトレジスタ
の上位ｎビットが誤り訂正符号が受信されたことを示す
パターンであることを検出するようにし、一方、シフト
レジスタの上位ｎビットを入力としてｎビットの除算パ
ターンを生成し、生成されたｎビットの除算パターンと
シフトレジスタの下位ｎビットの排他的論理和をとり、
この演算結果が誤り訂正符号が受信されたことを示すパ
ターンであることを検出し、シフトレジスタの下位ｎビ
ットが誤り訂正符号が受信されたことを示すパターンで
あることを検出するようにしている。
は、データ入力バスの上位ｎビットに入力した受信デー
タとｎビットの除算パターンとの排他的論理和をとり、
この演算結果を上位ｎビットの入力としデータ入力バス
の下位ｎビットの出力を下位ｎビットの入力としてシフ
トレジスタに格納し、シフトレジスタの２ｎビットを入
力としｎビットの除算パターンを生成し、シフトレジス
タの上位ｎビットの出力が誤り訂正符号が受信されたこ
とを示すパターンであることを検出し、シフトレジスタ
の上位ｎビットが誤り訂正符号が受信されたことを示す
パターンであることを検出するようにし、一方、シフト
レジスタの上位ｎビットを入力としてｎビットの除算パ
ターンを生成し、生成されたｎビットの除算パターンと
シフトレジスタの下位ｎビットの排他的論理和をとり、
この演算結果が誤り訂正符号が受信されたことを示すパ
ターンであることを検出し、シフトレジスタの下位ｎビ
ットが誤り訂正符号が受信されたことを示すパターンで
あることを検出するようにしている。
【００５４】請求項３記載の発明は、データ入力バスの
上位ｎビットに入力した受信データとシフトレジスタの
出力との排他的論理和をとり、この演算結果を上位ｎビ
ットの入力としデータ入力バスの下位ｎビットの出力を
下位ｎビットの入力としてｎビットの除算パターンを生
成し、このｎビットの除算パターンをシフトレジスタに
格納し、前記演算結果を入力としてｎビットの除算パタ
ーンを生成し、シフトレジスタの出力又は前記演算結果
を入力としたｎビットの除算パターンのいずれか一方を
選択して出力するようにしている。
上位ｎビットに入力した受信データとシフトレジスタの
出力との排他的論理和をとり、この演算結果を上位ｎビ
ットの入力としデータ入力バスの下位ｎビットの出力を
下位ｎビットの入力としてｎビットの除算パターンを生
成し、このｎビットの除算パターンをシフトレジスタに
格納し、前記演算結果を入力としてｎビットの除算パタ
ーンを生成し、シフトレジスタの出力又は前記演算結果
を入力としたｎビットの除算パターンのいずれか一方を
選択して出力するようにしている。
【００５５】
【実施例】以下、図面を用いてこの発明を説明する。
【００５６】図１は請求項１又は２記載の発明の一実施
例に係わる誤り訂正符号の復号器の構成を示す図であ
る。
例に係わる誤り訂正符号の復号器の構成を示す図であ
る。
【００５７】図１に示す実施例は、１６ビットのＨＥＣ
検査回路の構成を示すものである。図１において、１は
スイッチであり、信号線ａH への入力と信号線ａL への
入力を別々にオン、オフすることができる。２は１６ビ
ットパラレルのシフトレジスタである。３は前述した
（１）式によって機能が記述される前記８ビットパラレ
ル入力の除算パターン生成回路である。４は前述した
（２）式によって機能が記述される前記１６ビットパラ
レル入力の除算パターン生成回路である。５は排他的論
理和ゲートであり、信号線ａH 上のデータと信号線ｄ上
のデータとの排他的論理和を信号線ｂに出力する。６お
よび７は共にヘッダ検出回路である。検出回路６は信号
線ｃH に（００００００００）が出力された時に、検出
回路７は信号線ｆに（００００００００）が出力された
時に、それぞれ信号線８および９にハイレベルの信号を
出力して、ヘッダが誤りなく受信されたことを通知す
る。１０は排他的論理和ゲートであり、信号線ｃL 上の
データと信号線ｅ上のデータとの排他的論理和を信号線
ｆに出力する。
検査回路の構成を示すものである。図１において、１は
スイッチであり、信号線ａH への入力と信号線ａL への
入力を別々にオン、オフすることができる。２は１６ビ
ットパラレルのシフトレジスタである。３は前述した
（１）式によって機能が記述される前記８ビットパラレ
ル入力の除算パターン生成回路である。４は前述した
（２）式によって機能が記述される前記１６ビットパラ
レル入力の除算パターン生成回路である。５は排他的論
理和ゲートであり、信号線ａH 上のデータと信号線ｄ上
のデータとの排他的論理和を信号線ｂに出力する。６お
よび７は共にヘッダ検出回路である。検出回路６は信号
線ｃH に（００００００００）が出力された時に、検出
回路７は信号線ｆに（００００００００）が出力された
時に、それぞれ信号線８および９にハイレベルの信号を
出力して、ヘッダが誤りなく受信されたことを通知す
る。１０は排他的論理和ゲートであり、信号線ｃL 上の
データと信号線ｅ上のデータとの排他的論理和を信号線
ｆに出力する。
【００５８】図１に示す構成と図１２に示す構成を比較
すれば、この実施例の１６ビットのＨＥＣ検査回路は、
図１２に示す従来の１６ビットのＨＥＣ検査回路に、８
ビットパラレル入力の除算パターン生成回路３やヘッダ
検出回路７等から成る回路を付け加えた構成であること
がわかる。この実施例の特徴は、１６ビットパラレル入
力の除算パターン生成回路と８ビットパラレル入力の除
算パターン生成回路とを合わせ持っていることである。
これら２つの除算パターン生成回路を組み合わせた回路
構成にしたことにより、従来構成が内在していた不具合
を解決することができるのである。
すれば、この実施例の１６ビットのＨＥＣ検査回路は、
図１２に示す従来の１６ビットのＨＥＣ検査回路に、８
ビットパラレル入力の除算パターン生成回路３やヘッダ
検出回路７等から成る回路を付け加えた構成であること
がわかる。この実施例の特徴は、１６ビットパラレル入
力の除算パターン生成回路と８ビットパラレル入力の除
算パターン生成回路とを合わせ持っていることである。
これら２つの除算パターン生成回路を組み合わせた回路
構成にしたことにより、従来構成が内在していた不具合
を解決することができるのである。
【００５９】次に、この実施例の１６ビットのＨＥＣ検
査回路の動作を説明する。
査回路の動作を説明する。
【００６０】入力バスの上位８ビットにヘッダの１バイ
ト目がある場合の動作は、図１３に示す従来の１６ビッ
トのＨＥＣ検査回路の動作と全く同様である。この場合
は、ヘッダの入力を開始してから４サイクル目に、信号
線ｃH から余り（Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５）ｍｏ
ｄＧ（Ｘ）が出力される。ヘッダに誤りがなく、出力さ
れた余りが（００００００００）であれば、ヘッダ検出
回路６からヘッダが誤りなく受信されたことを示す信号
が信号線８を介して送出される。
ト目がある場合の動作は、図１３に示す従来の１６ビッ
トのＨＥＣ検査回路の動作と全く同様である。この場合
は、ヘッダの入力を開始してから４サイクル目に、信号
線ｃH から余り（Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ５）ｍｏ
ｄＧ（Ｘ）が出力される。ヘッダに誤りがなく、出力さ
れた余りが（００００００００）であれば、ヘッダ検出
回路６からヘッダが誤りなく受信されたことを示す信号
が信号線８を介して送出される。
【００６１】次に、データ入力バスの下位８ビットにヘ
ッダの１バイト目がある場合の動作を図２を参照して説
明する。
ッダの１バイト目がある場合の動作を図２を参照して説
明する。
【００６２】図２はこの実施例の１６ビットのＨＥＣ検
査回路の各信号線上のデータの変化を１サイクル毎に示
したものである。１サイクル目から３サイクル目までの
動作は、図１４に示すものと全く同様である。すなわ
ち、１サイクル目から３サイクル目にかけて５バイトの
ヘッダが入力し、３サイクル目には、ヘッダの１バイト
目から４バイト目までのデータをＧ（Ｘ）によって割っ
た余り（Ｈ１，Ｈ２，Ｈ３，Ｈ４）ｍｏｄＧ（Ｘ）が信
号線ｂに出力される。この余りは、４サイクル目に信号
線ｃH に出力される。
査回路の各信号線上のデータの変化を１サイクル毎に示
したものである。１サイクル目から３サイクル目までの
動作は、図１４に示すものと全く同様である。すなわ
ち、１サイクル目から３サイクル目にかけて５バイトの
ヘッダが入力し、３サイクル目には、ヘッダの１バイト
目から４バイト目までのデータをＧ（Ｘ）によって割っ
た余り（Ｈ１，Ｈ２，Ｈ３，Ｈ４）ｍｏｄＧ（Ｘ）が信
号線ｂに出力される。この余りは、４サイクル目に信号
線ｃH に出力される。
【００６３】ここからの動作が、従来の１６ビットのＨ
ＥＣ検査回路と異なってくる。
ＥＣ検査回路と異なってくる。
【００６４】信号線ｃH に出力された余り（Ｈ１，Ｈ
２，Ｈ３，Ｈ４）ｍｏｄＧ（Ｘ）は８ビットパラレル入
力の除算パターン生成回路３に入力し、その出力は信号
線ｅから出力されて、信号線ｃL に出力されているヘッ
ダの５バイト目（Ｈ５）と排他的論理和がとられる。４
サイクル目におけるこの動作は、８ビットのＨＥＣ検査
回路において図１１に示す５サイクル目に行われる動作
に他ならない。
２，Ｈ３，Ｈ４）ｍｏｄＧ（Ｘ）は８ビットパラレル入
力の除算パターン生成回路３に入力し、その出力は信号
線ｅから出力されて、信号線ｃL に出力されているヘッ
ダの５バイト目（Ｈ５）と排他的論理和がとられる。４
サイクル目におけるこの動作は、８ビットのＨＥＣ検査
回路において図１１に示す５サイクル目に行われる動作
に他ならない。
【００６５】すなわち、図１０に示す８ビットのＨＥＣ
検査回路では、５サイクル目に信号線ｃに出力される余
り（Ｈ１，Ｈ２，Ｈ３，Ｈ４）ｍｏｄＧ（Ｘ）を８ビッ
ト入力の除算パターン生成回路１１８に入力させ、その
出力（信号線ｄ上のデータ）と信号線ａから出力される
ヘッダの５バイト目（Ｈ５）との排他的論理和をとるこ
とにより、最終的な余り（Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ
５）ｍｏｄＧ（Ｘ）を得る。
検査回路では、５サイクル目に信号線ｃに出力される余
り（Ｈ１，Ｈ２，Ｈ３，Ｈ４）ｍｏｄＧ（Ｘ）を８ビッ
ト入力の除算パターン生成回路１１８に入力させ、その
出力（信号線ｄ上のデータ）と信号線ａから出力される
ヘッダの５バイト目（Ｈ５）との排他的論理和をとるこ
とにより、最終的な余り（Ｈ１，Ｈ２，Ｈ３，Ｈ４，Ｈ
５）ｍｏｄＧ（Ｘ）を得る。
【００６６】これに対して、この実施例の１６ビットの
ＨＥＣ検査回路では、４サイクル目に信号線ｃH に出力
される余り（Ｈ１，Ｈ２，Ｈ３，Ｈ４）ｍｏｄＧ（Ｘ）
を８ビット入力の除算パターン生成回路３に入力させ、
その出力（信号線ｅ上のデータ）と信号線ｃL から出力
されるヘッダの５バイト目（Ｈ５）との排他的論理和を
とることにより、信号線ｆに余り（Ｈ１，Ｈ２，Ｈ３，
Ｈ４，Ｈ５）ｍｏｄＧ（Ｘ）を出力させるのである。こ
の余りはヘッダ検出回路７に入力し、ヘッダに誤りがな
ければ、信号線９からヘッダが検出されたことを示す信
号が送出されることになる。
ＨＥＣ検査回路では、４サイクル目に信号線ｃH に出力
される余り（Ｈ１，Ｈ２，Ｈ３，Ｈ４）ｍｏｄＧ（Ｘ）
を８ビット入力の除算パターン生成回路３に入力させ、
その出力（信号線ｅ上のデータ）と信号線ｃL から出力
されるヘッダの５バイト目（Ｈ５）との排他的論理和を
とることにより、信号線ｆに余り（Ｈ１，Ｈ２，Ｈ３，
Ｈ４，Ｈ５）ｍｏｄＧ（Ｘ）を出力させるのである。こ
の余りはヘッダ検出回路７に入力し、ヘッダに誤りがな
ければ、信号線９からヘッダが検出されたことを示す信
号が送出されることになる。
【００６７】このようにして、上記実施例の１６ビット
のＨＥＣ検査回路では、従来の１６ビットのＨＥＣ検査
回路とは異なり、データ入力バスの下位８ビットにヘッ
ダの１バイト目がある場合でもＨＥＣ検査を確実に行う
ことができる。
のＨＥＣ検査回路では、従来の１６ビットのＨＥＣ検査
回路とは異なり、データ入力バスの下位８ビットにヘッ
ダの１バイト目がある場合でもＨＥＣ検査を確実に行う
ことができる。
【００６８】図３は請求項３記載の発明の一実施例に係
わる誤り訂正符号の復号器の構成を示す図である。
わる誤り訂正符号の復号器の構成を示す図である。
【００６９】図３に示す実施例の構成は、１ビットの誤
り訂正が可能な１６ビットのＨＥＣ検査回路であり、こ
の回路は上述した実施例の１６ビットのＨＥＣ検査回路
に、従来からよく知られている１ビット誤り訂正回路を
組み合わせることにより、データ入力バスの上位８ビッ
トまたは下位８ビットのいずれかにヘッダの１バイト目
がある場合にでも、ヘッダの１ビット誤り訂正を行うこ
とができるようにした回路である。
り訂正が可能な１６ビットのＨＥＣ検査回路であり、こ
の回路は上述した実施例の１６ビットのＨＥＣ検査回路
に、従来からよく知られている１ビット誤り訂正回路を
組み合わせることにより、データ入力バスの上位８ビッ
トまたは下位８ビットのいずれかにヘッダの１バイト目
がある場合にでも、ヘッダの１ビット誤り訂正を行うこ
とができるようにした回路である。
【００７０】図３において、信号線１１は１６ビットの
データ入力バスである。データ入力バス１１は二手に分
かれ、一方は１６ビットパラレルで３段のシフトレジス
タ１２に入力し、その出力はデータバス１３に出力され
る。もう一方は、図２の１４の部分への入力となる。１
４は先の実施例で示した１６ビットのＨＥＣ検査回路で
あり、図１に示したのと同じ構成を有する回路である。
データ入力バスである。データ入力バス１１は二手に分
かれ、一方は１６ビットパラレルで３段のシフトレジス
タ１２に入力し、その出力はデータバス１３に出力され
る。もう一方は、図２の１４の部分への入力となる。１
４は先の実施例で示した１６ビットのＨＥＣ検査回路で
あり、図１に示したのと同じ構成を有する回路である。
【００７１】１５はセレクタであり、１６ビットのＨＥ
Ｃ検査回路１４の中の信号線ｃH または信号線ｆからの
出力のいずれかを選択して、スイッチ１６に出力する。
スイッチ１６からの出力は誤り訂正パターン生成回路１
７に入力する。誤り訂正パターン生成回路１７は、８ビ
ットの入力を受けて１６ビットの出力をデータバス１８
に出力する。データバス１８は二手に分かれ、その一方
はセレクタ１９に入力する。もう一方は、１バイト遅延
回路２０に入力し、その出力はセレクタ１９に入力す
る。１バイト遅延回路２０は、例えば図４に示すように
８ビットパラレルで１段のシフトレジスタ２５を用いて
構成される。
Ｃ検査回路１４の中の信号線ｃH または信号線ｆからの
出力のいずれかを選択して、スイッチ１６に出力する。
スイッチ１６からの出力は誤り訂正パターン生成回路１
７に入力する。誤り訂正パターン生成回路１７は、８ビ
ットの入力を受けて１６ビットの出力をデータバス１８
に出力する。データバス１８は二手に分かれ、その一方
はセレクタ１９に入力する。もう一方は、１バイト遅延
回路２０に入力し、その出力はセレクタ１９に入力す
る。１バイト遅延回路２０は、例えば図４に示すように
８ビットパラレルで１段のシフトレジスタ２５を用いて
構成される。
【００７２】セレクタ１９は、誤り訂正パターン生成回
路１７からの出力、または１バイト遅延回路２０からの
出力のいずれかをを選択して信号線２１に出力する。信
号線１３と信号線２１は排他的論理和ゲート２２の入力
となり、その出力は信号線２３に出力される。
路１７からの出力、または１バイト遅延回路２０からの
出力のいずれかをを選択して信号線２１に出力する。信
号線１３と信号線２１は排他的論理和ゲート２２の入力
となり、その出力は信号線２３に出力される。
【００７３】誤り訂正パターン生成回路１７は、受信デ
ータのシンドロームを調べて、１ビット誤りを訂正する
データパターンを生成するための回路であり、従来から
よく知られているものである。その入力ビット線Ｉ
［ｉ］（ｉ＝０〜７、ｉ＝７がＭＳＢに対応）、出力ビ
ット線をＯ［ｉ］（ｉ＝０〜１５、ｉ＝１５がＭＳＢに
対応）とすれば、Ｉ［ｉ］とＯ［ｉ］の関係は次式によ
って与えられる。
ータのシンドロームを調べて、１ビット誤りを訂正する
データパターンを生成するための回路であり、従来から
よく知られているものである。その入力ビット線Ｉ
［ｉ］（ｉ＝０〜７、ｉ＝７がＭＳＢに対応）、出力ビ
ット線をＯ［ｉ］（ｉ＝０〜１５、ｉ＝１５がＭＳＢに
対応）とすれば、Ｉ［ｉ］とＯ［ｉ］の関係は次式によ
って与えられる。
【００７４】
【数３】
0[15] = （I[5]・I[4]・I[0]）・（￣I[7]・￣I[6]・￣I[3]・￣I[2]・￣I[1]),
0[14] = （I[7]・I[4]・I[3]・I[1]・I[0]）・（￣I[6]・￣I[5]・￣I[2]），
0[13] = （I[7]・I[6]・I[3]・I[2]・I[1]）・（￣I[5]・￣I[4]・￣I[0]），
0[12] = （I[6]・I[5]・I[2]・I[1]・I[0]）・（￣I[7]・￣I[4]・￣I[3]），
0[11] = （I[7]・I[5]・I[4]）・（￣I[6]・￣I[3]・￣I[2]・￣I[1]・￣I[0]),
0[10] = （I[6]・I[4]・I[3]）・（￣I[7]・￣I[5]・￣I[2]・￣I[1]・￣I[0]),
0[9] =（I[5]・I[3]・I[2]）・（￣I[7]・￣I[6]・￣I[4]・￣I[1]・￣I[0]），
0[8] =（I[4]・I[2]・I[1]）・（￣I[7]・￣I[6]・￣I[5]・￣I[3]・￣I[0]），
0[7] =（I[3]・I[1]・I[0]）・（￣I[7]・￣I[6]・￣I[5]・￣I[4]・￣I[2]），
0[6] =（I[7]・I[2]・I[1]）・（￣I[6]・￣I[5]・￣I[4]・￣I[3]・￣I[0]），
0[5] =（I[6]・I[1]・I[0]）・（￣I[7]・￣I[5]・￣I[4]・￣I[3]・￣I[2]），
0[4] =（I[7]・I[5]・I[1]）・（￣I[6]・￣I[4]・￣I[3]・￣I[2]・￣I[0]），
0[3] =（I[6]・I[4]・I[0]）・（￣I[7]・￣I[5]・￣I[3]・￣I[2]・￣I[1]），
0[2] =（I[7]・I[5]・I[3]・I[1]・I[0]）・（￣I[6]・￣I[4]・￣I[2]），
0[1] =（I[7]・I[6]・I[4]・I[2]・I[1]）・（￣I[5]・￣I[3]・￣I[0]），
0[0] =（I[6]・I[5]・I[3]・I[1]・I[0]）・（￣I[7]・￣I[4]・￣I[2]），
…… (3)
ただし、￣Ｉ［ｉ］はビット数Ｉ［ｉ］の信号を反転た
ものを表し、「・」は論理積を表す。（３）式の機能
は、ＡＮＤゲートとＮＯＲゲートを使って簡単に回路化
することができる。
ものを表し、「・」は論理積を表す。（３）式の機能
は、ＡＮＤゲートとＮＯＲゲートを使って簡単に回路化
することができる。
【００７５】次に、この回路の動作を説明する。
【００７６】まず、データ入力バスの上位８ビットにヘ
ッダの１バイト目がある場合の動作について述べる。こ
の場合には、セレクタ１５は信号線ｃH を選択し、セレ
クタ１９は信号線１８を選択するように制御される。ま
た、信号線１１にヘッダの１バイト目および２バイト目
が入力した時を１サイクル目とすると、スイッチ１６は
１サイクル目から３サイクルまではオフ、４サイクル目
から６サイクル目まではオンとなるように制御される。
ッダの１バイト目がある場合の動作について述べる。こ
の場合には、セレクタ１５は信号線ｃH を選択し、セレ
クタ１９は信号線１８を選択するように制御される。ま
た、信号線１１にヘッダの１バイト目および２バイト目
が入力した時を１サイクル目とすると、スイッチ１６は
１サイクル目から３サイクルまではオフ、４サイクル目
から６サイクル目まではオンとなるように制御される。
【００７７】１サイクル目から３サイクル目にかけて、
信号線１１からヘッダの１バイト目からペイロードの１
バイト目までを入力すると、１６ビットのＨＥＣ検査回
路１４は図１３に示す動作を行い、４サイクル目には信
号線ｃH から５バイトのヘッダを生成多項式Ｇ（Ｘ）で
割った時に得られるシンドロームパターンが出力され
る。この出力データは、セレクタ１５、スイッチ１６を
介して誤り訂正パターン生成回路１７に入力する。
信号線１１からヘッダの１バイト目からペイロードの１
バイト目までを入力すると、１６ビットのＨＥＣ検査回
路１４は図１３に示す動作を行い、４サイクル目には信
号線ｃH から５バイトのヘッダを生成多項式Ｇ（Ｘ）で
割った時に得られるシンドロームパターンが出力され
る。この出力データは、セレクタ１５、スイッチ１６を
介して誤り訂正パターン生成回路１７に入力する。
【００７８】巡回符号論理によれば、ヘッダに１ビット
の誤りがある場合には、４０通りある誤りビットの位置
に対応して、それぞれ異なるシンドロームが得られるこ
とが示される。誤り訂正パターン生成回路１７は、４サ
イクル目にシンドロームパターンが入力するとこれをデ
コードして、ヘッダの１バイト目から２バイト目までの
１６ビット中のいずれか１ビットに誤りがある場合は、
信号線１８上で誤りの発生位置と同位のビット線にハイ
レベルの信号を出力し、残りのビット線にはロウレベル
の信号を出力する。この誤り訂正パターンは、セレクタ
１９を介して信号線２１に出力される。
の誤りがある場合には、４０通りある誤りビットの位置
に対応して、それぞれ異なるシンドロームが得られるこ
とが示される。誤り訂正パターン生成回路１７は、４サ
イクル目にシンドロームパターンが入力するとこれをデ
コードして、ヘッダの１バイト目から２バイト目までの
１６ビット中のいずれか１ビットに誤りがある場合は、
信号線１８上で誤りの発生位置と同位のビット線にハイ
レベルの信号を出力し、残りのビット線にはロウレベル
の信号を出力する。この誤り訂正パターンは、セレクタ
１９を介して信号線２１に出力される。
【００７９】一方、この時（４サイクル目）には、ヘッ
ダの１バイト目および２バイト目が、シフトレジスタ１
２の３段目から信号線１３に出力されている。このデー
タに対して、信号線２１から出力された誤り訂正パター
ンの排他的論理和がとられることにより、誤りビットが
訂正される。
ダの１バイト目および２バイト目が、シフトレジスタ１
２の３段目から信号線１３に出力されている。このデー
タに対して、信号線２１から出力された誤り訂正パター
ンの排他的論理和がとられることにより、誤りビットが
訂正される。
【００８０】１バイト目および２バイト目に誤りがな
く、３バイト目および４バイト目を合わせた１６ビット
中のいずれか１ビットに誤りがあった場合には、５サイ
クル目に信号線ｃH から出力されるデータを誤り訂正パ
ターン生成回路１７によってデコードすることにより、
誤りの発生位置と同位のビット線のみをハイレベルとす
る誤り訂正パターンが信号線１８から出力される。この
誤り訂正パターンは、セレクタ１９を介して信号線２１
に出力される。
く、３バイト目および４バイト目を合わせた１６ビット
中のいずれか１ビットに誤りがあった場合には、５サイ
クル目に信号線ｃH から出力されるデータを誤り訂正パ
ターン生成回路１７によってデコードすることにより、
誤りの発生位置と同位のビット線のみをハイレベルとす
る誤り訂正パターンが信号線１８から出力される。この
誤り訂正パターンは、セレクタ１９を介して信号線２１
に出力される。
【００８１】この時（５サイクル目）には、ヘッダの３
バイト目および４バイト目が、シフトレジスタ１２の３
段目から信号線１３に出力されている。このデータに対
して、信号線２１から出力された誤り訂正パターンの排
他的論理和がとられることにより、誤りビットが訂正さ
れる。
バイト目および４バイト目が、シフトレジスタ１２の３
段目から信号線１３に出力されている。このデータに対
して、信号線２１から出力された誤り訂正パターンの排
他的論理和がとられることにより、誤りビットが訂正さ
れる。
【００８２】１バイト目から４バイト目に誤りがなく、
５バイト目のいずれか１ビットに誤りがあった場合に
は、６サイクル目に同様の動作が行われることにより、
誤りが訂正される。
５バイト目のいずれか１ビットに誤りがあった場合に
は、６サイクル目に同様の動作が行われることにより、
誤りが訂正される。
【００８３】次に、データ入力バスの下位８ビットにヘ
ッダの１バイト目がある場合の動作について説明する。
ッダの１バイト目がある場合の動作について説明する。
【００８４】この場合には、セレクタ１５は信号線ｆを
選択し、セレクタ１９は信号線２４を選択するように制
御される。また、信号線１１にペイロードの５３バイト
目およびヘッダの１バイト目が入力した時を１サイクル
目とすると、スイッチ１６は１サイクル目から３サイク
ル目まではオフ、４サイクル目から６サイクル目までは
オンとなるように制御される。
選択し、セレクタ１９は信号線２４を選択するように制
御される。また、信号線１１にペイロードの５３バイト
目およびヘッダの１バイト目が入力した時を１サイクル
目とすると、スイッチ１６は１サイクル目から３サイク
ル目まではオフ、４サイクル目から６サイクル目までは
オンとなるように制御される。
【００８５】１サイクル目から３サイクル目にかけて、
信号線１１からペイロードの４８バイト目から次のセル
のヘッダの５バイト目までを入力すると、１６ビットの
ＨＥＣ検査回路１４は図２に示す動作を行い、４サイク
ル目には信号線ｆから５バイトのヘッダを生成多項式Ｇ
（Ｘ）で割った時に得られるシンドロームパターンが出
力される。この出力データは、セレクタ１５、スイッチ
１６を介して誤り訂正パターン生成回路１７に入力す
る。
信号線１１からペイロードの４８バイト目から次のセル
のヘッダの５バイト目までを入力すると、１６ビットの
ＨＥＣ検査回路１４は図２に示す動作を行い、４サイク
ル目には信号線ｆから５バイトのヘッダを生成多項式Ｇ
（Ｘ）で割った時に得られるシンドロームパターンが出
力される。この出力データは、セレクタ１５、スイッチ
１６を介して誤り訂正パターン生成回路１７に入力す
る。
【００８６】誤り訂正パターン生成回路１７は、４サイ
クル目にシンドロームパターンが入力するとこれをデコ
ードして、ヘッダの１バイト目から２バイト目までの１
６ビット中どこか１ビットに誤りがある場合は、信号線
１８上で誤りの発生位置と同位のビット線にハイレベル
の信号を出力し、残りのビット線にはロウレベルの信号
を出力する。この誤り訂正パターンは、１バイト遅延回
路２０およびセレクタ１９を介して信号線２１に出力さ
れる。１バイト遅延回路２０を通ることにより、信号線
１８から出力される１６ビットの誤り訂正パターンの上
位８ビット（ヘッダの１バイト目に対する誤り訂正パタ
ーン）だけが、４サイクル目に信号線２４の下位８ビッ
トに出力され、誤り訂正パターンの下位８ビット（ヘッ
ダの２バイト目に対する誤り訂正パターン）は、５サイ
クル目に信号線２４の上位８ビットに出力されることに
なる。
クル目にシンドロームパターンが入力するとこれをデコ
ードして、ヘッダの１バイト目から２バイト目までの１
６ビット中どこか１ビットに誤りがある場合は、信号線
１８上で誤りの発生位置と同位のビット線にハイレベル
の信号を出力し、残りのビット線にはロウレベルの信号
を出力する。この誤り訂正パターンは、１バイト遅延回
路２０およびセレクタ１９を介して信号線２１に出力さ
れる。１バイト遅延回路２０を通ることにより、信号線
１８から出力される１６ビットの誤り訂正パターンの上
位８ビット（ヘッダの１バイト目に対する誤り訂正パタ
ーン）だけが、４サイクル目に信号線２４の下位８ビッ
トに出力され、誤り訂正パターンの下位８ビット（ヘッ
ダの２バイト目に対する誤り訂正パターン）は、５サイ
クル目に信号線２４の上位８ビットに出力されることに
なる。
【００８７】一方、この時（４サイクル目）には、ペイ
ロードの４８バイト目およびヘッダの１バイト目が、シ
フトレジスタ１２の３段目から信号線１３に出力されて
いる。このデータに対して、信号線２１から出力された
誤り訂正パターンの排他的論理和がとられることによ
り、誤りビットが訂正される。
ロードの４８バイト目およびヘッダの１バイト目が、シ
フトレジスタ１２の３段目から信号線１３に出力されて
いる。このデータに対して、信号線２１から出力された
誤り訂正パターンの排他的論理和がとられることによ
り、誤りビットが訂正される。
【００８８】１バイト目に誤りがなく、２バイト目およ
び３バイト目を合わせた１６ビット中のいずれか１ビッ
トに誤りがあった場合には、５サイクル目に信号線ｆか
ら出力されるデータを誤り訂正パターン生成回路１７に
よってデコードすることにより、誤りの発生位置と同位
のビット線のみをハイレベルの信号とする誤り訂正パタ
ーンが信号線１８から出力される。この誤り訂正パター
ンは、１バイト遅延回路２０およびセレクタ１９を介し
て信号線２１に出力される。
び３バイト目を合わせた１６ビット中のいずれか１ビッ
トに誤りがあった場合には、５サイクル目に信号線ｆか
ら出力されるデータを誤り訂正パターン生成回路１７に
よってデコードすることにより、誤りの発生位置と同位
のビット線のみをハイレベルの信号とする誤り訂正パタ
ーンが信号線１８から出力される。この誤り訂正パター
ンは、１バイト遅延回路２０およびセレクタ１９を介し
て信号線２１に出力される。
【００８９】この時（５サイクル目）には、ヘッダの２
バイト目および３バイト目が、シフトレジスタ１２の３
段目から信号線１３に出力されている。このデータに対
して、信号線２１からの誤り訂正パターンの排他的論理
和がとられることにより、誤りビットが訂正される。
バイト目および３バイト目が、シフトレジスタ１２の３
段目から信号線１３に出力されている。このデータに対
して、信号線２１からの誤り訂正パターンの排他的論理
和がとられることにより、誤りビットが訂正される。
【００９０】１バイト目から３バイト目に誤りがなく、
４バイト目および５バイト目を合わせた１６ビット中の
いずれか１ビットに誤りがあった場合には、６サイクル
目に同様の動作が行われることにより、誤り訂正され
る。
４バイト目および５バイト目を合わせた１６ビット中の
いずれか１ビットに誤りがあった場合には、６サイクル
目に同様の動作が行われることにより、誤り訂正され
る。
【００９１】以上のように、この実施例においては、図
１に示すＨＥＣ検査回路に１ビット誤り訂正回路を組み
合わせることにより、データ入力バスの上位８ビットま
たは下位８ビットのいずれかにヘッダの１バイト目があ
る場合にでも、ＨＥＣ検査を行えることはもちろんのこ
と、ヘッダの１ビット誤り訂正をも行うことができる。
１に示すＨＥＣ検査回路に１ビット誤り訂正回路を組み
合わせることにより、データ入力バスの上位８ビットま
たは下位８ビットのいずれかにヘッダの１バイト目があ
る場合にでも、ＨＥＣ検査を行えることはもちろんのこ
と、ヘッダの１ビット誤り訂正をも行うことができる。
【００９２】図５は請求項５記載の発明の一実施例に係
わる誤り訂正符号の符号器の構成を示す図である。
わる誤り訂正符号の符号器の構成を示す図である。
【００９３】図５に示す実施例は、１６ビットパラレル
のＨＥＣ生成回路（以下、この回路を１６ビットのＨＥ
Ｃ生成回路と呼ぶ）の構成を示す。
のＨＥＣ生成回路（以下、この回路を１６ビットのＨＥ
Ｃ生成回路と呼ぶ）の構成を示す。
【００９４】図５において、２６はスイッチであり、信
号線ａH への入力と信号線ａL への入力を別々にオン、
オフすることができる。２７は排他的論理和ゲートであ
り、信号線ａH 上のデータと信号線ｄ上のデータとの排
他的論理和を信号線ｂに出力する。２８および２９は、
それぞれ前記１６ビットおよび前記８ビットパラレル入
力の除算パターン生成回路である。３０は８ビットパラ
レルで１段のシフトレジスタである。３１はセレクタで
あり、信号線ｄまたは信号線ｅからのデータを選択す
る。この１６ビットのＨＥＣ生成回路は、図７の８ビッ
トのＨＥＣ生成回路を１６ビットに拡張し、さらに８ビ
ットパラレル入力の除算パターン生成回路２９やセレク
タ３１等を追加したものである。
号線ａH への入力と信号線ａL への入力を別々にオン、
オフすることができる。２７は排他的論理和ゲートであ
り、信号線ａH 上のデータと信号線ｄ上のデータとの排
他的論理和を信号線ｂに出力する。２８および２９は、
それぞれ前記１６ビットおよび前記８ビットパラレル入
力の除算パターン生成回路である。３０は８ビットパラ
レルで１段のシフトレジスタである。３１はセレクタで
あり、信号線ｄまたは信号線ｅからのデータを選択す
る。この１６ビットのＨＥＣ生成回路は、図７の８ビッ
トのＨＥＣ生成回路を１６ビットに拡張し、さらに８ビ
ットパラレル入力の除算パターン生成回路２９やセレク
タ３１等を追加したものである。
【００９５】次に、この１６ビットのＨＥＣ生成回路の
動作を説明する。
動作を説明する。
【００９６】まず、データ入力バスの上位８ビットにヘ
ッダの１バイト目がある場合について述べる。この場合
は、セレクタ３１の入力として、信号線ｄを選択してお
く。ヘッダの入力が始まってから１サイクル目に、信号
線ａH および信号線ａL からそれぞれヘッダの１バイト
目および２バイト目が同時に入力する。この時、信号線
ｃからは、１バイト目から２バイト目にかけての入力を
Ｘ8 倍してから生成多項式Ｇ（Ｘ）によって割った余り
［Ｘ8 （Ｈ１，Ｈ２）］ｍｏｄＧ（Ｘ）が出力される。
ッダの１バイト目がある場合について述べる。この場合
は、セレクタ３１の入力として、信号線ｄを選択してお
く。ヘッダの入力が始まってから１サイクル目に、信号
線ａH および信号線ａL からそれぞれヘッダの１バイト
目および２バイト目が同時に入力する。この時、信号線
ｃからは、１バイト目から２バイト目にかけての入力を
Ｘ8 倍してから生成多項式Ｇ（Ｘ）によって割った余り
［Ｘ8 （Ｈ１，Ｈ２）］ｍｏｄＧ（Ｘ）が出力される。
【００９７】２サイクル目には、ヘッダの３バイト目お
よび４バイト目が入力し、この時、信号線ｃからは１バ
イト目から４バイト目にかけての入力をＸ8 倍してから
生成多項式Ｇ（Ｘ）によって割った余り［Ｘ8 （Ｈ１，
Ｈ２，Ｈ３，Ｈ４）］ｍｏｄＧ（Ｘ）、すなわちＨＥＣ
バイトが出力される。このＨＥＣバイトは、３サイクル
目に信号線ｄに出力され、セレクタ３１を介して出力さ
れた後、ヘッダの５バイト目に付加される。
よび４バイト目が入力し、この時、信号線ｃからは１バ
イト目から４バイト目にかけての入力をＸ8 倍してから
生成多項式Ｇ（Ｘ）によって割った余り［Ｘ8 （Ｈ１，
Ｈ２，Ｈ３，Ｈ４）］ｍｏｄＧ（Ｘ）、すなわちＨＥＣ
バイトが出力される。このＨＥＣバイトは、３サイクル
目に信号線ｄに出力され、セレクタ３１を介して出力さ
れた後、ヘッダの５バイト目に付加される。
【００９８】次に、データ入力バスの下位８ビットにヘ
ッダの１バイト目がある場合について述べる。この場合
は、セレクタ３１の入力として、信号線ｅを選択してお
く。ヘッダの入力が始まってから１サイクル目に、信号
線ａH はオフになり、信号線ａL からヘッダの１バイト
目が入力する。この時、信号線ｃからは、１バイト目の
入力をＸ8 倍してから生成多項式Ｇ（Ｘ）によって割っ
た余り［Ｘ8 （Ｈ１）］ｍｏｄＧ（Ｘ）が出力される。
ッダの１バイト目がある場合について述べる。この場合
は、セレクタ３１の入力として、信号線ｅを選択してお
く。ヘッダの入力が始まってから１サイクル目に、信号
線ａH はオフになり、信号線ａL からヘッダの１バイト
目が入力する。この時、信号線ｃからは、１バイト目の
入力をＸ8 倍してから生成多項式Ｇ（Ｘ）によって割っ
た余り［Ｘ8 （Ｈ１）］ｍｏｄＧ（Ｘ）が出力される。
【００９９】２サイクル目には、ヘッダの２バイト目お
よび３バイト目が入力し、この時、信号線ｃからは１バ
イト目から３バイト目にかけての入力をＸ8 倍してから
生成多項式Ｇ（Ｘ）によって割った余り［Ｘ8 （Ｈ１，
Ｈ２，Ｈ３）］ｍｏｄＧ（Ｘ）が出力される。この余り
は、３サイクル目に信号線ｄに出力された後、排他的論
理和ゲート２７によって信号線ａH に入力しているヘッ
ダの４バイト目と排他的論理和がとられる。排他的論理
和がとられた後に信号線ｂに出力されたデータは、８ビ
ット入力の除算パターン生成回路２９に入力し、その出
力として信号線ｅから余り［Ｘ8 （Ｈ１，Ｈ２，Ｈ３，
Ｈ４）］ｍｏｄＧ（Ｘ）、すなわちＨＥＣバイトが出力
される。
よび３バイト目が入力し、この時、信号線ｃからは１バ
イト目から３バイト目にかけての入力をＸ8 倍してから
生成多項式Ｇ（Ｘ）によって割った余り［Ｘ8 （Ｈ１，
Ｈ２，Ｈ３）］ｍｏｄＧ（Ｘ）が出力される。この余り
は、３サイクル目に信号線ｄに出力された後、排他的論
理和ゲート２７によって信号線ａH に入力しているヘッ
ダの４バイト目と排他的論理和がとられる。排他的論理
和がとられた後に信号線ｂに出力されたデータは、８ビ
ット入力の除算パターン生成回路２９に入力し、その出
力として信号線ｅから余り［Ｘ8 （Ｈ１，Ｈ２，Ｈ３，
Ｈ４）］ｍｏｄＧ（Ｘ）、すなわちＨＥＣバイトが出力
される。
【０１００】以上のようにして、この実施例の１６ビッ
トのＨＥＣ生成回路では、データ入力バスの上位８ビッ
トまたは下位８ビットのいずれかにヘッダの１バイト目
がある場合にでもＨＥＣ生成を行うことができる。
トのＨＥＣ生成回路では、データ入力バスの上位８ビッ
トまたは下位８ビットのいずれかにヘッダの１バイト目
がある場合にでもＨＥＣ生成を行うことができる。
【０１０１】以上、ＡＴＭ通信に即した３つの実施例を
用いて、本発明を詳細に説明してきた。ＡＴＭ通信で
は、符号化および復号化されるデータは５バイトから成
るヘッダであり、使用される生成多項式はＧ（Ｘ）＝Ｘ
8 ＋Ｘ2 ＋Ｘ＋１であるが、本発明の適用される範囲は
これに限定されるものではない。本明細書に記載した符
号化および復号化の方法は、より一般的な巡回符号論理
に基づくものであり、従ってこの方法によって符号化さ
れるデータを用いた通信方式であって、かつ１６ビット
パラレルでのデータ処理に起因する前記の問題を有する
通信方式には、本発明の誤り訂正符号符号器および復号
器を等しく応用することができる。
用いて、本発明を詳細に説明してきた。ＡＴＭ通信で
は、符号化および復号化されるデータは５バイトから成
るヘッダであり、使用される生成多項式はＧ（Ｘ）＝Ｘ
8 ＋Ｘ2 ＋Ｘ＋１であるが、本発明の適用される範囲は
これに限定されるものではない。本明細書に記載した符
号化および復号化の方法は、より一般的な巡回符号論理
に基づくものであり、従ってこの方法によって符号化さ
れるデータを用いた通信方式であって、かつ１６ビット
パラレルでのデータ処理に起因する前記の問題を有する
通信方式には、本発明の誤り訂正符号符号器および復号
器を等しく応用することができる。
【０１０２】また、本発明は、一実施例として１６ビッ
トパラレルの構成を説明したが、これを拡張して２ｎ
（ｎ＝１６，３２……）ビットとすることは、当業者で
あれば上記の説明及び現在の技術水準から容易に実施し
得るものである。
トパラレルの構成を説明したが、これを拡張して２ｎ
（ｎ＝１６，３２……）ビットとすることは、当業者で
あれば上記の説明及び現在の技術水準から容易に実施し
得るものである。
【０１０３】なお、図１に示す実施例の１６ビットパラ
レルのＨＥＣ検査回路は、１６ビットパラレルのＨＥＣ
生成回路として用いることも可能である。この場合に
は、図１におけるヘッダ検出回路６，７は不要となる。
ＨＥＣ生成回路としての動作は次のようになる。
レルのＨＥＣ検査回路は、１６ビットパラレルのＨＥＣ
生成回路として用いることも可能である。この場合に
は、図１におけるヘッダ検出回路６，７は不要となる。
ＨＥＣ生成回路としての動作は次のようになる。
【０１０４】まず，データ入力バスの上位８ビットにヘ
ッダの１バイト目がある場合は、図１３を見ればわかる
ように、ヘッダの１バイト目から４バイト目までを入力
させれば、３サイクル目には信号線ｂから余り（Ｈ１，
Ｈ２，Ｈ３，Ｈ４，００００００００）ｍｏｄＧ
（Ｘ）、すなわちＨＥＣを得ることができる。また、デ
ータ入力バスの下位８ビットにヘッダの１バイト目があ
る場合は、図１４に示すように、ヘッダの１バイト目か
ら４バイト目までを入力させれば、４サイクル目には信
号線ｆから余り（Ｈ１，Ｈ２，Ｈ３，Ｈ４，０００００
０００）ｍｏｄＧ（Ｘ）、すなわちＨＥＣを得ることが
できる。
ッダの１バイト目がある場合は、図１３を見ればわかる
ように、ヘッダの１バイト目から４バイト目までを入力
させれば、３サイクル目には信号線ｂから余り（Ｈ１，
Ｈ２，Ｈ３，Ｈ４，００００００００）ｍｏｄＧ
（Ｘ）、すなわちＨＥＣを得ることができる。また、デ
ータ入力バスの下位８ビットにヘッダの１バイト目があ
る場合は、図１４に示すように、ヘッダの１バイト目か
ら４バイト目までを入力させれば、４サイクル目には信
号線ｆから余り（Ｈ１，Ｈ２，Ｈ３，Ｈ４，０００００
０００）ｍｏｄＧ（Ｘ）、すなわちＨＥＣを得ることが
できる。
【０１０５】
【発明の効果】以上説明したように、本発明の誤り訂正
符号の符号器又は復号器によれば、バイト単位のデータ
が集まってできている符号化された、又は符号化すべき
一連のデータの１バイト目が、２ｎビットパラレルのデ
ータバスの上位ｎビットと下位ｎビットのいずれかに対
して出力されても、このデータを復号化又は符号化する
ことが可能となる。
符号の符号器又は復号器によれば、バイト単位のデータ
が集まってできている符号化された、又は符号化すべき
一連のデータの１バイト目が、２ｎビットパラレルのデ
ータバスの上位ｎビットと下位ｎビットのいずれかに対
して出力されても、このデータを復号化又は符号化する
ことが可能となる。
【図１】請求項１又は２記載の発明の一実施例に係わる
誤り訂正符号の復号器の構成を示す図。
誤り訂正符号の復号器の構成を示す図。
【図２】ヘッダの１バイト目がデータ入力バスの下位８
ビットに入力する場合における、図１に示す１６ビット
パラレルのＨＥＣ検査回路の動作を示す図。
ビットに入力する場合における、図１に示す１６ビット
パラレルのＨＥＣ検査回路の動作を示す図。
【図３】図１に示す１６ビットパラレルのＨＥＣ検査回
路に１ビット誤り訂正回路を組み合わせた回路の構成を
示す図。
路に１ビット誤り訂正回路を組み合わせた回路の構成を
示す図。
【図４】図３に示す１バイト遅延回路の構成を示す図。
【図５】請求項５記載の発明の一実施例に係わる誤り訂
正符号の復号器の構成を示す図。
正符号の復号器の構成を示す図。
【図６】シリアルのＨＥＣ生成回路として用いることが
可能な除算回路の構成を示す図。
可能な除算回路の構成を示す図。
【図７】シリアルのＨＥＣ検査回路として用いることが
可能な除算回路の構成を示す図。
可能な除算回路の構成を示す図。
【図８】８ビットパラレルのＨＥＣ生成回路の構成を示
す図である。
す図である。
【図９】８ビットパラレルの入力の除算パターン生成回
路の構成を示す図。
路の構成を示す図。
【図１０】８ビットパラレルのＨＥＣ検査回路の構成を
示す図。
示す図。
【図１１】８ビットパラレルのＨＥＣ検査回路の動作を
示す図。
示す図。
【図１２】従来の１６ビットパラレルのＨＥＣ検査回路
の構成を示す図。
の構成を示す図。
【図１３】ヘッダの１バイト目がデータ入力バスの上位
８ビットに入力する場合における、従来の１６ビットパ
ラレルのＨＥＣ検査回路の動作を示す図。
８ビットに入力する場合における、従来の１６ビットパ
ラレルのＨＥＣ検査回路の動作を示す図。
【図１４】ヘッダの１バイト目がデータ入力バスの下位
８ビットに入力する場合における、従来の１６ビットパ
ラレルのＨＥＣ検査回路の動作を示す図。
８ビットに入力する場合における、従来の１６ビットパ
ラレルのＨＥＣ検査回路の動作を示す図。
１，１６，２６ スイッチ
２，１２，２５，３０ シフトレジスタ
３，４，２８，２９ 除算パターン生成回路
５，１０，２２，２７ 排他的論理和ゲート
６，７ ヘッダ検出回路
８，９，２１，２３，２４ 信号線
１１ データ入力バス
１３，１８ データバス
１４ ＨＥＣ検査回路
１５，１９、３１ セレクタ
１７ 誤り訂正パターン生成回路
２０ 遅延回路
Claims (5)
- 【請求項１】 受信データを２ｎビットずつ入力するデ
ータ入力バスと、 前記データ入力バスの上位ｎビットへの受信データの入
力をオン／オフする第１のスイッチと、 前記データ入力バスの下位ｎビットへの受信データの入
力をオン／オフする第２のスイッチと、 前記データ入力バスの上位ｎビットに入力した受信デー
タを一方の入力として排他的論理和をとる第１のゲート
回路と、 前記第１のゲート回路の出力を上位ｎビットの入力と
し、前記データ入力バスの下位ｎビットの出力を下位ｎ
ビットの入力とする２ｎビットパラレルのシフトレジス
タと、 前記シフトレジスタからの２ｎビットの出力を入力と
し、除算パターンを生成し、生成したｎビットの除算パ
ターン出力を前記第１のゲート回路の他方の入力に与え
る第１の組み合わせ回路と、 前記シフトレジスタの上位ｎビットの出力を入力とし、
ｎビットの除算パターンを生成出力する第２の組み合わ
せ回路と、 前記第２の組み合わせ回路の出力と前記シフトレジスタ
の下位ｎビットの出力との排他的論理和をとる第２のゲ
ート回路と、 前記シフトレジスタの上位ｎビットの出力を入力とし
て、その入力が誤り訂正符号が受信されたことを示すパ
ターンであることを検出する第１の検出回路と、 前記第２のゲート回路の出力を入力とし、その入力が誤
り訂正符号が受信されたことを示すパターンであること
を検出する第２の検出回路とを具備することを特徴とす
る誤り訂正符号の復号器。 - 【請求項２】 受信データの上位ｎビットとｎビットの
除算パターンとの排他的論理和を上位ｎビットの入力と
し、受信データの下位ｎビットを下位ｎビットの入力と
する２ｎビットパラレルのシフトレジスタを備え、１６
ビットパラレルで受信データを復号化する誤り訂正符号
の復号器において、 前記シフトレジスタの上位ｎビットの出力を入力とし、
ｎビットの除算パターンを生成出力する組み合わせ回路
と、 前記組み合わせ回路の出力と前記シフトレジスタの下位
ｎビットの出力との排他的論理和をとるゲート回路と、 前記シフトレジスタの上位ｎビットの出力を入力とし
て、その入力が誤り訂正符号が受信されたことを示すパ
ターンであることを検出する第１の検出回路と、 前記ゲート回路の出力を入力とし、その入力が誤り訂正
符号が受信されたことを示すパターンであることを検出
する第２の検出回路とを具備することを特徴とする誤り
訂正符号の復号器。 - 【請求項３】 前記シフトレジスタの上位ｎビットと前
記第２のゲート回路又は前記ゲート回路の出力を択一的
に選択する第１のセレクタと、 前記第１のセレクタにより選択された出力をスイッチン
グ制御するスイッチと、 前記スイッチを介して前記第１のセレクタの出力を受け
て、２ｎビットの誤り訂正パターンを生成する生成回路
と、 前記生成回路により生成された誤り訂正パターンを遅延
させる遅延回路と、 前記遅延回路により遅延された誤り訂正パターン又は前
記生成回路により生成された誤り訂正パターンを選択す
る第２のセレクタと、 受信データを２ｎビットパラレルにシフトして格納する
第２のシフトレジスタと、 前記第２のシフトレジスタの出力と前記第２のセレクタ
の出力との排他的論理和をとるゲート回路とからなる受
信データの１ビット誤り訂正回路を具備することを特徴
とする請求項１又は２記載の誤り訂正符号の復号器。 - 【請求項４】 前記遅延回路は、ｎビットパラレルのシ
フトレジスタを備えてなることを特徴とする請求項３記
載の誤り訂正符号の復号器。 - 【請求項５】 受信データを１６ビットずつ入力するデ
ータ入力バスと、 前記データ入力バスの上位ｎビットへの受信データの入
力をオン／オフする第１のスイッチと、 前記データ入力バスの下位ｎビットへの受信データの入
力をオン／オフする第２のスイッチと、 前記データ入力バスの上位ｎビットに入力した受信デー
タを一方の入力として排他的論理和をとるゲート回路
と、 前記ゲート回路の出力を上位ｎビットの入力とし、前記
データ入力バスの下位ｎビットの出力を下位ｎビットの
入力とし、ｎビットの除算パターンを生成出力する第１
の組み合わせ回路と、 前記ゲート回路の出力を入力とし、ｎビットの除算パタ
ーンを生成出力する第２の組み合わせ回路と、 前記第１の組み合わせ回路の出力を入力とし、出力を前
記ゲート回路の他方の入力に与える８ビットパラレルの
シフトレジスタと、 前記シフトレジスタの出力又は前記第２の組み合わせ回
路の出力のいずれか一方を選択して出力する選択回路と
を具備することを特徴とする誤り訂正符号の符号器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06430395A JP3454962B2 (ja) | 1995-03-23 | 1995-03-23 | 誤り訂正符号の符号器及び復号器 |
| US08/619,332 US5694405A (en) | 1995-03-23 | 1996-03-21 | Encoder and decoder of an error correcting code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06430395A JP3454962B2 (ja) | 1995-03-23 | 1995-03-23 | 誤り訂正符号の符号器及び復号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08265173A JPH08265173A (ja) | 1996-10-11 |
| JP3454962B2 true JP3454962B2 (ja) | 2003-10-06 |
Family
ID=13254355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06430395A Expired - Fee Related JP3454962B2 (ja) | 1995-03-23 | 1995-03-23 | 誤り訂正符号の符号器及び復号器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5694405A (ja) |
| JP (1) | JP3454962B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0949780B1 (en) * | 1998-04-08 | 2006-03-01 | Nec Corporation | A frame format and method and apparatus for processing a frame |
| RU2273092C2 (ru) * | 1998-04-29 | 2006-03-27 | Конинклейке Филипс Электроникс Н.В. | Способ, устройство и носитель для кодирования состоящей из многих слов информации |
| US6460157B1 (en) * | 1999-11-30 | 2002-10-01 | International Business Machines Corporation | Method system and program products for error correction code conversion |
| US20020144208A1 (en) * | 2001-03-30 | 2002-10-03 | International Business Machines Corporation | Systems and methods for enabling computation of CRC' s N-bit at a time |
| US8286059B1 (en) * | 2007-01-08 | 2012-10-09 | Marvell International Ltd. | Word-serial cyclic code encoder |
| CN101493804B (zh) * | 2008-01-24 | 2011-07-20 | 国际商业机器公司 | 数据总线系统及其编解码器和编解码方法 |
| US8644434B2 (en) * | 2011-09-22 | 2014-02-04 | Lsi Corporation | Apparatus and methods for performing sequence detection |
| JP6861611B2 (ja) * | 2017-11-07 | 2021-04-21 | ルネサスエレクトロニクス株式会社 | 半導体装置及びそれを備えた半導体システム |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2952051B2 (ja) * | 1991-01-08 | 1999-09-20 | 株式会社東芝 | Ａｔｍにおけるセル同期演算回路 |
| CA2059396C (en) * | 1991-01-16 | 1996-10-22 | Hiroshi Yamashita | Compact device for checking a header error in asynchronous transfer mode cells |
| JP2655547B2 (ja) * | 1991-03-13 | 1997-09-24 | 富士通株式会社 | Ｃｒｃ演算方法及びａｔｍ交換方式におけるｈｅｃ同期装置 |
| JPH04334234A (ja) * | 1991-05-10 | 1992-11-20 | Nec Corp | 多重処理形ａｔｍセル誤り訂正回路 |
| EP0582749B1 (en) * | 1992-07-14 | 1997-03-05 | ALCATEL BELL Naamloze Vennootschap | Error detection and correction device |
| ES2068105B1 (es) * | 1992-11-30 | 1995-11-01 | Alcatel Standard Electrica | Metodo y dispositivo de deteccion y correccion de errores en cabeceras de celulas atm. |
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1995
- 1995-03-23 JP JP06430395A patent/JP3454962B2/ja not_active Expired - Fee Related
-
1996
- 1996-03-21 US US08/619,332 patent/US5694405A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5694405A (en) | 1997-12-02 |
| JPH08265173A (ja) | 1996-10-11 |
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