JPH04211547A - 同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は同期回路、特にＡＴＭ（
Ａｓｙｎｃｈｒｏｎｏｕｓ　Ｔｒａｎｓｆｅｒ　Ｍｏｄ
ｅ）に基づく通信システムにおいて、該システム内の回
線上に連続して流れる各ＡＴＭセルの同期、すなわちセ
ル同期を行うための同期回路に関する。現在ＣＣＩＴＴ
　において、広帯域ＩＳＤＮ等に適したＡＴＭの通信、
すなわち非同期転送モードによるデータ転送が提案され
、その標準化が進められている。その一案として、レイ
ヤ１にフルＡＴＭを採用することが提案されている。

【０００２】上記提案に従って、レイヤ１にフルＡＴＭ
を採用したとすると、ＡＴＭ通信網で転送されるデータ
単位であるＡＴＭセル（ｃｅｌｌ）を１つ１つ切り出す
技術が不可欠となる。つまりセル同期を確立し、各セル
の位置を検出（セルの切り出し）する必要がある。この
ような各セルの切り出しを行うのに、ＣＲＣ（Ｃｙｃｌ
ｉｃ　Ｒｅｄｕｎｄａｎｃｙ　Ｃｈｅｃｋ）　演算は極
めて有効な手法と言える。つまりセルのヘッダについて
ＣＲＣ演算を施し、そのＣＲＣ演算結果が一定値になっ
たときに各セルが検出され、セル同期が行える。この場
合、セルのヘッダ自身の誤り検出も、本来のＣＲＣ機能
により当然行えることになる。なお、セルに誤りが含ま
れていたとしても、いわゆる前方保護および後方保護に
より、セルの同期は十分確保される。

【０００３】通常各ＡＴＭセルは、上記のヘッダと、本
来の情報を伝送するペイロードとから構成され、また該
ヘッダ内にはＨＥＣ（Ｈｅａｄｅｒ　Ｅｒｒｏｒ　Ｃｏ
ｎｔｒｏｌ）というフィールドが含まれている。上記の
ＣＲＣ演算結果はこのＨＥＣに書き込まれる。本発明は
、ＡＴＭセルの送信側において、ヘッダに対するＣＲＣ
演算を行った結果をセル同期確立用信号としてＨＥＣに
書き込み、またＡＴＭセルの受信側において、受信した
ＡＴＭセルのヘッダに対するＣＲＣ演算を行った結果と
、この受信したＡＴＭセルのＨＥＣに送信側で書き込ま
れたＣＲＣ演算結果との一致を検出することによってセ
ル同期が行われたことを検出し、同期検出信号を出力す
るための同期回路について述べる。

【０００４】

【従来の技術】まず、上記ＣＲＣ演算を行うための従来
のＣＲＣ演算器について説明する。図４０は従来のＣＲ
Ｃ演算器の第１例を示す図である。第１の従来例（図４
０）は、いわゆるテーブルによるＣＲＣ演算結果の読出
し方式であり、テーブルを内蔵した　ＲＯＭ１１、すな
わちＲＯＭテーブルからなる。

【０００５】入力されたｍビットのビット列Ｂｉｎに対
する、全通りのＣＲＣ演算結果Ｃｏｕｔ　を、このＲＯ
Ｍテーブルに予め記憶する。この入力ビット列Ｂｉｎを
　ＲＯＭ１１のアドレスとみなし、このとき読み出され
るデータが、求めるＣＲＣ演算結果である。図４１は従
来のＣＲＣ演算器の第２例を示す図である。第２の従来
例（図４１）は、いわゆるシフトレジスタ方式であり、
直列に接続されたシフトレジスタ１２と各シフトレジス
タ間に挿入された排他的論理和ゲート（ＥＸ−ＯＲ）１
３　とからなる。各排他的論理和ゲート１３にはコネク
タ１４が接続する。コネクタ１４は、ＣＲＣ演算に用い
る生成多項式の各次数の係数（“１”又は“０”）に応
じて、ＣＲＣ演算結果Ｃｏｕ’ｔを接続または非接続（
真理値“０”に固定）とする。該係数が“０”のものに
ついては　ＥＸ−ＯＲ１３による引算は行わないように
するためである。

【０００６】かくして、初期状態で、すべてのシフトレ
ジスタ１２の値を“０”クリアした後、図の左側から順
次ビット列が入力され、最終のビットが左端のシフトレ
ジスタ（χ０）１２に入力されたときの全シフトレジス
タ（χ０　，χ１　…χｎ−１）１２の値が、求めるＣ
ＲＣ演算結果を表し、従って、χ０　〜χｎ−１　の値
をその時点で読み出し、並べた値Ｃｏｕｔ　が求める値
である。

【０００７】図４２は従来のＣＲＣ演算器の第１例を改
良した一例を示す図である。第１の従来例の改良例（図
４２）は、複数のＲＯＭテーブルと複数の排他的論理和
ゲートを組み合わせたＣＲＣ演算結果の読出し方式であ
り、複数の　ＲＯＭ１１と、複数の排他的論理和ゲート
　（ＥＸ−ＯＲ）１３とを図示のように並列接続したも
のである。ただし、それぞれの　ＲＯＭ１１の中身は異
なり、ＲＯＭ１，ＲＯＭ２，…というようになる。例え
ばＲＯＭ１は“ＸＸＸ…Ｘ　　０００…０”の演算結果
が入っており（ＸＸＸ…Ｘはα１　ビット、０００…０
はｍ−α１　ビット）、ＲＯＭ２には“ＸＸＸ…Ｘ　　
０００…０”の演算結果が入っている（ＸＸＸ…Ｘはα
２　ビット、０００…０はｍ−α１　−α２　ビット）
。

【０００８】入力されたｍビットのビット列Ｂｉｎを、
適当なビット数に区切り（α１　，α２　…αｐ　で表
し、各々は例えば５ビット）、対応する　ＲＯＭ１１か
ら読み出される各ＣＲＣ演算結果（各々、ｎビットとす
る）を図示のように各　ＥＸ−ＯＲ１３に入力する。そ
して最終段の　ＥＸ−ＯＲ１３から、求めるＣＲＣ演算
結果Ｃｏｕｔを得る。なお生成多項式のビット数よりも
残余のαｐ＋１　ビットのビット数が少ないときは、そ
のまま余りとして最終段の　ＥＸ−ＯＲ１３にαｐ＋１
　が入力される。

【０００９】この改良例によれば、ビット数ｍが増大し
ても、　ＲＯＭ１１に要求されるアドレス空間は、第１
の従来例（図４０）のように指数関数的に増大すること
はない。 また、上記の第２の従来例と対比すると、ＣＲＣ演算処
理が並列処理であるから、各論理デバイス（ＲＯＭ１１
，ＥＸ−ＯＲ１３）に高速性が要求されない、という利
点がある。以上述べたＣＲＣ演算器の各例は、連続した
ビット列を一定ビット長で区切って分割した、各分割ビ
ット列に対しＣＲＣ演算を行うのには都合がよい。つま
り、有限の時系列を有する各入力ビット列をＣＲＣ演算
の対象とするのに適している。これを図４３に示す。

【００１０】図４３は有限の時系列を有する入力ビット
列を表す図である。本図では、例えばｍビット長で区切
ったビット列Ｂｉｎを示し、ｑ番目の分割ビット列とｑ
＋１番目の分割ビット列のところを抜き出して示す。

【００１１】

【発明が解決しようとする課題】ところが、ＡＴＭ伝送
技術の中のフルＡＴＭ伝送方式の同期回路においては、
上記のような有限の時系列を有する入力ビット列を対象
とするのではなく、無限の時系列を有する入力ビット列
（ＡＴＭセル群）を対象とするので、入力ビット列を１
ビットずつシフトしながら連続的にＣＲＣ演算結果Ｃｏ
ｕｔ　を得る必要がある。

【００１２】図４４は無限の時系列を有する入力ビット
列を表す図である。本図は、ＣＲＣ演算の対象が１ビッ
トずつシフトして行く様子を示している。すなわち、上
記のフルＡＴＭにおけるセルの切り出しは、入力ビット
列Ｂｉｎに対し順次ビットをずらして毎回ＣＲＣ演算を
実行することにより行われ、本図では、ｑ番目と、ｑ＋
１番目とｑ＋２番目の、ＣＲＣ演算対象となる入力ビッ
ト列Ｂｉｎを表す。

【００１３】図４５は無限の時系列を有する入力ビット
列を対象とする同期回路の第１例を示す図、図４６は無
限の時系列を有する入力ビット列を対象とする同期回路
の第２例を示す図である。これらの回路により連続的に
求めるＣＲＣ演算結果Ｃｏｕｔ　が得られる。なお図４
６Ｃｐ　，Ｃｐ＋１　…はそれぞれ固有のタイミングで
発生し、これらのいずれかがＣｏｕｔ　をなす。

【００１４】第１回路例（図４６）は、既述の第１の従
来例の改良例（図４２）をベースにしたものに相当し、
多段のシフトレジスタ１２と、ＣＲＣ演算部１６とから
なる。このＣＲＣ演算部１６は既述の図４０又は図４２
の回路構成と基本的に同じである。第２回路例（図４６
）は、多数並設されたＣＲＣ演算部１７と、これらを制
御する制御装置１８とからなる。各演算部１７の構成は
既述の第２の従来例（図４１）と基本的に同じである。

【００１５】しかしながら、第１の従来例（図４０）を
用いた場合は、ビット数ｍの増大に伴い　ＲＯＭ１１の
アドレス空間の指数関数的に増大し、ハードウェア規模
が大きくなるという問題が生ずる。その改良例（図４２
）を用いた場合は、　ＥＸ−ＯＲ１３が多段に接続され
、ＡＴＭのレイヤ１の動作速度が、　６２０Ｍｂ／ｓ　
または　１５５Ｍｂ／ｓ　であるため、処理の際のゲー
ト（ＥＸ−ＯＲ）　遅延が問題になる。

【００１６】一方、第２の従来例（図４１）が、ｍビッ
ト入力し終わった時点で結果が出る構造になっているた
め、第２回路例（図４６）では、ＣＲＣ演算部１７が複
数個必要でハードウェア規模が増大し、また制御装置１
８が必要になるという問題もある。したがって本発明は
上記諸問題点に鑑み、数　１００Ｍｂ／ｓ　以上の超高
速データに対しても、処理遅延を増大させず、また装置
規模を増大させることなく、無限の時系列からなる入力
ビット列より連続的にＣＲＣ演算結果が得られるＣＲＣ
演算器を備えた同期回路を提供することを目的とするも
のである。

【００１７】

【課題を解決するための手段】図１は本発明に係る同期
回路の原理ブロック図である。本図において、本発明に
係る同期回路２０は、シフトレジスタ手段２１と、連続
ＣＲＣ演算部２２と、同期制御部２３とから構成される
。

【００１８】

【作用】シフトレジスタ部２１は、データ伝送に供され
るＡＴＭセル（第２図）を構成する入力ビット列Ｂｉｎ
をビットシリアルに受信して保持する。連続ＣＲＣ演算
部２２は、通常のＣＲＣ演算プロセスに予め変形を加え
、演算量を減少させた変形ＣＲＣ演算プロセスに従って
ＣＲＣ演算を行う。

【００１９】同期制御部２３は、連続ＣＲＣ演算部２２
からのＣＲＣ演算結果Ｃｏｕｔ　を入力とし、ＡＴＭセ
ルの送信側にあってはＣＲＣ演算結果Ｃｏｕｔ　を同期
確立用信号Ｓｅ　として該ＡＴＭセル内に含めて送信し
、また、該ＡＴＭセルの受信側にあっては送信側より送
信されたＣＲＣ演算結果Ｃｏｕｔ　と、受信側の連続Ｃ
ＲＣ演算部２２で演算して得たＣＲＣ演算結果Ｃｏｕｔ
　とが一致したとき同期検出信号Ｓｄ　として出力する
。

【００２０】図２は本発明が適用されるＡＴＭセルの一
般的なフォーマット図である。本図において、上欄の１
，２，３…８はＬＳＢ（１）からＭＳＢ（８）までのビ
ット位置を示し、右側の１，２，３…５３はＡＴＭセル
内（以下、単にセルとも言う）の区分を示すオクテット
である。セルは、ヘッダとペイロード（セルの中身であ
るデータ）とに区分される。ＶＰＩ（Ｖｉｒｔｕａｌ　
Ｐａｔｈ　Ｉｄｅｎｔｉｆｉｅｒ）　，ＶＣＩ（Ｖｉｒ
ｔｕａｌ　Ｃｉｒｃｕｉｔ　Ｉｄｅｎｔｉｆｉｅｒ）は
セルの宛先を表示するものである。ＣＬＰはセルロスプ
ライオリティである。このうちＶＰＩ１は、ＮＮＩのと
きはＶＰＩの一部であり、ＵＮＩのときは、ＧＦＣと呼
ばれるセルの競合制御を行うための情報が入る。既述の
ＨＥＣはヘッダ全体の監視部分である。

【００２１】第２図に示す構造のセルがＡＴＭ通信網の
伝送路上を、１オクテット目のＭＳＢ→ＬＳＢ、２オク
テット目のＭＳＢ→ＬＳＢの順序で、連続的に流れてお
り、ＨＥＣの対象範囲は第１オクテットから第４オクテ
ットまでであり、ＨＥＣまで含めてＣＲＣ演算を行うと
、正常なセルであればＣＲＣ演算結果Ｃｏｕｔ　がオー
ル“０”になると想定する。また、用いる生成多項式Ｇ
は例えば、 Ｇ＝χ８　＋χ２　＋χ１　＋χ０　……（１）である
。このオール“０”を検出して、セルの同期が連続的に
とられる。

【００２２】また前述した、通常のＣＲＣ演算プロセス
とは、以下のとおりである。 ある時系列の入力ビット列Ｂｉｎ …ａｎ　，ａｎ＋１　，ａｎ＋２　…ａｎ＋ｍ−１　，
ａｎ＋ｍ　，ａｎ＋ｍ＋１　，ａｎ＋ｍ＋２　…につい
て、ａｎ　からａｎ＋ｍ−１　までについてのＣＲＣ演
算結果をＣｎ　、 ＣＲＣ演算に用いる生成多項式は例えば上述のＧであり
、これらは、

【００２３】

【数１】

【００２４】 　　　　　　Ｆｎ　＝ａｎ　χｍ−１　＋…＋ａｎ＋ｍ
　χ１　＋ａｎ＋ｍ−１　χ０　　　　　　　　　　　
＝Ｑｎ　Ｇ＋Ｃｎ　（Ｑｎ　は商）　　　　　　　　　
　　　　　　　　　……（３）と表すことができる。こ
こで、Ｒ（ｆ／ｇ）はｆ／ｇの余りを求める関数である
。また、演算は全てモジュロ２の演算である。通常、上
記の関数Ｒ（ｆ／ｇ）に要する演算量は大であり、その
ためにＣＲＣ演算を行うのに必要なハードウェア規模は
大になり既述の問題点が発生する。本発明は、シフトレ
ジスタ部２１と連続ＣＲＣ演算部２２によってその演算
量を大幅に減らすものである。

【００２５】

【実施例】図３は本発明に基づく第１実施例を示す図で
ある。本図において、第１ＣＲＣ演算部３１は、シフト
レジスタ部２１から押し出されたオーバーフロービット
（Ｂ１）をｍ次の項とみなし、このｍ次の項を当該ＣＲ
Ｃ演算に用いる生成多項式で除算して得た余りを第１Ｃ
ＲＣ演算結果Ｃ１とする。

【００２６】第２ＣＲＣ演算部３２は、そのオーバーフ
ロービットＢ１が押し出されると同時に第２ビット列Ｂ
２側に現れるビットを０次の項とみなし、この０次の項
と、直前で得たＣＲＣ演算結果Ｃｏｕｔ　を生成多項式
Ｇで除算した余りとを加えた値を第２ＣＲＣ演算結果Ｃ
２とする。そしてこれらＣ１とＣ２の差分を減算部３３
にてとり、求めるＣＲＣ演算結果Ｃｏｕｔ　となす。

【００２７】上記の第１実施例においては、以下の数式
で表す着眼点に基づいて連続ＣＲＣ演算部２２を形成し
ている。再び前述の式（２）および式（３）を参照する
と、まず式（２）におけるＣｎ　を１ビットシフトした
後のＣＲＣ演算結果Ｃｎ＋１　は、

【００２８】

【数２】

【００２９】であり、Ｆｎ＋１　はＦｎ　から１ビット
、ＣＲＣ演算の対象が移動したものであるから、

【００
３０】

【数３】

【００３１】これを分解して整理すると、

【００３２】

【数４】

【００３３】第１項は余り０であるからこれを消去して
、

【００３４】

【数５】

【００３５】再び分解して

【００３６】

【数６】

【００３７】この第１項の演算子内のＣｎ　は、図３の
フィードバックライン３４からの値に相当し、第２項の
演算は演算部３１に係り、第３項の演算は演算部３２に
係る。なお、この第３項は生成多項式Ｇより次数が低く
、実際にはこれが即余りとなるので、

【００３８】

【数７】

【００３９】と、表すことができる。 式（７）は、Ｃｎ＋１　を求めるのに、Ｃｎ　χ−ａｎ
　χｍ　＋ａｎ＋ｍ　χ０　についてＣＲＣ演算を施せ
ば良いことを意味している。 さらに、式（９）は、Ｃｎ＋１　を求めるに、■　　Ｃ
ｎ　χについてＣＲＣ演算を施し、■　　ａｎ　χｍ　
についてのＣＲＣ演算の結果を引き、■　　ａｎ＋ｍ　
χ０　を加える。 ことを意味する。

【００４０】ここで、■は、ビット数が小さいため第１
の従来例（図４０）でも、実施可能であり、また連続し
た処理が可能であるから第２の従来例（図４１）でも実
施可能である。■は、ａｎ　が“０”の時は演算結果が
オール“０”であり、ａｎ　が“１”の時は演算結果が
、

【００４１】

【数８】

【００４２】であり、どちらも、予め分かっている値で
ある。■は、■，■の結果の下１ビットについて、結果
を反転するか否かである。第１実施例をもう少し実用的
に構成すると、図４の如くなる。図４は第１実施例に対
応する実現例を示す図である。図示のとおり、ｍビット
分のシフトレジスタ２１と、ＣＲＣ演算部３５と、ＣＲ
Ｃ記憶部３６とからなる。以下、動作を説明する。

【００４３】 ｉ）初期状態（この同期演算回路２０にデータビット列
Ｂｉｎが入力されてない状態）のとき シフトレジスタ２１およびＣＲＣ記憶部３６はオール“
０”にリセットされている。 ｉｉ）初期状態の次の状態のとき シフトレジスタ２１の最下位ビットと、ＣＲＣ演算部３
５にａ１　が入力される。このとき、シフトレジスタ２
１では、データが最下位ビットから最上位ビット方向へ
シフトされる。さらに、このとき、同時にＣＲＣ記憶部
３６から、１つ手前の状態（初期状態）のＣＲＣ演算結
果、すなわち、オール“０”が、また、シフトレジスタ
２１の最上位ビット（出力）からの“０”がそれぞれＣ
ＲＣ演算部３５に入力される。この状態で、ＣＲＣ演算
部３５は、次のＣＲＣ演算値を決定し、ＣＲＣ記憶部３
６にセットする。

【００４４】 ｉｉｉ）　　ｉｉ）の次の状態のとき シフトレジスタ２１の最下位ビット（入力）および、Ｃ
ＲＣ演算部３５に、ａ２　が共に入力される。このとき
、シフトレジスタ２１では、データが最下位ビットから
最上位ビット方向へシフトされる。さらに、このとき、
同時にＣＲＣ記憶部３６から１つ手前の状態（上記ｉ）
の状態）のＣＲＣ演算値が、また、シフトレジスタ２１
の最上位ビットからの“０”がそれぞれＣＲＣ演算部３
５に入力される。この状態で、ＣＲＣ演算部３５は、次
のＣＲＣ演算値を決定し、ＣＲＣ記憶部３６にセットす
る。

【００４５】 ｉｖ）ａｍ＋１　が入力されるとき シフトレジスタ２１の最下位ビット（入力）および、Ｃ
ＲＣ演算部３５にａｍ＋１　が共に入力される。このと
き、シフトレジスタ２１では、データが最下位ビットか
ら最上位ビット方向へシフトされる。さらに、このとき
、同時にＣＲＣ記憶部３６から１つ手前の状態のＣＲＣ
演算値が、また、シフトレジスタ２１の最上位ビットか
らのａ１　がそれぞれ演算部３５に入力される。この状
態で、ＣＲＣ演算部３５は、次のＣＲＣ演算値を決定し
、ＣＲＣ記憶部３６にセットする。

【００４６】 ｖ）定常状態のとき ＣＲＣ記憶部３６には、Ｃｎ　（ａｎ　からａｎ＋ｍ−
１　までのＣＲＣ演算結果）が記憶されている。この時
点で、次のデータａｎ＋ｍ　が、シフトレジスタ２１の
最下位ビット（入力）およびＣＲＣ演算部３５に入力さ
れる。この時シフトレジスタ２１では、データが最下位
ビットから最上位ビット方向へシフトされる。さらに、
このとき、同時にＣＲＣ記憶部３６からＣｎ　が、また
、シフトレジスタ２１の最上位ビットからのａｎ　がそ
れぞれＣＲＣ演算部３５に入力される。この状態で、Ｃ
ＲＣ演算部３５は、次のＣＲＣ演算値Ｃｎ＋１を決定し
、ＣＲＣ記憶部３６にセットする。

【００４７】上述した第１実施例（図３）のＣＲＣ演算
動作を要約すると次のとおりである。シフトレジスタ部
２１は、入力されるビット列Ｂｉｎにｍビット長の遅延
を与える。第１ＣＲＣ演算部３１は、シフトレジスタ部
２１から押し出される第１ビット列Ｂ１を取り入れて第
１のＣＲＣ演算を行う。

【００４８】第２ＣＲＣ演算部３２は、シフトレジスタ
部２１の入力段で分岐した第２ビット列Ｂ２を取り入れ
て第２のＣＲＣ演算を行う。なお、Ｂ２は実質的にＢｉ
ｎと同じである。減算部３３は、第１ＣＲＣ演算部３１
および第２ＣＲＣ演算部３２からの第１ＣＲＣ演算結果
Ｃ１および第２ＣＲＣ演算結果Ｃ２との間の差分をとり
、減算部３３から時系列的に、求めるＣＲＣ演算結果Ｃ
ｏｕｔ　を得る。

【００４９】本発明の連続ＣＲＣ演算部２２は、図４４
を参照すると、ｑ＋１番目のビット列のＣＲＣ演算を行
うに際し、ｑ＋１番目にビットシフトしたことによりｑ
番目のビット列から外れる過去のビット（またはビット
列）と、新たに参入する現在のビット（またはビット列
）とを同一のタイミングに揃えてＣＲＣ演算した上で各
ＣＲＣ演算結果の差をビット毎に連続して送出するよう
にしたものである。

【００５０】図５は本発明に基づく第２実施例を示す図
である。本図において、第３ＣＲＣ演算部４１は、ｍビ
ット遅延し、かつｍ次の項とみなした第１ビット列Ｂ１
について、ＣＲＣ演算に用いる生成多項式Ｇで除算して
得た余りを第３ＣＲＣ演算結果Ｃ３とする。第４ＣＲＣ
演算部４２は、第１ビット列Ｂ１と同一のビット列の下
部に、シフトレジスタ部２１に蓄積されているビット列
と同一のものをつけたとみなした第２ビット列Ｂ２を生
成多項式Ｇで除算して得た余りを第４ＣＲＣ演算結果Ｃ
４とする。すなわち、ａｎ−２　，ａｎ−１　，ａｎ　
，ａｎ＋１　…ａｎ＋ｍ−１　，ａｎ＋ｍ　，ａｎ＋ｍ
＋１　なるビット列に対し、第３ＣＲＣ演算部４１およ
び第４ＣＲＣ演算部４２は、下記のＢ１およびＢ２につ
いてのＣＲＣ演算を行う。

【００５１】 Ｂ１：“…ａｎ−２　，ａｎ　０００００…０”（但し
、０はｍ個） Ｂ２：“…ａｎ−２　　，ａｎ　，ａｎ＋１　ａｎ＋２
　…ａｎ＋ｍ−１　” ここで、上記Ｂ１およびＢ２の各先頭の“……”の部分
は、Ｂ１，Ｂ２どちらも同じ時間位置から始まる。例え
ば、ａｏ　からとか、ａｌ　からという具合である。

【００５２】そしてこれらＣ３とＣ４の差分を減算部４
３にてとり、求めるＣＲＣ演算結果Ｃｏｕｔ　となす。 上記の第２実施例においては、以下の数式で表す着眼点
に基づいて連続ＣＲＣ演算部２２を形成している。 第１実施例で説明したのと同様に、ある時系列の入力ビ
ット列Ｂｉｎ …ａｎ　，ａｎ＋１　，ａｎ＋２　…ａｎ＋ｍ−１　，
ａｎ＋ｍ　，ａｎ＋ｍ＋１　，ａｎ＋ｍ＋２　…につい
て、ａｎ　からａｎ＋ｍ−１　までについてのＣＲＣ演
算結果をＣｎ　、 ＣＲＣ演算に用いる生成多項式をＧ、 とおくと、これらは、前述の式（２）および式（３）に
よって表すことができる。

【００５３】このときＣｎ　は、

【００５４】

【数９】

【００５５】と表される。この式（１１）はさらに次の
ように書き換えることができる。

【００５６】

【数１０】

【００５７】この式（１２）の導出原理は、以下の通り
である。 ａｌ　，ａｌ＋１　，…ａｎ−１　，ａｎ　，ａｎ＋１
　，…ａｎ＋ｍ　，ａｎ＋ｍ＋１　のビット列を、次の
２つのビット列に分けて考える。 Ｂ１：ａｌ　，ａｌ＋１　，…ａｎ−１　，０，０，０
…０（但し０はｍ個） Ｂ２：ａｌ　，ａｌ＋１　，…ａｎ　，ａｎ＋１，…ａ
ｎ＋ｍ　，ａｎ＋ｍ＋１　 式（１２）は、もともと、次のビット列を対象としてい
る。

【００５８】Ｂ０：ａｎ　，ａｎ＋１　，…ａｎ＋ｍ　
，ａｎ＋ｍ＋１　したがって、Ｂ０はＢ２−Ｂ１と等価
である。ここに式（１２）の右辺第１項（Ｒ〔……〕）
はビット列Ｂ２を表し、第２項（−Ｒ〔……〕）はビッ
ト列Ｂ１を表す。ここで、ビット列Ｂ１，Ｂ２の先頭ビ
ットはいずれもａｌ　であり、同一の時間位置で始まる
。

【００５９】第２実施例をもう少し実用的に構成すると
、図６の如くなる。図６は第２実施例に対応する実現例
を示す図である。図示するとおり、ｍビット分のシフト
レジスタ２１と、前述の第３ＣＲＣ演算部４１および第
４ＣＲＣ演算部４２と、　ＥＸ−ＯＲ処理部４４とから
なる。以下、動作を説明する。第３ＣＲＣ演算部４１は
式（１２）の第２項の演算を、第４ＣＲＣ演算部４２は
式（１２）の第１項の演算をそれぞれ行う部分である。 モジュロ２の演算においては、足し算も引き算も排他的
論理和（ＥＸ−ＯＲ）　で処理できるため、ＣＲＣ演算
部４１とＣＲＣ演算部４２の各演算結果について　ＥＸ
−ＯＲ処理部４２で排他的論理和をとることにより、求
める目的のＣＲＣ演算結果Ｃｏｕｔ　が得られる。

【００６０】かくして、無限の時系列を有する入力ビッ
ト列に対し、１ビットずつシフトしながら連続的にＣＲ
Ｃ演算結果を得ることができ、前述したフルＡＴＭのも
とでの各セルの切り出しが容易に実現されることになる
。以下、既述の第１実施例および第２実施例の各々につ
いて、詳細例を示す。図７は第１実施例を実現する第１
詳細例を示す図である。図４のＣＲＣ演算部３５は、本
図において　ＲＯＭ３５として示されている。またこの
　ＲＯＭ３５は、図４２の並列接続タイプで置き換えて
もよい。図７の例では、ｍ＝４０ビット、ｌ（余り）＝
８ビットとした。 ４０＝８ビット×５オクテットである。

【００６１】図８は第１実施例を実現する第２詳細例を
示す図である。この第２詳細例は、既述の第２の従来例
（図４１）をベースにしたものであり、図３の第１およ
び第２ＣＲＣ演算部３１および３２のうち、前者（３１
）は、ａｎ　との演算部であり、後者（３２）は図４１
のＣＲＣ演算器に相当する。上記の、ａｎ　との演算部
３１は、ａｎ　が“１”のとき、

【００６２】

【数１１】

【００６３】と、各シフトレジスタ１２の出力との排他
的論理和をとり、ａｎ　が“０”のときはそのまま式（
１３）の値を出力する。さらにこの結果（Ｃｎ＋１　）
を再び各シフトレジスタ１２に設定し直す。なお排他的
論理和ゲート１３やコネクタ１４については既に述べた
とおりである。図８の例では、ｍ＝４０ビット、ｌ＝８
ビットとし、

【００６４】

【数１２】

【００６５】である。また既述の式（１）より、コネク
タ１４の「０」，「１」および「２」が接続で、コネク
タ１４の「３」，「４」，「５」，「６」および「７」
（これらについては図中に明記せず）は非接続で、“０
”固定である。図９は第１実施例を実現する第３詳細例
を示す図であり、図８の構成をベースに変形を加えたも
のである。図３の第１および第２ＣＲＣ演算部３１およ
び３２のうち、前者（３１）は図２のＣＲＣ演算器に相
当し、後者（３２）は、Ｒ（χｍ　／Ｇ）出力部からな
る。

【００６６】Ｒ（χｍ　／Ｇ）出力部３２は、ａｎ　が
“１”のとき、前述の式（１３）の値を出力する。従っ
てＤｉ　はＲ（χｍ　／Ｇ）に応じてχｉ　の項が“１
”であり、ａｎ　が“１”のとき、真理値“１”を出力
する。また１３は、　ＥＸ−ＯＲゲートであり、各シフ
トレジスタ１２の出力と、対応するコネクタ１４の出力
およびＤｉ　との排他的論理和をとり出力する。

【００６７】ここで、各定数は上記の第２詳細例（図８
）の場合と同様であり、Ｄｉ　については、

【００６８
】

【数１３】

【００６９】より、 Ｄ１　，Ｄ２　，Ｄ６　は、ａｎ　が“１”のとき“１
”、Ｄ０　，Ｄ３　，Ｄ４　，Ｄ５　，Ｄ７は“０”固
定である。図１０は第２実施例を実現する第１詳細例を
示す図であり、図６のＣＲＣ演算部４１および４２とし
ては、各々、図７の　ＲＯＭ３５およびＣＲＣ記憶部３
６の構成を流用している。

【００７０】図１１は第２実施例を実現する第２詳細例
を示す図であり、図１０に示す２つのＣＲＣ演算部４１
，４２を１つにまとめたＣＲＣ演算部４５を採用してい
る。なお、図１０の　ＲＯＭ３５としては、図１１にお
いて、２ｌ＋２ビット入力−２ｌビット出力の　ＲＯＭ
３５′を用いる。図１２は第２実施例を実現する第３詳
細例を示す図であり、図６のＣＲＣ演算部４１としては
、図９の構成を流用し、図６のＣＲＣ演算部４２として
は、図４１の構成を流用して、図６の　ＥＸ−ＯＲ処理
部４４としてＲ（χｍ　／Ｇ）出力部４６を用いる。図
１２中の各定数は、図９で説明した場合と同一である。

【００７１】図１３は本発明に基づく第３実施例を示す
図である。本図において、連続ＣＲＣ演算部２２は、ワ
イヤドロジック部５１と余り算出部５２とからなる。ワ
イヤドロジック部５１はｍビットのシフトレジスタ部２
１から各ビット対応にｍ個のビット出力ｂを入力し、該
ｍビット出力ｂの各々を、複数のビット位置のうち各該
ｍビット出力毎に予め定められた所定のビット位置に分
配する。余り算出部５２は上記の複数のビット位置にそ
れぞれ対応する複数の入力ゲート５３を備え、各該入力
ゲート５３毎に分配されて入力された前記ビット出力ｂ
の和算を実行し、生成多項式Ｇで入力ビット列Ｂｉｎを
除算して得られるであろう余りと等しい余りを算出する
。これがＣＲＣ演算結果Ｃｏｕｔ　として、同期制御部
２３に与えられる。

【００７２】この第３実施例はある数学的手法に着目し
て成立するものであるが、その数学的手法の説明は若干
複雑となるので、まず概念的なイメージを簡単に述べる
。仮に１０進数「１０１３」（入力ビット列Ｂｉｎに相
当）を、「２」（生成多項式Ｇに相当）で除算して得た
余り（Ｒ）は、通常は、

【００７３】

【数１４】

【００７４】というプロセスで求まる。ところがある数
学的性質に着目すると、桁単位の余りを足し算すること
によって、同様に余りが求められる。すなわちとして、
各桁単位の余りを足し算し、 ０＋０＋１＝「１」 から、余り「１」を得ることができる。

【００７５】次に前述した数学的手法の詳しい説明を行
う。ｍビットのシフトレジスタ部２１に保持された入力
ビット列Ｂｉｎの受信符号を多項式Ｃ（χ）として表す
と、次式のようになる。 　　　　　　Ｃ（χ）＝Ｃｍ−１　χｍ−１　＋Ｃｍ−
２　χｍ−２　＋Ｃｍ−３　χｍ−３　＋　　　　　　
………＋Ｃ０　χ０　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　……
（１６）次にＣ（χ）を生成多項式Ｇ（χ）で除算する
が、このとき生成多項式Ｇ（χ）としてｇ＋１ビットの
生成多項式で除算する場合について説明する。仮にＧ（
χ）＝χ８　＋χ２　＋χ＋１とすればｇ＝８（８次）
であるが、ここではｇ＋１（＝９）ビットの生成多項式
でＣＲＣ演算（除算）を行いＣＲＣ演算結果（余り）Ｒ
（χ）を求める場合の一般的手法を説明する。

【００７６】このときの演算結果Ｒ（χ）は、

【００７
７】

【数１５】

【００７８】で表される。ｍｏｄはモジュロ２の演算で
ある。またｐは入力ビット列Ｂｉｎの次数で、例えばｐ
＝０〜ｐ＝３９である（入力ビット列Ｂｉｎが４０ビッ
トの場合）。ここで式の展開をさらに進めるために特別
の値をもつ符号列Ｅｐ　（χ）を導入する。 　　　　　　Ｅｐ　（χ）＝χｐ　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　……（１８）である。つまりＥｐ　（χ）はｐ
次の項の係数のみが１で残りは全て０となる数である（
前述した１０００や１０参照）。

【００７９】このＥｐ　（χ）を上記式（１７）に代入
すると、 　　　　　　Ｒｐ　（χ）＝Ｅｐ　（χ）ｍｏｄ（Ｇ（
χ））　　　　　　　　　　　　　　　　＝χｐ−３　
ｍｏｄ（Ｇ（χ））　　　　　　　　　　　　　　　　
　　　　　　　　……（１９）が得られる。この式（１
９）のＲｐ　（χ）は次のように表すことができる。

【００８０】

【数１６】

【００８１】なお式（２０）内のｇは上述したｇである
。 そこで、式（２０）と式（１７）を、式（１９）に代入
すると、次の式（２１）が得られる。

【００８２】

【数１７】

【００８３】ここで着目すべき点は、式（２１）から式
（２２）に変換したことである。これはΣの順番を入れ
替えても値は変わらない、という変換則に基づいている
。 この式（２２）より求める余りＲ（χ）のｊ次の項の係
数ｒｊ　は、

【００８４】

【数１８】

【００８５】なる式（２３）を計算すればよいことにな
る。この式（２３）は、既述の簡単な説明において、各
桁単位の余りの和を求めたこと（０＋０＋１＝「１」）
に相当する。したがって受信符号Ｃ（χ）のｐ次の項（
０〜３９）の係数が１である項、すなわちｒｐｊ＝１（
ｊは０〜７） である項の数を計数し、その計数結果が奇数ならｒｊ　
＝１となり、その計数結果が偶数ならｒｊ　＝０となる
。これはパリティチェック演算で簡単に求めることがで
きる。

【００８６】上記の数学的手法に基づいて図１３のワイ
ヤードロジック部５１を組む場合、上記Ｅｐ　（χ）の
１つ１つについて生成多項式Ｇ（χ）で除算した余りＲ
（χ）は予め一義的に定まるので、それを利用すればワ
イヤードロジック部５１および余り算出部５２はきわめ
て単純に構成でき、ハードウェア規模は小形化する。図
１４は第３実施例に対応する実現例を示す図である。本
図において、ワイヤードロジック部５１は図示する配線
からなる。その入力側はｍビットのシフトレジスタ２１
（図ではｍ＝０〜ｍ＝３９）に接続し、その各々はフリ
ップフロップＦＦからなる。Ｃ００，Ｃ０１…Ｃ３９は
前述のＣ（χ）に相当する。ワイヤードロジック部５１
の出力側は余り算出部５２の各入力ゲート５３に入る。 各入力ゲート５３は例えば公知のパリティチェック回路
（ＰＣ）によって構成される。各パリティチェック回路
ＰＣ（例えば　ＥＸ−ＯＲゲート群よりなる）から出力
されたビット（χ７　，χ６　…χ０）が求めるＣＲＣ
演算結果Ｃｏｕｔ　（前述のＲ（χ）に相当）となる。 前述の実施例と同様に、このＣｏｕｔ　は同期制御部２
３に入力される。

【００８７】図１４のワイヤードロジック部５１は、単
項式に対するＣＲＣ演算結果が予め計算により求められ
るので、この計算結果に従ってその内部の配線が決定さ
れる。つまり、前述のように上記Ｅｐ　（χ）の１つ１
つについて生成多項式Ｇ（χ）で除算した余りＲ（χ）
は予め一義的に定まるので、これを利用する。図１５は
図１４のワイヤードロジック部を構成するためのビット
パターン図である。このビットパターン図において、単
項式Ｅｐ　（χ）は４０ビット中１ビットのみが１とな
り残りは全て０になるビット列であり、そのビット１が
立つビット位置は相互に異なる。図では、ビット１が左
上から右下に向って斜めに一直線に並ぶように配列され
ている。そしてχ３９，χ３８…χ００に対応する各Ｅ
ｐ　（χ）の値を生成多項式Ｇ（χ）で除算した余りＲ
（χ）は、同図中右欄に示す各８ビットのビット列とな
る。例えばχ３９の項については、余りが ００１１０００１ である。そこで、χ３９の項については、上記８ビット
（００１１０００１）のうち、ビット１が立つビット位
置（３つある）に対応する入力ゲート５３に対して配線
を行う。図１４では、Ｃ３９についてχ５　とχ０　に
対して配線されている（χ４　については図示省略）こ
とが分かる。 また例えばχ３８の項については、余りが１００１１０
１１ である。そこで、χ３８の項については、上記８ビット
（１００１１０１１）のうち、ビット１が立つビット位
置（５つある）に対応する入力ゲート５３に対して配線
を行う。図１４では、Ｃ３８についてχ７　とχ０　に
対して配線されている（χ１　，χ３　，χ４　につい
ては図示省略）ことが分かる。

【００８８】図１４中、ワイヤードロジック部５１内に
おいて水平右方向に伸びる配線群と、これらを受けるパ
リティチェック回路（ＰＣ）とによって、図１５中、右
欄のビット列を、各ビット位置（ｊビット）を揃えて縦
方向に加算するのと等価な演算を行わしめ、目的とする
余りＲ（χ）を得る。図１６は本発明に基づく第４実施
例を示す図である。本図において、連続ＣＲＣ演算部２
２は余り演算部６１と遅延部６２とから構成される。ま
たシフトレジスタ部２１はｋ段のシフトレジスタからな
る。ｋは特定の値であるが、１よりも大で、かつ、ＡＴ
Ｍセルの１オクテットを構成するビット数（例えば８）
よりも小である。 そしてこのｋ段シフトレジスタの第１段目のビット出力
と第ｋ段目のビット出力は、余り演算部６１におけるＣ
ＲＣ演算に供する３つの入力のうちの２つをなす。残り
の１つの入力は遅延部６２からの出力である。余り演算
部６１からは、ｋ段シフトレジスタのシフトタイミング
に合せて順次連続的にＣＲＣ演算結果Ｃｏｕｔ　が出力
され、このＣｏｕｔ　は一方において、既述の実施例同
様、同期制御部２３に出力されるが、他方において遅延
部６２に出力される。このため遅延部６２から余り演算
部６１の入力に与えられるのは、直前に得られたＣＲＣ
演算結果である。

【００８９】かくして、余り演算部６１は上記の３つの
入力を同時に受けて所定の演算を実行し、ＣＲＣ演算結
果Ｃｏｕｔ　を生成する。この第４実施例はある数学的
手法に着目して成立するものである。これを以下に説明
する。 まず図１７を参照する。図１７は第４実施例の説明に用
いるＡＴＭセルの一般的なフォーマット図である。本図
は図２に示すＡＴＭセルを、ヘッダに関してヘッダデー
タをビット単位に表したものである。以下の説明はこの
ビット単位で考察する。

【００９０】入力ビット列Ｂｉｎのある時系列を取り出
してＷとすると、 Ｗ：………ωｎ−１　ωｎ　ωｎ＋１　ωｎ＋２ωｎ＋
３　ωｎ＋４　ωｎ＋５　……… と表せる。但し、ωｎ　は８つの因子 ωｎ０　　ωｎ１　　ωｎ２　　ωｎ３　　ωｎ４　　
ωｎ５　　ωｎ６　　ωｎ７で表される数列である。す
なわち、ωｎ　を多項式で表現すれば 　　　　　　ωｎ　＝ωｎ０χ７　＋ωｎ１χ６　＋ω
ｎ２χ５　＋………＋ωｎ７χ０　　　……（２４）と
なる。

【００９１】ここで上記の時系列Ｗにおいて、ＡＴＭセ
ルのヘッダに相当する５オクテット分、すなわちωｎ　
＋ωｎ＋４　を取り出したとき、そのＣＲＣ演算結果Ｃ
ｏｕｔ　をＣｎ　とおく。またこのＣＲＣ演算に用いる
生成多項式をＧとおく。そうすると、ＣＲＣ演算結果Ｃ
ｎは、　　　　　　Ｃｎ　＝（Ｆｎ　）　ｍｏｄ（Ｇ）
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　……（２５）で表される。つまりＦｎ　
をＧで割った余りである。ここにＦｎ　は、次式に示す
多項式で表される。

【００９２】 　　　　　　Ｆｎ　＝ωｎ　χ８ｘ４　＋ωｎ＋１　χ
８ｘ３　＋………ωｎ＋４　χ８ｘ０　　　　　　　　
　　　＝Ｑｎ　・Ｇ＋Ｃｎ　（Ｑｎ　は商）　　　　　
　　　　　　　　　　　　　　　　　……（２６）式（
２６）において、ωｎ　χ８ｘ４　は第１オクテット、
ωｎ＋１　χ８ｘ３　は第２オクテット…ωｎ＋４χ８
ｘ０　は第５オクテットに相当する。ここで数学的帰納
法を採り入れて、Ｃｎ　の次のタイミングで現れるＣｎ
＋１　について考察すると、Ｃｎ＋１　は次のように表
される。

【００９３】 　　　　　　Ｃｎ＋１　＝（Ｆｎ＋１　）ｍｏｄ（Ｇ）
　　　　　　　　　　　　＝（Ｆｎ　χ８　−ωｎ　χ
８ｘ５　＋ωｎ＋５　χ８ｘ０）ｍｏｄ（Ｇ）　　　　
　　　　　　　　＝｛（Ｑｎ　・Ｇ＋Ｃｎ　）χ８　−
ωｎ　χ８ｘ５　　　　　　　　　　　　　　　＋ωｎ
＋５　χ８ｘ０　｝ｍｏｄ（Ｇ）　　　　　　　　　　
　　＝（Ｃｎ　χ８　）ｍｏｄ（Ｇ）−（ωｎ　χ８ｘ
５　）ｍｏｄ（Ｇ）　　　　　　　　　　　　　　＋ω
ｎ＋５　χ８ｘ０　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　……（２７）ここで
式（２７）に対して次の６つの初期条件を設定する。

【００９４】 　　　　　　Ｃ５　＝０ 　　　　　　Ｃ４　＝ω０　 　　　　　　Ｃ３　＝（ω０　χ８　＋ω１）ｍｏｄ（
Ｇ）　　　　　　Ｃ２　＝（ω０　χ８ｘ２　＋ω１　
χ８　＋ω２）ｍｏｄ（Ｇ）　　　　　　Ｃ１　＝（ω
０　χ８ｘ３　＋ω１　χ８ｘ２　＋ω２　χ８　＋ω
３）ｍｏｄ（Ｇ）　　　　　　ω４　＝ω３　＝ω２　
＝ω１　＝０上記の初期条件を式（２７）に設定すると
、求めるＣＲＣ演算結果Ｃｎは次式で表される。

【００９５】 　　Ｃｎ　＝（Ｃｎ−１　χ８）ｍｏｄ（Ｇ）−（ωｎ
−１　χ８ｘ５）ｍｏｄ（Ｇ）＋ωｎ＋４　χ８ｘ０　
…（２８）最終結論である上記式（２８）から明らかな
ことは、求めるＣＲＣ演算結果Ｃｎ　が、Ｃｎ−１　と
ωｎ−１　とωｎ＋４　の３つの要素からきわめて簡単
に表せることである。ただし、これら３つの要素はそれ
ぞれχ８　，χ８ｘ５　およびχ８ｘ０の係数であって
相互に時間を異にして発生するから、余り演算部６１に
て３つの要素の演算を実行するに際しては、３つの要素
が、該余り演算部６１の入力において同一タイミングで
得られなければならない。図１６に示したｋ段シフトレ
ジスタ２１および遅延部６２は、上記のタイミング合せ
のために存在する。なお、上記式（２８）に示す３つの
要素Ｃｎ−１　，ωｎ−１　およびωｎ＋４　は、図１
６に示す各部分に現れる。

【００９６】図１８は第４実施例に対応する実現例を示
す図である。本図において、前述のｋ段シフトレジスタ
２１は６段シフトレジスタ（６段従属接続のフリップフ
ロップＦＦからなる）によって構成され、入力ビット列
Ｂｉｎを受ける第１段目の出力より前述の要素ωｎ−１
　が供給され、その第６段目の出力より前述の要素ωｎ
＋４　が供給されて、それぞれ余り演算部６１に印加さ
れる。余り演算部６１に入力すべきもう一つの要素Ｃｎ
−１　は遅延部６２より与えられる。これは図示のとお
りＤ−ＦＦで構成することができる。全体のタイミング
を規定するクロックＣＬＫは例えば４Ｍの速度であり、
これに同期して各段ＦＦよりビット出力Ｄ０　，Ｄ１　
…Ｄ５　が送出される。また各ＦＦのリセット入力には
リセット信号ＲＳＴが与えられる。リセット信号ＲＳＴ
は入力ビット列Ｂｉｎの受信と同時に立上り（図１９参
照）、Ｂｉｎの受信が終了したとき立下る。

【００９７】図１９は図１８の要部に現れる信号のタイ
ミングチャートである。本図中、図１８の各信号と対応
する欄には同一の参照番号（ＣＬＫ，　Ｂｉｎ…）を付
して示す。本図におけるＤ０　の欄の下向き矢印Ｂｉｎ
が入力されてからは、このタイミングで初めて既述の３
つの要素（ωｎ−１　，ωｎ＋４　，Ｃｎ−１　）が、
ω５　，ω０　およびＣ０　として同時に出揃うことを
示している。このときの、求めるＣＲＣ演算結果はＣ１
　である。

【００９８】次に図１８における余り演算部６１を詳し
く説明する。図２０は余り演算部６１の一詳細例を示す
図である。本図において、余り演算部６１は例えば図示
のようなワイヤードロジック部６３と、ＥＸ−ＯＲ（排
他的論理和）ゲート６４と、ＣＲＣ演算結果出力用の８
ビットの引出し線６５からなる。ワイヤードロジック部
６３は、前述した３つの要素ωｎ＋４　，ωｎ−１　お
よびＣｎ−１　を、６段シフトレジスタ２１のビット出
力Ｄ５　，Ｄ０　および遅延部６２の出力として、それ
ぞれ入力側に受け入れ、その出力側は例えば８ビット対
応の８つの　ＥＸ−ＯＲゲート６４（３つのみ示す）に
接続される。ワイヤードロジック部６３が図２０のよう
に組み立てられている理由は、前述した第３実施例にお
いてワイヤードロジック部５１が図１４のように組み立
てられているのと近似している。つまり、図２０におけ
る入力Ｄ５　，Ｄ０　およびＣｎ−１　の各々に対する
ＣＲＣ演算結果は予め計算できるので（図１５のＲ（χ
）の欄参照）、これを利用してワイヤードロジック部６
１の結線を行う。

【００９９】図２１は図２０のワイヤードロジック部中
ビット出力Ｄ０　相当部分を構成するためのビットパタ
ーン図、図２２は図２０のワイヤードロジック部中ビッ
ト出力Ｄ５　相当部分を構成するためのビットパターン
図、図２３は図２０のワイヤードロジック部中直前のＣ
ＲＣ演算結果Ｃｎ−１　相当部分を構成するためのビッ
トパターン図である。

【０１００】図２１のＤ０　に関し、例えば次数χ７　
のビット列のうちビット１に対応する結線が、図２０の
Ｄ０　欄の接続点Ａとなり、また図２２のＤ５　に関し
、例えば次数χ４１のビット列のうちビット１に対応す
る結線（左端側の２連続ビットについてのみ示す）が、
図２０のＤ５　欄の接続点Ｂとなり、また図２３のＣｎ
−１　に関し、例えば次数χ１４のビット列のうちビッ
ト１に対応する結線（左端側の２連続ビットと右端の１
ビットについてのみ示す）が、図２０のＣｎ−１　欄の
接続点Ｃとなる。このように結線した上で、Ｃｎ　の８
ビットの各ビット対応に８つの束にして対応する　ＥＸ
−ＯＲゲート６４の入力にそれぞれ接続する。　ＥＸ−
ＯＲゲートは加算機能を果し、加算結果が各ビット対応
に引出し線６５にＣｎ　として送出される。

【０１０１】同期回路（図１の２０）が実際にＡＴＭ通
信システム内で使用されるに際しては、ＡＴＭセルを受
信する側に設けられる同期回路において、後方保護およ
び前方保護の機能も果さなければならない。すなわち同
期制御部（図１の２３）は後方保護・前方保護手段を含
む必要がある。通常、後方保護は７段、前方保護は６段
である。

【０１０２】受信し始めたＡＴＭセルのヘッダから、既
述のＣＲＣ演算によって初めてセル同期を検出しても果
してそれが真実のセル同期検出かは分からない。そこで
同様のセル同期を連続７回検出したら、そのときに真実
のセル同期が検出されたものとみなし、同期検出信号（
図１のＳｄ　）　を供給開始するようにする。これが、
７段の後方保護の意味である。

【０１０３】一旦セル同期が確立した後、通常のデータ
受信を継続している間にも引続きセル同期の検出は行わ
れているが、常に正常に同期検出信号Ｓｄ　が得られる
ことは限らない。このＳｄ　が得られない場合としては
、セル同期が外れてＳｄ　が得られなくなる場合と、本
来は同期検出信号が得られるべきところ、ノイズ等によ
り実際にはその同期検出信号がたまたま得られない場合
とがある。前者の場合はデータ受信を即座に中断してセ
ル同期を再検出する必要がある。しかし後者の場合はそ
の必要はない。データ受信は正常に続行できる状態にあ
るからである。そこで一旦セル同期が確立した後は、セ
ル同期が連続６回検出されなかったときに、本当にセル
同期が外れたものとみなし、同期検出信号Ｓｄ　の供給
を停止するようにする。これが、６段の前方保護の意味
である。 かくして、本発明の同期回路２０としては後方保護／前
方保護の機能を備えていることが望まれる。

【０１０４】図２４はリセット手段を含む同期回路の原
理ブロック図である。本図の同期回路２０は、図１の同
期回路、特に受信側の同期制御部２３にリセット手段７
０を設けたものであり、該リセット手段７０からのリセ
ット信号Ｒ／Ｓはシフトレジスタ部２１および連続ＣＲ
Ｃ演算部２２に印加される。ＣＣＩＴＴ勧告によれば、
一旦同期検出がなされたあとは、次に同期検出可能なタ
イミングを予想できるから、その間は同期検出動作を中
断してよいこととされている。これに従えば、後方保護
機能および前方保護機能は、５３バイト（５３オクテッ
ト）周期で飛び飛びに起動すればよい。この場合、単純
に、同期検出を５３バイト周期で飛び飛びに起動するだ
けでは本発明の同期回路は機能しない。これは同期回路
２０内に、データ保持機能を有するシフトレジスタ部２
１や連続ＣＲＣ演算部２２（ＣＲＣ記憶部３６や遅延部
６２）が存在するからである。つまり当該データ保持機
能部に残される過去のデータをリセットしなければなら
ない。このためにリセット手段７０が設けられる。この
リセット手段７０は後方保護および前方保護を行う上で
不可欠である。以下、具体例を示す。

【０１０５】図２５は図７の同期回路にリセット手段を
適用した例を示す図である。本図における動作は次のと
おりである。ここで、ＲＯＭ　３５には、予めａｎ　，
ａｎ＋４０、Ｃｎ　からＣｎ＋１を算出した結果が書き
込まれている。 ｉ）ｎ＝−３９のとき（初期状態） 同期制御部２３は、ＣＲＣ演算処理部７１に対しリセッ
ト信号Ｒを送る。ＣＲＣ演算処理部７１内のシフトレジ
スタ２１とＣＲＣ記憶部３６の全ての内部状態はリセッ
トされる。

【０１０６】 ｉｉ）ｎ＝−３８のとき シフトレジスタ２１の最下位ビットとＲＯＭ　３５に最
初のデータａ１　が入力される。この時、シフトレジス
タ２１では、データの最下位ビットから最上位ビットの
方向（図で右方向）へシフトされる。さらにこの時、同
時にＣＲＣ記憶部３６から１つ手前の状態（初期状態）
のＣＲＣ演算値、即ち、オール“０”が、また、シフト
レジスタの最上位ビットから“０”が入力される。この
状態で、ＲＯＭ　３５から次のＣＲＣ演算値が読み出さ
れ、ＣＲＣ記憶部３６にセットされる。

【０１０７】このとき、目的のＣＲＣ演算を行うのに充
分なビット数のデータがＣＲＣ演算処理部７１に入力さ
れてないため、同期制御部２３は何もしない。 ｉｉｉ）　　−３７≦ｎ≦０のとき シフトレジスタ２１の最下位ビットとＲＯＭ　３５にデ
ータａｎ＋３９が入力される。この時、シフトレジスタ
では、データが最下位ビットから最上位ビットの方向（
図で右方向）へシフトされる。さらにこの時、同時にＣ
ＲＣ記憶部３６から１つ手前の状態（初期状態）のＣＲ
Ｃ演算値が、また、シフトレジスタ２１の最上位ビット
から“０”が入力される。この状態で、ＲＯＭ　３５か
ら次のＣＲＣ演算値が読み出され、ＣＲＣ記憶部３６に
セットされる。

【０１０８】このとき、目的のＣＲＣ演算を行うのに充
分なビット数のデータがＣＲＣ演算処理部７１に入力さ
れてないため、同期制御部２３は何もしない。 ｉｖ）ｎ＝１のとき シフトレジスタ２１の最下位ビットとＲＯＭ　３５にデ
ータａ４０が入力される。この時、シフトレジスタでは
、データが最下位ビットから最上位ビットの方向（図で
右方向）へシフトされる。さらにこの時、同時にＣＲＣ
記憶部３６から１つ手前の状態（初期状態）のＣＲＣ演
算値が、また、シフトレジスタの最上位ビットから“０
”が入力される。この状態で、ＲＯＭから次のＣＲＣ演
算値が読み出され、ＣＲＣ記憶部にセットされる。

【０１０９】目的のＣＲＣ演算を行うのに充分なビット
数のデータがＣＲＣ演算処理部７１に入力されたので、
同期制御部２３は、目的のＣＲＣ演算結果が同期状態の
値になるのを待つ。 ｖ）ｎ≧２のとき シフトレジスタ２１の最下位ビットとＲＯＭ　３５にデ
ータａｎ＋３９が入力される。この時、シフトレジスタ
では、データが最下位ビットから最上位ビットの方向（
図で右方向）へシフトされる。さらにこの時、同時にＣ
ＲＣ記憶部３６から１つ手前の状態（初期状態）のＣＲ
Ｃ演算値が、また、シフトレジスタの最上位ビットから
ａｎ−１　が入力される。この状態で、ＲＯＭから次の
ＣＲＣ演算値が読み出され、ＣＲＣ記憶部にセットされ
る。

【０１１０】目的のＣＲＣ演算を行うのに充分なビット
数のデータがＣＲＣ演算処理部７１に入力されているの
で、同期制御部２３は、目的のＣＲＣ演算結果が同期状
態の値になるのを待つ。 ｖｉ）ｉｖ）以後の状態で、同期のための前方保護の条
件を満たした状態において同期制御部２３から同期検出
信号Ｓｄ　が出力される。

【０１１１】 ｖｉｉ）　　ｖｉ）の状態で、期待している位置で目的
のＣＲＣ演算結果が同期状態の値にならなかった時同期
制御部２３からセット信号ｓが出力される。ＣＲＣ演算
処理部は、同期状態時に期待されている内部状態と同等
な意味を持つ状態（シフトレジスタ→オール“０”、Ｃ
ＲＣ記憶部→オール“０”）にセットされる。

【０１１２】 ｖｉｉｉ）ｖｉの状態で同期外れが検出された時同期制
御部２３からリセット信号が出力されるとともに、同期
検出信号が無くなり、状態ｉ）に戻る。図２６は図２５
における同期制御部２３の一例を示す図である。この中
には、リセット手段７０も含む。

【０１１３】図２７は図２６におけるリセット信号を表
すタイムチャートである。本図中の　４２４は５３（Ａ
ＴＭセルの全オクテット）×８（ビット）を意味し、４
０は５（ＡＴＭセルのヘッダの全オクテット）×８（ビ
ット）を意味する。リセット信号Ｒ／Ｓは、図示のとお
り周期的に出力され、ＣＲＣ演算処理部７１（図２５）
へ出力される。図２５における動作は次のとおりである
。

【０１１４】 （１）初期状態 ハント処理部７２がハント状態になっている。 （２）ハント状態 マスターのリセットが解除されたとき、ＣＲＣ演算処理
部７１がＣＲＣ演算を開始し、次々とコンパレータ部２
４にＣｎ　が入力される。

【０１１５】コンパレータ部２４では、Ｃｎ　が目的の
値と一致したとき、一致信号を出力する。このとき、ハ
ント処理部７２から擬似同期開始の信号ＰＳが出力され
、後方保護部７３にて後方保護動作が開始される。 （３）後方保護状態 後方保護動作を開始した後方保護部７３は、信号ＰＳが
入力された時点から５３バイト毎に一致信号が連続７回
入力されることを確認する。このとき前方保護部７４に
対し、同期開始信号ＳＳを出力する。

【０１１６】連続７回の一致信号が得られないときは、
ハント処理部７２と、ＣＲＣ演算処理部７１とにリセッ
ト信号Ｒ２およびＲ／Ｓを送り、上記の状態（２）に戻
る。 （４）同期状態 上記の状態（３）に続き、５３バイト毎に一致信号が前
方保護部７４に入力されている間は、同期状態である。

【０１１７】 （５）前方保護状態 ５３バイト毎の一致信号が途切れた時、前方保護部７４
は、前方保護状態になる。このとき、同期検出信号Ｓｄ
　だけは、５３バイト毎に出力されている。６回連続し
て一致信号が入力されなかったとき、前方保護部７４は
リセット信号Ｒ１およびＲ／Ｓを出し、上記の状態（１
）に戻る。 そして５３×ｉ（ｉ＜６）バイト目に再び一致信号を入
力したとき、上記の状態（４）に戻る。

【０１１８】図２８はリセット手段を図１８の回路に組
み込んだ一例を示す図である。リセット手段７０は、要
するに５３オクテット（１　ＡＴＭセルの長さ）毎に頭
から５オクテットのＣＲＣ演算を実行させるものであり
、後方保護および前方保護には欠かせない。その第１具
体例は図２５に示したとおりである。

【０１１９】図２８に示す第２具体例は図１８の同期回
路においてリセット手段７０を組み込んだものである。 このリセット手段７０は実際にはＡＮＤゲート７５によ
ってきわめて単純に実現できる。これが図１８の同期回
路の利点でもある。ＡＮＤゲート７５は、既述のリセッ
ト信号ＲＳＴとヘッダカウンタ（図示せず）の出力Ｈと
を入力として、リセット信号Ｒ／Ｓを出力する。このリ
セット信号Ｒ／Ｓは、第６段目のフリップフロップＦＦ
と、遅延部６２をなすフリップフロップの各リセット入
力に印加される。 なお上記ヘッダカウンタは５３オクテットに同期した周
期的な出力Ｈを生成するものであり、その波形を図２９
のＨの欄に示す。

【０１２０】図２９は図２８の要部に現れる信号のタイ
ミングチャートである。冒頭にも述べたように、ＣＲＣ
演算はセル同期の検出のために供されるのみならず、Ａ
ＴＭセルのヘッダ自身の誤りを訂正するためにも供され
る。 このため同期回路２０内の同期制御部２３内には、前述
のリセット手段７０の他に、ヘッダ誤り訂正手段も設け
られる。以下、本発明の同期回路、特に同期制御部２３
内に組み込むのに好適なヘッダ誤り訂正手段の一例を示
す。

【０１２１】上述のようにヘッダ誤り訂正手段が能動状
態になるのは、同期回路が既述の後方保護を経て同期状
態に入ってからである。厳密には、該同期状態にあって
、かつ、直前に現れたＡＴＭセルのヘッダに誤りがなか
ったときである。したがって有限の時系列Ψψ０　ψ１
　ψ２　ψ３　ψ４　 について考える。但し、ψｉ　は、 ψｉ０ψｉ１ψｉ２ψｉ３ψｉ４ψｉ５ψｉ６ψｉ７で
ある。これを多項式で表現すると、時系列Ψは、　　ψ
ｉ　＝ψｉ０χ７　＋ψｉ１χ６　＋ψｉ２χ６　＋…
＋ψｉ７χ０　　　　　　　　　　　　　…（２９）で
表される数列である。ここで目的とするＣＲＣ演算結果
ＣはＣ＝０であるものとする。すなわち　　Ｃ＝Ψｍｏ
ｄ（Ｇ）＝０　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
…（３０）である。

【０１２２】ところで、時系列Ψに１ビット誤りＥが混
入したものとする。この場合Ｅは、 　　Ｅ＝χｅ　（０≦ｅ≦３９）　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　…（３１）で表される。０≦ｅ≦３９は、ヘッダ
の５オクテット分（５×８＝４０）の範囲を意味する。 そうすると、１ビット誤りＥが混入したときのシンドロ
ームＳ（余り）は、式（３０）によって次式のように表
せる。

【０１２３】 　　Ｓ＝（Ψ＋Ｅ）ｍｏｄ（Ｇ） 　　　　＝Ψｍｏｄ（Ｇ）＋Ｅｍｏｄ（Ｇ）　　　　＝
Ｅｍｏｄ（Ｇ）　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　…（３２）Ψｍｏｄ（Ｇ）は０だからである
。かくして上記１ビット誤りＥを訂正するためのシンド
ロームＳを算出可能となる。 ここで、 ０≦ｅ≦７ であるならば、つまり０〜７の８ビット内に１ビット誤
りがあるとすれば、 　　Ｓ＝Ｅｍｏｄ（Ｇ）＝Ｅ　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　…（３３）となり、シンドロームＳは単
項式のビット誤りＥと一致する。

【０１２４】一方、生成多項式Ｇを分析すると、一般的
な生成多項式Ｇ（＝χ８　＋χ２　＋χ＋１）は、　　
Ｇ＝（χ＋１）（χ７　＋χ６　＋χ５　＋χ４　＋χ
３　＋χ２　＋１）　　　　…（３４）となるため、生
成多項式Ｇの周期τは、τ＝２７　−１＝１２７　 となる。したがって、対象とする時系列の符号長を　１
２７となみしたとき、１ビット誤りＥを含む時系列Ψの
ビット列（Ψ＋Ｅ）を、ｉ（ｉは　１２７未満の自然数
）ビットだけ高次側へ巡回置換したとすると、（Ψ＋Ｅ
）は（Ψ＋Ｅ）′となる。ここに（Ψ＋Ｅ）′は次式の
ように書き表わせる。

【０１２５】 　　（Ψ＋Ｅ）′＝〔χｉ　（Ψ＋Ｅ）〕ｍｏｄ（χ１
２７　−１）　　　　　　　　　　　　　　＝（χｉ　
Ψ）ｍｏｄ（χ１２７　−１）　　　　　　　　　　　
　　　＋（χｉ　Ψ）ｍｏｄ（χ１２７　−１）　　　
　　　　　　　　　　　　　　　　　…（３５）したが
ってこの（Ψ＋Ｅ）′についてのシンドロームＳ′は、 　　Ｓ′＝〔（χｉ　Ψ）ｍｏｄ（χ１２７　−１）　
　　　　　＋（χｉ　Ｅ）ｍｏｄ（χ１２７　−１）〕
ｍｏｄ（Ｇ）　　　　　　＝〔（χｉ　Ｅ）ｍｏｄ（χ
１２７　−１）〕ｍｏｄ（Ｇ）　　　　　　＝（χｉ　
Ｅ）ｍｏｄ（Ｇ）　　　　　　＝χ（ｉ＋ｅ）ｍｏｄ（
１２７）　ｍｏｄ（Ｇ）　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　…（３６）上記
の（χｉ　Ψ）ｍｏｄ（χ１２７　−１）の項は、誤り
を含まないので、０である。

【０１２６】式（３６）において、 ０≦（ｉ＋ｅ）ｍｏｄ（１２７）≦７ となるような値ｉを選べば、シンドロームＳ′は簡単に
求まる。すなわち 　　Ｓ′＝χ（ｉ＋ｅ）ｍｏｄ（１２７）　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　…（３７）となり、エラー訂正が可能
となる。ここで、結果的にＳ′＝（χｉ　Ｓ）ｍｏｄ（
Ｇ） となることが知られているので、シンドロームＳに対し
、 　　Ｓ′＝（χ９５＋８ｘｍＳ）ｍｏｄ（Ｇ）　　　　
　　　　　　（ｍ＝０，１，２，３，４）　　　　　　
　　　　　　　　　　　　　　　　　　　　…（３８）
を求め、これが、 　　Ｓ′＝χ（９５＋８ｘｍ＋ｅ）ｍｏｄ（１２７）　
　〔但し、０≦（９５＋８ｍ＋ｅ）ｍｏｄ（１２７）≦
７〕　　　　　　　　　　　　　　　　　　…（３９）
となって、誤りを容易に検出できる。なお、複数ビット
誤りについては適用されない。

【０１２７】次に 　　Ｓ＝ＣＰＯ　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　…（４０）　　Ｓ−１＝（χ８７Ｓ
）ｍｏｄ（Ｇ）　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　　　　…（４１）
　　Ｓｉ　＝（χ８　Ｓｉ−１　）ｍｏｄ（Ｇ）（０≦
ｉ≦４）　　　　　　　　　　　　　　　　　　　　…
（４２）を求める。なおＣＰＯは図３１に表す。

【０１２８】式（４０）のＳは最初のデータの状況を示
し、図解して表すと下記のようになる。

【０１２９】

【表１】

【０１３０】なお、■〜■は、ＡＴＭセルのヘッダの第
１オクテット〜第５オクテットにそれぞれ対応する。ま
た符号長は　１２７ビットとしている。上記式（４１）
は、上図のＳ：において、先頭の８７ビットを、ビット
列の右側へ移動する意味であり、結果的に下記Ｓ−１：
のようにヘッダを高次側へ巡回置換したことになる。

【０１３１】

【表２】

【０１３２】次にヘッダの第１オクテット■を右に移動
すると下記Ｓ０　：のようになる。このＳ０　は、上記
式（４２）におけるｉを、ｉ＝０としたものであり、Ｓ
０　＝（χ８　Ｓ−１）ｍｏｄ（Ｇ）である。

【０１３３】

【表３】

【０１３４】以下、同様に１オクテットずつ右に移動す
ると、Ｓ１　は Ｓ１　＝（χ８　Ｓ０　）ｍｏｄ（Ｇ）となり、下記Ｓ
１　：のように表わせる。

【０１３５】

【表４】

【０１３６】よって、最終的には次のようになる。 ａ）Ｓ＝０（又は、Ｓ−１＝０）の時→エラーなし。 ｂ）Ｓｉ　＝χｊ　（０≦ｊ≦７）の時→ωｉ（７−ｊ
）←１＋ωｉ（７−ｊ）の処理が必要（ビット反転）。 ｃ）（０≦ｊ≦４）で前２項に条件が一致しない時→セ
ル廃棄を表示する。

【０１３７】ここに誤り訂正情報ａ），ｂ）およびｃ）
のいずれかが得られる。上記の着眼により具体的にヘッ
ダ誤り訂正手段を構成した一例を以下に述べる。図３０
はヘッダ誤り訂正手段の一具体例を示す図である。ただ
し、図２８に示す同期回路に対して適用した例である。 また図３１は図３０の要部に現れる信号のタイミングチ
ャートである。これらの図を参照して説明する。まず図
３０において、ビット訂正部８９を除く部分は、ビット
誤り検出部である。ビット誤り検出部は図示の回路要素
８２〜８８からなる。図中のフリップフロップ８２，８
３，８５，８８は主としてタイミング合せのために設け
られ、ビット訂正部８９の２つの入力において、Ｄ″と
Ｓ３　のタイミングを一致させる。

【０１３８】またＳ−１演算部８４およびＳｉ　演算部
８７は前述したビットの移動を実行するものである。図
３２は図３０におけるＳ−１演算部の一例を示す図、図
３３は図３２のＳ−１演算部を構成するためのビットパ
ターン図、図３４は図３０におけるＳｉ　演算部の一例
を示す図、図３５は図３４のＳｉ　演算部を構成するた
めのビットパターン図である。

【０１３９】次に図３０のビット訂正部８９について説
明する。図３６は図３０のビット訂正部の一例を示す図
、図３７は図３６の要部に現れる信号のタイミングチャ
ートである。 図３６において９１は演算回路、９２〜９４はフリップ
フロップ、９５は　ＥＸ−ＯＲゲートである。図３０に
おけるブロック８９の前段においてヘッダ誤りが検出さ
れる。その後、その誤りの訂正は図３６のビット訂正部
８９により、図３７の動作をもって行われる。ここでの
ヘッダ誤り訂正は、Ｓｉ　が１ビット誤りのときのデー
タとωｉ　とのＥ排他的論理和を、　ＥＸ−ＯＲゲート
９５でとれば訂正データビットＴが得られる、というも
のであるが、ここでまず演算回路９１について考察する
。

【０１４０】この演算回路９１は、 （ｉ）Ｓｉ　＝０であるとき、またはＳｉ　が１ビット
誤りのとき“１”を出力し 、（ｉｉ）Ｓｉ　が２ビット以上誤りのとき“０”を出
力する。この演算回路９１の構成は後で述べるが、この
回路９１の出力ＲＣ　によってＤフリップフロップ９２
をリセットすることによって訂正データビットＴが得ら
れる。これは、Ｓｉ　＝０のとき、またはＳｉ　が１ビ
ット誤りのときのみ排他的論理和がとれるからである。

【０１４１】一方、ＲＳフリップフロップ９３について
みると、そのＱ出力Ｕは、 ｉ）Ｓｉ　＝０のとき、またはＳｉ　が１ビット誤りの
ときに“１”となり、 ｉｉ）Ｓｉ　が２ビット以上の誤りのとき“０”である
。したがって、Ｓｉ　が全て２ビット以上誤りのときは
、Ｕ４　はまだ“０”を示す。このときはＡＴＭセルの
廃棄となる。なお、ＲＳフリップフロップ９３は、ＡＴ
Ｍセルのヘッダの先頭を表すＳ１　によってセットされ
る。

【０１４２】上記演算回路９１についてさらに詳しく説
明する。ここで上記のＳｉ　を Ｓｉ　：ｓ１０　　ｓ１１　　ｓ１２　　ｓ１３　　ｓ
１４　　ｓ１５　　ｓ１６　　ｓ１７ と表すことにする。 ｉ）Ｓｉ　＝０のとき

【０１４３】

【数１９】

【０１４４】は“１”となる。Ｒｃａは演算回路９１内
の第１の結果である。 ｉｉ）Ｓｉ　が１ビット誤りのとき

【０１４５】

【数２０】

【０１４６】は“１”となる。Ｒｃｂは演算回路９１内
の第２の結果である。そして上記以外は２ビット以上の
誤りである。結局、演算回路９１の出力Ｒｃ　は、上記
のＲｃａとＲｃｂの論理和出力ということになる。ＡＴ
Ｍセルは送信側より伝送路上を連続的に送られて来る。 仮にこの伝送路が切断されたとすると、受信側では　ａ
ｌｌ“０”または　ａｌｌ“１”のデータが現れる。仮
に　ａｌｌ“０”が現れたとすると、ＣＲＣ演算結果も
“０”となり、受信側はあたかも同期がとれたのと等価
な状態になる。これは擬似同期検出状態である。

【０１４７】そこで各ＡＴＭセルに予め送信側でそのヘ
ッダ内のＨＥＣ領域（図２のＨＥＣ）にオフセットビッ
ト列をマッピングするということが　ＣＣＩＴＴにて提
案されている。このオフセットビット列は例えば０１０
１０１０１ である。このようなオフセットビット列がマッピングさ
れる場合に対処すべく、本発明では論理反転手段を導入
する。

【０１４８】図３８は論理反転手段を含む同期回路の原
理ブロック図である。図中の　１００が論理反転手段で
あり、前述のオフセットビット列の“１”“０”に対し
、“１”についてはＣＲＣ演算結果の対応するビットを
論理反転する。一方、“０”についてはＣＲＣ演算結果
の対応するビットをそのままの論理で通過させる。この
操作を数式で示すと、例えば前記の式（１７）について
みると、 Ｒ（χ）＝〔Ｃ（χ）＋ｏｆｆｓｅｔ（χ）〕ｍｏｄ（
Ｇ（χ））のようになる。

【０１４９】図３９は論理反転手段の一例を示す図であ
る。これは図１４（第３実施例）の連続ＣＲＣ演算部２
２に論理反転手段　１００を適用したものであり、図３
８の論理反転手段１００はインバータ　１０１の群から
なる。前記オフセットビット列のうち“１”に相当する
ビット位置にインバータ　１０１を接続したものである
。

【０１５０】

【発明の効果】以上説明したように本発明によれば、連
続的に入力されるＡＴＭセルのビット列のヘッダ部分に
対して連続的にＣＲＣ演算を行い高速の同期検出を可能
とする。しかもそのためのハードウェアを、数学的手法
に基づいてきわめて簡単に実現することができる。

【図面の簡単な説明】

【図１】本発明に係る同期回路の原理ブロック図である
。

【図２】本発明が適用されるＡＴＭセルの一般的なフォ
ーマット図である。

【図３】本発明に基づく第１実施例を示す図である。

【図４】第１実施例に対応する実現例を示す図である。

【図５】本発明に基づく第２実施例を示す図である。

【図６】第２実施例に対応する実現例を示す図である。

【図７】第１実施例を実現する第１詳細例を示す図であ
る。

【図８】第１実施例を実現する第２詳細例を示す図であ
る。

【図９】第１実施例を実現する第３詳細例を示す図であ
る。

【図１０】第２実施例を実現する第１詳細例を示す図で
ある。

【図１１】第２実施例を実現する第２詳細例を示す図で
ある。

【図１２】第２実施例を実現する第３詳細例を示す図で
ある。

【図１３】本発明に基づく第３実施例を示す図である。

【図１４】第３実施例に対応する実現例を示す図である
。

【図１５】図１４のワイヤードロジック部を構成するた
めのビットパターン図である。

【図１６】本発明に基づく第４実施例を示す図である。

【図１７】第４実施例の説明に用いるＡＴＭセルの一般
的なフォーマット図である。

【図１８】第４実施例に対応する実現例を示す図である
。

【図１９】図１８の要部に現れる信号のタイミングチャ
ートである。

【図２０】余り演算部６１の一詳細例を示す図である。

【図２１】図２０のワイヤードロジック部中ビット出力
Ｄ０　相当部分を構成するためのビットパターン図であ
る。

【図２２】図２０のワイヤードロジック部中ビット出力
Ｄ５　相当部分を構成するためのビットパターン図であ
る。

【図２３】図２０のワイヤードロジック部中直前のＣＲ
Ｃ演算結果Ｃｎ−１　相当部分を構成するためのビット
パターン図である。

【図２４】リセット手段を含む同期回路の原理ブロック
図である。

【図２５】図７の同期回路にリセット手段を適用した例
を示す図である。

【図２６】図２５における同期制御部２３の一例を示す
図である。

【図２７】図２６におけるリセット信号を表すタイムチ
ャートである。

【図２８】リセット手段を図１８の回路に組み込んだ一
例を示す図である。

【図２９】図２８の要部に現れる信号のタイミングチャ
ートである。

【図３０】ヘッダ誤り訂正手段の一具体例を示す図であ
る。

【図３１】図３０の要部に現れる信号のタイミングチャ
ートである。

【図３２】図３０におけるＳ−１演算部の一例を示す図
である。

【図３３】図３２のＳ−１演算部を構成するためのビッ
トパターン図である。

【図３４】図３０におけるＳｉ　演算部の一例を示す図
である。

【図３５】図３４のＳｉ　演算部を構成するためのビッ
トパターン図である。

【図３６】図３０のビット訂正部の一例を示す図である
。

【図３７】図３６の要部に現れる信号のタイミングチャ
ートである。

【図３８】論理反転手段を含む同期回路の原理ブロック
図である。

【図３９】論理反転手段の一例を示す図である。

【図４０】従来のＣＲＣ演算器の第１例を示す図である
。

【図４１】従来のＣＲＣ演算器の第２例を示す図である
。

【図４２】従来のＣＲＣ演算器の第１例を改良した一例
を示す図である。

【図４３】有限の時系列を有する入力ビット列を表す図
である。

【図４４】無限の時系列を有する入力ビット列を表す図
である。

【図４５】無限の時系列を有する入力ビット列を対象と
する同期回路の第１例を示す図である。

【図４６】無限の時系列を有する入力ビット列を対象と
する同期回路の第２例を示す図である。

【符号の説明】

２０…同期回路 ２１…シフトレジスタ部 ２２…連続ＣＲＣ演算部 ２３…同期制御部 ２４…コンパレータ部 ３１…第１ＣＲＣ演算部 ３２…第２ＣＲＣ演算部 ３３…減算部 ３５…ＣＲＣ演算部 ３６…ＣＲＣ記憶部 ４１…第３ＣＲＣ演算部 ４２…第４ＣＲＣ演算部 ４３…減算部 ５１…ワイヤードロジック部 ５２…余り算出部 ５３…入力ゲート ６１…余り演算部 ６２…遅延部 ６３…ワイヤードロジック部 ６４…　ＥＸ−ＯＲゲート ７０…リセット手段 ８０…ヘッダ誤り訂正手段 ８９…ビット訂正部 １００…論理反転手段 １０１…インバータ Ｂｉｎ…入力ビット列 Ｃｏｕｔ　…ＣＲＣ演算結果 Ｓｅ　…同期確立用信号 Ｓｄ　…同期検出信号

Claims (8)

【特許請求の範囲】
1. 【請求項１】　　データ伝送に供されるＡＴＭセルを構
   成する入力ビット列（Ｂｉｎ）をビットシリアルに受信
   して一旦保持するシフトレジスタ部（２１）と、通常の
   ＣＲＣ演算プロセスに予め変形を加え、演算量を減少さ
   せた簡素化ＣＲＣ演算プロセスに従って、かつビットシ
   リアルに連続的にＣＲＣ演算を行う連続ＣＲＣ演算部（
   ２２）と、前記連続ＣＲＣ演算部（２２）からのＣＲＣ
   演算結果（Ｃｏｕｔ　）　を入力とし、前記ＡＴＭセル
   の送信側にあっては該ＣＲＣ演算結果（Ｃｏｕｔ　）　
   を同期確立用信号（Ｓｅ　）　として該ＡＴＭセル内に
   含めて送信し、また、該ＡＴＭセルの受信側にあっては
   前記送信側より送信された該ＣＲＣ演算結果（Ｃｏｕｔ
   　）　と、該受信側の連続ＣＲＣ演算部（２２）で演算
   して得たＣＲＣ演算結果（Ｃｏｕｔ　）　とが一致した
   とき同期検出信号（Ｓｄ　）　として出力する同期制御
   部（２３）とからなることを特徴とする同期回路。
2. 【請求項２】　　前記シフトレジスタ部（２１）は、ｍ
   （ｍは２以上の整数で前記ＣＲＣ演算の対象となるビッ
   ト数）ビット長のシフトレジスタからなり、前記連続Ｃ
   ＲＣ演算部（２２）は、前記シフトレジスタから押し出
   されたオーバーフロービットをｍ次の項とみなし、この
   ｍ次の項を前記ＣＲＣ演算に用いる生成多項式で除算し
   て得た余りを第１ＣＲＣ演算結果として出力する第１Ｃ
   ＲＣ演算部（３１）と、前記シフトレジスタの入力段で
   分岐された前記入力ビット列を入力とし、前記オーバー
   フロービットが押し出されると同時に、分岐された該入
   力ビット列側に現れるビットを０次の項とみなし、この
   ０次の項と、直前で得た前記ＣＲＣ演算結果を前記生成
   多項式で除算した余りとを加えた値を第２ＣＲＣ演算結
   果として出力する第２ＣＲＣ演算部（３２）と、前記第
   １ＣＲＣ演算結果と前記第２ＣＲＣ演算結果との間の差
   分をとる減算部（３３）とからなり、該減算部（３３）
   から時系列的に前記ＣＲＣ演算結果を得て、前記同期制
   御部（２３）に出力する請求項１記載の同期回路。
3. 【請求項３】　　前記シフトレジスタ部（２１）は、ｍ
   （ｍは２以上の整数で前記ＣＲＣ演算の対象となるビッ
   ト数）ビット長のシフトレジスタからなり、前記連続Ｃ
   ＲＣ演算部（２２）は、前記シフトレジスタによりｍビ
   ット遅延し、かつｍ次の項とみなした第１ビット列につ
   いて、前記ＣＲＣ演算に用いる生成多項式で除算して得
   た余りを第３ＣＲＣ演算結果として出力する第３ＣＲＣ
   演算部（４１）と、前記第１ビット列と同一のビット列
   の下部に、前記シフトレジスタに蓄積されているビット
   列と同一のものをつけたとみなした第２ビット列を前記
   生成多項式で除算して得た余りを第４ＣＲＣ演算結果と
   して出力する第４ＣＲＣ演算部（４２）と、前記第３Ｃ
   ＲＣ演算結果と前記第４ＣＲＣ演算結果との間の差分を
   とる減算部（４３）とからなり、該減算部（４３）から
   時系列的に前記ＣＲＣ演算結果を得て、前記同期制御部
   （２３）に出力する請求項１記載の同期回路。
4. 【請求項４】　　前記シフトレジスタ部（２１）は、ｍ
   （ｍは２以上の整数で前記ＣＲＣ演算の対象となるビッ
   ト数）ビット長のシフトレジスタからなり、前記連続Ｃ
   ＲＣ演算部（２２）は、前記シフトレジスタからのｍ個
   のビット出力（ｂ）を入力とし、これらのビット出力（
   ｂ）の各々を、複数のビット位置のうち各該ビット出力
   （ｂ）毎に予められた所定のビット位置に分配するワイ
   ヤードロジック部（５１）と、前記複数のビット位置に
   それぞれ対応する複数の入力ゲート（５３）毎に分配さ
   れ各該入力ゲート（５３）毎に入力された前記ビット出
   力（ｂ）の和算を実行して、前記入力ビット列（Ｂｉｎ
   ）に対して前記ＣＲＣ演算を行ったのと等価な演算を行
   い、前記ＣＲＣ演算結果（Ｃｏｕｔ　）　を出力する余
   り算出部（５２）とからなり、該ＣＲＣ演算結果（Ｃｏ
   ｕｔ　）　を前記同期制御部（２３）に出力する請求項
   １記載の同期回路。
5. 【請求項５】　　前記シフトレジスタ部（２１）は、ｋ
   段シフトレジスタ（ｋは前記ＡＴＭセルのヘッダを構成
   する各オクテットのビット数未満で１以上の特定の自然
   数）からなり、前記連続ＣＲＣ演算部（２２）は、前記
   ｋ段シフトレジスタの第１段目のビット出力（Ｄ０）と
   その第ｋ段目のビット出力（Ｄ５）と直前のＣＲＣ演算
   によって得たＣＲＣ演算結果（Ｃｎ−１）とを入力とし
   てＣＲＣ演算結果（Ｃｎ　）　を演算する余り演算部（
   ６１）と、該余り演算部（６１）から出力される前記Ｃ
   ＲＣ演算結果（Ｃｎ　）　に遅延を与えて、次のＣＲＣ
   演算結果を得る際の前記ＣＲＣ演算結果（Ｃｎ−１）と
   して該余り演算部（６１）に帰還する遅延部（６２）と
   からなり、該余り演算部（６１）から出力される前記Ｃ
   ＲＣ演算結果（Ｃｎ　）　を分岐して前記同期制御部（
   ２３）に供給する請求項１記載の同期回路。
6. 【請求項６】　　前記同期制御部（２３）内にリセット
   手段（７０）を設け、該リセット手段（７０）から出力
   されるリセット信号（Ｒ／Ｓ）によって前記シフトレジ
   スタ部（２１）および前記連続ＣＲＣ演算部（２２）内
   の各内部状態をリセットするようにし、かつ、該リセッ
   ト手段（７０）は、各前記ＡＴＭセルの先頭に同期して
   周期的に前記リセット信号（Ｒ／Ｓ）を出力する請求項
   １記載の同期回路。
7. 【請求項７】　　前記同期制御部（２３）内に、前記Ａ
   ＴＭセルのヘッダのビット誤りを訂正するためのヘッダ
   誤り訂正手段（８０）を設け、該ヘッダ誤り訂正手段（
   ８０）は、前記該ヘッダに相当するビット列を一旦所定
   ビット分高次側へ巡回置換する部分と、順次ビットシフ
   トしながら所定の論理演算を行って誤り訂正情報を生成
   する部分と、該誤り訂正情報に従って１ビット誤りを訂
   正するビット訂正部分とから構成される請求項１記載の
   同期回路。
8. 【請求項８】　　前記連続ＣＲＣ演算部（２２）内に、
   前記ＣＲＣ演算結果（Ｃｏｕｔ　）　のビット列のうち
   所定の複数ビットに論理反転を加える論理反転手段（１
   ００）　を設け、該所定の複数ビットは、送信側で予め
   前記ＡＴＭセルのヘッダ内におけるＨＥＣ領域にマッピ
   ングされるオフセットビット列の各ビット１に対応する
   複数ビットである請求項１記載の同期回路。