JPH07170200A - 巡回冗長検査同期装置 - Google Patents

Abstract

(57)【要約】 【目的】 ビット単位でブロックの境界を識別すること
により、バイト同期されブロック同期されたデータをブ
ロックの開始時点前に出力する構成の簡単な巡回冗長検
査（ＣＲＣ）同期装置を提供する。 【構成】 バイト動作によりブロック境界を区分できる
ＣＲＣ同期装置は、ビット同期された入力データを入力
するＮバイトシフトレジスタ２１と、上記Ｎバイトシフ
トレジスタ２１の出力端に連結された補償多項式駆動部
２２と、上記ビット同期された入力データを入力し、上
記補償多項式駆動部２２の出力を入力して、補償多項式
モジューロ２減算および生成多項式モジューロ２除算を
実行する演算部２３と、上記演算部２３に接続されたブ
ロック同期識別部２４と、上記Ｎバイトシフトレジスタ
２１とブロック同期識別部２４に連結されてバイト同期
された出力データを出力する６４：８データ選択部２５
を具備する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、巡回符号（Ｃｙｃｌｉ
ｃ Ｃｏｄｅ）を用いる誤り検出訂正方式の一つである
巡回冗長検査（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ
Ｃｈｅｃｋ：以下、ＣＲＣと略称する）を行うとき、入
力されるデータがビット同期はなっているが、巡回符号
のブロック境界を分からないときに、巡回符号が含まれ
たバイト列を１バイト毎（ｂｙｔｅ ｂｙ ｂｙｔｅ）
連続的に演算してブロックの境界を識別し、バイト同期
されたデータとブロック同期状態を出力する巡回冗長検
査同期装置に関する。

【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる大韓民国特許出願第１９９３−１８４６１号
の明細書の記載に基づくものであって、当該大韓民国特
許出願の番号を参照することによって当該大韓民国特許
出願の明細書の記載内容が本明細書の一部分を構成する
ものとする。

【０００３】

【従来の技術】従来のＣＲＣ演算装置は、ブロック境界
が与えられた状態で演算をするよう構成されているた
め、ブロック境界を知るためには、ブロックを構成する
バイト列を順次に、再言すれば、ブロックを構成する符
号単語（ｃｏｄｅ ｗｏｒｄ）を最上位バイト方向に１
バイトずつ移動し、新たな最下位バイトでブロックを構
成して、ブロックを構成するバイト数の演算をさらに繰
り返ししなければならない欠点があった（Ｔｏｎｇ−Ｂ
ｉＰｅｉ，“Ｈｉｇｈ−Ｓｐｅｅｄ Ｐａｒａ ｌｌｅ
ｌ ＣＲＣ Ｃｉｒｃｕｉｔｓ ｉｎ ＶＬＳＩ”ＩＥ
ＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｍ．Ｖ
ｏｌ．４０，Ｎｏ．４，Ａｐｒｉｌ １９９２ 参照の
こと）。

【０００４】従来技術を図１を参照して説明する。図１
は、特開平４−２８４７５３号に係る“ＣＲＣ演算方法
およびＡＴＭ変換方式におけるＨＥＣ同期装置”の構成
図である。

【０００５】図１において、上記の従来技術の構成は、
受信データを入力して自分の出力をフィードバック入力
するＣＲＣ演算部１１と、上記ＣＲＣ演算部１１の出力
を入力して遅延させる遅延部１２と、上記遅延部１２に
接続したＣＲＣ演算導出部１３と、上記ＣＲＣ演算導出
部１３の出力とＣＲＣ演算部１１の出力とを入力して両
出力が一致するか否かを検出する一致検出部１４を具備
した構成を有する。

【０００６】

【発明が解決しようとする課題】図１に示す従来のブロ
ック境界を区分できるＣＲＣ（巡回冗長検査）同期装置
は、繰り返し計算を避けられるようにしており、ハード
ウェアの量を減らすことができる。しかし、この構成に
おいては、入力されるデータが最小限バイト同期はなっ
ていなければならない。さらに、ＣＲＣ演算結果を遅延
させた後に、新たなブロック境界に対するＣＲＣ演算結
果と比較するので、演算された結果を比較する回路が付
加的に挿入する必要がある。その上、演算される結果が
ブロックの最下位バイトが出力された後に初めて分ると
いう問題点がある。

【０００７】従って、上記従来技術の問題点を解決する
ために、本発明は、ブロックを構成するビットまたはバ
イト列が順次異なっても、ブロックを構成するビットま
たはバイト数の演算をせずに、単に新たに追加されたバ
イト数またはブロックから除外されるバイト数の演算を
行うのみで、ブロックの境界を識別して、バイト同期さ
れブロック同期されたデータをブロックの開始時点前に
出力する巡回冗長検査（ＣＲＣ）同期装置を提供するに
その目的がある。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、ｒ（ｒは自然数）ビットの確認ビットと
ｍ（ｍはｒより大きい自然数）ビットのメッセージビッ
トで構成されたｎ（ｎはｒ＋ｍである自然数）ビットで
あるＮバイトのブロック符号で生成多項式Ｇ（ｘ）＝ｘ
^r ＋…＋１を用いるＣＲＣ同期装置において、初期には
論理レベル‘０’でＮバイトが全て初期化され、入力さ
れたバイト列をＮバイトおよびＮ−１バイトシフトさせ
てシフトされたバイト列を出力するＮバイトシフトレジ
スタと、上記Ｎバイトシフトレジスタから出力される最
上位バイトの各ビットに対し、上記生成多項式でモジュ
ーロ２除算し、剰余（Ｃ（ｘ））を１ビット上位のビッ
ト方向にシフトした補償多項式（Ｃ（ｘ）ｘ）を駆動す
る補償多項式駆動手段と、既演算された剰余を貯蔵する
ｒ（ｒは生成多項式のｒ）個の剰余レジスタのバイトを
上位ビットとし、データ入力端子から入力されたデータ
を下位ビットとして、上記ビット順序で剰余ｒビットと
入力された全てのビットに対し、それぞれ上記補償多項
式駆動手段で駆動された多項式（Ｃ（ｘ）ｘ）でモジュ
ーロ２減算をした後、上記生成多項式Ｇ（ｘ）でモジュ
ーロ２除算して剰余が‘０’であるか否かをシンドロー
ム出力（ＰＲ０ないしＲＲ（ｒ−１））信号として出力
する演算手段と、上記演算手段から出力されるシンドロ
ーム出力（ＲＲ０ないしＲＲ（ｒ−１））をそれぞれバ
イト時間間隔で検出し、所定回数以上連続してブロック
周期間隔で同一のシンドローム出力が出力されるかによ
ってデータ選択信号と同期を知らせる状態信号とブロッ
クを識別するための同期信号を出力するブロック同期識
別手段と、上記ブロック同期識別手段から出力されるデ
ータ選択信号によってブロック同期を検出し、演算手段
のシンドローム出力に従ってバイトを構成するビットを
選択して、バイト同期されたデータを出力するデータ選
択手段とを具備して、バイト動作によりブロック境界を
区分することができるようにしたことを特徴とする巡回
冗長検査（ＣＲＣ）同期装置である。

【０００９】

【作用】本発明の巡回冗長検査（ＣＲＣ）同期装置で
は、ブロックを構成するビットまたはバイト列が順次異
なっても、ブロックを構成するビットまたはバイト数の
演算をせずに、単に新たに追加されたバイト数またはブ
ロックから除外されるバイト数の演算を行うのみでブロ
ックの境界を識別し、バイト同期されブロック同期され
たデータをブロックの開始時点前に出力できる。

【００１０】このため、巡回符号ブロック境界が変って
も、既存の演算された結果と補償式を複写して巡回符号
を求めているおり、構成が簡単になる。

【００１１】また、バイト単位間隔で巡回符号化するた
め、低速の論理素子で構成することが可能である。

【００１２】入力されるデータをブロックの大きさまで
格納して演算しているだけなので、ブロック同期検出信
号とブロックデータ間にタイミングを合わせるために別
のデータ遅延回路を使用する必要がない。

【００１３】

【実施例】以下、図面を参照して、本発明の一実施例を
詳細に説明する。

【００１４】先ず、本発明の動作原理を分り易く説明す
るために、数学的解析により説明する。

【００１５】伝送単位のブロックの大きさはｎビットで
あり、Ｇ（ｘ）の生成多項式で伝送され、ブロック境界
は分からないとする。任意の時刻ｋのｎビットブロック
をＴ_k （ｘ）とし、ＣＲＣ演算装置で入力されるビット
列中に時刻ｋに入力されるビットをａ_k とし、ビット列
中に時刻ｋ＋１に入力されるビットがａ_k+1 とし、時刻
ｋ＋１のときのｎビットブロックをＴ_k+1 （ｘ）とす
る。

【００１６】時刻ｋのｎビットブロックは、

【００１７】

【数１】 Ｔ_k （ｘ）＝ａ_k-n-1 ｘ^n-1 ＋Ｂ_k （ｘ）＋ａ_k になる。ここで、ａ_k-n-1 ｘ^n-1 は時刻ｋにおけるｎビ
ットブロックの最上位ビットであり、ａ_k-n-1 はｋ−ｎ
−１の時刻に入力されたビット（時刻ｋに対してｎ−１
番前のビット）を意味し、ａ_k は時刻ｋにおけるｎビッ
トブロックの最下位ビットであり、時刻ｋに入力された
ビットを意味し、Ｂ_k （ｘ）は時刻ｋにおけるｎビット
ブロックから最上位ビットと最下位ビットを除く残りの
ビットである。

【００１８】さらに、時刻ｋ＋１のｎビットブロック
は、

【００１９】

【数２】 Ｔ_k+1 （ｘ）＝ａ_k-n ｘ^n-1 ＋Ｂ_k+1 （ｘ）＋ａ_k+1 である。ここで、ａ_k-n ｘ^n-1 は時刻ｋ＋１におけるｎ
ビットブロックの最上位ビットであり、ａ_k-n はｋ−ｎ
の時刻に入力されたビットを意味し、ａ_k+1 は時刻ｋ＋
１におけるｎビットブロックの最下位ビットであり、時
刻ｋ＋１に入力されたビットを意味し、Ｂ_k+1 （ｘ）は
時刻ｋ＋１におけるｎビットブロックから最上位ビット
と最下位ビットを除く残りのビットである。

【００２０】任意の時刻ｋに、ｎビットブロックを生成
多項式Ｇ（ｘ）でモジューロ（ｍｏｄｕｌｏ）２除算し
た結果は

【００２１】

【数３】 ｛ａ_k-n-1 ｘ^n-1 ＋Ｂ_k （ｘ）＋ａ_k ｝／Ｇ（ｘ） であり、

【００２２】

【数４】 ｛ａ_k-n-1 ｘ^n-1 ＋Ｂ_k （ｘ）＋ａ_k ｝／Ｇ（ｘ） の余りをＲ_k （ｘ）とし、

【００２３】

【数５】ａ_k-n-1 ｘ^n-1 ／Ｇ（ｘ） の余りをＣ_k （ｘ）とすれば、

【００２４】

【数６】｛Ｂ_k （ｘ）＋ａ_k ｝／Ｇ（ｘ） の余りはＲ_k （ｘ）−Ｃ_k （ｘ）である。

【００２５】ところで、時刻ｋ＋１におけるｎビットブ
ロックは、

【００２６】

【数７】 Ｔ_k+1 （ｘ）＝（Ｂ_k （ｘ）＋ａ_k ）ｘ＋ａ_k+1 であるため、時刻ｋ＋１にｎビットブロックを生成多項
式Ｇ（ｘ）でモジューロ２除算した結果は、

【００２７】

【数８】 ［｛Ｂ_k （ｘ）＋ａ_k ｝ｘ］／Ｇ（ｘ）＋ａ_k+1 ／Ｇ（ｘ） であり、

【００２８】

【数９】［｛Ｂ_k （ｘ）＋ａ_k ｝ｘ］／Ｇ（ｘ） の余りは、｛Ｒ_k （ｘ）−Ｃ_k （ｘ）｝ｘであるため、
Ｔ_k+1 ／Ｇ（ｘ）の余りは、

【００２９】

【数１０】 ｛Ｒ_k （ｘ）−Ｃ_k （ｘ）｝ｘ＋ａ_k+1 ／Ｇ（ｘ） の余りと同じである。

【００３０】図２は本発明の構成を示す機能ブロック図
で、２１はＮバイトシフトレジスタ、２２は補償多項式
駆動部、２３は補償多項式モジューロ２減算および生成
多項式モジューロ２除算を実行する演算部、２４はブロ
ック同期識別部、２５は６４：８データ選択部をそれぞ
れ示す。

【００３１】図２に示す様に、本発明に係るバイト動作
によりブロック境界を区分できるＣＲＣ同期装置は、ビ
ット同期された入力データを入力するＮバイトシフトレ
ジスタ２１と、上記Ｎバイトシフトレジスタ２１の出力
端に連結された補償多項式駆動部２２と、上記ビット同
期された入力データを入力し、上記補償多項式駆動部２
２の出力を入力して、補償多項式モジューロ２減算およ
び生成多項式モジューロ２除算を実行する演算部２３
と、上記演算部２３に接続されたブロック同期識別部２
４と、上記Ｎバイトシフトレジスタ２１とブロック同期
識別部２４に連結されてバイト同期された出力データを
出力する６４：８データ選択部２５を具備する。

【００３２】Ｎバイトシフトレジスタ２１は、初期には
論理レベル‘０’でＮバイトが全て初期化されており、
復号されるべきバイトを１バイトずつ順次にシフトさせ
てバイト列をＮバイト貯蔵する。そして、Ｎバイトシフ
トレジスタ２１は、時刻ｋ＋Ｎに時刻ｋに入力されたバ
イト（Ｂ₁₅，Ｂ₁₄，…、Ｂ₈ ）を補償多項式駆動部２２
に対して出力し、時刻ｋ＋１に入力されたバイト（Ｂ
₇ ，Ｂ₆ ，…，Ｂ₀ ）と時刻ｋに入力されたバイト（Ｂ
₁₅，Ｂ₁₄，…，Ｂ₈ ）中のＢ₁₅を除くバイトを６４：８
データ選択部２５に対して出力する。

【００３３】補償多項式駆動部２２は、Ｎバイトシフト
レジスタ２１に接続されており、Ｎバイトシフトレジス
タ２１のＮ番目端から出力される最上位バイトのビット
をＢ_s+8 ｘ^s （ｓは０から７までの整数で、Ｂ_s は０ま
たは１を有する計数であり、Ｂ₁₅は最上位ビットの係数
で０または１であり、Ｂ₈ は最下位ビット係数で０また
は１）とする。この最上位バイトの各ビット（Ｂ_s+8 ｘ
^s ）に対して上記生成多項式（Ｇ（ｘ））でモジューロ
２除算し、剰余を１ビット上位のビット方向へシフトし
たＣ（ｘ，Ｂ_s+8 ｘ^s ）ｘ＝Ｂ_s+8 ｘ^s ｛ａ_r-1 ｘ^r-1
＋ａ_r-2 ｘ^r-2＋・・・＋ａ₁ ｘ¹ ＋ａ₀ ｝ｘを駆動さ
せる。このとき、Ｎバイトシフトレジスタ２１から出力
されるバイトが‘０’であればＣ（ｘ，Ｂ_s+8 ｘ^s ）ｘ
＝０と駆動させる。

【００３４】補償多項式モジューロ２減算および生成多
項式モジューロ２除算を実行する演算部２３は、補償多
項式駆動部２２に接続され、バイト間隔毎に入力される
バイト列に対して、初期には‘０’に初期化されている
余りのレジスタの出力を上位ビットにし、入力されるバ
イトを下位ビットにして、補償多項式演算部２２で演算
されたＣ（ｘ，Ｂ₁₅ｘ⁷ ）ｘ多項式で上位ビット順にモ
ジューロ２減算を行う。その後、上記生成多項式Ｇ
（ｘ）でモジューロ２除算して剰余が‘０’であるかを
判別して、第１シンドローム出力（ＲＲ０）端子で出力
する。同じ様に、剰余を上位ビットにし、入力されたバ
イトの次のビットを下位ビットにして、補償多項式駆動
部２２で駆動されたＣ（ｘ，Ｂ₁₄ｘ⁶ ）ｘ多項式でモジ
ューロ２減算をした後、上記生成多項式Ｇ（ｘ）でモジ
ューロ２除算を行い、上記生成多項式Ｇ（ｘ）でモジュ
ーロ２除算して剰余が‘０’であるかを判別して、第２
シンドローム出力（ＲＲ１）端子で出力する。これを補
償多項式駆動部２２で演算されたＣ（ｘ，Ｂ₈ ）ｘ多項
式までの１バイトに対して、それぞれ順次に同様の演算
を繰り返し、上記生成多項式Ｇ（ｘ）でモジューロ２除
算し、その結果の剰余が‘０’であるのかを判別して第
１から第８までのシンドローム出力（ＲＲ０ないしＲＲ
７）端子で出力する。

【００３５】ブロック同期識別部２４は、ブロック境界
を識別する機能を実行するが、ブロック非同期状態とブ
ロック同期状態の両状態でそれぞれブロック境界を識別
して、ブロック非同期状態ではバイト単位検出およびブ
ロック単位検出を実行する。

【００３６】ブロック非同期状態では、演算部２３から
出力される８個のシンドローム出力（ＲＲ０ないしＲＲ
７）をそれぞれバイト時間間隔で検出して（バイト検出
過程状態）、剰余が‘０’の結果を出力したシンドロー
ム出力端子からｊ（ｊは自然数）回連続して出力されば
ブロック同期状態を宣言しブロック同期状態を出力す
る。

【００３７】ブロック同期状態では、ブロック同期状態
を検出したシンドローム出力端子から剰余が‘０’でな
い結果をｉ（ｉは自然数）回連続して出力すれば、ブロ
ック非同期状態に戻りブロック非同期状態を出力し、上
記バイト単位検出過程を実行する。さらに、ブロック同
期状態でブロック同期状態を検出したシンドローム出力
（ＲＲ０ないしＲＲ７）を識別して３ビットデータで出
力し、周期的に剰余‘０’を出力する時点を出力される
バイト間隔に同期されるように出力する。

【００３８】６４：８データ選択部２５は、ブロック同
期識別部２４からブロック同期を検出したシンドローム
出力に従ってバイトを構成するビットを選択してバイト
同期されたデータを出力する機能を実行する。

【００３９】例えば、演算部２３から出力される第１シ
ンドローム出力（ＲＲ０）によりブロック同期状態が宣
言されたならば、Ｎバイトシフトレジスタ２１のＮ番目
バイトの最上位ビットであるＢ₁₅を除く７ビットＢ₁₄，
Ｂ₁₃，…，Ｂ₈ とＮ−１番目バイトの最上位ビットであ
るＢ₇ で構成されるバイト（Ｂ₁₄が最上位ビットであ
り、Ｂ₇ が最下位ビットである）を出力する。一般的
に、演算部２３から出力される第ｚ（ｚは１，２，３，
４，５，６，７，８）シンドローム出力（ＲＲ（ｚ−
１））によりブロック同期状態が宣言されたならば、Ｎ
バイトシフトレジスタ２１のＮ番目バイトのＢ_15-z，Ｂ
_15-(z-1)，…，Ｂ₈ （Ｂ_15-2が最上位ビット）とＮ−１
番目バイトのＢ₇ ，…，Ｂ_7-(z-1) （Ｂ_7-(z-1) が最下
位ビット）で構成されるバイトを選択して出力する。

【００４０】すなわち、演算部２３から出力される第ｚ
（ｚは１，２，３，４，５，６，７，８）シンドローム
出力（ＲＲ（ｚ−１））により、ブロック同期状態が時
刻ｋ＋Ｎ（Ｎ，Ｋはバイト時間間隔を示す整数）に宣言
されると、時刻ｋ＋Ｎに入力されるバイトを下位ビット
とし、時刻ｋに入力されたバイトを上位ビットとするブ
ロックが形成される。このとき、どのシンドローム出力
によりブロック同期が宣言されたのかにより、境界が正
確にビット単位まで区分される。もし、第ｚ（ｚは１，
２，３，４，５，６，７，８）シンドローム出力（ＲＲ
（ｚ−１））によりブロック同期状態が宣言されると、
Ｎバイトシフトレジスタ２１のＮ番目バイトの最上位ビ
ットからｚ個除かれ、Ｎ−１番目バイトの最上位ビット
からｚ個追加してバイトを構成し、６４：８データ選択
部２５から出力するように動作する。

【００４１】図３は、図２のＮバイトシフトレジスタ２
１と補償多項式駆動部２２および演算部２３の一実施例
に係る構成図である。図３において、３００は５バイト
シフトレジスタ、３１１ないし３１８はＤフリップフロ
ップ、３１ないし５４は補償多項式モジューロ２除算用
排他的ＯＲゲート、３１０は補償多項式駆動回路、３９
１ないし３９８は８入力ＯＲゲートをそれぞれ示す。

【００４２】ＣＣＩＴＴで勧めたＡＴＭ（Ａｓｙｎｃｈ
ｒｏｎｏｕｓ ＴｒａｎｓｆｅｒＭｏｄｅ）方式のＵＮ
Ｉ（Ｕｓｅｒ−Ｎｅｔｗｏｒｋ Ｉｎｔｅｒｆａｃｅ）
で用いるＡＴＭセルに対する巡回符号は５３オクテット
（ｏｃｌｅｔ）で巡回符号ブロックは５バイト（４０ビ
ット）であり、確認ビット数は１バイト（８ビット）で
あり、生成多項式はＧ（ｘ）＝ｘ⁸ ＋ｘ² ＋ｘ＋１であ
り、２進数で示すと１０００００１１１である素数であ
る。従って、補償多項式（Ｃ（ｘ，Ｂ_s+8 ｘ^s ）ｘ）は
ｘ³⁹をｘ⁸ ＋ｘ² ＋ｘ＋１でモジューロ２除算した剰余
であるｘ⁵ ＋ｘ⁴ ＋１を上位ビット方向にｓ＋１ビット
シフトさせたＢ_s+8 ｘ^s ｛ｘ⁵ ＋ｘ⁴＋１｝ｘであり、
２進数で示すとＢ_s+8 ｘ^s （１１０００１０）である。
すなわち、補償多項式（Ｃ（ｘ，１）ｘ）はｘ³⁹をｘ⁸
＋ｘ² ＋ｘ＋１でモジューロ２で除算した剰余であるｘ
⁵ ＋ｘ⁴ ＋１を上位ビット方向に１ビットシフトさせた
｛ｘ⁵ ＋ｘ⁴ ＋１｝ｘであり、２進数で示すと１１００
０１０である。

【００４３】図３に示す補償多項式駆動回路３１０は、
予め計算された結果から５バイトシフトレジスタの出力
を利用して駆動して、補償多項式モジューロ２減算およ
び生成多項式モジューロ２除算を実行する演算回路であ
り、‘０’項は意味がないため省略している。図３を参
照して動作を説明する。

【００４４】データバイト列は、５バイトシフトレジス
タ３００のデータ入力端子と補償多項式モジューロ２減
算および生成多項式モジューロ２除算を実行する演算回
路にそれぞれ入力される。５バイトシフトレジスタ３０
０は、初期に論理レベル‘０’に初期化されているた
め、最初の５バイト単位の間‘０’を出力する。従っ
て、初期の５バイト単位間は補償多項式駆動回路３１０
により、補償多項式モジューロ２減算３１〜５４および
生成多項式モジューロ２除算回路３３０〜３５３は影響
を受けない。

【００４５】時刻ｋ＋５（ｋはバイト時間間隔を意味す
る整数）では、補償多項式モジューロ２減算３１〜５４
および生成多項式モジューロ２除算回路３３０〜３５３
は、時刻ｋに入力されたバイトのビットをブロックの上
位ビットとし、時刻ｋ＋５に入力されたバイトのビット
をブロックの下位ビットとするブロックを生成多項式で
ある素数１０００００１１１でモジューロ２除算した剰
余を上位ビットとし、時刻ｋに入力されたバイトを下位
ビットとして、補償多項式モジューロ２減算および生成
多項式モジューロ２除算をする。

【００４６】このとき、時刻ｋに入力されたバイトの最
上位ビットが論理レベル‘０’であると、補償多項式モ
ジューロ２減算３１〜５４および生成多項式モジューロ
２除算回路３３０〜３５３は、剰余レジスタ３１１〜３
１８の上位ビットから生成多項式である素数１００００
０１１１でモジューロ２除算を実行する。反対に、時刻
ｋに入力されたバイトの最上位ビットが論理レベル
‘１’であると、補償多項式モジューロ２（３１〜５
４）減算および生成多項式モジューロ２除算回路３３０
〜３５３で演算されるべきデータの上位ビットから、補
償多項式生成回路で演算されたｘ⁷ （ｘ⁵ ＋ｘ⁴ ＋１）
ｘ補償多項式でモジューロ２減算を行った後に生成多項
式である素数１０００００１１１でモジューロ２除算を
行い、剰余を８入力ＯＲゲートに入力して剰余が‘０’
であると、これを検出して第１シンドローム出力（ＲＲ
０）で出力する。

【００４７】時刻ｋに入力されたバイトの最上位の次の
ビットが論理レベル‘０’であると、上記演算が実行さ
れた結果に対する剰余を上位ビットとし、入力されたバ
イトデータの次のビットを最下位ビットとする多項式に
対し、生成多項式である素数１０００００１１１でモジ
ューロ２除算する。その剰余を８入力ＯＲゲートに入力
して、剰余が‘０’であると、これを検出して第２シン
ドローム出力（ＲＲ１）で出力する。一方、時刻ｋに入
力されたバイトの最上位の次のビットが論理レベル
‘１’であると、上記多項式（上記演算が実行された結
果に対する剰余を上位ビットとし、入力されたバイトデ
ータの次のビットを最下位ビットとする多項式）に対
し、補償多項式生成回路で演算されたｘ⁶ （ｘ⁵ ＋ｘ⁴
＋１）ｘ補償多項式でモジューロ２減算を行った後に、
生成多項式である素数１０００００１１１でモジューロ
２除算し、剰余を８入力ＯＲゲートに入力して、剰余が
‘０’であると、これを検出して第２シンドローム出力
（ＲＲ１）で出力する。同様の過程を、時刻ｋに入力さ
れたバイトの最下位ビット（入力されたバイトの最下位
ビット）まで、並列に（バイト単位に）繰り返し実行す
る。

【００４８】従って、時刻ｋ＋５において、補償多項式
モジューロ２減算３１〜５４および生成多項式モジュー
ロ２除算回路３３０〜３５３から出力されてＤフリップ
フロップ３１１〜３１８に入力する入力信号等は、時刻
ｋ＋１から時刻ｋ＋５まで入力されたブロックを素数１
０００００１１１でモジューロ２除算した剰余を示す。
もし、８入力ＯＲゲート３９１〜３９８の各出力中に、
少なくとも一つが‘０’でないと（剰余が０でない
と）、ＣＲＣの定義に従って時刻ｋ＋１から時刻ｋ＋５
まで入力されたブロックは巡回符号ブロックでない。

【００４９】時刻ｋ＋６に、５バイトシフトレジスタ３
００の出力において、時刻ｋ＋１に入力されたバイト
（時刻ｋの上位バイト）のビット中に論理レベル‘１’
であるビットがあると、該ビットに該当する順次的に行
う演算中に、時刻ｋ＋５の剰余が入力された剰余レジス
タ３１１〜３１８の出力を上位ビットとした多項式を補
償多項式でモジューロ２減算した後、時刻ｋ＋１に入力
されたバイトを下位ビットで構成して、生成多項式でモ
ジューロ２除算をビット単位で実行し、剰余が‘０’で
あるのかを８入力ＯＲゲートで検出して出力するように
なる。

【００５０】結局、ＣＲＣ機能はバイト間隔で実行さ
れ、巡回符号ブロックが形成されると、８個の８入力Ｏ
Ｒゲート３９１〜３９８中に一つの８入力ＯＲゲートの
全ての８入力が全て‘０’になるのがブロック周期で、
繰り返し入力される。

【００５１】一方、入力されるデータビットは任意の値
を有することができるので、にせ巡回符号ブロックが生
成されうる。にせ巡回符号ブロックは、検出された巡回
符号ブロックが周期的であるか否かにより検出すること
ができ、この機能はブロック同期識別部で実行される。

【００５２】

【発明の効果】従って、本発明は上記の如き回路構成を
用いて、ビット同期で入力されるデータの巡回符号ブロ
ックの境界をバイト間隔で検出して、ブロック境界も区
分できるのみならず、バイト同期に合わせることができ
るので、従来のＣＲＣ同期装置と代替でき、次の如き特
有の効果を有する。

【００５３】第一、巡回符号ブロック境界が変っても、
既存の演算された結果と補償式を複写して巡回符号を求
めているため、構成が簡単になる。

【００５４】第二、バイト単位間隔で巡回符号化するた
め、低速の論理素子で構成することが可能である。

【００５５】第三、入力されるデータをブロックの大き
さまで格納して演算しているだけなので、ブロック同期
検出信号とブロックデータ間にタイミングを合わせるた
めに別のデータ遅延回路を使用する必要がない。

【図面の簡単な説明】

【図１】従来のブロック境界を区分できる巡回冗長検査
（ＣＲＣ）同期装置の構成図である。

【図２】本発明のバイト動作によりブロック境界を区分
できる巡回冗長検査（ＣＲＣ）同期装置の構成図であ
る。

【図３】Ｎバイトシフトレジスタ部、補償多項式駆動
部、演算部の一実施例を示す構成図である。

【符号の説明】

１１ ＣＲＣ演算部 １２ 遅延部 １３ ＣＲＣ演算導出部 １４ 一致検出部 ２１ Ｎバイトシフトレジスタ ２２ 補償多項式駆動部 ２３ 演算部 ２４ ブロック同期識別部 ２５ ６４：８データ選択部 ３１〜５４ 補償多項式モジューロ２減算用排他的ＯＲ
ゲート ３００ ５バイトシフトレジスタ ３１０ 補償多項式駆動器 ３１１〜３１８ Ｄフリップフロップ ３３０〜３５３ 生成多項式モジューロ２除算用排他的
ＯＲゲート ３９１〜３９８ ８入力ＯＲゲート

フロントページの続き (72)発明者 イ ボム チョル 大韓民国 デージョン スウォク ガジョ ンドン 161 エレクトロニクス アンド テレコミュニケーションズ リサーチ インスティテュート内 (72)発明者 イム ソン ヨル 大韓民国 デージョン スウォク ガジョ ンドン 161 エレクトロニクス アンド テレコミュニケーションズ リサーチ インスティテュート内 (72)発明者 キム ジョン シキ 大韓民国 デージョン スウォク ガジョ ンドン 161 エレクトロニクス アンド テレコミュニケーションズ リサーチ インスティテュート内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ｒ（ｒは自然数）ビットの確認ビットと
   ｍ（ｍはｒより大きい自然数）ビットのメッセージビッ
   トで構成されたｎ（ｎはｒ＋ｍである自然数）ビットで
   あるＮバイトのブロック符号で生成多項式Ｇ（ｘ）＝ｘ
   ^r ＋…＋１を用いる巡回冗長検査同期装置において、 初期には論理レベル‘０’でＮバイトが全て初期化さ
   れ、入力されたバイト列をＮバイトおよびＮ−１バイト
   シフトさせてシフトされたバイト列を出力するＮバイト
   シフトレジスタと、 上記Ｎバイトシフトレジスタから出力される最上位バイ
   トの各ビットに対し、上記生成多項式でモジューロ２除
   算し、剰余（Ｃ（ｘ））を１ビット上位のビット方向に
   シフトした補償多項式（Ｃ（ｘ）ｘ）を駆動させる補償
   多項式駆動手段と、 既演算された剰余を貯蔵するｒ（ｒは生成多項式のｒ）
   個の剰余レジスタのバイトを上位ビットとし、データ入
   力端子から入力されたデータを下位ビットとして、上記
   ビット順序で剰余ｒビットと入力された全てのビットに
   対し、それぞれ上記補償多項式駆動手段で駆動された多
   項式（Ｃ（ｘ）ｘ）でモジューロ２減算をした後、上記
   生成多項式Ｇ（ｘ）でモジューロ２除算して剰余が
   ‘０’であるか否かをシンドローム出力（ＰＲ０ないし
   ＲＲ（ｒ−１））信号として出力する演算手段と、 上記演算手段から出力されるシンドローム出力（ＲＲ０
   ないしＲＲ（ｒ−１））をそれぞれバイト時間間隔で検
   出し、所定回数以上連続してブロック周期間隔で同一の
   シンドローム出力が出力されるかによってデータ選択信
   号と同期を知らせる状態信号とブロックを識別するため
   の同期信号を出力するブロック同期識別手段と、 上記ブロック同期識別手段から出力されるデータ選択信
   号によってブロック同期を検出し、演算手段のシンドロ
   ーム出力に従ってバイトを構成するビットを選択して、
   バイト同期されたデータを出力するデータ選択手段とを
   具備して、バイト動作によりブロック境界を区分するこ
   とができるようにしたことを特徴とする巡回冗長検査同
   期装置。