JPH08340342A - 受信データブロックのチェックサムを検証するための方法及び該方法の実施装置 - Google Patents
受信データブロックのチェックサムを検証するための方法及び該方法の実施装置Info
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- JPH08340342A JPH08340342A JP8140452A JP14045296A JPH08340342A JP H08340342 A JPH08340342 A JP H08340342A JP 8140452 A JP8140452 A JP 8140452A JP 14045296 A JP14045296 A JP 14045296A JP H08340342 A JPH08340342 A JP H08340342A
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- H04L12/54—Store-and-forward switching systems
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- Compression, Expansion, Code Conversion, And Decoders (AREA)
Abstract
(57)【要約】
【目的】 回路的には低い出費でチェックサムを迅速に
反復的に決めることを可能とする。 【構成】 データブロックの情報データから決められた
チェックサムと、データブロックにおいて含まれる比較
値に不等がある場合には、変化可能な選択された生成
（ジェネレータ）多項式の関数として予備的計算で決め
られた前のチェックサムのビットだけを選択し、そして
前のデータブロックそれぞれの初期的に送信されたビッ
トを持つ新しいチェックサムを形成する目的で前記ビッ
トを論理的に結合することにより、新しいチェックサム
がさらなるクロックパルス毎に得られる。広帯域ＩＳＤ
ＮネットワークにおけるＡＴＭ（非同期転送モード）セ
ル始まりを発見するのに適用出来る。
反復的に決めることを可能とする。 【構成】 データブロックの情報データから決められた
チェックサムと、データブロックにおいて含まれる比較
値に不等がある場合には、変化可能な選択された生成
（ジェネレータ）多項式の関数として予備的計算で決め
られた前のチェックサムのビットだけを選択し、そして
前のデータブロックそれぞれの初期的に送信されたビッ
トを持つ新しいチェックサムを形成する目的で前記ビッ
トを論理的に結合することにより、新しいチェックサム
がさらなるクロックパルス毎に得られる。広帯域ＩＳＤ
ＮネットワークにおけるＡＴＭ（非同期転送モード）セ
ル始まりを発見するのに適用出来る。
Description
【０００１】
【発明の属する技術分野】本発明は、請求項第１項の上
位概念による、情報データおよび引き続くチェックサム
フィールドを含む受け取ったデータブロックのチェック
サムを検証することにより同期化するための方法に、お
よび請求項第１項に説明された方法のための、請求項３
項の上位概念による装置に関する。
位概念による、情報データおよび引き続くチェックサム
フィールドを含む受け取ったデータブロックのチェック
サムを検証することにより同期化するための方法に、お
よび請求項第１項に説明された方法のための、請求項３
項の上位概念による装置に関する。
【０００２】
【従来の技術】将来の広帯域ＩＳＤＮネットワークにお
いては、利用されるデータはＡＴＭ（非同期転送モー
ド）セルと呼ばれるものにパックされるであろう。その
ようなＡＴＭセルは５３バイトを含み、最初の５バイト
はセルヘッダを表している。最初の４バイトはデータが
どのパスまたはチャンネルを経由して送られるかに関す
る情報を含んでいる。ＡＴＭセルを送信する前に、各送
信ステーションはヘッダ全体に関するチェックサムを計
算し、そして前記チェックサムをヘッダの５番目のバイ
ト内に蓄積しなければならない。引き続くアルゴリズム
は、受信端においてシリアルビットストリームからセル
の始まりを検出することが出来るように適用される。
いては、利用されるデータはＡＴＭ（非同期転送モー
ド）セルと呼ばれるものにパックされるであろう。その
ようなＡＴＭセルは５３バイトを含み、最初の５バイト
はセルヘッダを表している。最初の４バイトはデータが
どのパスまたはチャンネルを経由して送られるかに関す
る情報を含んでいる。ＡＴＭセルを送信する前に、各送
信ステーションはヘッダ全体に関するチェックサムを計
算し、そして前記チェックサムをヘッダの５番目のバイ
ト内に蓄積しなければならない。引き続くアルゴリズム
は、受信端においてシリアルビットストリームからセル
の始まりを検出することが出来るように適用される。
【０００３】ＨＵＮＴ状態と呼ばれるものにおいては、
受け取られた信号はこれがＨＥＣ（ヘッダエラー制御）
パターンの一部であり得るかどうかをビット毎に試験さ
れる。そのようなＨＥＣパターンが発見されたならば直
ちにＰＲＥＳＹＮＣＨ状態への移行が行われる。このと
き、ＰＲＥＳＹＮＣＨ状態においては、全ての他のセル
がローカライズされたセルを参照しながら試験される。
もしこれに続く６セルのＨＥＣバイトが可能なチェック
サムに相当するならば、そのことから、セルストリーム
に関する同期が達成され、そしてＳＹＮＣＨ状態への移
行が実行されたと推定される。もしＨＥＣ条件を満足す
るのが６つの連続するセル以下であれば、受信ステーシ
ョンはＨＵＮＴ状態に再び戻る。
受け取られた信号はこれがＨＥＣ（ヘッダエラー制御）
パターンの一部であり得るかどうかをビット毎に試験さ
れる。そのようなＨＥＣパターンが発見されたならば直
ちにＰＲＥＳＹＮＣＨ状態への移行が行われる。このと
き、ＰＲＥＳＹＮＣＨ状態においては、全ての他のセル
がローカライズされたセルを参照しながら試験される。
もしこれに続く６セルのＨＥＣバイトが可能なチェック
サムに相当するならば、そのことから、セルストリーム
に関する同期が達成され、そしてＳＹＮＣＨ状態への移
行が実行されたと推定される。もしＨＥＣ条件を満足す
るのが６つの連続するセル以下であれば、受信ステーシ
ョンはＨＵＮＴ状態に再び戻る。
【０００４】７つの連続するセルのＨＥＣ条件がＳＹＮ
ＣＨ状態において満足されなければ、セル同期のロスが
存在すると仮定され、そしてＨＵＮＴ状態への移行が実
行される。
ＣＨ状態において満足されなければ、セル同期のロスが
存在すると仮定され、そしてＨＵＮＴ状態への移行が実
行される。
【０００５】本方法は、セル同期の第１フェーズである
ＨＵＮＴ状態に関する。受信端においては、同期化され
ていないビットストリームからセル始まりを発見しなけ
ればならないという問題がある。ＡＴＭセルの最初の５
バイトはセルヘッダに関するデータブロックを表現して
いるので、セルの始まりはそのチェックサムの検証を通
し低ヘッダを発見することにより、決めることができ
る。
ＨＵＮＴ状態に関する。受信端においては、同期化され
ていないビットストリームからセル始まりを発見しなけ
ればならないという問題がある。ＡＴＭセルの最初の５
バイトはセルヘッダに関するデータブロックを表現して
いるので、セルの始まりはそのチェックサムの検証を通
し低ヘッダを発見することにより、決めることができ
る。
【０００６】この目的のために、受信端においては受け
取られたビットストリームのｎビットの各場合のチェッ
クサムが、送信端におけると同じ方法で計算される。し
かし、もし最初のｎの評価されたビットの後に、引き続
いて受け取られた０ビットとデータストリームから受信
端において計算された０ビットとの間に同等性が存在し
なければ、ｎビットを通してのチェックサムの計算は、
以前の計算に比較して１クロックパルスだけシフトされ
た状態で新たに着手されなければならない。これを容易
に行うために、各場合において１クロックパルスだけシ
フトされたチェックサムを計算し、そしてこれを受け取
られたデータと比較するｎ＊Ｏビットのシフトレジスタ
が必要とされる。しかし、このことは付加的に必要な周
期的動作制御およびモニタ論理を配慮するならば、回路
的に大きな出費が必要であることを意味している。別の
可能性は、その内容がエクスクルーシブオア結合を通し
てチェックサムの計算を実行するようなｎビットの長い
シフトレジスタにある。しかし、この可能性は、エクス
クルーシブオア結合マトリクスの著しく高いランタイム
の故に、実際には除外される。
取られたビットストリームのｎビットの各場合のチェッ
クサムが、送信端におけると同じ方法で計算される。し
かし、もし最初のｎの評価されたビットの後に、引き続
いて受け取られた０ビットとデータストリームから受信
端において計算された０ビットとの間に同等性が存在し
なければ、ｎビットを通してのチェックサムの計算は、
以前の計算に比較して１クロックパルスだけシフトされ
た状態で新たに着手されなければならない。これを容易
に行うために、各場合において１クロックパルスだけシ
フトされたチェックサムを計算し、そしてこれを受け取
られたデータと比較するｎ＊Ｏビットのシフトレジスタ
が必要とされる。しかし、このことは付加的に必要な周
期的動作制御およびモニタ論理を配慮するならば、回路
的に大きな出費が必要であることを意味している。別の
可能性は、その内容がエクスクルーシブオア結合を通し
てチェックサムの計算を実行するようなｎビットの長い
シフトレジスタにある。しかし、この可能性は、エクス
クルーシブオア結合マトリクスの著しく高いランタイム
の故に、実際には除外される。
【０００７】
【発明が解決しようとする課題】回路的に低い出費をも
ってチェックサムの同時評価を行いながらデータブロッ
ク始まりの迅速な決定を容易に行う方法を実施するため
の方法および装置を提供することが本発明の目的であ
る。
ってチェックサムの同時評価を行いながらデータブロッ
ク始まりの迅速な決定を容易に行う方法を実施するため
の方法および装置を提供することが本発明の目的であ
る。
【０００８】
【課題を解決するための手段】この目的は請求項１項の
特徴条項に規定される特色によって請求項１項の上位概
念による方法と、そして請求項３項の特徴事項に規定さ
れる特徴点によって請求項３項の上位概念による方法を
実施するための装置によって達成される。
特徴条項に規定される特色によって請求項１項の上位概
念による方法と、そして請求項３項の特徴事項に規定さ
れる特徴点によって請求項３項の上位概念による方法を
実施するための装置によって達成される。
【０００９】
【発明の実施の形態】このことは、引き続くデータブロ
ックのチェックサムが前のデータブロックの第１ビット
によってのみ影響され、そしてチェックサムの個々のビ
ットにのみシステム的な影響を持つように、連続するデ
ータブロックのチェックサムのモデル計算によって確立
される。連続するデータブロックのこの関係の発見は、
ビットの変化の可能性の前もっての決定の後、チェック
サム上への前のデータブロックの第１ビットの影響を除
去することを可能とする。
ックのチェックサムが前のデータブロックの第１ビット
によってのみ影響され、そしてチェックサムの個々のビ
ットにのみシステム的な影響を持つように、連続するデ
ータブロックのチェックサムのモデル計算によって確立
される。連続するデータブロックのこの関係の発見は、
ビットの変化の可能性の前もっての決定の後、チェック
サム上への前のデータブロックの第１ビットの影響を除
去することを可能とする。
【００１０】この方法を実施するための装置において
は、このことは、ビットの変化の可能性を持つフリップ
フロップのメモリ内容が前のデータブロックの第１ビッ
トの関数として影響される、フリップフロップシフトレ
ジスタによって実行される。こうして、前のデータブロ
ックの第１ビットは、たとえばエクスクルーシブオア結
合によって、シフトレジスタから除去される。
は、このことは、ビットの変化の可能性を持つフリップ
フロップのメモリ内容が前のデータブロックの第１ビッ
トの関数として影響される、フリップフロップシフトレ
ジスタによって実行される。こうして、前のデータブロ
ックの第１ビットは、たとえばエクスクルーシブオア結
合によって、シフトレジスタから除去される。
【００１１】
【実施例】この方法および装置は、ＡＴＭヘッダの設計
の説明の助けを得て、そして図面およびデータテーブル
に表された回路によってＡＴＭセル始まりを発見するこ
とにより、以下に説明される。
の説明の助けを得て、そして図面およびデータテーブル
に表された回路によってＡＴＭセル始まりを発見するこ
とにより、以下に説明される。
【００１２】各ATMセルのヘッダは、３２の情報ビット
に相当する４つの情報バイトによって、そしてチェック
サムフィールドの８ビットに相当する計算されたバイト
によって、すなわち全体で５バイトによって、構成され
る。チェックサムの計算は、ＣＲＣ（サイクリックリダ
ンダンシーチェック）コーディング方法を用いて行われ
る。３１次の多項式は、ヘッダの最初の３２ビットから
形成され、そしてｘ８により乗算される。３９次のコー
ディング多項式はこうして生成（ジェネレータ）多項式
ｇ（ｘ）＝ｘ８＋ｘ２＋ｘ＋１ モジュロ２によって
除算される。この除算の剰余はヘッダチェックサムを表
している。ヘッダチェックサムフィールドは、エラー検
出だけでなく、セル始まりを検出し、そして同期化する
ための目的にも用いられるので、加えて、セル同期の信
頼性を向上させるために、ビットシーケンス01010101
（ＨＥＸ５５）モジュロ２が計算されたチェックサムに
加えられ、そしてヘッダの５番目のそして最後のバイト
として送信される。
に相当する４つの情報バイトによって、そしてチェック
サムフィールドの８ビットに相当する計算されたバイト
によって、すなわち全体で５バイトによって、構成され
る。チェックサムの計算は、ＣＲＣ（サイクリックリダ
ンダンシーチェック）コーディング方法を用いて行われ
る。３１次の多項式は、ヘッダの最初の３２ビットから
形成され、そしてｘ８により乗算される。３９次のコー
ディング多項式はこうして生成（ジェネレータ）多項式
ｇ（ｘ）＝ｘ８＋ｘ２＋ｘ＋１ モジュロ２によって
除算される。この除算の剰余はヘッダチェックサムを表
している。ヘッダチェックサムフィールドは、エラー検
出だけでなく、セル始まりを検出し、そして同期化する
ための目的にも用いられるので、加えて、セル同期の信
頼性を向上させるために、ビットシーケンス01010101
（ＨＥＸ５５）モジュロ２が計算されたチェックサムに
加えられ、そしてヘッダの５番目のそして最後のバイト
として送信される。
【００１３】チェックサムの計算は、図１によって配置
された簡単なフリップフロップシフトレジスタを用いて
実行される。この場合、データストリームのビットＤｉ
ｎは、８番目のフリップフロップの出力Ｑ７とエクスク
ルーシブオア結合の後に直接的に第１フリップフロップ
の入力Ｄ０に、そして第１の出力Ｑ０および第２フリッ
プフロップの出力Ｑ１とそれぞれエクスクルーシブオア
結合の後に、第２および第３フリップフロップの入力Ｄ
１およびＤ２に供給される。
された簡単なフリップフロップシフトレジスタを用いて
実行される。この場合、データストリームのビットＤｉ
ｎは、８番目のフリップフロップの出力Ｑ７とエクスク
ルーシブオア結合の後に直接的に第１フリップフロップ
の入力Ｄ０に、そして第１の出力Ｑ０および第２フリッ
プフロップの出力Ｑ１とそれぞれエクスクルーシブオア
結合の後に、第２および第３フリップフロップの入力Ｄ
１およびＤ２に供給される。
【００１４】図１において理解されるように、生成（ジ
ェネレータ）多項式は８ビットチェックサムに関して以
下の生成列を発生する。
ェネレータ）多項式は８ビットチェックサムに関して以
下の生成列を発生する。
【００１５】 Ｑ０ｎ＝Ｑ７ｎ −１ ＥＸＯＲ Ｄｉｎｎ Ｑ１ｎ＝Ｑ７ｎ −１ ＥＸＯＲ Ｄｉｎｎ ＥＸＯＲ Ｑ０ｎ −１ Ｑ２ｎ＝Ｑ７ｎ −１ ＥＸＯＲ Ｄｉｎｎ ＥＸＯＲ Ｑ１ｎ −１ Ｑ３ｎ＝Ｑ２ｎ −１ Ｑ４ｎ＝Ｑ３ｎ −１ Ｑ５ｎ＝Ｑ４ｎ −１ Ｑ６ｎ＝Ｑ５ｎ −１ Ｑ７ｎ＝Ｑ６ｎ −１ もしこの列が３２クロックパルスにわたって実行される
ならば、どの受け取られたデータビットＤｉｎｎのシフ
トレジスタビットの内容を固定しているかが分かる。こ
の関係は図２による第１データブロックＡに関して表現
されており、これはここではヘッダの３２情報ビットに
相当する単に１つの長さを持っており、３１番目のクロ
ックパルスの後の状態が図３による表に、そして３２番
目のクロックパルスの後の状態が図４により表に表され
ている。エクスクルーシブオア結合は、表の中では記号
ならば、どの受け取られたデータビットＤｉｎｎのシフ
トレジスタビットの内容を固定しているかが分かる。こ
の関係は図２による第１データブロックＡに関して表現
されており、これはここではヘッダの３２情報ビットに
相当する単に１つの長さを持っており、３１番目のクロ
ックパルスの後の状態が図３による表に、そして３２番
目のクロックパルスの後の状態が図４により表に表され
ている。エクスクルーシブオア結合は、表の中では記号
【００１６】
【数１】
【００１７】によって表現されている。
【００１８】３２クロックパルスの後に、受信端におい
て計算されたデータとビットシーケンスの上の結合の配
慮された受け取られたデータとの間に何の同等性もなけ
れば、図２においてブロックＢとして表されている、シ
フトされたフィールドに関するチェックサムを新たに計
算するために、１クロックパルスだけこの３２ビットフ
ィールドはシフトされなければならない。
て計算されたデータとビットシーケンスの上の結合の配
慮された受け取られたデータとの間に何の同等性もなけ
れば、図２においてブロックＢとして表されている、シ
フトされたフィールドに関するチェックサムを新たに計
算するために、１クロックパルスだけこの３２ビットフ
ィールドはシフトされなければならない。
【００１９】ブロックＡがＤｉｎ＝Ｄ１で開始したと仮
定すれば、１クロックパルスだけシフトされたのである
から、ブロックＢはＤｉｎ＝Ｄ２で開始され、これはす
なわち１指数だけ高いものとなる。こうして、ブロック
Ｂに関するシフトレジスタの内容が、同じクロックパル
スの数に関して、各場合において１だけブロックＡのそ
れに関してそれぞれ入力データの指数を増加させる簡単
な方法で、ブロックＡに関するシフトレジスタの内容か
ら決められる。この関係は３１番目のクロックパルスの
後のブロックＢに関して図５による表に表現されてい
る。こうしてブロックＢに関する図５の表は、ブロック
Ａに関する図３の表に相当するが、図５においては入力
データの指数が図３に関するよりも１だけ増加している
という違いがある。
定すれば、１クロックパルスだけシフトされたのである
から、ブロックＢはＤｉｎ＝Ｄ２で開始され、これはす
なわち１指数だけ高いものとなる。こうして、ブロック
Ｂに関するシフトレジスタの内容が、同じクロックパル
スの数に関して、各場合において１だけブロックＡのそ
れに関してそれぞれ入力データの指数を増加させる簡単
な方法で、ブロックＡに関するシフトレジスタの内容か
ら決められる。この関係は３１番目のクロックパルスの
後のブロックＢに関して図５による表に表現されてい
る。こうしてブロックＢに関する図５の表は、ブロック
Ａに関する図３の表に相当するが、図５においては入力
データの指数が図３に関するよりも１だけ増加している
という違いがある。
【００２０】ブロックＡに関する３２番目のクロックパ
ルスの後のシフトレジスタのフリップフロップの内容
は、ブロックＢに関する３１番目のクロックパルスのそ
れに相当しているので、どのデータビットがどのフリッ
プフロップ内容に影響を与えるかは図４および図５によ
る表を比較することによって決められる。図６による表
においては、この関係がそれぞれの上方列においてはブ
ロックＡ（ｎ＝０‥‥７を持つＱｍ３２）に関する３２
番目のクロックパルスの後の瞬間ｔｃｌ ３２に関して、
そしてそれぞれの下方列においてはブロックＢ（ｍ＝０
‥‥７を持つＱ’ｍ３１）に関する３１番目のクロック
パルスの後の瞬間ｔｃｌ ３１に関して表されている。そ
れぞれの下方をそれぞれの上方列に比較することによ
り、フリップフロップＱ０−Ｑ’０、Ｑ４−Ｑ’４およ
びＱ５−Ｑ’５の内容のみが第１データビットＤ１の情
報によって識別され、一方残りのフリップフロップの内
容は以下のように示すように両方のデータブロックに関
して同等である。
ルスの後のシフトレジスタのフリップフロップの内容
は、ブロックＢに関する３１番目のクロックパルスのそ
れに相当しているので、どのデータビットがどのフリッ
プフロップ内容に影響を与えるかは図４および図５によ
る表を比較することによって決められる。図６による表
においては、この関係がそれぞれの上方列においてはブ
ロックＡ（ｎ＝０‥‥７を持つＱｍ３２）に関する３２
番目のクロックパルスの後の瞬間ｔｃｌ ３２に関して、
そしてそれぞれの下方列においてはブロックＢ（ｍ＝０
‥‥７を持つＱ’ｍ３１）に関する３１番目のクロック
パルスの後の瞬間ｔｃｌ ３１に関して表されている。そ
れぞれの下方をそれぞれの上方列に比較することによ
り、フリップフロップＱ０−Ｑ’０、Ｑ４−Ｑ’４およ
びＱ５−Ｑ’５の内容のみが第１データビットＤ１の情
報によって識別され、一方残りのフリップフロップの内
容は以下のように示すように両方のデータブロックに関
して同等である。
【００２１】 Ｑ７３２＝ Ｑ’７３１ Ｑ６３２＝ Ｑ’６３１ Ｑ５３２＝ Ｄ１ ＥＸＯＲ Ｑ’５３１ Ｑ４３２＝ Ｄ１ ＥＸＯＲ Ｑ’４３１ Ｑ３３２＝ Ｑ’３３１ Ｑ２３２＝ Ｑ’２３１ Ｑ１３２＝ Ｑ’１３１ Ｑ０３２＝ Ｄ１ ＥＸＯＲ Ｑ’０３１ 連続するこのブロックの関係の検出は、本発明によっ
て、図１による同じシフトレジスタが各さらなるクロッ
クパルスの後の新しいチェックサムの直接決定に用いら
れることにより方法と回路を実現することを可能とさせ
る。ポイントは、ブロックＡの３２番目のビットにおい
て受け取られたチェックサムと何の同等性も存在しない
ならば、もしＤ１がブロックＡにおいて高レベルを持つ
ならば、フリップフロップの内容上のブロックＡのビッ
トＤ１の影響はフリップフロップＱ０、Ｑ４およびＱ５
の出力信号を反転させることにより、引き続くクロック
パルスにおいて加算的に除去され、そしてブロックＢに
関する入力データＤ２からＤ３３の補正チェックサムが
決められることが可能となる点である。ビットＤ１は、
図７において以下に説明され、そして表現されている回
路にこれが含まれているように、１つのシフトレジスタ
の出力Ｓ３９における瞬間ｔｃｌ ３２＝ｔ’ｃｌ ３１に
おいて利用できる。
て、図１による同じシフトレジスタが各さらなるクロッ
クパルスの後の新しいチェックサムの直接決定に用いら
れることにより方法と回路を実現することを可能とさせ
る。ポイントは、ブロックＡの３２番目のビットにおい
て受け取られたチェックサムと何の同等性も存在しない
ならば、もしＤ１がブロックＡにおいて高レベルを持つ
ならば、フリップフロップの内容上のブロックＡのビッ
トＤ１の影響はフリップフロップＱ０、Ｑ４およびＱ５
の出力信号を反転させることにより、引き続くクロック
パルスにおいて加算的に除去され、そしてブロックＢに
関する入力データＤ２からＤ３３の補正チェックサムが
決められることが可能となる点である。ビットＤ１は、
図７において以下に説明され、そして表現されている回
路にこれが含まれているように、１つのシフトレジスタ
の出力Ｓ３９における瞬間ｔｃｌ ３２＝ｔ’ｃｌ ３１に
おいて利用できる。
【００２２】この回路がこのシフトレジスタの中に、受
け取られたデータストリームがシリアル的に入力され
る、４０のメモリーロケーションを持つ第１シフトレジ
スタ１を含んでいる。第１シフトレジスタ１は、ヘッダ
の４バイト情報データのための３２ビット領域２と、そ
してヘッダの１バイト長チェックサムフィールドのため
の８ビット領域３をに再分割される。
け取られたデータストリームがシリアル的に入力され
る、４０のメモリーロケーションを持つ第１シフトレジ
スタ１を含んでいる。第１シフトレジスタ１は、ヘッダ
の４バイト情報データのための３２ビット領域２と、そ
してヘッダの１バイト長チェックサムフィールドのため
の８ビット領域３をに再分割される。
【００２３】８メモリロケーションを持つフリップフロ
ップで構成された第２シフトレジスタ４は、ヘッダの情
報ビットからチェックサムを計算するように働く。８番
目のメモリーロケーションのビットは、第１シフトレジ
スタ１の８ビット領域３の出力Ｓ７からのデータＤｉｎ
として第２シフトレジスタ４に入力される。この場合、
データＤｉｎは、８番目のフリップフロップの出力Ｑ７
とエクスクルーシブオア方法で結合られて直接的に第１
フリップフロップの入力Ｄ０に、同様に第１フリップフ
ロップの出力Ｑ０とエクスクルーシブ方法で結合られて
第２フリップフロップの入力Ｄ１に、そして第２フリッ
プフロップの出力Ｑ１とエクスクルーシブオア方法で結
合られて第３フリップフロップの入力Ｄ２に供給され
る。
ップで構成された第２シフトレジスタ４は、ヘッダの情
報ビットからチェックサムを計算するように働く。８番
目のメモリーロケーションのビットは、第１シフトレジ
スタ１の８ビット領域３の出力Ｓ７からのデータＤｉｎ
として第２シフトレジスタ４に入力される。この場合、
データＤｉｎは、８番目のフリップフロップの出力Ｑ７
とエクスクルーシブオア方法で結合られて直接的に第１
フリップフロップの入力Ｄ０に、同様に第１フリップフ
ロップの出力Ｑ０とエクスクルーシブ方法で結合られて
第２フリップフロップの入力Ｄ１に、そして第２フリッ
プフロップの出力Ｑ１とエクスクルーシブオア方法で結
合られて第３フリップフロップの入力Ｄ２に供給され
る。
【００２４】この回路はさらに、その入力が、一方で
は、第１シフトレジスタ１の８ビット領域３の最初の８
メモリーロケーションの出力Ｓ０‥‥Ｓ７に、そして他
方では、第２フリップフロップシフトレジスタ４の出力
Ｑ０‥‥Ｑ７に接続されている８ビットコンパレータ５
を含んでいる。コンパレータ５のコンペア出力および、
第１シフトレジスタ１の３２ビット領域２の最後のメモ
リーロケーションの出力Ｓ３９は、制御回路６に接続さ
れている。制御回路６の出力１０は、第２シフトレジス
タ４のフリップフロップのリセット入力Ｒに接続されて
いる。
は、第１シフトレジスタ１の８ビット領域３の最初の８
メモリーロケーションの出力Ｓ０‥‥Ｓ７に、そして他
方では、第２フリップフロップシフトレジスタ４の出力
Ｑ０‥‥Ｑ７に接続されている８ビットコンパレータ５
を含んでいる。コンパレータ５のコンペア出力および、
第１シフトレジスタ１の３２ビット領域２の最後のメモ
リーロケーションの出力Ｓ３９は、制御回路６に接続さ
れている。制御回路６の出力１０は、第２シフトレジス
タ４のフリップフロップのリセット入力Ｒに接続されて
いる。
【００２５】サーチアルゴリズムのスタートにおいて
は、シフトレジスタ４のフリップフロップは、出力１０
を通して制御回路６によって０にセットされている。引
き続いて、データが入力され、そしてチェックサムが形
成され、そしてコンパレータ５内でチェックされる。同
等でない場合には、出力Ｓ３９における第１シフトレジ
スタ１の最後のメモリーロケーションのビットが制御回
路６のさらに別の出力１１をアクティブとするのに用い
られる。結果として、第１シフトレジスタ１の最後のメ
モリロケーションの出力Ｓ３９は、第１フリップフロッ
プの出力Ｑ０のエクスクルーシブオア結合を伴って第２
フリップフロップの入力Ｄ１に、第５フリップフロップ
の出力Ｑ４のエクスクルーシブオア結合を伴って第６フ
リップフロップの入力Ｄ５に、そしてフリップフロップ
シフトレジスタ４の第６フリップフロップの出力Ｑ５の
エクスクルーシブオア結合を伴って第７フリップフロッ
プの入力Ｄ６に接続されている。これらのエクスクルー
シブオア結合によって、フリップフロップの内容上の前
のブロックのビットＤ１の影響は、引き続くクロックパ
ルスにおける反転によりそれぞれ加算的に除去される。
は、シフトレジスタ４のフリップフロップは、出力１０
を通して制御回路６によって０にセットされている。引
き続いて、データが入力され、そしてチェックサムが形
成され、そしてコンパレータ５内でチェックされる。同
等でない場合には、出力Ｓ３９における第１シフトレジ
スタ１の最後のメモリーロケーションのビットが制御回
路６のさらに別の出力１１をアクティブとするのに用い
られる。結果として、第１シフトレジスタ１の最後のメ
モリロケーションの出力Ｓ３９は、第１フリップフロッ
プの出力Ｑ０のエクスクルーシブオア結合を伴って第２
フリップフロップの入力Ｄ１に、第５フリップフロップ
の出力Ｑ４のエクスクルーシブオア結合を伴って第６フ
リップフロップの入力Ｄ５に、そしてフリップフロップ
シフトレジスタ４の第６フリップフロップの出力Ｑ５の
エクスクルーシブオア結合を伴って第７フリップフロッ
プの入力Ｄ６に接続されている。これらのエクスクルー
シブオア結合によって、フリップフロップの内容上の前
のブロックのビットＤ１の影響は、引き続くクロックパ
ルスにおける反転によりそれぞれ加算的に除去される。
【００２６】もし再び、ブロックＢにおいて不一致が生
じたならば、受信端において計算されたヘッダチェック
３を、受信されたヘッダチェックサムとがコンパレータ
５の中でＳｎ＝Ｑｎとなって相当するようになるまで説
明されたアルゴリズムが繰り返される。こうしてセル始
まりのサーチ動作が終了し、そして制御回路６の第３出
力１２においてアクティブとされた信号「制御」によっ
て回路はＰＲＥＳＹＮＣＨに移行することが可能とな
る。
じたならば、受信端において計算されたヘッダチェック
３を、受信されたヘッダチェックサムとがコンパレータ
５の中でＳｎ＝Ｑｎとなって相当するようになるまで説
明されたアルゴリズムが繰り返される。こうしてセル始
まりのサーチ動作が終了し、そして制御回路６の第３出
力１２においてアクティブとされた信号「制御」によっ
て回路はＰＲＥＳＹＮＣＨに移行することが可能とな
る。
【００２７】
【発明の効果】回路的に低い出費をもってチェックサム
の同時評価を行いながらデータブロック始まりの迅速な
決定を容易に行う方法およびそのための装置を提供する
ことができる。
の同時評価を行いながらデータブロック始まりの迅速な
決定を容易に行う方法およびそのための装置を提供する
ことができる。
【図１】チェックサムを決定するためのシフトレジスタ
を示す図。
を示す図。
【図２】データストリームのヘッダの情報ビットの複数
の連続するデータブロックを表す図。
の連続するデータブロックを表す図。
【図３】３１番目のクロックパルスの後の第１データブ
ロックの入力データの関数としての、図１によるシフト
レジスタの出力データを表す図。
ロックの入力データの関数としての、図１によるシフト
レジスタの出力データを表す図。
【図４】図３と同様であるが、しかし３２番目のクロッ
クパルスの後の出力データを示す図。
クパルスの後の出力データを示す図。
【図５】図３と同様であるが、しかし３１番目のクロッ
クパルスの後の第２データブロックの入力データの関数
としての図。
クパルスの後の第２データブロックの入力データの関数
としての図。
【図６】同じ瞬間における第１のそして第２のデータブ
ロックの入力データの関数として、図１によるシフトレ
ジスタの出力データの比較を行う図。
ロックの入力データの関数として、図１によるシフトレ
ジスタの出力データの比較を行う図。
【図７】ＡＴＭセル始まりを発見するためのブロック
図。
図。
１〜４ シフトレジスタ ５ コンパレータ ６ 制御回路 １０，１１ 出力 １２ 制御出力
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヴルフ−クリスティアン シュトレッケン バッハ ドイツ連邦共和国 ヘミンゲン デフェザ ーシュトラーセ 10アー
Claims (4)
- 【請求項１】 受信データブロックのチェックサムを検
証するための方法であって、前記受信データブロック
は、情報データと引き続くチェックサムフィールドから
成るものであり、前記チェックサムは、送信端において
データブロックの情報データから生成規則（ルール）に
従って生成され、ここで、前記チェックサムの生成のた
め、情報データのｎの連続するビットから次数ｎ−１の
多項式を生成し、該多項式をＸｍと乗算し、そして、次
数ｎ−１＋ｍである得られた積を生成（ジェネレータ）
多項式 ｇ（Ｘ）＝ａｍＸｍ＋ａｍ −１＊Ｘｍ −１＋ａ
ｍ −２＊Ｘｍ −２＋…＋ａ１＊Ｘ＋ａ０を、モジュロ２
で除算し、そして除算の剰余プラス定数をｏビットを持
つチェックサムとしてチェックサムフィールド内にセッ
ティングするようにし、そして、受信端においては、1
つのデータブロックの数の連続するビットをその都度評
価し、ここにおいて、前記のビット評価のため、同じ生
成規則（ルール）に従って最初のｎの連続するビットか
らチェックサムを求め、そして前記チェックサムを残り
の後続するビット内に含まれる比較値と比較するように
した受信データブロックのチェックサムを検証するため
の方法において、 求められたチェックサムと比較値との間に不等関係性が
存在する限り、新しいさらなる各クロックパルス毎に新
しいチェックサムを生成し、ここで、当該のチェックサ
ムの生成のため、可変性のあるものとして選択された生
成（ジェネレータ）多項式の関数として事前準備計算で
決められた先行のチェックサムのビットのみを選択し、
そして新しいチェックサムを形成する目的で前記ビット
を先行のデータブロックそれぞれの初期的に送信された
ビットと論理的に結合することを特徴とする受信データ
ブロックのチェックサムを検証するための方法。 - 【請求項２】 データブロックがそれぞれ８ビットの情
報データと引き続く８ビットを持つ１バイトからなるチ
ェックサムフィールドとを持つ４バイトを含み、生成
（ジェネレータ）多項式 ｇ（Ｘ）＝Ｘ８＋Ｘ２＋Ｘ＋
１がモジュロ２であり、そして定数がビットシーケンス
01010101 を含み、変化の可能性のあるチェックサム
のビットとしてウェイト（重みづけ）Ｘ０，Ｘ４および
Ｘ５を持つビットが前のデータブロックそれぞれの初期
的に送信されたビットにエクスクルーシブオア結合によ
って論理的に結合られるような、請求項第１項記載の方
法。 - 【請求項３】 そのシフトレジスタの中に受け取られた
データストリームがシリアル的に入力されるｎ＋ｏメモ
リーロケーションを持つ第１シフトレジスタ（１）と、
チェックサムを計算するためのｏメモリーロケーション
を持つ第２フリップフロップシフトレジスタ（４）、そ
のフリップフロップシフトレジスタの中に第１シフトレ
ジスタ（１）のｏ番目のメモリーロケーションのビット
が生成（ジェネレータ）多項式との論理結合を伴って入
力される、と、そしてその入力が、一方では第１シフト
レジスタ（１）の第１のｏメモリーロケーションの出力
に、そして他方では第２フリップフロップシフトレジス
タ（４）の出力に、接続されている１つのｏビットコン
パレータ（５）と、を含みコンパレータ（５）のコンペ
ア出力と第１シフトレジスタ（１）の最後のメモリーロ
ケーション（Ｓ３９）の出力とが制御回路（６）に接続
され、制御回路（６）の出力（１０）がフリップフロッ
プシフトレジスタ（４）のフリップフロップのリセット
入力（Ｒ）に接続され、そして制御回路（６）の出力
（１１）、この出力はコンパレータ（５）において第１
シフトレジスタ（１）の最後のメモリーロケーション
（Ｓ３９）のビットにより所定の不同等でアクティブと
される、が論理を通して変化の可能性であるエレメント
チェックサムのビットを含むフリップフロップの出力
に、そして前記フリップフロップに続く、フリップフロ
ップシフトレジスタ（４）のフリップフロップの入力
に、接続されることを特徴とする、請求項第１項記載の
方法を実施するための装置。 - 【請求項４】 ４０メモリーロケーションを持つ第１シ
フトレジスタ（１）、このシフトレジスタの中に、受け
取られたデータストリームがシリアル的に入力される、
とチェックサムを計算するための８メモリーロケーショ
ンを持つ第２フリップフロップシフトレジスタ（４）、
このフリップフロップシフトレジスタの中に第１シフト
レジスタ（１）の８番目のメモリーロケーション（Ｓ
７）のビットが、第１シフトレジスタ（１）の８メモリ
ーロケーションのビットを直接的に第１フリップフロッ
プの入力（Ｄ０）に、８番目のフリップフロップの出力
（Ｑ７）とのエクスクルーシブオア結合による方法で供
給することにより、そしてこれを第２フリップフロップ
の入力（Ｄ１）に、第１フリップフロップの出力（Ｑ
０）とのエクスクルーシブオア結合による方法で供給す
ることにより、そしてこれを第３フリップフロップの入
力（Ｄ２）に、第２フリップフロップの出力（Ｑ１）と
のエクスクルーシブオア結合による方法で供給すること
により、入力される、とを含み、さらにその入力が、一
方では第１シフトレジスタ（１）の第１の８メモリーロ
ケーションの出力（Ｓ０…Ｓ７）に接続され、そして他
方では第２フリップフロップシフトレジスタ（４）の出
力（Ｑ０…Ｑ７）に接続されている、８ビットコンパレ
ータ（５）を含み、コンパレータ（５）のコンペア出力
と第１シフトレジスタ（１）の最後のメモリーロケーシ
ョン（Ｓ３９）の出力とが制御回路（６）に接続され、
制御回路（６）の出力（１０）が、フリップフロップシ
フトレジスタ（４）のフリップフロップのリセット入力
（Ｒ）に接続され、そして制御回路（６）の出力（１
１）、この出力は第１シフトレジスタ（１）の最後のメ
モリーロケーション（Ｓ３９）のビットによってコンパ
レータ（５）の所定の不同等でアクティブとされる、が
第２フリップフロップの入力（Ｄ１）に、第１フリップ
フロップの出力（Ｑ０）のエクスクルーシブオア結合に
よる方法によって接続され第６フリップフロップの入力
（Ｄ５）に、第５フリップフロップの出力（Ｑ４）のエ
クスクルーシブオア結合による方法で接続され、さらに
フリップフロップシフトレジスタ（４）の第６フリップ
フロップの出力（Ｑ５）のエクスクルーシブオア結合に
よる方法で第７フリップフロップの入力（Ｄ６）に接続
されていることを特徴とする、請求項第２項記載の方法
を実施するための装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19519946.4 | 1995-06-02 | ||
| DE1995119946 DE19519946A1 (de) | 1995-06-02 | 1995-06-02 | Verfahren zur Synchronisation eines aus Informationsdaten und einem anschließenden Prüfsummenfeld bestehenden empfangenen Datenblocks sowie Vorrichtung zur Durchführung des Verfahrens |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08340342A true JPH08340342A (ja) | 1996-12-24 |
Family
ID=7763313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8140452A Pending JPH08340342A (ja) | 1995-06-02 | 1996-06-03 | 受信データブロックのチェックサムを検証するための方法及び該方法の実施装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0746123A1 (ja) |
| JP (1) | JPH08340342A (ja) |
| CA (1) | CA2177897A1 (ja) |
| DE (1) | DE19519946A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012027927A (ja) * | 2001-10-11 | 2012-02-09 | Altera Corp | プログラマブルロジックリソース上のエラー検出 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19961147B4 (de) * | 1999-12-17 | 2004-09-30 | Siemens Ag | Datenübertragungsschnittstelle für ein Koppelnetzwerk sowie dazugehöriges Testverfahren |
| US20050114751A1 (en) * | 2003-11-24 | 2005-05-26 | Ungstad Steve J. | Two input differential cyclic accumulator |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8910255D0 (en) * | 1989-05-04 | 1989-06-21 | Stc Plc | Data stream frame synchronisation |
| US5131012A (en) * | 1990-09-18 | 1992-07-14 | At&T Bell Laboratories | Synchronization for cylic redundancy check based, broadband communications network |
| DE4036818C1 (ja) * | 1990-11-19 | 1992-01-09 | Ant Nachrichtentechnik Gmbh, 7150 Backnang, De | |
| JPH06164624A (ja) * | 1992-11-18 | 1994-06-10 | Matsushita Electric Ind Co Ltd | セル同期回路 |
| NL9302266A (nl) * | 1993-12-27 | 1995-07-17 | Nederland Ptt | Inrichting voor het vaststellen van grenzen in een bitstroom, en converteermiddelen voor toepassing in de inrichting. |
-
1995
- 1995-06-02 DE DE1995119946 patent/DE19519946A1/de not_active Withdrawn
-
1996
- 1996-05-22 EP EP96108119A patent/EP0746123A1/de not_active Withdrawn
- 1996-05-31 CA CA 2177897 patent/CA2177897A1/en not_active Abandoned
- 1996-06-03 JP JP8140452A patent/JPH08340342A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012027927A (ja) * | 2001-10-11 | 2012-02-09 | Altera Corp | プログラマブルロジックリソース上のエラー検出 |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2177897A1 (en) | 1996-12-03 |
| DE19519946A1 (de) | 1996-12-05 |
| EP0746123A1 (de) | 1996-12-04 |
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