JPH09507118A

JPH09507118A - 巡回冗長検査方法および装置

Info

Publication number: JPH09507118A
Application number: JP7513259A
Authority: JP
Inventors: クリストファーピー．ズーク，
Original assignee: シーラスロジック，インコーポレイテッド
Priority date: 1993-11-04
Filing date: 1994-10-18
Publication date: 1997-07-15
Also published as: EP0729674A1; EP0729674B1; US5465260A; US5724368A; EP0729674A4; US5671237A; DE69429732D1; WO1995012921A1; SG43012A1

Abstract

(57)【要約】１段および２段ＣＲＣ生成システム（400、600）は、入力データストリームをサブストリームにするセグメント化器（710）と、サブストリームの線形結合を形成し、それからＣＲＣバイトを生成する回路（712）と、ＣＲＣバイトを以前に生成されたＣＲＣバイトと比較する検査器（714）とを備えたＣＲＣ生成器／検査器（700）を特徴とする。２段システム（600）は、１次ＣＲＣバイトを生成する第１ＣＲＣ生成器／検査器（601）と、入力データおよび１次ＣＲＣバイトを受け取るメモリと、メモリ（602）から取り出された後でかつ符号器（604）に入力される前に入力データを検査するために、１次ＣＲＣバイトとの比較のためにベリファイ用ＣＲＣバイトを生成する第２ＣＲＣ生成器／検査器（603）と含む。第２ＣＲＣ生成器／検査器（603）は、２次ＣＲＣバイトとして用いるためにあるいはベリファイ用ＣＲＣバイトを符号器（604）に与えてもよい。ＣＲＣ生成器／検査器（601、603）によって出力されるＣＲＣバイトの数は、プログラマブルである。

Description

【発明の詳細な説明】巡回冗長検査方法および装置背景関連出願の相互参照本特許出願は、ここで参考のために援用される1993年11月４日に出願された「２つの目的の巡回冗長検査」と題された米国特許出願第08/147,865号の継続出願である。本特許出願と同時に出願され、ここで参考のために援用される特許出願（発明者：Christopher P.Zook）には、「有限体反転」と題された米国特許出願第08/ , 号(代理人書類番号：1777-6)、「バースト誤り訂正器」と題された米国特許出願第08/ , 号(代理人書類番号：1777-9)、「リードソロモン復号器」と題された米国特許出願第08/ , 号(代理人書類番号：1777-7)、「誤り訂正方法および装置」と題された米国特許出願第08/ , 号(代理人書類番号：1777-10)がある。1993年11月４日に出願された米国特許出願第08/147,865号と同時に出願された特許出願（これらすべてはここで参考のために援用される）には、「有限体反転」と題された米国特許出願第08/147,758号、「バースト誤り訂正」と題された米国特許出願第08/148,068号、「リードソロモン検出器」と題された米国特許出願第08/147,650号がある。１．発明の分野この発明は、おおまかにはディジタルデータ通信システムに関しており、特に符号を用いることによって送信誤りを検出することに関する。２．関連技術およびその他の考察ディジタルデータ通信システム（電子的なメモリ、光学媒体または磁気媒体に対する格納および読み出しを含む）において、誤りは、ノイズ、媒体の欠陥または回路の故障の結果、生じることがある。信頼性の高い通信のためには、すべての送信誤りをある程度の確度で検出することが必要である。これをおこなうひとつの方法には、巡回冗長検査シンボル、つまりＣＲＣの使用がある。一般にＣＲＣは、データを多項式の係数として扱い、そのデータを他の多項式によって除して、その剰余を保存することによって計算される。データおよびＣＲＣは、ともに符号語を構成し、あとで通信チャネルへと送信される。通信チャネルの受信端においては、ＣＲＣは、再び計算されてもとのデータと比較される。ふたつのＣＲＣの間の不一致（discrepancy）が送信誤りを示す。アプリケーションによっては、誤り訂正キャラクタ（ＥＣＣ）を付加することで、データおよびＣＲＣがともにひとつの誤り訂正符号に符号化されることもある。訂正プロシージャが用いられたあとに、ＣＲＣは、訂正器によって検出されなかったか、誤って訂正された誤りを検出するために用いられる。データは、バイナリビットの列、またはマルチビットシンボルの列とみることができる。一般にビット指向の（bit-oriented）ＣＲＣは、予想される誤りがランダムビット誤りであるときに望ましく、シンボル指向ＣＲＣは、予想される誤りがバースト誤りまたはランダムシンボル誤りであるときに望ましい。図１は、典型的なビット指向の８ビットＣＲＣ生成器であり、ここでシリアル入力は、ＤＡＴＡ（データ）ライン上に与えられる。図１の生成器は、８ビットのＣＲＣキャラクタを生成する。このキャラクタは、シリアルデータストリームのうち最大で２ビットに影響する誤りを検出するために用いられる。図２は、典型的なバイト指向の８ビットＣＲＣ生成器を示す。ここでＤ₀〜Ｄ₇ は、入力データバイトを構成する。図２の生成器は、８ビットのＣＲＣキャラクタを生成する。このキャラクタは、単一バイトの誤りを検出するために用いられる。しかし２ビットの誤りならなんでも検出できるわけではない。なぜなら２つの誤りが２つの異なるバイトに存在することもあるからである。図３は、データ送信システムを示す。このシステムは、一時的な記憶のためのダイナミックＲＡＭ（ＤＲＡＭ）と、例えば磁気記憶でありうる通信チャネルとを含む。このシステムは、通信チャネルで起こる誤りを訂正するためにＥＣＣシステムを用いている。またこのシステムは、ＤＲＡＭから取り出されたデータにおける誤りをチェックするためと、訂正器の結果をチェックするためとに２バイトＣＲＣを採用している。ＥＣＣの目的のためにデータは、３つのインタリーブに区切られている。それぞれのインタリーブは、１つのＥＣＣ符号語を構成し、この符号語は、それぞれのインタリーブにおいて１バイトを訂正できる２つのＥＣＣバイトを含んでいる。これは、１バイトだけ訂正できるＥＣＣを用いて、システムが３バイトのバースト誤りを訂正できるようにするためのありふれたテクニックである。概念的には、図３のシステムを用いたＥＣＣ生成においては、１番目のデータバイトがＥＣＣ生成器１に入り、２番目のバイトがＥＣＣ生成器２に入り、３番目のバイトがＥＣＣ生成器３に入り、４番目のバイトがＥＣＣ生成器１に入り、などとなる。データが生成器に入力されたあと、１番目のＥＣＣバイトは、最後のデータバイトを受け取った生成器に続く生成器から出力され、残りのＥＣＣバイトは、前述と同じシーケンスで生成器から取り出される。すべての信号線は、８ビット幅である。図３のＣＲＣシステムは、ＤＲＡＭから読み出されたデータのブロックにおけるすべての２バイト誤りを検出する(その結果、すべての２ビット誤りも検出する)。しかしどのようなＣＲＣおよびＥＣＣ多項式が用いられようとも、１つのインタリーブにおいて３つの誤りが存在することもあり、これは、ＥＣＣやＣＲＣでは検出されない。要約本発明は、プログラマブルＣＲＣ生成器／検査器を含む１段および２段のＣＲＣ生成システムの両方に特徴がある。ＣＲＣ生成器／検査器は、セグメント化回路（ユーザデータの入力ストリームを複数ｍのサブストリームにセグメント化する回路）と、この複数ｍのサブストリームの線形結合（linearcombination）を形成し、ＣＲＣバイトを生成するために線形結合に操作する回路と、生成されたＣＲＣバイトを以前に生成されたＣＲＣバイトと比較する検査器回路とを備えている。２段システムの符号化操作の前にＣＲＣバイトの準備に関連して、入力ユーザデータは、Ｋ₁個の１次ＣＲＣバイトを生成するための第１ＣＲＣ生成器／検査器にまず与えられる。入力ユーザデータおよびこれに付随する結果的に得られたＣＲＣバイトは、その後、メモリに格納される。符号化の前に、メモリから得られたデータブロック（ユーザデータおよび１次ＣＲＣバイトの両方を含む）は、第２ＣＲＣ生成器／検査器に与えられる。メモリからのユーザデータは、照合(v erification)ＣＲＣバイトを生成するために第２ＣＲＣ生成器／検査器によって利用される。照合ＣＲＣ情報ユニットの生成に続いて、Ｋ₁個の照合クロックサイクルのあいだ、メモリについて起こる誤りを検出するために、最初のＫ₁番目の照合ＣＲＣバイトは、Ｋ₁個の１次ＣＲＣバイトと比較される。照合の後で、第２ＣＲＣ生成器／検査器によって生成された（Ｋ₂−Ｋ₁）個の照合ＣＲＣバイトは、２次ＣＲＣバイトとして選択的に符号器に与えられ、それにより、符号化および記憶媒体上へのブロックの記憶の前に、追加ＣＲＣ情報を加える。２段システムの復号化操作の後のＣＲＣ情報の処理について、復号化されたユーザデータ（ＣＲＣバイトを含む）は、第２ＣＲＣ生成器／検査器およびメモリの両方に与えられる。第２ＣＲＣ生成器／検査器は、符号化操作の前におこなうのと同様にユーザデータおよびＣＲＣバイトを受け取り、復号化されたデータから得られた同じ個数の対応するＣＲＣバイトと比較するためにＫ₂個の照合ＣＲＣバイトを生成する。ホストへと送るために復号化されたデータがメモリから取り出されるときには、復号化されたデータは、メモリ誤りをチェックするために第１ＣＲＣ生成器／検査器に送られる。第１ＣＲＣ生成器／検査器および第２ＣＲＣ生成器／検査器は、ｋ個のＣＲＣバイトを生成するように構成される。しかしそれぞれ第１および第２ＣＲＣ生成器／検査器によって実際に出力されるＣＲＣバイトの個数であるＫ₁個およびＫ₂ 個はプログラム可能なので、特定の符号化／復号化操作のために、かつある符号化／復号化操作からべつの操作に変えられるように、Ｋ₁およびＫ₂は等しくなくてもよい（例えばＫ₁＞Ｋ₂）であってもよい。図面の簡単な説明本発明の前述した、または他の目的、特徴および効果は、添付の図面に示されるように後述する好ましい実施形態のより具体的な記載から明らかだろう。ここで同じ参照符号は、さまざまな図において同じ部分を示す。図面は必ずしも同一のスケールではなく、本発明の原理を示すために強調されていることもある。図１は、典型的なビット指向の８ビットＣＲＣ生成器の構成を示すブロック線図である。図２は、典型的なバイト指向の８ビットＣＲＣ生成器の構成を示すブロック線図である。図３は、ＣＲＣ生成器および検査器、ＤＲＡＭ、およびＥＣＣ保護がなされた通信チャネルを含むデータパスの構成を示すブロック線図である。図４は、本発明の実施例によるメモリ誤り検査をおこなう１段ＣＲＣ生成システムの構成を示すブロック線図である。図４Ａは、加算器および従来のＣＲＣ生成器を用いる図４の１段ＣＲＣ生成システムの構成を示すブロック線図である。図５は、図４Ａの加算器の構成を示すブロック線図である。図６は、本発明の実施例による２段ＣＲＣ生成システムの構成を示すブロック線図である。図７は、図６のＣＲＣ生成システムのＣＲＣ生成器／検査器の構成を示すブロック線図である。図７Ａは、図７のＣＲＣ生成器／検査器の実施例の構成を示すブロック線図である。図８は、符号化の前の２段ＣＲＣ生成について、図６のＣＲＣ生成システムによって実行される基本ステップを示すフローチャートである。図面の詳細な説明本発明には、１段および２段のＣＲＣ生成システムがある。図４は、一般化された１段ＣＲＣ生成システム400を示しており、付随してメモリ誤り検査も設けられている。図６は、一般化されたＣＲＣ生成システム600を示しており、インラインメモリ検査も設けられる。後で述べるように、１段ＣＲＣシステム400および２段ＣＲＣシステム600はともに、図７に基本的に示されたタイプの新規なＣＲＣ生成器／検査器であるＣＲＣ生成器／検査器を用いる。図４および図６に示された実施例において、ＣＲＣシステム400および600は、好ましい実施形態において、３ウェイインタリーブリードソロモン符号（three-way interleaved Reed-Solomon code）であるＥＣＣシステムと関連して用いられる。本発明は、ＣＲＣ情報ユニット（例えばバイト）を生成し、かつ検査することができ、オーダプログラマブルである（order-programmable）方法および装置を含む。ＣＲＣバイトは、ＤＲＡＭにおいて起こるランダム誤りを検出するために用いられるとともに、通信チャネルにおいて起こる訂正不可能な誤りを検出するためにも用いられる。単一段システム図４の１段ＣＲＣ生成システム400には、符号化側および復号化側がある。システム400の符号化側は、ＣＲＣ生成器401、メモリ（例えばＤＲＡＭ）402、ＥＣＣ生成器420₁、420₂、420₃、およびＣＲＣ検査器回路422を備えており、すべては符号化制御器426に制御される。システム400の符号化側は、符号化されたデータ（ＣＲＣおよびＥＣＣバイトを含む）を通信チャネル430に出力する。通信チャネル430は、こんどは受け取ったデータを復号化側へと出力する。システム4 00の復号化側は、誤り訂正ユニット432およびＣＲＣ検査器回路434を備えており、いずれも復号化制御器436に制御される。システム400の符号化側は、入力電気信号をポート440（例えば、ホストデバイスからのポート）において受け取る。ここで用いられるように、ポート440のようなポートは、ユーザデータストリームを表す電気信号列を受け取る。このユーザデータストリームは、それぞれのバイトが有限体ＧＰ(2^P)の元である複数のバイトからなり、１つのバイトは、ｐビットの任意長でありうる。ユーザデータストリームは、ディジタルデータを表す電気的信号のブロックにまとめられ、それぞれのブロックは、ｎ個のデータシンボルを含み、数学的に多項式Ｄ(x)によって表現される。ポート440からの電気信号は、ＣＲＣ生成器401の入力ポートとおよびマルチプレクサ442の第１入力ポートとに与えられる。ＣＲＣ生成器401の出力ポートは、マルチプレクサ442の第２入力ポートに接続されている。マルチプレクサ442の出力ポートは、ＤＲＡＭ402のデータ入力ポートに接続されている。ＤＲＡＭ402のデータ出力ポートは、チャネルマルチプレクサ444の第１入力ポートと、ＣＲＣ検査器422の入力ポートと、ＥＣＣ生成器420₁、420₂、420₃のうちの選択された１つ（ＥＣＣ入力マルチプレクサ446を介して）とに接続されている。ＥＣＣ生成器420の出力ポートは、ＥＣＣ出力マルチプレクサ448のそれぞれの入力ポートに接続されている。符号化制御器426は、システム400の符号化側の構成要素のシーケンス（例えばタイミング）および動作を制御し、これには、そのような要素への、またはそのような要素からの信号の印加（例えばマルチプレクシング）が含まれる。制御器 426は、アドレスおよび制御バスによってＤＲＡＭ402に接続されており、マルチプレクサ選択（ＭＵＸＳＥＬＥＣＴ）バス452によってマルチプレクサ442、444 、446および448に接続されており、ＣＲＣ生成器制御バス454によってＣＲＣ生成器401に接続されており、ＣＲＣ検査器制御バス456によってＣＲＣ検査器422 に接続されている。例えばＥＣＣ生成器420を制御するための図示されていない接続のように、上述の、または他の、制御器426の図示されていない接続については、当業者であれば理解できるだろう。システム400の復号化側において、誤り訂正ユニット432は、チャネル430からのデータを受け取り、訂正する。訂正されたデータは、データバス460上に出力され、またこのデータは、ＣＲＣ検査器434にも与えられる。復号化制御器436は、ＣＲＣ検査器434の動作を制御するためにＣＲＣ検査器制御バス462によって接続されている。ある実施例では、ＣＲＣ生成器401、ＣＲＣ検査器422およびＣＲＣ検査器434 は、あとで図７に示されるように、新規な生成器／検査器のかたちをとる。しかし図４Ａに示される別の実施例（システム400Ａ）では、ＣＲＣ生成器401、ＣＲＣ検査器422およびＣＲＣ検査器434は、それぞれｍウェイ加算器回路471、472および474が付加された従来のＣＲＣユニットである。すなわち、ｍウェイ加算器4 71、472および474は、それぞれのＣＲＣ生成器／検査器401、422、434の上流側に接続されている。その他の点においては、システム400Ａの要素は、システム4 00の同じ番号が付された要素と同様である。図５は、ｍウェイ加算器回路471、472および474の構成を示す。それぞれのｍウェイ加算器回路は、加算器480およびレジスタ482を含む。図４Ａに示すシステム400Ｂにおいて、それぞれのｍウェイ加算器回路は、３ウェイ加算器回路である。図４Ａに示すシステム400Ａは、ポート440からの入力ユーザデータが３バイトのグループにセグメント化されることを除き、図３に示すそれと同様である。それぞれのグループにおける３バイトの和は、従来のＣＲＣ生成器410に送られる。それぞれのグループの１番目のバイトは、最終的にはＥＣＣ生成器420₁に送られ、それぞれのグループの２番目のバイトは、最終的にはＥＣＣ生成器420₂に送られ、それぞれのグループの３番目のバイトは、最終的にはＥＣＣ生成器420₃に送られる。ＣＲＣ生成器401は、３バイトごとに１度だけクロックが合わされる。図５において、レジスタ482は、３バイトのそれぞれのグループうちの３番目のクロックでリセットされる。２段システム図６は、１次ＣＲＣ情報を生成する第１ＣＲＣ生成器／検査器601、メモリ（例えばＤＲＡＭ）602、第２ＣＲＣ生成器／検査器603(例えば２次ＣＲＣ情報を生成するためのもの)、符号器（リードソロモン符号器のような）604、データ利用デバイス（ディスクサブシステムのような）605、復号器（リードソロモン復号器のような）606、および制御器626を備えている２段ＣＲＣ生成システム600 を示す。システム600は、図示しないホストデバイスに接続されたホストポート640も含む。ホストポート640は、入力ユーザデータストリームを、ＤＲＡＭ入力マルチプレクサ642の第１入力ポートと、第１ＣＲＣ生成器マルチプレクサ643の第１入力ポートとに出力するように接続されている。マルチプレクサ643の出力ポートは、第１ＣＲＣ生成器／検査器601の入力ポートに接続されている。生成器／検査器601の出力ポートは、ＤＲＡＭ入力マルチプレクサ642の第２入力ポートに接続されている。ＤＲＡＭマルチプレクサ642の出力ポートは、ＤＲＡＭ602の第１入力ポートに接続されている。ＤＲＡＭ602の第１出力ポートは、符号器入力マルチプレクサ644の第１入力ポートと、第２ＣＲＣ生成器／検査器マルチプレクサ645の第１入力ポートとの両方に接続されている。マルチプレクサ645の出力ポートは、第２ＣＲＣ生成器／検査器603の入力ポートに接続されている。生成器／検査器603の出力ポートは、符号器入力マルチプレクサ644の第２入力ポートに接続されている。マルチプレクサ644の出力ポートは、符号器604の入力ポートに接続されている。ディスクサブシステム605は、データ入力ポートおよびデータ出力ポートの両方を有する。ディスクサブシステム605のデータ入力ポートは、符号器604の出力ポートからデータを受け取るように接続されている。ディスクサブシステム605 のデータ出力ポートは、復号器606の入力ポートにデータを出力するように接続されている。復号器606の出力ポートは、第２ＣＲＣ生成器マルチプレクサ645の第２入力ポートとＤＲＡＭ602の第２データ入力ポートとの両方に接続されている。ＤＲＡＭ602は、ホストポート646と、第１ＣＲＣ生成器マルチプレクサ643の第２入力ポートとの両方に接続されている第２出力ポートを有する。制御器626は、ここで説明されるように、またそうでなければ当業者には理解できるように、システム600の構成要素の動作のタイミングおよびシーケンスを制御するように接続されている。例えば、制御器626は、マルチプレクサ選択バス650によってマルチプレクサ642、643、644および645に接続されており、ＤＲＡＭアドレス・制御バス652によってＤＲＡＭ602に接続されており、第１ＣＲＣ生成器制御バス654によって第１ＣＲＣ生成器／検査器601に接続されており、第２ＣＲＣ生成器制御バス656によって第２ＣＲＣ生成器／検査器603に接続されており、符号器制御バス690によって符号器604に接続されており、復号器制御バス 692によって復号器606に接続されている。制御器626は、プログラミングシステム600のための入力値を得るために複数の入力ポート627₁および627₂を有する。具体的には、入力ポート627₁は、第１ＣＲＣ生成器／検査器601によって出力されるＣＲＣバイトの数を決める値Ｋ₁を受け取り、入力ポート627₂は、第２ＣＲＣ生成器／検査器603によって出力されるＣＲＣバイトの数を決める値Ｋ₂を受け取る。システム600においては、第１のＣＲＣ生成器／検査器601は、ホストデバイスから受け取られた入力ユーザデータに基づいて１次ＣＲＣ情報を生成するためにホストポート（640）に接続されている(ＭＵＸ643を介して)。メモリ602は、ホストデバイスから受け取られた入力ユーザデータと、それについて第１ＣＲＣ生成器／検査器601によって生成された１次ＣＲＣ情報とを格納する。ＭＵＸ645 を介してメモリ602に接続された第２ＣＲＣ生成器／検査器603は、メモリ602から取り出されたデータを検査し、（場合によっては）１次ＣＲＣ情報を含むメモリ602から得られたデータに基づいて２次ＣＲＣ情報を生成する役割をはたす。符号器604は、１次ＣＲＣ情報を含むメモリ602から得られたデータとともに、第２ＣＲＣ生成器／検査器603から得られたオプショナルな２次ＣＲＣ情報を利用することによって、符号化された情報をつくる。復号器606は、入力データを受け取り、入力データを、復号化されたＣＲＣ情報を含む復号化された入力データに復号化する。復号器606は、復号化されたＣＲＣ情報を含む復号化された入力データを第２ＣＲＣ生成器／検査器603と、メモリ602とに与える。第２ＣＲＣ生成器／検査器603は、復号化された入力データに含まれる復号化されたＣＲＣ情報が正確であるかどうかを検査する。第１ＣＲＣ生成器／検査器601は、メモリ602から受け取られた復号化されたＣＲＣ情報が正確であるかどうかを検査するために、メモリ602に格納された復号化されたＣＲＣ情報を含む復号化された入力データを受け取るように接続されている。以上のように、符号化動作においては、第２ＣＲＣ生成器／検査器603は、１次ＣＲＣ情報と、第２ＣＲＣ生成器／検査器603によって生成されたベリファイ用ＣＲＣ情報とを比較することによって、メモリ602に起因する誤りを決定する。符号器604は、第２ＣＲＣ生成器／検査器603にも接続されており、符号化された情報をつくるために２次ＣＲＣ情報を利用することもする。逆に、復号化動作においては、第１ＣＲＣ生成器／検査器601が、メモリ602に起因する誤りを決定する。ＣＲＣ生成器／検査器構成図７は、ここで説明するＣＲＣ生成器およびＣＲＣ検査器として用いるのに適したＣＲＣ生成器／検査器700をおおまかに示す。生成器／検査器700は、基本的に、セグメント化回路710、スイッチつまりマルチプレクサ701、ＣＲＣ情報を生成するための、ユーザデータサブストリームの線形結合（linearcombination）をつくり、用いる回路712、および誤り検査器回路714を含む。セグメント化回路 710は、スイッチ701に与えるために、ユーザデータの入力ストリームを複数ｍ個のサブストリームにセグメント化する役割をはたす。スイッチ701は、クロックサイクルに応じて複数のユーザデータサブストリームから選択し、選択されたユーザデータサブストリームを回路712に与える。結果として得られるＣＲＣ情報は、好ましくはＣＲＣバイトのかたちをしており、パラレルＣＲＣバス716に出力される。それ以前に受け取られたデータに基づいて生成された受け取られたＣＲＣ情報を検査するために、生成器／検査器700が用いられるときは、以前に生成されたＣＲＣ情報は、誤り検査器714によって、回路712によって現在、生成されている（同じユーザデータについて）ベリファイ用ＣＲＣ情報と比較される。もし以前に生成されたＣＲＣ情報と、現在、生成されているベリファイ用ＣＲＣ情報とが異なれば、ＣＲＣ誤り線718に誤り信号が生成される。図７Ａは、ＣＲＣ生成器／検査器700のある具体的なインプリメントの詳細な構成を示しており、具体的なインプリメントはｍ=3である。したがって、図７Ａのセグメント化回路710は、３つのサブストリーム線707₀、707₁および707₂を含むように描かれている。後述する理由から、サブストリーム線707₁および707₂は、それらに接続された乗算器Ｍ₁およびＭ₂を有する。スイッチ701は、制御器626 によって選択される（制御バスを介して）入力を有する３入力マルチプレクサである。マルチプレクサ701の出力ポートは、それによって選択されたサブストリームを加算器入力バス720に与えるように接続されている。図７Ａに示すように、回路712は、サブストリームの線形結合についてｋバイトの大きさのＣＲＣ情報を生成するためのｋ個のサブ回路722₁〜722_kを備えている。以下に述べるように、それぞれのサブ回路722は、αのべき乗である除数をもつ除算器である。それぞれのサブ回路722は、加算器入力マルチプレクサ702、加算器703、乗算器704、ＣＲＣ情報を格納するレジスタ705、およびレジスタ入力マルチプレクサ708を備えている。それぞれの加算器703は、第１入力ポート、第２入力ポートおよび出力ポートを有する。それぞれの加算器703の第１ポートは、加算器入力バス720に接続されており、その結果、複数のサブストリームがそれにマルチプレクシングされる。それぞれの乗算器704は、それに付随する加算器703の第２入力ポートに選択的に接続された（付随するマルチプレクサ702の第１入力ポートを介して）その出力ポートを有する。それぞれのレジスタ705は、付随する加算器703の出力ポートに接続された入力ポートを有しており、その出力ポートは、加算器703の第２入力ポートに選択的に接続されている(付随するマルチプレクサ702の第１入力ポートを介して)。それぞれのレジスタ705 は、誤り訂正符号に関連したＣＲＣバイトのかたちでＣＲＣ情報を格納する。マルチプレクサ702および708のそれぞれは、制御器626によって制御される（例えば制御バス６５４を介して）。上記からわかるように、サブ回路722は、第１サブ回路722₁からｋ番目のサブ回路722_kまで番号が付けられている。サブ回路722のレジスタ705は、それに格納されたＣＲＣ情報が右方向にシフトされるように接続されている。右方向シフトは、レジスタ705においてＣＲＣバイトを生成するために実行されるｎクロックサイクル後におこなわれる。ＣＲＣバイトを生成するためにｎクロックサイクルが実行されると、レジスタ705におけるＣＲＣバイトは、所望の数のクロック（制御器626に入力される）だけ右方向に、クロックあたり１つのレジスタ（例えば１つのサブ回路）だけシフトされる。例えば、第１ＣＲＣ生成器／検査器601 の動作を考慮すると、もし入力値４が制御器626の入力ポート627₁に入力されるなら、最初のシフトクロックサイクルの間にレジスタ705₁におけるＣＲＣバイトは、シフトされてＣＲＣバス716に出て、レジスタ705₂におけるＣＲＣバイトは、シフトされてレジスタ705₁に入り、レジスタ705₃におけるＣＲＣバイトは、シフトされてレジスタ705₂に入る、などとなる。このようなシフトは、４シフトクロックサイクルのあいだ続き、その結果、最初にレジスタ705₁〜705₄にあったＣＲＣ値は、最終的にはシフトされてＣＲＣバス716に出る。乗算器704の値は、乗算器がある体の元αのべき乗によって乗算するように選ばれ、べき乗は、第１サブ回路722₁の乗算器についてはr+1であり、ｋ番目のサブ回路722_kの乗算器についてはr+kである。加算器703₁の出力ポートは、誤り検査器回路714と、ＭＵＸ708_kとに接続されている。図７Ａに示されるように、誤り検査器回路714は、加算器703₁の出力ポートに接続されている８入力ＯＲゲート709を備えている。誤り検査器回路714は、さらにＡＮＤゲート730およびＲ/Ｓフリップフロップつまりラッチ732を含む。ＯＲゲート709の出力ピンは、ＡＮＤゲート730の第１入力ピンに接続されており、ＡＮＤゲート730の第２入力ピンは、制御器626から信号ＣＲＣＴIＭＥを受け取るように接続されている。ＡＮＤゲート730の出力ピンは、フリップフロップ732のセットピンに接続されており、フリップフロップ732のリセットピンは、制御器626からの信号ＲＳＴを受け取る。後述するような方法で加算器703₁は、以前に生成されたＣＲＣ情報を現在、生成されているＣＲＣ情報とベリファイすることに関わるので、サブ回路722₁は、「比較」サブ回路と名付けられている。２段符号化動作図８は、符号化の前の２段ＣＲＣ生成に関する、図６のシステム600によって実行される基本ステップを示す。実際のＣＲＣ生成の前に、図８のステップ800 によって示されるように、制御器626は、ＣＲＣ情報がそれぞれ第１ＣＲＣ生成器601および第２ＣＲＣ生成器602からシフトされる量を決定するために、値Ｋ₁ およびＫ₂でプログラムされている。図６のシステム600のＣＲＣ生成の符号化の局面に関して、ホストからのユーザデータのバイトは、第１ＣＲＣ生成器／検査器601に送られ、ＤＲＡＭ602に書き込まれる。図８のステップ802は、ホストからユーザデータのｎバイトを得て、そのユーザデータのｎバイト用いてｎクロックサイクルのあいだにＣＲＣバイトＣ_j(j=1,2,…,k)をつくる第１ＣＲＣ生成器／検査器601を示す。ＣＲＣバイトＣ_j(j=1,2,…,k)を生成するｎクロックサイクルの後、次のＫ₁クロックサイクル（ステップ804）のあいだ第１ＣＲＣ生成器／検査器601は、１次ＣＲＣバイトとしても知られるＣＲＣバイトＣ1,…,Ｃ_k1 をＤＲＡＭ602にシフトして入れる。ステップ802の実行に関して、特に図７示された生成器／検査器700に関していえば、最初のｎクロックサイクルのあいだ、マルチプレクサ701は、最初のｎバイトのユーザデータを加算器入力バス720上にスイッチする。セグメント化回路7 10のライン707₀上で得られるそのような最初のバイトに関して、セグメント化回路710のＭ₀は、いつでもα⁰として選択されえるので、よってＭ₀については、乗算器は必要ない。２番目のｎクロックサイクルのあいだ、マルチプレクサ701は、２番目のｎバイトのユーザデータ（Ｍ₁によって乗算される）を加算器入力バス720上にスイッチし、３番目のｎクロックサイクルのあいだ、マルチプレクサ7 01は、３番目のｎバイトのユーザデータ（Ｍ₂によって乗算される）を加算器入力バス720上にスイッチする。以上のように、ステップ802によって示される生成または検査のデータの部分のあいだは、ＭＵＸ701は、除算器（例えばサブ回路722）にＭ₀によって（リード707₀から）乗算された入力ユーザデータを最初のクロックおよび最初のクロックに続くクロック３個ごとに供給し、除算器722にＭ₁によって（リード707₁から）乗算された入力ユーザデータを２番目のクロックおよび２番目のクロックに続くクロック３個ごとに供給し、除算器722にＭ₂によって（リード707₂から）乗算された入力ユーザデータを３番目のクロックおよび３番目のクロックに続くクロック３個ごとに供給する。ステップ802の実行において、ＭＵＸ702は、加算器70 3に定数倍乗算器704の出力を最初のクロックおよび最初のクロックに続くクロック３個ごとに供給する。ＭＵＸ702は、加算器703にレジスタ705の出力をその他のクロックにおいて供給する。ＭＵＸ708は、加算器出力をレジスタ705の入力に供給する。ステップ804の実行のあいだ、これはＣＲＣ生成または検査のＣＲＣの部分であるが、すなわちＣＲＣバイトが出力されつつあるとき、ＭＵＸ708は、レジスタ705を１つのシフトレジスタに接続する。生成のあいだ、このために、レジスタ705にあるＣＲＣバイトのプログラムされた数（Ｋ₁）がシフトされてＣＲＣバス716上に出ることができる。所望のＣＲＣバイトのＫ₁個をシフトして出すためには、ステップ804において、Ｋ₁クロックサイクルが必要である。Ｋ₁クロックサイクルの後、すべてのレジスタ705は、ゼロに再イニシャライズされ、その結果、ＣＲＣバイトＫ₁,…,kは廃棄される。前述のように、ステップ804は、１次ＣＲＣバイトＣ_j(j=1,…,Ｋ₁)をＤＲＡＭ 602へとシフトすることを示す。しばらくしてから(ステップ806で示す)、ＤＲＡＭ602中のデータのブロックおよび１次ＣＲＣバイトＣ_j(j=1,…,Ｋ₁)は、ＤＲＡＭ602から読み出され、リードソロモン符号器604（ＭＵＸ644を介して）と、第２ＣＲＣ生成器／検査器603（ＭＵＸ645を介して）との両方に送られる。ユーザデータのｎバイトが与えられてから、それらｎバイトについて生成器601によって生成されたＫ₁個の１次ＣＲＣバイトＣ_j(j=1,…,Ｋ₁)が続くように、ＤＲＡＭ 602中のブロックからのデータは、第２ＣＲＣ生成器／検査器603に与えられる。ステップ806において、第２ＣＲＣ生成器／検査器603は、入力ｎバイトのグループのかたちでＤＲＡＭ602からのユーザデータを受け取る。入力ｎバイトを用いると、ｎ個のクロックサイクルのあいだに第２ＣＲＣ生成器／検査器603は、第１ＣＲＣ生成器／検査器601が１次ＣＲＣバイトＣ_jを生成したのと同様にして、ｋ個のベリファイ用ＣＲＣバイトＣ_j'を生成する。ＤＲＡＭが正しく動作しているときのように、もしステップ806においてＤＲＡＭ602から得られたユーザデータバイトが、ホストからシフトされてＤＲＡＭ602に入っているユーザデータバイトと同一であれば、ベリファイ用ＣＲＣバイトＣ_j'は、それぞれの１次ＣＲＣバイトＣ_jと等しくなる。ステップ806のｎクロックサイクルのあいだに第２ＣＲＣ生成器／検査器603がベリファイ用ＣＲＣバイトＣ_j'を生成した後、ステップ808において第２ＣＲＣ生成器／検査器603は、１次ＣＲＣバイトＣ_j(j=1,…,Ｋ₁)をベリファイ用ＣＲＣバイトＣ_j'(j=1,…,Ｋ₁)と比較する検査動作をおこなう。そうしているあいだ、ＭＵＸ701は、セグメント化回路710のライン707₀からの１次ＣＲＣバイトＣ_j(j= 1,…,Ｋ₁)を加算器703₁の第１入力ポートに与えるように動作し、この信号の与えかたは、ベリファイ用クロックサイクルのＫ₁個のそれぞれについてクロックサイクルごとに１バイトおこなわれる。最初のベリファイ用クロックサイクルのあいだ、最初の１次ＣＲＣバイトＣ₁が加算器703₁の第１入力ポートに与えられ、レジスタ705₁に格納されている第１ベリファイ用ＣＲＣバイトＣ₁'は、加算器703₁の第２入力ポートに与えられ、その結果、加算器703₁の加算の結果は、検査回路714に与えられる。それぞれのベリファイ用クロックサイクルにおいて、レジスタ705_j中のベリファイ用ＣＲＣバイトＣ_j'は、前述したＣＲＣバイトのシフト／読み出しのように、サブ回路722の１つによって右方向にシフトされ(例えば隣接するレジスタの右隣へ)、その結果、最初のベリファイ用クロックサイクルの後で、レジスタ705₁、は、ベリファイ用ＣＲＣバイトＣ₂'を含む。同様に、２番目のベリファイ用クロックサイクルのあいだ、第２の１次ＣＲＣバイトＣ₂ は、加算器703₁の第１入力ポートに与えられ、こんどはレジスタ705₁に格納された第２ベリファイ用ＣＲＣバイトＣ₂'は、加算器703₁の第２入力ポートに与えられ、再び、加算器703₁の加算の結果は、検査回路714に与えられる。このようなシフトおよび加算は、Ｋ₁個のベリファイ用クロックサイクルのそれぞれについて続き、その結果、ＣＲＣバイトＣ_jは、対応するＣ_j'とj=1,…,Ｋ₁について比較される。ステップ808の実行のあいだ、検査回路714は、制御器626からの信号ＣＲＣＴ IＭＥによって動作するようにイネーブルされる。検査回路714がイネーブルされると、１次ＣＲＣバイトＣ_jとそれに対応するベリファイ用バイトＣ_j'との間にどんな不一致があっても、ＯＲゲート709の非ゼロ出力はＡＮＤゲート730を通り、フリップフロップ732に与えられる。検査された不一致によって、フリップフロップ732は、ＣＲＣＥＲＲＯＲ（ＣＲＣ誤り）信号を制御器626にライン718で出力する。もし第２ＣＲＣ生成器／検査器603について制御器626に入力された値Ｋ₂が値Ｋ₁よりも大きければ、ステップ810において第２ＣＲＣ生成器／検査器603は、２次ＣＲＣバイトの（Ｋ₂−Ｋ₁）バイト、具体的にはＣＲＣバイトＣ_j'(j=Ｋ₁+1 ,…,Ｋ₂)をシフトし出力（ライン716上に）する。これについて、ステップ808の実行の後、レジスタ705₁、705₂、705₃などは、Ｃ_K1+1,Ｃ_K1+2,Ｃ_K1+3,などを含む。２次ＣＲＣバイトＣ_j'(j=Ｋ₁+1，…,Ｋ₂)をシフトし出力することは、Ｋ₂−Ｋ₁ クロックサイクルにおいておこなわれ、右方向シフト動作のためのマルチプレクサ70 8の制御について前述したように実現できる。１次ＣＲＣバイトＣ_j(j=1，…,Ｋ₁)および２次ＣＲＣバイトＣ_j'(j=Ｋ₁，…, Ｋ₂)の両方を含むデータのブロックが符号器604によって符号化された後、符号化されたブロックは、ディスクサブシステム605に書き込まれる。符号器604が、データのそれぞれのインタリーブのためのＥＣＣを生成し、好ましくはＥＣＣ生成多項式を用いてｍ個のインタリーブ生成することは、当業者には理解できるだろう。以上のように、第２ＣＲＣ生成器／検査器603は、ＤＲＡＭ602中に起こった誤りを検査するとともに、２次ＣＲＣバイトとして知られる付加的なＣＲＣバイトを生成してもよい。これらの２次ＣＲＣバイトは、１次ＣＲＣバイトとともにディスクに書き込まれる。２次ＣＲＣバイトを含むことは、重要である。なぜなら、ディスクからのデータは、ＤＲＡＭ602からのデータよりも誤りに弱いという事実のために、ディスクから読み出されたデータは、ＤＲＡＭデータよりも厚い保護を必要するからである。上述のように、第２ＣＲＣ生成器／検査器603は、入ってくる１次ＣＲＣバイトを１度に１つ検査することを可能にする。また第２ＣＲＣ生成器／検査器603 は、入力値Ｋ₂によって特定されるｋ−Ｋ₁バイトの残りのＣＲＣバイトをシフトし出力する。これらのさらにシフトされたバイトは、２次ＣＲＣバイトである。これにより、最初のＫ₁バイトの１次ＣＲＣだけがＤＲＡＭ602に書き込まれ、Ｋ₂ バイトは、ディスクに書き込まれる（Ｋ₂＞Ｋ₁）状態をつくる。１次ＣＲＣバイトの検査は、入ってくる１次ＣＲＣバイトを新しく生成されたベリファイ用ＣＲＣバイトに加算器703₁によって加算し、ＯＲゲート709の非ゼロバイトを検出することによって実現できる。ＣＲＣバイトが検査器に入力されているあいだは、ＣＲＣＴIＭＥ信号は、オンであり、どんな不一致があってもＣＲＣＥＲＲＯＲ(ＣＲＣ誤り)ラッチ732をセットする。ＣＲＣバイトは互いに独立して計算されるので、生成器の順番はプログラマブルであり、そのために所望の数のＣＲＣバイトだけがシフトされ出力されればよい。２段復号化動作図６のシステム600によって実行される復号化動作に関して、データブロックは、ディスクサブシステム605によってディスクから読み出され、リードソロモン復号器606に送られる。復号器606によって得られた訂正されたデータ(ＣＲＣバイトを含む)は、第２ＣＲＣ生成器／検査器603（訂正できない誤りの検出のためのもの）と、ＤＲＡＭ602との両方に送られる。第２ＣＲＣ生成器／検査器603は、符号化動作の前にするのと同じように、復号化されたブロックから復号化されたブロックからのデータバイトおよびＣＲＣバイトを受け取る。ｎバイトのデータのそれぞれのグループを受け取ると、第２ＣＲＣ生成器／検査器603は、復号化されたデータから得られた同じ数の対応するＣＲＣバイトと比較するためにＫ₂個のベリファイ用ＣＲＣバイトを生成する。復号化後のＣＲＣ処理に関する第２ＣＲＣ生成器／検査器６０３の動作は、上述のステップ806および808と同様であり、それを参照すれば理解できよう。第２ＣＲＣ生成器／検査器603は、ディスクサブシステム605から得られたＣＲＣバイトについてベリファイする。復号化後のＣＲＣ処理に関して、ホストに送るためにデータブロックがＤＲＡＭ602から取り出されると、データブロックは、再び第１ＣＲＣ生成器／検査器6 01に送られてＤＲＡＭ誤りを検査する。復号化後のＣＲＣ処理に関して第１ＣＲＣ生成器／検査器601の動作もまた、上述のステップ806および808と同様であり、それを参照すれば理解できよう。ただし、Ｋ₁個のＣＲＣバイトは、第１ＣＲＣ生成器／検査器601によって処理される。動作：数学的根拠説明された実施例において、ＣＲＣ生成器／検査器700に与えられるデータストリームは、３バイトのグループにセグメント化される。３バイトの線形結合は、それからαをデータバイトの体表現の原始元とした、j＝1,2,…,kについてＸ＋α^r+jによって除算する回路の集合体（例えばサブ回路722）に送られる。好ましい実施態様においては、体は、ＧＦ(256=2⁸)である。線形結合は、単純な和であってもよく、そのとき図４Ａに示す実施態様になる。単純な線形結合は、インプリメントするのが簡単である。いっぽうで、もし同じ誤りが３バイトグループの２バイトで存在すれば、ＣＲＣ生成器／検査器700 に送られる前に、互いに和をとられると２つの誤りは打ち消しあうという事実のために検出できない、ＤＲＡＭから読み出されたデータのブロックにおいて、単一のビット誤りをもつ２バイトをそれぞれもつ可能性もある。また、線形結合は、もしグループにおける３バイトがそれぞれそれぞれのバイト中に単一の「1」しかもたないなら、線形結合は非ゼロになるように、選ぶこともできる。その場合、もしデータのブロックのうち誤っているバイトがどれも単一の誤っているビットしか含まないなら、いくつかの誤っているバイトが同じ３バイトグループに存在するとしても、ｋ個のＣＲＣバイトを用いて誤っているｋバイトを検出することができる。３入力バイトごとに線形結合を用いることによって、それぞれのＣＲＣバイトについてＥＣＣ符号の最小距離が１だけ大きくなるように、ＣＲＣバイトを生成することができる。これは、ＥＣＣが３つのインタリーブからなることによる。ＣＲＣバイトは、次の規則にしたがって生成される。入力バイトをＤ₀からＤ_n _-1 とする。これらのバイトは、３つの多項式Ｆ⁰(x)、Ｆ¹(x)およびＦ²(x)の係数をつくる。つまりであり、ここでs=0,1,2をとり、t_sは(n-s)/3より小さい最も大きい整数である。これらの多項式は、Ｄ(x)が３つのグループ、例えばＤ₀がＦ⁰に、Ｄ₁がＦ¹に、Ｄ₂がＦ²に、Ｄ₃がＦ⁰になどと分割されることを表現している。これらの多項式は、３つのリードソロモン符号語をつくるためにリードソロモン符号器604によって処理される多項式とまったく同じである。Ｇ(x)は、Ｆ⁰(x)、Ｆ¹(x)およびＦ²(x)の線形結合として定義されるので、となる。図４Ａのシステム400Ａは、乗算器Ｍ_sがすべて１の場合に対応する。図６のシステム600は、a、bおよびcのそれぞれが１つの「1」を含む限りaＭ₀＋bＭ₁＋cＭ₃ が非ゼロであるようにＭ_sが選ばれる場合に対応する。Ｇ(x)の係数は、３つの連続する入力バイトの線形結合であり、例えばＧ(x)の第１の係数は、Ｄ₀Ｍ₀＋Ｄ₁Ｍ₁＋Ｄ₂Ｍ₂であり、Ｇ(x)の第２の係数は、Ｄ₃Ｍ₀＋Ｄ₄Ｍ₁＋Ｄ₅Ｍ₂などとなる。 j番目のＣＲＣバイトＣ_jは、j=1,2,…,kについて、Ｃ_j=Ｇ(x)mod(x+α^r+j) と定義できる。もし入力バイトＤ_jのうちk個以下が非ゼロであり、非ゼロバイトがそれぞれ１つの「1」からなりさえすれば、Ｇ(x)は、たかだかｋ個の非ゼロの係数をもち、Ｇ(x)はゼロになりえないだろう。ＣＲＣバイトのすべては、αの連続するべき乗によってＧ(x)を除算することによって得られ、したがってもし、ｋ個のＣＲＣバイトが存在すれば、少なくともＣＲＣバイトのうちの１つは非ゼロである。これは、k個以下の単一ビット誤りが検出できるということと等価である。新しいＣＲＣ生成器と関連して用いられるリードソロモン符号は、根としてｖ個の連続するαのべき乗α^r-v+1からα^rをもつ生成多項式を有する。Ｅ(x)をＥＣＣインタリーブの１つに加えられた誤り多項式であるとする、すなわちリードソロモン符号語の１つであるとする。もし誤りがＥＣＣによって検出できなければ、Ｅ(x)は、α^r-v+1からα^rを含む根を有するはずである。ＣＲＣ生成において用いられる係数は、ＣＲＣによって検出されない誤りについて、根として連続するαのべき乗α^r+1からα^r+kをもつので、Ｍ_sＥ(x)は、α^r+1からα^r+kを含む根をもつはずである。このことは、Ｅ(x)は、α^r-v+1からα^r+kを含む根をもつはずであるということを意味しており、これは、誤りがk+vバイトより多くの誤ったバイトをもつことを意味する。１つの「1」をもつすべてのa、bおよびcについてa＋bＭ₁＋cＭ₂を非ゼロにする定数Ｍ₁およびＭ₂の組は、ユニークではない。したがってＭ₁およびＭ₂は、その条件を満たし、かつ他のクラスの線形結合が非ゼロになるように選ばれる。例えば、好ましい実施態様においては、体の生成多項式は、Ｘ⁸+Ｘ⁴+Ｘ³+Ｘ²+１である。Ｍ₁は、α²⁵となるように選ばれ、Ｍ₂は、α¹¹²となるように選ばれる。この選びかたは、３つのバイトa、bおよびcのうち２つだけが非ゼロであり、その２つのバイトはそれぞれ１つの３ビット以下の非ゼロビット列をもつ場合についてa＋bＭ₁＋cＭ₂を非ゼロとする。この条件を加えた後、Ｍ₁およびＭ₂の選びかたはやはりユニークではなく、よって付加的な条件を加えることによって、それぞれのバイトが単一の４ビット以下の非ゼロビット列をもちうる２バイト結合の数を最大にできる。Ｍ₁およびＭ₂の乗算器はそれぞれＸＯＲゲートの組からなり、その結果、出力ビットが入力ビットのあるサブセットの線形結合である、すなわちＸＯＲ和であり、このようなサブセットは、表Ｉおよび表IIにリストアップされている。例えば、本発明のＣＲＣ生成器／検査器は、３ウェイインタリーブされたリードソロモン符号と関連させて説明されてきた。例えば、２ウェイまたは４ウェイインタリーブされた符号と用いてもよい。示されたＣＲＣによって教示される原理は、リードソロモンに限定して設計されていない符号器に関連して用いるＣＲＣにも適用できる。本発明の方法は、符号語の生成、符号語の検査またはそれらの両方に用いることができる。ホストコンピュータおよびＤＲＡＭ、ＤＲＡＭおよび磁気ディスク、または通信チャネルの両端の間において本発明のＣＲＣ生成器／検査器を用いることができる。同じＣＲＣを１つ以上の通信チャネルにおいて用いることもでき、例えばホストおよびＤＲＡＭと、ＤＲＡＭおよび記憶ディスクとの両方で用いることもできる。本発明のＣＲＣは、kバイトのＣＲＣを生成するようにプログラムされうる。リードソロモン符号に関連して、ＣＲＣによれば、リードソロモン符号が検出できるよりもｋ個多い誤りを検出できる。数ｋは、与えられた通信チャネルの誤りの傾向にあわせて変えればよい。同じＣＲＣが１つより多くの通信チャネルについて用いられるときは、ｋの異なる値がそれぞれのチャネルに選ばれる。本発明のＣＲＣは、固定された数のＣＲＣバイトをもつノンプログラマブルの実施態様においても利用できる。本発明のハードウェアによるインプリメントのしかたを述べる。ＣＲＣは、ソフトウェアでもインプリメントできる。本発明の図７のブロック図をインプリメントするための具体的な回路は、電子技術の当業者によって容易に設計できる。ブロック図の変形も当業者には明らかであろう。体の生成多項式の具体例および定数乗算器Ｍ_sの具体例が挙げられている。他の定数および多項式もここで教示されているように選ぶことができる。例えば、２つの８ビット多項式によって除算する代わりに、１つの16ビット多項式によってもよい。Ｚookらによって同時に出願された「誤り訂正方法および装置」と題された米国特許出願第08/ , 号（代理人書類番号：1777-10）は、ここで参考のために援用され、本発明の特定の利用の限定されない例を挙げている。以上、好ましい実施態様が開示され、詳細に説明されてきたが、当業者には、かたちのうえで、また詳細部分においてさまざまな変更が、本発明の精神および範囲から離れることなくおこなえることがわかるだろう。排他的財産権つまり特権を求める本発明の実施態様は、以下のように規定される。

Claims

【特許請求の範囲】１．誤り検査の目的のためにＣＲＣ情報を生成する巡回冗長検査（ＣＲＣ）生成器であって、データの入力ストリームを複数のサブストリームにセグメント化するセグメント化回路と、該ＣＲＣ情報を生成するために、該複数のサブストリームの線形結合をつくり、該線形結合に演算をほどこす回路と、を備えている巡回冗長検査生成器。２．前記セグメント化回路は、入力ストリームを３つのサブストリームにセグメント化する請求項１に記載の装置。３．前記セグメント化回路は、前記サブストリームの少なくとも１つを定数によって乗算する乗算器を含む請求項１に記載の装置。４．前記乗算器は、前記サブストリームにおけるあるバイトの線形結合が非ゼロであるように選ばれている請求項３に記載の装置。５．前記定数は、体の元αのべき乗である請求項４に記載の装置。６．それぞれのサブストリームが１バイトのデータからなる３つのサブストリームがあり、あるサブストリームは、定数Ｍ₁によって乗算され、別のサブストリームは、定数Ｍ₂によって乗算され、Ｍ₁＝α²⁵かつＭ₂=α¹¹²である請求項５に記載の装置。７．それぞれのサブストリームは１バイトのデータからなり、前記複数のサブストリームの線形結合をつくり、前記ＣＲＣ情報を生成するために該線形結合に演算をほどこす前記回路は、該サブストリームの線形結合についてｋバイトのＣＲＣ情報を生成するｋ個のサブ回路を備えている請求項１に記載の装置。８．それぞれのサブストリームは、データ多項式の少なくとも一部を形成し、前記複数のサブストリームの線形結合をつくり、前記ＣＲＣ情報を生成するために該線形結合に演算をほどこす前記回路は、該サブストリームの線形結合についてｋバイトのＣＲＣ情報を生成するｋ個の除算器サブ回路を備えている請求項１に記載の装置。９．それぞれの除算器サブ回路は、前記データ多項式を、ＥＣＣ多項式の根に関連する除数によって除算する請求項８に記載の装置。 10．前記複数のサブストリームの線形結合をつくり、前記ＣＲＣ情報を生成するために該線形結合に演算をほどこす前記回路は、複数のサブ回路を備えており、それぞれのサブ回路は、第１入力ポート、第２入力ポートおよび出力ポートを有する加算器であって、該加算器の該第１ポートは、マルチプレクスされた該複数のサブストリームがそれに供給される加算器と、選択的に該加算器の該第２入力ポートに接続される出力ポートを有する乗算器と、ＣＲＣ情報を格納するレジスタであって、該レジスタは、該加算器の該出力ポートに接続された入力ポートと、該加算器の該第２入力ポートに選択的に接続された出力ポートと、を有するレジスタと、を備えている請求項１に記載の装置。 11．ｋ個のサブ回路は、第１サブ回路から第ｋサブ回路まで番号が付されており、該サブ回路の前記レジスタは、該サブ回路の第Ｋ₁サブ回路のレジスタに格納されているＣＲＣ情報が該第１サブ回路の該レジスタにシフトされるように接続されており、Ｋ₁は、ｋ以下の定数である請求項10に記載の装置。 12．Ｋ₁は、プログラマブルである請求項11に記載の装置。 13．前記乗算器は、ＥＣＣ多項式の根に関連する係数によって乗算する請求項 10に記載の装置。 14．前記サブ回路のうち比較サブ回路の１つの前記加算器の前記出力ポートは、該比較サブ回路の該加算器の該入力端子に入力された値を、該比較サブ回路の該レジスタに格納されたＣＲＣ情報と比較する請求項10に記載の装置。 15．前記ＣＲＣ比較器は、ＸＯＲゲートを備えている請求項14に記載の装置。 16．誤り検査の目的のためにＣＲＣ情報を生成する巡回冗長検査（ＣＲＣ）生成器であって、データの入力ストリームを複数のサブストリームにセグメント化する手段と、該ＣＲＣ情報を生成するために、該複数のサブストリームの線形結合をつくり、該線形結合に演算をほどこす手段と、を備えている巡回冗長検査生成器。 17．前記セグメント化手段は、入力ストリームを３つのサブストリームにセグメント化する請求項16に記載の装置。 18．前記セグメント化手段は、前記サブストリームの少なくとも１つを定数によって乗算する乗算器を含む請求項16に記載の装置。 19．前記乗算器は、前記サブストリームにおけるあるバイトの線形結合が非ゼロであるように選ばれている請求項18に記載の装置。 20．前記定数は、体の元αのべき乗である請求項19に記載の装置。 21．それぞれのサブストリームが１バイトのデータからなる３つのサブストリームがあり、あるサブストリームは、定数Ｍ₁によって乗算され、別のサブストリームは、定数Ｍ₂によって乗算され、Ｍ₁＝α²⁵かつＭ₂=α¹¹²である請求項20 に記載の装置。 22．それぞれのサブストリームは、データ多項式の少なくとも一部を形成し、前記複数のサブストリームの線形結合をつくり、前記ＣＲＣ情報を生成するために該線形結合に演算をほどこす前記手段は、該サブストリームの線形結合についてｋバイトのＣＲＣ情報を生成するｋ個の除算器を備えている請求項16に記載の装置。 23．前記複数のサブストリームの線形結合をつくり、前記ＣＲＣ情報を生成するために該線形結合に演算をほどこす前記手段は、実際にＫ₁個のバイトのＣＲＣ情報を出力し、Ｋ₁は、ｋ以下の定数である請求項22に記載の装置。 24．Ｋ₁は、プログラマブルである請求項23に記載の装置。 25．前記除算器は、ＥＣＣ多項式の根に関連する除数によってデータ多項式を除算する請求項22に記載の装置。 26．誤り検査の目的のためにＣＲＣ情報を生成する巡回冗長検査（ＣＲＣ）方法であって、データの入力ストリームを複数のサブストリームにセグメント化するステップと、該ＣＲＣ情報を生成するために、該複数のサブストリームの線形結合をつくり、該線形結合に演算をほどこすステップと、を包含する巡回冗長検査方法。 27．前記入力ストリームは、３つのサブストリームにセグメント化される請求項26に記載の方法。 28．前記サブストリームの少なくとも１つを定数によって乗算するステップをさらに包含する請求項26に記載の方法。 29．前記定数は、前記サブストリームのすべての線形結合が非ゼロであるように選ばれている請求項28に記載の方法。 30．前記定数は、体の元αのべき乗である請求項29に記載の方法。 31．それぞれのサブストリームが１バイトのデータからなる３つのサブストリームがあり、あるサブストリームは、定数Ｍ₁によって乗算され、別のサブストリームは、定数Ｍ₂によって乗算され、Ｍ₁＝α²⁵かつＭ₂=α¹¹²である請求項30 に記載の方法。 32．前記複数のサブストリームの線形結合をつくり、前記ＣＲＣ情報を生成するために該線形結合に演算をほどこすステップは、該複数のサブストリームを、該サブストリームの線形結合についてｋバイトのＣＲＣ情報を生成するｋ個のサブ回路に与え、該サブ回路は、第１サブ回路から第ｋサブ回路まで番号が付されている請求項26に記載の方法。 33．サブ回路ｊについて、それに与えられた前記線形結合は、ＥＣＣ多項式の根に関連した係数によって除算される請求項32に記載の方法。 34．ＣＲＣ情報をそれぞれのサブ回路のレジスタの中に格納するステップと、前記第ｋサブ回路のレジスタの中に格納されたＣＲＣ情報を前記第１サブ回路の該レジスタにシフトするステップと、をさらに包含する請求項32に記載の方法。 35．前記サブ回路の比較サブ回路に入力されたＣＲＣ値を、該比較サブ回路の該レジスタに格納されたＣＲＣ情報と比較するステップをさらに包含する請求項 32に記載の方法。 36．誤り検査の目的のためにＣＲＣ情報を生成する巡回冗長検査（ＣＲＣ）方法であって、 (a) データの入力ストリームを複数のサブストリームにセグメント化するステップであって、該入力ストリームは、通信チャネルから得られるステップと、 (b) 該ＣＲＣ情報を生成するために、該複数のサブストリームの線形結合をつくり、該線形結合に演算をほどこすステップと、 (c) 該生成されたＣＲＣ情報を、該通信チャネルから得られた復号化されたＣＲＣ情報と比較するステップと、 (d) 該生成されたＣＲＣ情報と該通信チャネルから得られた該復号化されたＣＲＣ情報との間に不一致が検査されるときに誤り信号をつくるステップと、を包含する方法。 37．ステップ(b)で生成された前記ＣＲＣ情報は、j=1,…,kのレジスタの中に格納されたＫ₁個のバイトからなり、前記復号化されたＣＲＣ情報は、比較器にシーケンシャルに与えられるj=1,…,kのＫ₁の復号化されたＣＲＣバイトからなり、前記比較ステップは、該比較器を用いて、レジスタｊの内容を復号化されたＣＲＣバイトｊと比較するステップを含む請求項36に記載の方法。 38．Ｋ₁は、プログラマブルな整数である請求項37に記載の方法。 39．j=1,…,kのレジスタの中に格納されたＫ₁個の値をシーケンシャルにシフトさせて、対応する復号化されたＣＲＣバイトとの比較のための、レジスタのうちの選択されたレジスタに入れるステップをさらに包含する請求項36に記載の方法。 40．Ｋ₁は、プログラマブルな整数である請求項39に記載の方法。 41．ホストデバイスに接続されたホストポートと、該ホストデバイスから受け取られた入力データに基づく１次ＣＲＣ情報を生成する、該ホストポートに接続された第１ＣＲＣ生成器と、その中に、該ホストデバイスから受け取られた入力データと、それについて該第１ＣＲＣ生成器によって生成された該１次ＣＲＣ情報とを格納するメモリと、該メモリから受け取られたデータを検査するベリファイ用ＣＲＣ情報を生成する、該メモリに接続された第２ＣＲＣ生成器と、該１次ＣＲＣ情報を含む該メモリから得られた該データを利用することによって、符号化された情報を形成するように接続された符号器と、を備えている巡回冗長検査（ＣＲＣ）システム。 42．前記第２ＣＲＣ生成器は、前記メモリに起因する誤りを決定するために、前記１次ＣＲＣ情報と、該第２ＣＲＣ生成器によって生成された前記ベリファイ用ＣＲＣ情報とを比較する請求項41に記載の装置。 43．前記第２ＣＲＣ生成器は、前記メモリから得られたデータに基づいて２次ＣＲＣ情報も生成し、前記符号器は、該第２ＣＲＣ生成器にも接続されており、前記符号化された情報を形成するために該２次ＣＲＣ情報も利用する請求項41に記載の装置。 44．利用チャネルに接続された利用ポートと、該利用ポートにおいて入力データを受け取り、該入力データを復号化して復号化されたＣＲＣ情報を含む復号化された入力データにするように接続された復号器であって、該復号器は、該復号化されたＣＲＣ情報を含む該復号化された入力データを前記第２ＣＲＣ生成器と前記メモリとに与え、それにより該第２ＣＲＣ生成器は、該復号化された入力データに含まれた復号化されたＣＲＣ情報が正確であるかどうかを検査する復号器と、をさらに備えており、前記第１ＣＲＣ生成器は、該メモリから受け取られた復号化されたＣＲＣ情報が正確かどうかを検査するために、該メモリに格納された該復号化されたＣＲＣ情報を含む復号化された入力データを受け取るように接続されている請求項41に記載の装置。 45．前記第１ＣＲＣ生成器は、クレーム１の前記巡回冗長検査（ＣＲＣ）生成器を備えている請求項41に記載の装置。 46．前記第２ＣＲＣ生成器は、クレーム１の前記巡回冗長検査（ＣＲＣ）生成器を備えている請求項41に記載の装置。 47．第１ＣＲＣ生成器を用いて、ホストデバイスから受け取られた入力データに基づいて１次ＣＲＣ情報を生成するステップと、該ホストデバイスから受け取られた該入力データと、それについて該第１ＣＲＣ生成器によって生成された該１次ＣＲＣ情報とをメモリの中に格納するステップと、該メモリに接続された第２ＣＲＣ生成器を用いて、該メモリから取り出されたデータについてベリファイ用ＣＲＣ情報を生成するステップと、該１次ＣＲＣ情報を含む、該メモリから得られた該データを利用することによって符号化された情報を形成するステップと、を包含する巡回冗長検査（ＣＲＣ）方法。 48．前記メモリに起因する誤りを決定するために、前記第２ＣＲＣ生成器を用いて、該１次ＣＲＣ情報と、該第２ＣＲＣ生成器によって生成されたベリファイ用ＣＲＣ情報とを比較するステップをさらに包含する請求項47に記載の方法。 49．前記第２ＣＲＣ生成器は、前記メモリから取り出されたデータについて２次ＣＲＣ情報を生成する請求項47に記載の方法。 50．前記２次ＣＲＣ情報も用いることによって前記符号化された情報を形成するステップをさらに包含する請求項49に記載の方法。 51．利用チャネルから受け取られた入力データを復号化して復号化されたＣＲＣ情報を含む復号化された入力データにするステップと、該復号化されたＣＲＣ情報を含む該復号化された入力データを前記第２ＣＲＣ生成器と前記メモリとに与えるステップと、該復号化されたＣＲＣ情報を含む該復号化された入力データを該メモリの中に格納するステップと、該第２ＣＲＣ生成器を用いて、該復号化された入力データに含まれる該復号化されたＣＲＣ情報が正確であるかどうか検査するステップと、該メモリからの該復号化されたＣＲＣ情報を含む該復号化された入力データを前記第１ＣＲＣ生成器に与えるステップと、該第１ＣＲＣ生成器を用いて、該メモリから受け取られた該復号化されたＣＲＣ情報が正確かどうかを検査するステップと、をさらに包含する請求項47に記載の方法。