JP2695195B2 - 誤り訂正回路 - Google Patents
誤り訂正回路Info
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、RS（リードソロモン）符号の誤り訂正及
びCRC（サイクリックダンダンシ符号）の誤り検出によ
り記録体のデータの誤りを訂正する回路に関し、特に経
済的な構成でCRC計算を高速化した誤り訂正回路データ
の処理方法に関する。
びCRC（サイクリックダンダンシ符号）の誤り検出によ
り記録体のデータの誤りを訂正する回路に関し、特に経
済的な構成でCRC計算を高速化した誤り訂正回路データ
の処理方法に関する。
［従来の技術］ 一般に、DAD（ディジタルオーディオディスク）、DAT
（ディジタルオーディオテープ）、光ディスク等におい
ては、データの誤りを訂正するために、情報ｍビットを
１シンボルとして扱い且つ冗長シンボル2tシンボルに対
しｔシンボル訂正可能な符号で、ｍ＝８としたRS符号が
用いられている。
（ディジタルオーディオテープ）、光ディスク等におい
ては、データの誤りを訂正するために、情報ｍビットを
１シンボルとして扱い且つ冗長シンボル2tシンボルに対
しｔシンボル訂正可能な符号で、ｍ＝８としたRS符号が
用いられている。
このうち、光ディスクにおいては、他の記録装置が２
〜３シンボル訂正のRS符号をい用いるのに対し、訂正能
力の大きい８シンボル訂正のRS符号を用いている。８シ
ンボルの誤りを高速に訂正するためには、例えば「ガロ
ア演算ユニットを用いたRS符号の復号法に関する一検
討」、吉田他、第９回情報理論とその応用シンポジウ
ム、第167〜170頁（1986）に示されたガロア体演算回路
を構成し、ユークリッドアルゴリズム又はバーレンカン
プアルゴリズム等の繰返し演算を実行すればよい。
〜３シンボル訂正のRS符号をい用いるのに対し、訂正能
力の大きい８シンボル訂正のRS符号を用いている。８シ
ンボルの誤りを高速に訂正するためには、例えば「ガロ
ア演算ユニットを用いたRS符号の復号法に関する一検
討」、吉田他、第９回情報理論とその応用シンポジウ
ム、第167〜170頁（1986）に示されたガロア体演算回路
を構成し、ユークリッドアルゴリズム又はバーレンカン
プアルゴリズム等の繰返し演算を実行すればよい。
第３図は、例えば「光ディスク用誤り訂正装置の一検
討」、吉田他、昭61信総全大、６−53（1987）の論文に
示された従来の誤り訂正回路のブロック図であり、特に
大きい符号長に対応するため、受信データからRS符号の
シンドローム計算するシーケンス回路を並列構成し、同
一回路を用いて誤り位置を求めている場合を示してい
る。
討」、吉田他、昭61信総全大、６−53（1987）の論文に
示された従来の誤り訂正回路のブロック図であり、特に
大きい符号長に対応するため、受信データからRS符号の
シンドローム計算するシーケンス回路を並列構成し、同
一回路を用いて誤り位置を求めている場合を示してい
る。
図において、（１）はRS符号（外符号）及びCRC（内
符号）を含む交錯した複数のデータ系列を格納するバツ
ファメモリである。
符号）を含む交錯した複数のデータ系列を格納するバツ
ファメモリである。
（２）はバッファメモリ（１）内のデータの交錯を解
くインタフェイス、（３）は各RS符号のシンドロームに
基づいてガロア体上の四則演算を行なうと共に、誤り数
値（パターン）を求めてバッファメモリ（１）内のデー
タを訂正するガロア体演算回路、（４）は各データから
RS符号のシンドロームを計算すると共に四則演算結果か
らチェンサーチを並列演算するシーケンス回路であり、
これらはデータバスを介して連結されている。
くインタフェイス、（３）は各RS符号のシンドロームに
基づいてガロア体上の四則演算を行なうと共に、誤り数
値（パターン）を求めてバッファメモリ（１）内のデー
タを訂正するガロア体演算回路、（４）は各データから
RS符号のシンドロームを計算すると共に四則演算結果か
らチェンサーチを並列演算するシーケンス回路であり、
これらはデータバスを介して連結されている。
（５）はインタフェイス（２）、ガロア体演算回路
（３）及びシーケンス回路（４）を制御する制御回路で
あり、制御回路（５）には、シーケンス回路（４）とは
別チップのCRC符号化シーケンス回路（後述する）が接
続されている。
（３）及びシーケンス回路（４）を制御する制御回路で
あり、制御回路（５）には、シーケンス回路（４）とは
別チップのCRC符号化シーケンス回路（後述する）が接
続されている。
データ系列において、CRCを内符号とし且つRS符号を
外符号とした構成は、誤り検出能力が高く、RS符号にお
いて消失訂正を行なっても誤訂正の確率が小さいという
特長を有している。又、これらの符号をインタリーブ
（交錯）して用いることにより、バースト誤りに対して
も強い構成となる。尚、CRCは誤り検出を目的とした巡
回符号の一種であるが、RS符号もCRCと同様に誤り検出
に用いることができる。
外符号とした構成は、誤り検出能力が高く、RS符号にお
いて消失訂正を行なっても誤訂正の確率が小さいという
特長を有している。又、これらの符号をインタリーブ
（交錯）して用いることにより、バースト誤りに対して
も強い構成となる。尚、CRCは誤り検出を目的とした巡
回符号の一種であるが、RS符号もCRCと同様に誤り検出
に用いることができる。
ところで、5.25インチの追記型光ディスクにおいて
も、RS符号が用いられて標準化されようとしており、
（例えば、ISO/TC 97/SC23,Proposal for ISO,firstISO
DP9171/4,July,1987）、第４図は512バイト／セクタの
標準フォーマット例を示す。
も、RS符号が用いられて標準化されようとしており、
（例えば、ISO/TC 97/SC23,Proposal for ISO,firstISO
DP9171/4,July,1987）、第４図は512バイト／セクタの
標準フォーマット例を示す。
ここで用いられるRS符号は、原始多項式ｐ（Ｘ）が、 ｐ（Ｘ）＝X8＋X5＋X3＋X2＋１ … で表わされ、生成多項式Ｇ（Ｘ）が、 で表わされる。但し、αｉ＝（βｉ）88であり、βは原
始多項式ｐ（Ｘ）の元である。又、CRCについては、原
始多項式がｐ（Ｘ）と同様であり、生成多項式ｇ（Ｘ）
が、 で表わされる。第４図のフォーマットにおいて、＃０〜
＃４の各RS符号の情報シンボルの最後には、RS符号訂正
用のRSチェックシンボルが設けられている。
始多項式ｐ（Ｘ）の元である。又、CRCについては、原
始多項式がｐ（Ｘ）と同様であり、生成多項式ｇ（Ｘ）
が、 で表わされる。第４図のフォーマットにおいて、＃０〜
＃４の各RS符号の情報シンボルの最後には、RS符号訂正
用のRSチェックシンボルが設けられている。
次に、CRC符号化シーケンス回路でのCRCチェックシン
ボルの生成動作について説明する。まず、データから以
下の式で表わされるＩ（Ｘ）を求める。
ボルの生成動作について説明する。まず、データから以
下の式で表わされるＩ（Ｘ）を求める。
但し、Ｌは交錯数、ｎは符号長、ｄはRS符号の最小距
離、ｉj,kは情報シンボルであり、ｉ≧Ｌ−４ならば、
ｉj,0＝０である。
離、ｉj,kは情報シンボルであり、ｉ≧Ｌ−４ならば、
ｉj,0＝０である。
512バイト／セクタでは、Ｌ＝５、ｎ＝122、ｄ＝17で
あり、このＩ（Ｘ）に対するCRCチェックシンボルを求
める。ここで、Ｉ（Ｘ）に対するＣ（Ｘ）は、 Ｃ（Ｘ）＝Ｉ（Ｘ）X4＋Re［Ｉ（Ｘ）X4/8（Ｘ）］ ＝Ｉ（Ｘ）４＋a3X3＋a2X2＋a1X＝a0 … となる。但し、Re［A/B］はA/Bの剰余多項式、ak（ｋ＝
０〜３）はCRCチェックシンボルである。
あり、このＩ（Ｘ）に対するCRCチェックシンボルを求
める。ここで、Ｉ（Ｘ）に対するＣ（Ｘ）は、 Ｃ（Ｘ）＝Ｉ（Ｘ）X4＋Re［Ｉ（Ｘ）X4/8（Ｘ）］ ＝Ｉ（Ｘ）４＋a3X3＋a2X2＋a1X＝a0 … となる。但し、Re［A/B］はA/Bの剰余多項式、ak（ｋ＝
０〜３）はCRCチェックシンボルである。
式のチェックシンボルakは、Ｉ（Ｘ）が得られれば
簡単な回路構成により求めることができる。第５図はこ
のようなCRC符号化シーケンス回路を示す構成図であ
り、（６）はＩ（Ｘ）の入力端子、（７）はCRCチェッ
クシンボルa0〜a4の出力端子、（８）は制御回路（５）
に接続される制御信号入力端子、（９）〜（12）は直列
接続された各８ビット構成のレジスタ、（13）〜（16）
は各レジスタ（９）〜（12）の出力端子側に挿入された
論理加算回路、（17）〜（20）は各レジスタ（９）〜
（12）の入力端子側に接続されたαＭ（式より、Ｍ＝
40、117、228、97）倍用の乗算回路、（21）は論理加算
回路（16）の出力と制御信号との論理積を各乗算回路
（17）〜（20）に入力するゲートである。
簡単な回路構成により求めることができる。第５図はこ
のようなCRC符号化シーケンス回路を示す構成図であ
り、（６）はＩ（Ｘ）の入力端子、（７）はCRCチェッ
クシンボルa0〜a4の出力端子、（８）は制御回路（５）
に接続される制御信号入力端子、（９）〜（12）は直列
接続された各８ビット構成のレジスタ、（13）〜（16）
は各レジスタ（９）〜（12）の出力端子側に挿入された
論理加算回路、（17）〜（20）は各レジスタ（９）〜
（12）の入力端子側に接続されたαＭ（式より、Ｍ＝
40、117、228、97）倍用の乗算回路、（21）は論理加算
回路（16）の出力と制御信号との論理積を各乗算回路
（17）〜（20）に入力するゲートである。
次に、第５図のCRC符号化シーケンス回路の動作につ
いて説明する。
いて説明する。
制御信号入力端子（８）からレジスタ（９）〜（12）
にリセツト信号を印加して各レジスタの内容をクリア
し、入力端子（６）からＩ（Ｘ）を高次から入力する
と、Ｉ（Ｘ）のシンボルは、論理加算回路（16）でレジ
スタ（12）の出力と論理加算され、更にゲート（21）を
介して乗算回路（17）〜（20）に入力される。従って、
乗算回路（17）でα40倍されたデータは制御信号入力端
子（８）から入力されるタイミング信号によりレジスタ
（９）にラッチされ、又、乗算回路18でα117倍された
データは、論理加算回路（13）でレジスタ（９）の出力
と論理加算され、その加算結果が、制御信号入力端子
（８）から入力されるタイミング信号によりレジスタ
（10）にラッチされる。以下、乗算回路（19）及び（2
0）の出力データも同様の処理がなされる。
にリセツト信号を印加して各レジスタの内容をクリア
し、入力端子（６）からＩ（Ｘ）を高次から入力する
と、Ｉ（Ｘ）のシンボルは、論理加算回路（16）でレジ
スタ（12）の出力と論理加算され、更にゲート（21）を
介して乗算回路（17）〜（20）に入力される。従って、
乗算回路（17）でα40倍されたデータは制御信号入力端
子（８）から入力されるタイミング信号によりレジスタ
（９）にラッチされ、又、乗算回路18でα117倍された
データは、論理加算回路（13）でレジスタ（９）の出力
と論理加算され、その加算結果が、制御信号入力端子
（８）から入力されるタイミング信号によりレジスタ
（10）にラッチされる。以下、乗算回路（19）及び（2
0）の出力データも同様の処理がなされる。
こうしてデータＩ（Ｘ）を全て入力した時点で、レジ
スタ（９）には式のa0のデータが、レジスタ（10）に
はa1のデータが、レジスタ（11）にはa2のデータが、レ
ジスタ（12）にはa3のデータがラッチされる。次に、ゲ
ート（21）をオフした後、これらデータをレジスタ
（９）〜（12）に順にシフトし、出力端子（７）からCR
Cチェックシンボルa0〜a3として出力する。
スタ（９）には式のa0のデータが、レジスタ（10）に
はa1のデータが、レジスタ（11）にはa2のデータが、レ
ジスタ（12）にはa3のデータがラッチされる。次に、ゲ
ート（21）をオフした後、これらデータをレジスタ
（９）〜（12）に順にシフトし、出力端子（７）からCR
Cチェックシンボルa0〜a3として出力する。
このCRCチェックシンボルa0〜a3を、第４図に示すフ
ォーマツトの各チェックシンボル書込みエリアに対し、
符号化の場合は、 a3→ｉ1,0 a2→ｉ2,0 a1→ｉ3,0 a0→ｉ4,0 のように書込み、又、復号においては、一致するかどう
かを比較して誤り検出を行なう。
ォーマツトの各チェックシンボル書込みエリアに対し、
符号化の場合は、 a3→ｉ1,0 a2→ｉ2,0 a1→ｉ3,0 a0→ｉ4,0 のように書込み、又、復号においては、一致するかどう
かを比較して誤り検出を行なう。
復号動作は、受信語（誤りを含むデータ）＃０〜＃４
について、以下の手順１）〜４）に従って順次RS符号が
訂正される。
について、以下の手順１）〜４）に従って順次RS符号が
訂正される。
１）受信語からRS符号のシンドロームを求める。
２）シンドロームから誤り位置多項式及び誤り数値多項
式を求める。
式を求める。
３）誤り位置多項式からチェンサーチにより誤り位置を
求める。
求める。
４）誤り位置、誤り位置多項式及び誤り数値多項式から
誤り数値を求め訂正を行なう。
誤り数値を求め訂正を行なう。
以上の手順のうち、２）及び４）はガロア体演算回路
（３）、１）及び３）はシーケンス回路（４）により、
それぞれ分担実行される。
（３）、１）及び３）はシーケンス回路（４）により、
それぞれ分担実行される。
こうして訂正されたデータは、バッファメモリ（１）
に貯えられる。そして、全ての符号語（符号化されたデ
ータ）をRS符号で訂正した後、、第５図のCRC符号化シ
ーケンス回路を用いてCRCチェックシンボルを求め、更
に論理加算によりCRCの計算を行なっている。
に貯えられる。そして、全ての符号語（符号化されたデ
ータ）をRS符号で訂正した後、、第５図のCRC符号化シ
ーケンス回路を用いてCRCチェックシンボルを求め、更
に論理加算によりCRCの計算を行なっている。
［発明が解決しようとする課題］ 以上のように従来の誤り訂正回路は、Ｉ（Ｘ）が得ら
れればCRCチェックシンボルakを容易に求めることがで
きるが、交錯した情報シンボルを論理加算しなければな
らないうえ、Ｉ（Ｘ）の０次ではCRCチェックシンボル
部分を０として計算しなければならず、又、復号時にお
いては交錯した全ての符号語をRS符号で訂正した後でな
いと、CRCの計算を開始できないという問題点があっ
た。
れればCRCチェックシンボルakを容易に求めることがで
きるが、交錯した情報シンボルを論理加算しなければな
らないうえ、Ｉ（Ｘ）の０次ではCRCチェックシンボル
部分を０として計算しなければならず、又、復号時にお
いては交錯した全ての符号語をRS符号で訂正した後でな
いと、CRCの計算を開始できないという問題点があっ
た。
又、例えば特開昭62−161221号公報に記載されている
ように、RS符号の復号を行うエラー訂正回路と、RS符号
の誤り検出用のCRC計算を行うCRC演算回路とを並列に設
け、エラー訂正すると共に最終的にCRCによりエラー検
出するために、各回路のいずれか一方を選択的に動作さ
せて時分割処理又は並列処理を行う復号装置も提案され
ている。しかしながら、上記公報に開示された復号装置
は、データリクエスト信号が来たときに、誤り訂正処理
の実行を禁止して途中結果に対してCRC計算を行うもの
であり、信頼性を損なわずに高速化を実現することはで
きない。
ように、RS符号の復号を行うエラー訂正回路と、RS符号
の誤り検出用のCRC計算を行うCRC演算回路とを並列に設
け、エラー訂正すると共に最終的にCRCによりエラー検
出するために、各回路のいずれか一方を選択的に動作さ
せて時分割処理又は並列処理を行う復号装置も提案され
ている。しかしながら、上記公報に開示された復号装置
は、データリクエスト信号が来たときに、誤り訂正処理
の実行を禁止して途中結果に対してCRC計算を行うもの
であり、信頼性を損なわずに高速化を実現することはで
きない。
この発明は上記のような問題点を解決するためになさ
れたもので、RS符号の復号を実行しながらCRC計算を実
行すると共に、ガロア体演算中には受信データをアクセ
スしない構成とすることにより、信頼性を損なうことな
く、Ｉ（Ｘ）を求めることなく高速にCRCチェックシン
ボルを計算できる誤り訂正回路のデータ処理方法を得る
ことを目的とする。
れたもので、RS符号の復号を実行しながらCRC計算を実
行すると共に、ガロア体演算中には受信データをアクセ
スしない構成とすることにより、信頼性を損なうことな
く、Ｉ（Ｘ）を求めることなく高速にCRCチェックシン
ボルを計算できる誤り訂正回路のデータ処理方法を得る
ことを目的とする。
［課題を解決するための手段］ この発明に係る誤り訂正回路の処理方法は、データの
誤りを訂正するRS符号を複数個交錯し、且つ複数個交錯
したRS符号データの誤り訂正後の誤りを検出するための
CRCを有する符号系列を複数個交錯し、符号系列をデー
タ系列として貯えるバッファメモリと、データ系列の交
錯を解くインタフェイスと、ガロア体上の四則演算を行
うと共に、少なくともCRCチェックシンボルデータのサ
イズ分のメモリを有するガロア体演算回路と、インタフ
ェイスを介してバッファメモリに接続されたシーケンス
回路と、インタフェイス、ガロア体演算回路及びシーケ
ンス回路を制御する制御回路とを備え、シーケンス回路
は、データからシンドロームを計算すると共に、ガロア
体演算回路の演算結果からチェンサーチにより誤り位置
を求めるRS符号シーケンス回路と、CRCの符号化計算を
行なうCRC符号化シーケンス回路とからなる並列回路に
より構成され、制御回路は、RS符号シーケンス回路及び
CRC符号化シーケンス回路のうちの一方を選択的に動作
させるように構成された誤り訂正回路において、制御回
路は、RS符号シーケンス回路及びガロア体演算回路を用
いて、各データに関する誤り訂正を実行し、CRC符号化
シーケンス回路及びガロア体演算回路を用いて、誤り訂
正が終了したRS符号データに関するCRC計算を次のRS符
号データの誤り訂正中に実行し、ガロア体演算回路は、
RS符号シーケンス回路によるシンドロームの演算結果を
受け取り、RS符号の復号動作中に、誤り訂正が終了して
いる前回のRS符号データ系列の情報シンボルについてCR
C符号化シーケンス回路を動作させることにより、前回
のRS符号についてのCRCチェックシンボルデータを計算
し、CRCチェックシンボルデータの計算が終了し且つガ
ロア体演算回路でのRS符号の復号動作が終了してCRC符
号化シーケンス回路でチェンサーチを演算する段階にお
いて、CRCチェックシンボルデータと、既に得られてガ
ロア体演算回路内に記憶されているCRCチェックシンボ
ルデータとを、シンボル毎にそれぞれガロア体加算して
再びガロア体演算回路内のメモリに記憶し、受信された
データ内のCRCチェックコードデータの対象となってい
るRS符号に関するデータ訂正及びCRC計算が終了して、R
S符号の復号が全て終了した時点で、既に得られたRS符
号部分のCRCチェックシンボルデータの加算結果をシン
ボル毎にそれぞれ加算し、制御回路は、RS符号により訂
正されたバッファメモリ内のCRCチェックコードデータ
とCRC計算及びガロア体演算の加算結果により得られた
メモリ内のCRCチェックシンボルデータとを比較し、両
者が一致しない場合に、CRCチェックコードデータの対
象となっているCRCチェックシンボルデータにRS符号デ
ータの訂正後に誤りが残存していると判定するものであ
る。
誤りを訂正するRS符号を複数個交錯し、且つ複数個交錯
したRS符号データの誤り訂正後の誤りを検出するための
CRCを有する符号系列を複数個交錯し、符号系列をデー
タ系列として貯えるバッファメモリと、データ系列の交
錯を解くインタフェイスと、ガロア体上の四則演算を行
うと共に、少なくともCRCチェックシンボルデータのサ
イズ分のメモリを有するガロア体演算回路と、インタフ
ェイスを介してバッファメモリに接続されたシーケンス
回路と、インタフェイス、ガロア体演算回路及びシーケ
ンス回路を制御する制御回路とを備え、シーケンス回路
は、データからシンドロームを計算すると共に、ガロア
体演算回路の演算結果からチェンサーチにより誤り位置
を求めるRS符号シーケンス回路と、CRCの符号化計算を
行なうCRC符号化シーケンス回路とからなる並列回路に
より構成され、制御回路は、RS符号シーケンス回路及び
CRC符号化シーケンス回路のうちの一方を選択的に動作
させるように構成された誤り訂正回路において、制御回
路は、RS符号シーケンス回路及びガロア体演算回路を用
いて、各データに関する誤り訂正を実行し、CRC符号化
シーケンス回路及びガロア体演算回路を用いて、誤り訂
正が終了したRS符号データに関するCRC計算を次のRS符
号データの誤り訂正中に実行し、ガロア体演算回路は、
RS符号シーケンス回路によるシンドロームの演算結果を
受け取り、RS符号の復号動作中に、誤り訂正が終了して
いる前回のRS符号データ系列の情報シンボルについてCR
C符号化シーケンス回路を動作させることにより、前回
のRS符号についてのCRCチェックシンボルデータを計算
し、CRCチェックシンボルデータの計算が終了し且つガ
ロア体演算回路でのRS符号の復号動作が終了してCRC符
号化シーケンス回路でチェンサーチを演算する段階にお
いて、CRCチェックシンボルデータと、既に得られてガ
ロア体演算回路内に記憶されているCRCチェックシンボ
ルデータとを、シンボル毎にそれぞれガロア体加算して
再びガロア体演算回路内のメモリに記憶し、受信された
データ内のCRCチェックコードデータの対象となってい
るRS符号に関するデータ訂正及びCRC計算が終了して、R
S符号の復号が全て終了した時点で、既に得られたRS符
号部分のCRCチェックシンボルデータの加算結果をシン
ボル毎にそれぞれ加算し、制御回路は、RS符号により訂
正されたバッファメモリ内のCRCチェックコードデータ
とCRC計算及びガロア体演算の加算結果により得られた
メモリ内のCRCチェックシンボルデータとを比較し、両
者が一致しない場合に、CRCチェックコードデータの対
象となっているCRCチェックシンボルデータにRS符号デ
ータの訂正後に誤りが残存していると判定するものであ
る。
［作用］ この発明においては、CRCが線形符号であることを利
用して、RS符号の復号を行なうガロア体演算回路の演算
動作中に並行して、CRC符号化シーケンス回路で、先にR
S符号により訂正した符号語の情報部分のCRCチェックシ
ンボルを求め、ガロア体演算回路で、これを先に得られ
た符号語のCRCチェックシンボルと逐次論理加算する。
用して、RS符号の復号を行なうガロア体演算回路の演算
動作中に並行して、CRC符号化シーケンス回路で、先にR
S符号により訂正した符号語の情報部分のCRCチェックシ
ンボルを求め、ガロア体演算回路で、これを先に得られ
た符号語のCRCチェックシンボルと逐次論理加算する。
そして、ガロア体演算回路で、RS符号の情報部分に記
録されているCRCチェックシンボルデータに対して生成
されるCRCチェックシンボルを求め、先に得られたCRCチ
ェックシンボルと論理加算し、更に、この論理加算によ
り得られたCRCチェックシンボルとRS符号の情報シンボ
ル部分に配置されたCRCチェックシンボルとを比較して
誤りを検出する。従って、従来のガロア体演算回路を用
いて、RS符号で訂正したデータのCRCチェックシンボル
を論理加算することができ、メモリのサイズはCRCチェ
ックシンボルデータのバイト容量分のみで済む。
録されているCRCチェックシンボルデータに対して生成
されるCRCチェックシンボルを求め、先に得られたCRCチ
ェックシンボルと論理加算し、更に、この論理加算によ
り得られたCRCチェックシンボルとRS符号の情報シンボ
ル部分に配置されたCRCチェックシンボルとを比較して
誤りを検出する。従って、従来のガロア体演算回路を用
いて、RS符号で訂正したデータのCRCチェックシンボル
を論理加算することができ、メモリのサイズはCRCチェ
ックシンボルデータのバイト容量分のみで済む。
［実施例］ 第１図はこの発明の一実施例を示すブロック図であ
り、（１）〜（３）及び（５）は前述と同様のものであ
る。
り、（１）〜（３）及び（５）は前述と同様のものであ
る。
（4A）はこの発明の要部をなすシーケンス回路であ
り、第５図と同構成のCRC符号化シーケンス回路（22）
と、RS符号のシンドローム計算及びチェンサーチを行な
うRS符号シーケンス回路（23）との並列回路から構成さ
れている。CRC符号化シーケンス回路（22）、RS符号シ
ーケンス回路（23）の各出力端子側には、バス出力制御
ゲート（26）、（27）が挿入されている。（24）は制御
回路（５）からシーケンス回路（4A）に入力される制御
信号、（25）はシーケンス回路（4A）とインタフェイス
（２）及びガロア体演算回路（３）とを連接するデータ
バスである。
り、第５図と同構成のCRC符号化シーケンス回路（22）
と、RS符号のシンドローム計算及びチェンサーチを行な
うRS符号シーケンス回路（23）との並列回路から構成さ
れている。CRC符号化シーケンス回路（22）、RS符号シ
ーケンス回路（23）の各出力端子側には、バス出力制御
ゲート（26）、（27）が挿入されている。（24）は制御
回路（５）からシーケンス回路（4A）に入力される制御
信号、（25）はシーケンス回路（4A）とインタフェイス
（２）及びガロア体演算回路（３）とを連接するデータ
バスである。
次に、第２図のフローチャート図を参照しながら、第
１図に示したこの発明の一実施例の動作について説明す
る。尚、ここでは、第４図の標準フォーマットを用いた
光ディスクを例にとって説明する。
１図に示したこの発明の一実施例の動作について説明す
る。尚、ここでは、第４図の標準フォーマットを用いた
光ディスクを例にとって説明する。
第２図において、S01、S11、S21、S31及びS41は前述
の手順１）、S02、S12、S22、S32及びS42は手順２）、S
03、S13、S23、S33及びS43は手順３）、S04、S14、S2
4、S34及びS44は手順４）に相当し、又、S05、S15、S2
5、S35及びS45はCRC計算ステップ、S06、S16、S26、S36
及びS46はCRCチェックシンボル記憶ステップ、S50は論
理加算ステップ、S60は比較ステップであり、途中の繰
り返しステップS32〜S43は図示しない。
の手順１）、S02、S12、S22、S32及びS42は手順２）、S
03、S13、S23、S33及びS43は手順３）、S04、S14、S2
4、S34及びS44は手順４）に相当し、又、S05、S15、S2
5、S35及びS45はCRC計算ステップ、S06、S16、S26、S36
及びS46はCRCチェックシンボル記憶ステップ、S50は論
理加算ステップ、S60は比較ステップであり、途中の繰
り返しステップS32〜S43は図示しない。
尚、シーケンス回路（4A）内において、最初は、制御
信号（24）によりRS符号シーケンス回路（23）が動作す
るようにモード選択されている。
信号（24）によりRS符号シーケンス回路（23）が動作す
るようにモード選択されている。
RS符号シーケンス回路（23）は、ステップS01〜S04に
より受信語＃０の訂正が終了した後、受信語＃１のRS符
号のシンドロームを求め（S11）、バス出力制御ゲート
（27）を介してガロア体演算回路（３）に転送する。
より受信語＃０の訂正が終了した後、受信語＃１のRS符
号のシンドロームを求め（S11）、バス出力制御ゲート
（27）を介してガロア体演算回路（３）に転送する。
ガロア体演算回路（３）は、シンドロームデータから
受信語＃１の誤り位置多項式及び誤り数値多項式を求め
（S12）、訂正動作を続ける。
受信語＃１の誤り位置多項式及び誤り数値多項式を求め
（S12）、訂正動作を続ける。
この間に、シーケンス回路（4A）では、制御信号（2
4）によりCRC符号化シーケンス回路（22）が動作するよ
うにモード選択され、既に訂正された受信語＃０の情報
データが、第４図に示す情報シンボルｉ0,n−ｄ、ｉ
0,n−ｄ−１、…、ｉ0,0の順に、バッファメモリ（１）
からインターフェイス（２）及びデータバス（25）を介
して、CRC符号化シーケンス回路（22）に入力される。C
RC符号化シーケンス回路（22）は、前述と同様に受信語
＃０のCRCチェックシンボルakを求める（S05）。このと
き、入力端子（６）（第５図参照）には、Ｉ（Ｘ）の代
わりに１つの受信語データが入力される。
4）によりCRC符号化シーケンス回路（22）が動作するよ
うにモード選択され、既に訂正された受信語＃０の情報
データが、第４図に示す情報シンボルｉ0,n−ｄ、ｉ
0,n−ｄ−１、…、ｉ0,0の順に、バッファメモリ（１）
からインターフェイス（２）及びデータバス（25）を介
して、CRC符号化シーケンス回路（22）に入力される。C
RC符号化シーケンス回路（22）は、前述と同様に受信語
＃０のCRCチェックシンボルakを求める（S05）。このと
き、入力端子（６）（第５図参照）には、Ｉ（Ｘ）の代
わりに１つの受信語データが入力される。
ステップS05及びS12が終了した時点で、受信語＃０の
CRCチェックシンボルデータは、CRC符号化シーケンス回
路（22）からバス出力制御ゲート（26）及びデータバス
（25）を介してガロア体演算回路（３）に転送され、後
のステップS15により受信語＃１のCRCチェックシンボル
データが求まるまで記憶される（S06）。
CRCチェックシンボルデータは、CRC符号化シーケンス回
路（22）からバス出力制御ゲート（26）及びデータバス
（25）を介してガロア体演算回路（３）に転送され、後
のステップS15により受信語＃１のCRCチェックシンボル
データが求まるまで記憶される（S06）。
次に、シーケンス回路（4A）は、制御信号（24）によ
りRS符号シーケンス回路（23）が動作するようにモード
選択され、ガロア体演算回路（３）からの各多項式デー
タに基づいて、チェンサーチ演算により受信語＃１の誤
り位置を求める（S13）。
りRS符号シーケンス回路（23）が動作するようにモード
選択され、ガロア体演算回路（３）からの各多項式デー
タに基づいて、チェンサーチ演算により受信語＃１の誤
り位置を求める（S13）。
そして、受信語＃１の誤り位置がすべて求まった時点
で、ガロア体演算回路（３）により誤り数値を求め、受
信語＃１を訂正する（S14）。
で、ガロア体演算回路（３）により誤り数値を求め、受
信語＃１を訂正する（S14）。
以下、同様にして、ステップS01〜S46により、第４図
のフォーマットのセクタ内のすべての受信語＃０〜＃４
についての処理操作を行なう。
のフォーマットのセクタ内のすべての受信語＃０〜＃４
についての処理操作を行なう。
このとき、フォーマット（ｉ1,0〜ｉ4,0）上のCRCチ
ェックシンボル（a3〜a0）も情報データとして入ってし
まうがとりあえずそのままにしておく。又、ステップS1
5、S25、S35及びS45で得られる受信語＃１以降のCRCチ
ェックシンボルデータは、ステップS16、S26、S36及びS
46により、受信語＃０のCRCチェックシンボルデータに
順次論理加算され、ガロア体演算回路（３）内に記憶さ
れる。
ェックシンボル（a3〜a0）も情報データとして入ってし
まうがとりあえずそのままにしておく。又、ステップS1
5、S25、S35及びS45で得られる受信語＃１以降のCRCチ
ェックシンボルデータは、ステップS16、S26、S36及びS
46により、受信語＃０のCRCチェックシンボルデータに
順次論理加算され、ガロア体演算回路（３）内に記憶さ
れる。
最後に、情報シンボルデータ部分に書込まれていたCR
Cチェックシンボルをガロア体演算回路（３）で論理加
算し、これを情報データとしたCRCチェックシンボルを
求め、これを受信語＃０〜＃４のCRCチェックシンボル
データを論理加算したデータに更に論理加算する（S5
0）。
Cチェックシンボルをガロア体演算回路（３）で論理加
算し、これを情報データとしたCRCチェックシンボルを
求め、これを受信語＃０〜＃４のCRCチェックシンボル
データを論理加算したデータに更に論理加算する（S5
0）。
そして、得られたCRCチェツクコードデータが、バッ
ファメモリ（１）内のフォーマット上に書込まれたCRC
チェックシンボルデータ（CRCチェックコード）と一致
するかどうかを比較し（S60）、RS符号による訂正後の
誤りを検出する。
ファメモリ（１）内のフォーマット上に書込まれたCRC
チェックシンボルデータ（CRCチェックコード）と一致
するかどうかを比較し（S60）、RS符号による訂正後の
誤りを検出する。
このように、制御回路（５）は、ガロア体演算回路
（３）及びRS符号シーケンス回路（23）を用いて各デー
タに関する誤り訂正を実行し、次の誤り訂正を実行して
いる間に、ガロア体演算回路（３）及びCRCシーケンス
回路（22）を用いて、誤り訂正終了後のデータに関する
CRC計算を実行し、得られたCRCチェックシンボルデータ
をガロア体演算回路（３）内のメモリに蓄える。
（３）及びRS符号シーケンス回路（23）を用いて各デー
タに関する誤り訂正を実行し、次の誤り訂正を実行して
いる間に、ガロア体演算回路（３）及びCRCシーケンス
回路（22）を用いて、誤り訂正終了後のデータに関する
CRC計算を実行し、得られたCRCチェックシンボルデータ
をガロア体演算回路（３）内のメモリに蓄える。
同様に、次のデータに関する誤り訂正終了後に、更に
次のデータに関する誤り訂正を実行している間に、次の
誤り訂正終了後のデータに関するCRC計算を実行し、得
られたCRCチェックシンボルデータと、ガロア体演算回
路（３）内のメモリに記憶されている前回のCRCチェッ
クシンボルデータとを、ガロア体演算回路（３）で各シ
ンボル毎に論理加算して、再びガロア体演算回路（３）
内のメモリに記憶する。
次のデータに関する誤り訂正を実行している間に、次の
誤り訂正終了後のデータに関するCRC計算を実行し、得
られたCRCチェックシンボルデータと、ガロア体演算回
路（３）内のメモリに記憶されている前回のCRCチェッ
クシンボルデータとを、ガロア体演算回路（３）で各シ
ンボル毎に論理加算して、再びガロア体演算回路（３）
内のメモリに記憶する。
最後に、受信データ内のCRCチェックコードデータの
対象となっているRS符号のデータ訂正及びCRC計算が終
了した時点で、上記演算により得られてガロア体演算回
路（３）内に記憶されているCRCチェックシンボルデー
タから、受信データに含まれてRS符号により訂正された
CRCチェックコードデータを計算した影響を、ガロア体
演算回路（３）を用いて除去し、これをCRCチェックシ
ンボルデータとする。
対象となっているRS符号のデータ訂正及びCRC計算が終
了した時点で、上記演算により得られてガロア体演算回
路（３）内に記憶されているCRCチェックシンボルデー
タから、受信データに含まれてRS符号により訂正された
CRCチェックコードデータを計算した影響を、ガロア体
演算回路（３）を用いて除去し、これをCRCチェックシ
ンボルデータとする。
しかるのち、上記CRCチェックシンボルデータとバッ
ファメモリ（１）内に記憶されたRS符号で訂正されたCR
Cチェックコードデータとを比較し、両者が一致しない
場合に、RS符号による訂正後の誤りを検出することがで
きる。
ファメモリ（１）内に記憶されたRS符号で訂正されたCR
Cチェックコードデータとを比較し、両者が一致しない
場合に、RS符号による訂正後の誤りを検出することがで
きる。
このとき、RS符号のCRCチェックシンボルの論理加算
は、従来のガロア体演算回路を用いることができ、又、
ガロア体演算回路（３）内のメモリサイズは、CRCチェ
ックシンボルデータのバイト容量分のみで済むため、特
にコストアップにつながることはない。
は、従来のガロア体演算回路を用いることができ、又、
ガロア体演算回路（３）内のメモリサイズは、CRCチェ
ックシンボルデータのバイト容量分のみで済むため、特
にコストアップにつながることはない。
尚、上記実施例では復号時のCRCを求める操作につい
て説明したが、符号化時のCRCのチェツクシンボルを求
める場合にも同様に適用できることは言うまでもない。
て説明したが、符号化時のCRCのチェツクシンボルを求
める場合にも同様に適用できることは言うまでもない。
［発明の効果］ 以上述べたようにこの発明によれば、シーケンス回路
をRS符号シーケンス回路及びCRC符号化シーケンス回路
の並列回路で構成し、演算モードにより何れか一方が動
作するように構成し、制御回路は、RS符号シーケンス回
路及びCRC符号化シーケンス回路のうちの一方を選択的
に動作させるように構成された誤り訂正回路において、
制御回路は、RS符号シーケンス回路及びガロア体演算回
路を用いて、各データに関する誤り訂正を実行し、CRC
符号化シーケンス回路及びガロア体演算回路を用いて、
誤り訂正が終了したRS符号データに関するCRC計算を次
のRS符号データの誤り訂正中に実行し、ガロア体演算回
路は、RS符号シーケンス回路によるシンドロームの演算
結果を受け取り、RS符号の復号動作中に、誤り訂正が終
了している前回のRS符号データ系列の情報シンボルにつ
いてCRC符号化シーケンス回路を動作させることによ
り、前回のRS符号についてのCRCチェックシンボルデー
タを計算し、CRCチェックシンボルデータの計算が終了
し且つガロア体演算回路でのRS符号の復号動作が終了し
てCRC符号化シーケンス回路でチェンサーチを演算する
段階において、CRCチェックシンボルデータと、既に得
られてガロア体演算回路内に記憶されているCRCチェッ
クシンボルデータとを、シンボル毎にそれぞれガロア体
加算して再びガロア体演算回路内のメモリに記憶し、受
信されたデータ内のCRCチェックコードデータの対象と
なっているRS符号に関するデータ訂正及びCRC計算が終
了して、RS符号の復号が全て終了した時点で、既に得ら
れたRS符号部分のCRCチェックシンボルデータの加算結
果をシンボル毎にそれぞれ加算し、制御回路は、RS符号
により訂正されたバッファメモリ内のCRCチェックコー
ドデータとCRC計算及びガロア体演算の加算結果により
得られたメモリ内のCRCチェックシンボルデータとを比
較し、両者が一致しない場合に、CRCチェックコードデ
ータの対象となっているCRCチェックシンボルデータにR
S符号データの訂正後に誤りが残存していると判定する
ようにしたので、信頼性を損なわずに、CRC計算に必要
な最小限の回路を追加するだけで、Ｉ（Ｘ）を求めるこ
となくCRCによる誤り検出が可能になり、又、RS符号の
復号と並列してCRCの計算処理を実行するので、セクタ
単位の訂正を高速で行なうことのできる誤り訂正回路の
データ処理方法が得られるという効果を奏する。
をRS符号シーケンス回路及びCRC符号化シーケンス回路
の並列回路で構成し、演算モードにより何れか一方が動
作するように構成し、制御回路は、RS符号シーケンス回
路及びCRC符号化シーケンス回路のうちの一方を選択的
に動作させるように構成された誤り訂正回路において、
制御回路は、RS符号シーケンス回路及びガロア体演算回
路を用いて、各データに関する誤り訂正を実行し、CRC
符号化シーケンス回路及びガロア体演算回路を用いて、
誤り訂正が終了したRS符号データに関するCRC計算を次
のRS符号データの誤り訂正中に実行し、ガロア体演算回
路は、RS符号シーケンス回路によるシンドロームの演算
結果を受け取り、RS符号の復号動作中に、誤り訂正が終
了している前回のRS符号データ系列の情報シンボルにつ
いてCRC符号化シーケンス回路を動作させることによ
り、前回のRS符号についてのCRCチェックシンボルデー
タを計算し、CRCチェックシンボルデータの計算が終了
し且つガロア体演算回路でのRS符号の復号動作が終了し
てCRC符号化シーケンス回路でチェンサーチを演算する
段階において、CRCチェックシンボルデータと、既に得
られてガロア体演算回路内に記憶されているCRCチェッ
クシンボルデータとを、シンボル毎にそれぞれガロア体
加算して再びガロア体演算回路内のメモリに記憶し、受
信されたデータ内のCRCチェックコードデータの対象と
なっているRS符号に関するデータ訂正及びCRC計算が終
了して、RS符号の復号が全て終了した時点で、既に得ら
れたRS符号部分のCRCチェックシンボルデータの加算結
果をシンボル毎にそれぞれ加算し、制御回路は、RS符号
により訂正されたバッファメモリ内のCRCチェックコー
ドデータとCRC計算及びガロア体演算の加算結果により
得られたメモリ内のCRCチェックシンボルデータとを比
較し、両者が一致しない場合に、CRCチェックコードデ
ータの対象となっているCRCチェックシンボルデータにR
S符号データの訂正後に誤りが残存していると判定する
ようにしたので、信頼性を損なわずに、CRC計算に必要
な最小限の回路を追加するだけで、Ｉ（Ｘ）を求めるこ
となくCRCによる誤り検出が可能になり、又、RS符号の
復号と並列してCRCの計算処理を実行するので、セクタ
単位の訂正を高速で行なうことのできる誤り訂正回路の
データ処理方法が得られるという効果を奏する。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図の動作を説明するためのフローチャート図、第
３図は従来の誤り訂正回路を示すブロック図、第４図は
光ディスクの512バイト／セクタのデータの標準フォー
マットを示す説明図、第５図は一般的なCRC符号化シー
ケンス回路を示す構成図である。 （１）……バッファメモリ、（２）……インタフェイス （３）……ガロア体演算回路 （4A）……シーケンス回路、（５）……制御回路 （22）……CRC符号化シーケンス回路 （23）……RS符号シーケンス回路 （24）……制御信号 尚、図中、同一符号は同一又は相当部分を示す。
は第１図の動作を説明するためのフローチャート図、第
３図は従来の誤り訂正回路を示すブロック図、第４図は
光ディスクの512バイト／セクタのデータの標準フォー
マットを示す説明図、第５図は一般的なCRC符号化シー
ケンス回路を示す構成図である。 （１）……バッファメモリ、（２）……インタフェイス （３）……ガロア体演算回路 （4A）……シーケンス回路、（５）……制御回路 （22）……CRC符号化シーケンス回路 （23）……RS符号シーケンス回路 （24）……制御信号 尚、図中、同一符号は同一又は相当部分を示す。
Claims (1)
- 【請求項１】データの誤りを訂正するRS符号を複数個交
錯し、且つ前記複数個交錯したRS符号データの誤り訂正
後の誤りを検出するためのCRCを有する符号系列を複数
個交錯し、前記符号系列をデータ系列として貯えるバッ
ファメモリと、 前記データ系列の交錯を解くインタフェイスと、 ガロア体上の四則演算を行うと共に、少なくともCRCチ
ェックシンボルデータのサイズ分のメモリを有するガロ
ア体演算回路と、 前記インタフェイスを介して前記バッファメモリに接続
されたシーケンス回路と、 前記インタフェイス、前記ガロア体演算回路及び前記シ
ーケンス回路を制御する制御回路とを備え、 前記シーケンス回路は、 前記データからシンドロームを計算すると共に、前記ガ
ロア体演算回路の演算結果からチェンサーチにより誤り
位置を求めるRS符号シーケンス回路と、 前記CRCの符号化計算を行なうCRC符号化シーケンス回路
と からなる並列回路により構成され、 前記制御回路は、前記RS符号シーケンス回路及び前記CR
C符号化シーケンス回路のうち一方を選択的に動作させ
るように構成された誤り訂正回路において、 前記制御回路は、 前記RS符号シーケンス回路及び前記ガロア体演算回路を
用いて、前記各データに関する誤り訂正を実行し、 前記CRC符号化シーケンス回路及び前記ガロア体演算回
路を用いて、誤り訂正が終了したRS符号データに関する
CRC計算を次のRS符号データの誤り訂正中に実行し、 前記ガロア体演算回路は、 前記RS符号シーケンス回路による前記シンドロームの演
算結果を受け取り、 前記RS符号の復号動作中に、誤り訂正が終了している前
回のRS符号データ系列の情報シンボルについて前記CRC
符号化シーケンス回路を動作させることにより、前記前
回のRS符号についてのCRCチェックシンボルデータを計
算し、 前記CRCチェックシンボルデータの計算が終了し且つ前
記ガロア体演算回路での前記RS符号の復号動作が終了し
て前記CRC符号化シーケンス回路で前記チェンサーチを
演算する段階において、前記CRCチェックシンボルデー
タと、既に得られて前記ガロア体演算回路内に記憶され
ているCRCチェックシンボルデータとを、シンボル毎に
それぞれガロア体加算して再び前記ガロア体演算回路内
のメモリに記憶し、 受信された前記データ内のCRCチェックコードデータの
対象となっている前記RS符号に関するデータ訂正及び前
記CRC計算が終了して、前記RS符号の復号が全て終了し
た時点で、既に得られたRS符号部分の前記CRCチェック
シンボルデータの加算結果をシンボル毎にそれぞれ加算
し、 前記制御回路は、 前記RS符号により訂正された前記バッファメモリ内のCR
Cチェックコードデータと前記CRC計算及びガロア体演算
の加算結果により得られた前記メモリ内のCRCチェック
シンボルデータとを比較し、両者が一致しない場合に、
前記CRCチェックコードデータの対象となっている前記C
RCチェックシンボルデータに前記RS符号データの訂正後
に誤りが残存していると判定することを特徴とする誤り
訂正回路のデータ処理方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63218262A JP2695195B2 (ja) | 1988-09-02 | 1988-09-02 | 誤り訂正回路 |
| KR1019890012461A KR930001071B1 (ko) | 1988-09-02 | 1989-08-31 | 에러 정정회로 |
| DE68924944T DE68924944T2 (de) | 1988-09-02 | 1989-09-01 | Fehlerkorrekturschaltung. |
| CN89106740A CN1012400B (zh) | 1988-09-02 | 1989-09-01 | 错误校正电路 |
| US07/401,968 US5068857A (en) | 1988-09-02 | 1989-09-01 | Error correction circuit |
| EP89308902A EP0357461B1 (en) | 1988-09-02 | 1989-09-01 | Error correction circuit |
| CA000610262A CA1322056C (en) | 1988-09-02 | 1989-09-05 | Error correction circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63218262A JP2695195B2 (ja) | 1988-09-02 | 1988-09-02 | 誤り訂正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267825A JPH0267825A (ja) | 1990-03-07 |
| JP2695195B2 true JP2695195B2 (ja) | 1997-12-24 |
Family
ID=16717116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63218262A Expired - Fee Related JP2695195B2 (ja) | 1988-09-02 | 1988-09-02 | 誤り訂正回路 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US5068857A (ja) |
| EP (1) | EP0357461B1 (ja) |
| JP (1) | JP2695195B2 (ja) |
| KR (1) | KR930001071B1 (ja) |
| CN (1) | CN1012400B (ja) |
| CA (1) | CA1322056C (ja) |
| DE (1) | DE68924944T2 (ja) |
Families Citing this family (42)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0318364A1 (fr) * | 1987-11-24 | 1989-05-31 | Gaston Huguenin | Ensemble de coffre-fort |
| JPH0458619A (ja) * | 1990-06-28 | 1992-02-25 | Canon Inc | 誤り訂正システム |
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