WO2014041596A1 - 安全コントローラ - Google Patents
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Definitions
- the present invention relates to a safety controller, and more particularly, to a safety controller that performs an internal diagnosis for ensuring a highly reliable control operation.
- Safety controllers for safety control for example, according to IEC61508, an international standard for functional safety, both hardware failures that are permanent failures of circuits in processors and memories and software failures that are temporary failures Is required to be detectable.
- Patent Document 1 discloses a method of writing the results of executing the same arithmetic processing twice by one processor in different memories.
- the present invention has been made in view of the above, and an object thereof is to obtain a safety controller that realizes simple and low cost as a single circuit configuration and can detect both hardware failures and software failures. .
- the present invention provides a processor that performs program processing of input data, the input data that is input to the processor, and output data that is a result of the program processing.
- the memory can hold the input data and the output data in each of a first memory area and a second memory area having an address different from the first memory area.
- the processor performs the program processing of the input data written in the first memory area, and assigns a redundant code to the output data written in the first memory area as a result of the program processing.
- the program processing of the input data written in the second memory area, and the program A second processing step including adding a redundant code to the output data written in the second memory area as a result of the program processing, and the redundant code in the first processing step
- a result collating unit that collates the output data that has been assigned to the output data and the output data that has been given the redundant code in the second processing step, and a fault diagnosing unit that diagnoses whether the processor and the memory are faulty.
- An abnormality processing unit that stops output of the output data when an abnormality is detected in at least one of the redundant check of the input data and the output data, the verification in the result verification unit, and the diagnosis in the failure diagnosis unit It is characterized by having.
- the safety controller has a single circuit configuration including a processor and a memory.
- the execution control unit executes program processing on the input data read from the first memory area and the input data read from the second memory area, respectively.
- the result verification unit detects a software failure by verifying the results of the program processing for both input data.
- the failure diagnosis unit detects a hardware failure in the processor and the memory.
- FIG. 1 is a block diagram showing a configuration of a safety controller according to the first exemplary embodiment of the present invention.
- FIG. 2 is a flowchart showing the operation procedure of the safety controller (part 1).
- FIG. 3 is a flowchart showing the operation procedure of the safety controller (part 2).
- FIG. 4 is a flowchart of the operation procedure of the safety controller according to the second embodiment of the present invention (part 1).
- FIG. 5 is a flowchart of the operation procedure of the safety controller according to the second embodiment of the present invention (part 2).
- FIG. 1 is a block diagram showing a configuration of a safety controller according to the first exemplary embodiment of the present invention.
- the safety controller includes a processor 11, a memory 12, an input unit 18, and an output unit 19.
- the processor 11, the input unit 18, and the output unit 19 are connected to each other via a bus 20.
- the input unit 18 receives input of input data to the safety controller.
- the processor 11 performs a program process on the input data input to the input unit 18.
- the memory 12 holds input data input to the processor 11 and output data that is a result of the program processing.
- the output unit 19 outputs output data from the safety controller to the outside.
- the memory 12 has a first memory area 12A and a second memory area 12B that are independent of each other.
- the second memory area 12B has a different address from the first memory area 12A.
- Each of the first memory area 12A and the second memory area 12B can hold input data and output data.
- the processor 11 includes an execution control unit 13, a result matching unit 14, a failure diagnosis unit 15, an abnormality processing unit 16, and an input / output processing unit 17.
- the execution control unit 13 executes a first process for input data written to the first memory area 12A and a second process for input data written to the second memory area 12B.
- the result collating unit 14 collates the output data written in the first memory area 12A in the first process and the output data written in the second memory area 12B in the second process.
- the failure diagnosis unit 15 diagnoses whether the processor 11 and the memory 12 are defective.
- the abnormality processing unit 16 stops the output of the output data when an abnormality is detected in at least one of the redundancy check of the input data and the output data, the verification in the result verification unit 14, and the diagnosis in the failure diagnosis unit 15.
- the input / output processing unit 17 transfers input data between the input unit 18 and the first memory region 12A and the second memory region 12B, and between the output unit 19 and the first memory region 12A and the second memory region 12B. The output data is transferred.
- the input unit 18 gives a redundant code to the input data that has been input.
- the input / output processing unit 17 reads input data to which a redundant code is assigned from the input unit 18.
- the input / output processing unit 17 writes the read input data into the first memory area 12A and the second memory area 12B (step S1).
- the execution control unit 13 checks the redundant code accompanying the input data (first input data) written in the first memory area 12A (step S2).
- the redundant code is, for example, CRC (Cyclic Redundancy Checking).
- step S3 If an abnormality is detected in the redundancy check (step S3, Yes), the abnormality processing unit 16 stops the operation of the safety controller (step S18). On the other hand, if it is confirmed by the redundancy check in step S2 that there is no abnormality (step S3, No), the execution control unit 13 executes a program process for the first input data (step S4).
- the program is, for example, an application program created by the user. The execution control unit 13 uses the first input data and the self-saved data held in the first memory area 12A in the program processing.
- the execution control unit 13 writes the output data (first output data), which is the processing result in step S4, in the first memory area 12A (step S5).
- the execution control unit 13 rewrites the self-stored data held in the first memory area 12A according to the processing result in step S4.
- the execution control unit 13 gives a redundant code to the first output data written in the first memory area 12A (step S6).
- the redundant code is, for example, CRC.
- Steps S2 to S6 correspond to a first process for the first input data written in the first memory area 12A.
- the execution control unit 13 checks a redundant code accompanying the input data (second input data) written in the second memory area 12B (step S7).
- the redundant code is, for example, CRC.
- the abnormality processing unit 16 stops the operation of the safety controller (step S18).
- the execution control unit 13 executes a program process for the second input data (step S9).
- the first memory area 12A and the second memory area 12B have the same memory map except that the offset addresses are different.
- the execution control unit 13 executes the same program with respect to the second input data as an offset address different from that in the process of the first input data in step S4.
- the execution control unit 13 uses the second input data and the self-saved data held in the second memory area 12B in the program processing.
- the execution control unit 13 writes the output data (second output data), which is the processing result in step S9, in the second memory area 12B (step S10).
- the execution control unit 13 rewrites the self-stored data held in the second memory area 12B according to the processing result in step S9.
- the execution control unit 13 gives a redundant code to the second output data written to the second memory area 12B (step S11).
- the redundant code is, for example, CRC.
- Steps S7 to S11 correspond to a second process for the second input data written to the second memory area 12B.
- the result collating unit 14 compares and collates the first output data that has been given the redundant code in step S6 and the second output data that has been given the redundant code in step S11 (step S12).
- the result collating unit 14 may include self-stored data whose value may be changed in the range of the comparison collation.
- the abnormality processing unit 16 stops the operation of the safety controller (step S18).
- the input / output processing unit 17 reads the first output data from the first memory area 12A and outputs the first output data. Write to part 19.
- the output unit 19 checks the redundant code accompanying the first output data written by the input / output processing unit 17 (step S14). When an abnormality is detected in the redundancy check (step S15, Yes), the abnormality processing unit 16 stops the output of the first output data by the output unit 19 (step S18). On the other hand, when it is confirmed by the redundancy check in step S14 that there is no abnormality (No in step S15), the output unit 19 outputs the first output data.
- the failure diagnosis unit 15 diagnoses whether the processor 11 and the memory 12 are defective (step S16).
- the failure diagnosing unit 15 diagnoses an ALU (Arithmetic and Logic Unit) of the processor 11 using a test pattern. As the test pattern, one that can confirm that each bit of the register of the ALU can be turned ON / OFF independently is selected.
- ALU Arimetic and Logic Unit
- the failure diagnosis unit 15 writes and reads different test patterns to the designated addresses in the first memory area 12A and the second memory area 12B.
- the first memory area 12A and the second memory area 12B have different offset addresses and the same memory map. In the same test pattern, even if there is a failure in which the offset address line is fixed, the same value is written to the same address in the first memory area 12A and the second memory area 12B, making accurate failure diagnosis difficult.
- the failure diagnosis unit 15 writes different values in advance to designated addresses in the first memory area 12A and the second memory area 12B, and compares the read value with the value at the time of writing, thereby causing a failure of the address line. Diagnose.
- step S17 If an abnormality is detected in the failure diagnosis of the processor 11 and the memory 12 (step S17, Yes), that is, if at least one of the processor 11 and the memory 12 has a failure, the abnormality processing unit 16 performs the operation of the safety controller. Stop (step S18).
- step S17 the safety controller returns to step S1, Continue operation for safety control.
- the safety controller stops operation indefinitely by stopping the operation in step S18. It becomes a loop state. As a result, the safety controller stops outputting the output data when an abnormality is detected.
- the safety controller can detect the occurrence of a failure from the collation result by the result collation unit 14 when a software fault occurs in either the processor 11 or the memory 12.
- the safety controller may continue the operation after performing a predetermined measure in addition to stopping the operation when there is a software failure.
- the safety controller may apply the output data in the cycle immediately before the cycle in which the failure is detected to the cycle to continue the processing in the next cycle and not treat it as an error.
- the safety controller may stop the operation when it detects failures continuously in a predetermined number of cycles.
- the safety controller can detect the occurrence of a failure from the diagnosis result by the failure diagnosis unit 15 when a hardware failure occurs in either the processor 11 or the memory 12. If a hardware failure is detected in a certain cycle of software processing, it will not be resolved after the next cycle. For this reason, when the safety controller detects a hardware failure, the safety controller immediately stops its operation.
- the safety controller adopts a single circuit configuration including the processor 11, the memory 12, the input unit 18 and the output unit 19.
- the safety controller can detect both hardware and software failures without adopting a duplexed hardware structure.
- the safety controller can realize a simple and low cost as a single circuit configuration.
- FIG. 4 and 5 are flowcharts showing the operation procedure of the safety controller according to the second embodiment of the present invention.
- the safety controller according to the present embodiment has the same configuration as the safety controller according to the first embodiment (see FIG. 1).
- steps S1 to S9 are the same as steps S1 to S9 (see FIG. 2) of the operation procedures in the first embodiment.
- the execution control unit 13 bit-inverts the output data (second output data) that is the processing result in step S9 (step S20).
- the execution control unit 13 writes the second output data that has undergone bit inversion into the second memory area 12B (step S10).
- the execution control unit 13 rewrites the self-stored data held in the second memory area 12B according to the processing result in step S9 and bit-inverts the data.
- the execution control unit 13 gives a redundant code to the second output data written to the second memory area 12B (step S11).
- the redundant code is, for example, CRC.
- Steps S7 to S11 correspond to a second process for the second input data written to the second memory area 12B.
- step S12 the result collating unit 14 collates the first output data and the second output data by a method of obtaining mutual exclusive OR.
- step S13 to step S15 the operation procedure from step S13 to step S15 is the same as the operation procedure from step S13 to step S15 in the first embodiment.
- the output unit 19 When it is confirmed by the redundancy check in step S14 that there is no abnormality (No in step S15), the output unit 19 outputs the first output data.
- the failure diagnosis unit 15 diagnoses the presence or absence of a failure of the processor 11 (step S21).
- the second output data held in the second memory area 12B undergoes bit inversion in step S20 with respect to the first output data held in the first memory area 12A.
- the failure of the address line can be detected by comparing and collating the first output data and the second output data. Therefore, in the second embodiment, failure diagnosis of the memory 12 by the failure diagnosis unit 15 becomes unnecessary.
- step S17 and step S18 are the same as the operation procedure of step S17 and step S18 in the first embodiment.
- the safety controller according to the second embodiment realizes simple and low cost as a single circuit configuration, and can detect both hardware failure and software failure.
- Embodiment 3 The safety controller according to the third embodiment has the same configuration as the safety controller according to the first embodiment (see FIG. 1).
- step S20 of the operation procedure of the safety controller according to the second embodiment see FIGS. 4 and 5
- conversion to a complement is performed instead of bit inversion.
- the operation procedure of the present embodiment will be described with reference to the flowcharts of FIGS.
- the execution control unit 13 converts the output data (second output data), which is the processing result in step S9, into a complement.
- the execution control unit 13 writes the second output data that has been converted to the complement into the second memory area 12B (step S10). Further, the execution control unit 13 rewrites the self-stored data held in the second memory area 12B according to the processing result in step S9 and converts it into a complement.
- the result collating unit 14 compares and collates the first output data that has been given the redundant code in step S6 and the second output data that has been given the redundant code in step S11 (step S12). In step S12, the result collating unit 14 collates the first output data and the second output data depending on whether or not the sum is zero.
- the subsequent operation procedure is the same as the operation procedure from step S13 to step S18 in the second embodiment.
- the first output data written in the first memory area 12A and the second output data written in the second memory area 12B are different values.
- the failure of the address line can be detected by comparing and collating the first output data and the second output data. Therefore, in the third embodiment, failure diagnosis of the memory 12 by the failure diagnosis unit 15 becomes unnecessary.
- the safety controller according to the third embodiment realizes simple and low cost as a single circuit configuration, and can detect both hardware failures and software failures.
- Embodiment 4 The safety controller according to the fourth embodiment has the same configuration as the safety controller according to the first embodiment (see FIG. 1).
- step S20 conversion to reverse endian is performed instead of bit inversion. Do.
- the operation procedure of the present embodiment will be described with reference to the flowcharts of FIGS.
- the execution control unit 13 converts the output data (second output data) that is the processing result in step S9, for example, by reversing the upper and lower bits of 16-bit data.
- the execution control unit 13 writes the second output data that has undergone endian inversion into the second memory area 12B (step S10).
- the execution control unit 13 rewrites the self-stored data held in the second memory area 12B according to the processing result in step S9 and reverses the endian.
- the result collating unit 14 compares and collates the first output data that has been given the redundant code in step S6 and the second output data that has been given the redundant code in step S11 (step S12). At this time, the result matching unit 14 reads the second output data held in the second memory area 12B with the endian reversed. The result collating unit 14 collates the first output data with the second output data that has undergone endian inversion.
- the subsequent operation procedure is the same as the operation procedure from step S13 to step S18 in the second embodiment.
- the first output data written to the first memory area 12A and the second output data written to the second memory area 12B are different values.
- the failure of the address line can be detected by comparing and collating the first output data and the second output data. Therefore, in the fourth embodiment, failure diagnosis of the memory 12 by the failure diagnosis unit 15 is not necessary.
- the safety controller according to the fourth embodiment realizes simple and low cost as a single circuit configuration, and can detect both hardware failures and software failures.
- the safety controller according to the fourth embodiment may reverse the endian for the output data (first output data) that is the processing result in step S4.
- the result collation unit 14 reads out the first output data held in the first memory area 12A and the second output data held in the second memory area 12B with the endian reversed in comparison and comparison. Also good.
- Embodiment 5 FIG.
- the safety controller according to the fifth embodiment has the same configuration as the safety controller according to the first embodiment (see FIG. 1).
- the operation procedure of the safety controller according to the present embodiment is the same as the operation procedure of the safety controller according to the first embodiment (see FIGS. 2 and 3).
- the operation procedure of the present embodiment will be described with reference to the flowcharts of FIGS.
- the execution control unit 13 uses a program generated as a 16-bit compiler.
- the execution control unit 13 uses a program generated as a 32-bit compiler.
- step S4 the execution control unit 13 loads the 16-bit first input data into the register and executes the 16-bit instruction.
- the execution control unit 13 writes 16-bit first output data, which is the processing result, in the first memory area 12A (step S5).
- step S9 the processor 11 loads the 16-bit second input data into the register and executes the 32-bit instruction.
- the execution control unit 13 writes the 16-bit second output data as the processing result in the second memory area 12B (step S10).
- the instructions executed on the first input data and the second input data are different from each other.
- the result collation unit 14 can detect a software failure and a hardware failure of the processor 11 by comparing and collating the first output data and the second output data. Therefore, in the fifth embodiment, failure diagnosis of the processor 11 by the failure diagnosis unit 15 becomes unnecessary.
- the safety controller according to the fifth embodiment realizes simple and low cost as a single circuit configuration, and can detect both hardware failures and software failures.
- the safety controller of the present invention is useful as a safety controller responsible for safety control of machines and facilities.
- processor 12 memory, 12A 1st memory area, 12B 2nd memory area, 13 execution control part, 14 result verification part, 15 fault diagnosis part, 16 abnormality processing part, 17 input / output processing part, 18 input part, 19 output Department, 20 buses.
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Abstract
プロセッサ(11)およびメモリ(12)を有し、メモリは、第1メモリ領域(12A)と、第1メモリ領域とは異なるアドレスの第2メモリ領域(12B)を有し、プロセッサは、第1メモリ領域に書き込まれた入力データのプログラム処理を含む第1処理過程と、第2メモリ領域に書き込まれた入力データのプログラム処理、および第2メモリ領域に書き込まれた出力データへの冗長符号の付与と、を含む第2処理過程と、を実行する実行制御部(13)と、第1処理過程における冗長符号の付与を経た出力データ、および第2処理過程における冗長符号の付与を経た出力データを照合する結果照合部(14)と、プロセッサおよびメモリの故障の有無を診断する故障診断部(15)と、冗長検査、結果照合部における照合および故障診断部における診断の少なくともいずれかにおいて異常が検出された場合に、出力データの出力を停止させる異常処理部(16)と、を有する。
Description
本発明は、安全コントローラ、特に、信頼性の高い制御動作を保障するための内部診断を実施する安全コントローラに関する。
安全制御のための安全コントローラは、例えば、機能安全に関する国際規格であるIEC61508にしたがって、プロセッサやメモリにおける回路の永続的な故障であるハードウェア故障と、一時的な故障であるソフトウェア故障との両方を検出可能であることが求められている。
安全コントローラの内部診断については、例えば、2つのプロセッサの演算結果を照合して相互診断する手法や、1つのプロセッサにて同じ演算処理を2回実行して処理結果を比較する手法が知られている。例えば、特許文献1には、1つのプロセッサが同じ演算処理を2回実行した結果を別々のメモリに書き込む方法が開示されている。
特許文献1に記載の構成によると、2つのメモリからの出力は、二重化されたデマルチプレクサとフリップフロップ回路とを用いて一重化される。プロセッサで演算処理を2回実行した結果の照合は、二重化されたハードウェア回路により実現される。この二重化された回路構成を採用する場合、一重の入出力回路からなる一般的な構成に比べて、冗長な回路構成が必要となる分、安全コントローラが複雑かつ高コストとなることが問題となる。
本発明は、上記に鑑みてなされたものであって、一重の回路構成として簡易かつ低コストを実現し、ハードウェア故障およびソフトウェア故障の両方を検出可能とする安全コントローラを得ることを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、入力データのプログラム処理を実施するプロセッサと、前記プロセッサへ入力される前記入力データ、および前記プログラム処理の結果である出力データを保持するメモリと、を有し、前記メモリは、第1メモリ領域と、前記第1メモリ領域とは異なるアドレスの第2メモリ領域と、のそれぞれに、前記入力データおよび前記出力データを保持可能であって、前記プロセッサは、前記第1メモリ領域に書き込まれた前記入力データの前記プログラム処理と、前記プログラム処理の結果として前記第1メモリ領域に書き込まれた前記出力データへの冗長符号の付与と、を含む第1処理過程と、前記第2メモリ領域に書き込まれた前記入力データの前記プログラム処理と、前記プログラム処理の結果として前記第2メモリ領域に書き込まれた前記出力データへの冗長符号の付与と、を含む第2処理過程と、を実行する実行制御部と、前記第1処理過程における前記冗長符号の付与を経た前記出力データと、前記第2処理過程における前記冗長符号の付与を経た前記出力データとを照合する結果照合部と、前記プロセッサおよび前記メモリの故障の有無を診断する故障診断部と、前記入力データおよび前記出力データの冗長検査、前記結果照合部における照合、および前記故障診断部における診断の少なくともいずれかにおいて異常が検出された場合に、前記出力データの出力を停止させる異常処理部と、を有することを特徴とする。
本発明にかかる安全コントローラは、プロセッサおよびメモリを含む一重の回路構成を備える。実行制御部は、第1メモリ領域から読み出した入力データ、および第2メモリ領域から読み出した入力データに対し、それぞれプログラム処理を実行する。結果照合部は、双方の入力データについてのプログラム処理の結果を照合することで、ソフトウェア故障を検出する。故障診断部は、プロセッサおよびメモリにおけるハードウェア故障を検出する。これにより、安全コントローラは、一重の回路構成として簡易かつ低コストを実現し、ハードウェア故障およびソフトウェア故障の両方を検出できるという効果を奏する。
以下に、本発明にかかる安全コントローラの実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
実施の形態1.
図1は、本発明の実施の形態1にかかる安全コントローラの構成を示すブロック図である。安全コントローラは、プロセッサ11、メモリ12、入力部18および出力部19を有する。プロセッサ11、入力部18および出力部19は、バス20を介して互いに接続されている。
図1は、本発明の実施の形態1にかかる安全コントローラの構成を示すブロック図である。安全コントローラは、プロセッサ11、メモリ12、入力部18および出力部19を有する。プロセッサ11、入力部18および出力部19は、バス20を介して互いに接続されている。
入力部18は、安全コントローラへの入力データの入力を受け付ける。プロセッサ11は、入力部18へ入力された入力データのプログラム処理を実施する。メモリ12は、プロセッサ11へ入力される入力データ、およびプログラム処理の結果である出力データを保持する。出力部19は、安全コントローラから外部へ出力データを出力する。
メモリ12は、互いに独立した第1メモリ領域12Aおよび第2メモリ領域12Bを有する。第2メモリ領域12Bは、第1メモリ領域12Aとはアドレスが異なる。第1メモリ領域12Aおよび第2メモリ領域12Bは、いずれも入力データおよび出力データを保持可能とされている。
プロセッサ11は、実行制御部13、結果照合部14、故障診断部15、異常処理部16および入出力処理部17を有する。実行制御部13は、第1メモリ領域12Aに書き込まれた入力データについての第1処理過程と、第2メモリ領域12Bに書き込まれた入力データについての第2処理過程とを実行する。結果照合部14は、第1処理過程において第1メモリ領域12Aに書き込まれた出力データと、第2処理過程において第2メモリ領域12Bに書き込まれた出力データとを照合する。
故障診断部15は、プロセッサ11およびメモリ12の故障の有無を診断する。異常処理部16は、入力データおよび出力データの冗長検査、結果照合部14における照合、および故障診断部15における診断の少なくともいずれかにおいて異常が検出された場合に、出力データの出力を停止させる。
入出力処理部17は、入力部18と第1メモリ領域12Aおよび第2メモリ領域12Bとの間の入力データの転送と、出力部19と第1メモリ領域12Aおよび第2メモリ領域12Bとの間の出力データの転送とを行う。
図2および図3は、安全コントローラの動作手順を示すフローチャートである。入力部18は、入力された入力データに冗長符号を付与する。入出力処理部17は、冗長符号が付与された入力データを入力部18から読み込む。入出力処理部17は、読み込んだ入力データを第1メモリ領域12Aおよび第2メモリ領域12Bに書き込む(ステップS1)。
実行制御部13は、第1メモリ領域12Aへ書き込まれた入力データ(第1入力データ)に付随する冗長符号をチェックする(ステップS2)。冗長符号は、例えばCRC(Cyclic Redundancy Checking)とする。
かかる冗長検査において異常が検出された場合(ステップS3、Yes)、異常処理部16は、安全コントローラの動作を停止させる(ステップS18)。一方、ステップS2の冗長検査により異常が無いことを確認すると(ステップS3、No)、実行制御部13は、第1入力データのプログラム処理を実行する(ステップS4)。プログラムは、例えばユーザにより作成されたアプリケーションプログラムとする。実行制御部13は、プログラム処理において、第1入力データと、第1メモリ領域12Aが保持する自己保存データとを用いる。
実行制御部13は、ステップS4における処理結果である出力データ(第1出力データ)を、第1メモリ領域12Aに書き込む(ステップS5)。実行制御部13は、第1メモリ領域12Aが保持する自己保存データを、ステップS4における処理結果に応じて書き換える。
実行制御部13は、第1メモリ領域12Aへ書き込まれた第1出力データに冗長符号を付与する(ステップS6)。冗長符号は、例えばCRCとする。ステップS2からステップS6は、第1メモリ領域12Aに書き込まれた第1入力データについての第1処理過程に相当する。
次に、実行制御部13は、第2メモリ領域12Bへ書き込まれた入力データ(第2入力データ)に付随する冗長符号をチェックする(ステップS7)。冗長符号は、例えばCRCとする。かかる冗長検査において異常が検出された場合(ステップS8、Yes)、異常処理部16は、安全コントローラの動作を停止させる(ステップS18)。一方、ステップS7の冗長検査により異常が無いことを確認すると(ステップS8、No)、実行制御部13は、第2入力データのプログラム処理を実行する(ステップS9)。
第1メモリ領域12Aおよび第2メモリ領域12Bは、オフセットアドレスが異なる以外は、メモリマップは同一である。実行制御部13は、第2入力データに対しては、ステップS4における第1入力データの処理のときとは異なるオフセットアドレスとして、同じプログラムを実行する。実行制御部13は、プログラム処理において、第2入力データと、第2メモリ領域12Bが保持する自己保存データとを用いる。
実行制御部13は、ステップS9における処理結果である出力データ(第2出力データ)を、第2メモリ領域12Bに書き込む(ステップS10)。実行制御部13は、第2メモリ領域12Bが保持する自己保存データを、ステップS9における処理結果に応じて書き換える。
実行制御部13は、第2メモリ領域12Bへ書き込まれた第2出力データに冗長符号を付与する(ステップS11)。冗長符号は、例えばCRCとする。ステップS7からステップS11は、第2メモリ領域12Bに書き込まれた第2入力データについての第2処理過程に相当する。
次に、結果照合部14は、ステップS6における冗長符号の付与を経た第1出力データと、ステップS11における冗長符号の付与を経た第2出力データとを比較照合する(ステップS12)。結果照合部14は、第1および第2出力データに加えて、値が変更される可能性のある自己保存データを、比較照合の範囲に含めることとしても良い。
結果照合部14での照合において異常が検出された場合(ステップS13、Yes)、異常処理部16は、安全コントローラの動作を停止させる(ステップS18)。一方、結果照合部14での照合に異常が無いことを確認すると(ステップS13、No)、入出力処理部17は、第1メモリ領域12Aから第1出力データを読み出し、第1出力データを出力部19に書き込む。
出力部19は、入出力処理部17によって書き込まれた第1出力データに付随する冗長符号をチェックする(ステップS14)。かかる冗長検査において異常が検出された場合(ステップS15、Yes)、異常処理部16は、出力部19による第1出力データの出力を停止させる(ステップS18)。一方、ステップS14の冗長検査により異常が無いことを確認すると(ステップS15、No)、出力部19は、第1出力データを出力する。
次に、故障診断部15は、プロセッサ11およびメモリ12の故障の有無を診断する(ステップS16)。故障診断部15は、プロセッサ11のALU(Arithmetic and Logic Unit)に対し、テストパターンを使用して診断を行う。テストパターンとしては、ALUのレジスタの各ビットが独立してON/OFFできることを確認可能であるものを選択する。
例えば、和算を行うALUの場合、演算対象となる2つのレジスタの各ビット(0,0),(0,1),(1,0),(1,1)の確認と、下位ビットからのキャリー演算を実施する。さらに、隣接しているメモリビット間にショートが無いことを確認するために、テストパターンとしては、隣接ビットが異なる結果となるもの(0x5555および0xAAAA)を選択する。
故障診断部15は、第1メモリ領域12Aおよび第2メモリ領域12Bの指定されたアドレスに対し、互いに異なるテストパターンの書き込みおよび読み出しを行う。第1メモリ領域12Aおよび第2メモリ領域12Bは、互いに異なるオフセットアドレスと、同じメモリマップとを持つ。同じテストパターンでは、オフセットアドレスラインが固着する故障があっても、第1メモリ領域12Aおよび第2メモリ領域12Bの同じアドレスに同じ値が書き込まれることとなり、正確な故障診断が困難となる。故障診断部15は、第1メモリ領域12Aおよび第2メモリ領域12Bの指定されたアドレスに予め異なる値を書き込み、読み出された値と書き込み時の値とを比較することで、アドレスラインの故障を診断する。
プロセッサ11およびメモリ12の故障診断において異常が検出された場合(ステップS17、Yes)、すなわちプロセッサ11およびメモリ12の少なくともいずれかに故障があった場合、異常処理部16は、安全コントローラの動作を停止させる(ステップS18)。
一方、プロセッサ11およびメモリ12の故障診断により異常が無いこと、すなわちプロセッサ11およびメモリ12のいずれにも故障が無いことを確認すると(ステップS17、No)、安全コントローラは、ステップS1に戻って、安全制御のための動作を継続する。
安全コントローラは、入力データおよび出力データの冗長検査、結果照合部14における照合、および故障診断部15における診断の少なくともいずれかにおいて異常が検出された場合、ステップS18における動作の停止により、無為の無限ループ状態となる。これにより、安全コントローラは、異常を検出した時点で、出力データの出力を停止させる。
安全コントローラは、プロセッサ11およびメモリ12のいずれかにソフトウェア故障が発生した場合、結果照合部14による照合結果から、故障の発生を検出することができる。なお、安全コントローラは、ソフトウェア故障があった場合に、動作を停止させる以外に、所定の処置を施した上で動作を継続することとしても良い。
ソフトウェア故障は、ソフトウェア処理におけるある周期にて検出されても、次周期以降には解消されることがあり得る。安全コントローラは、例えば、故障が検出された周期の直前の周期における出力データを当該周期に適用することで、エラー扱いとせず次周期以降の処理を継続することとしても良い。安全コントローラは、所定回数の周期にて連続して故障を検出した場合に、動作を停止させることとしても良い。
安全コントローラは、プロセッサ11およびメモリ12のいずれかにハードウェア故障が発生した場合、故障診断部15による診断結果から、故障の発生を検出することができる。ハードウェア故障は、ソフトウェア処理のある周期にて検出されれば、次周期以降も解消されないこととなる。このため、安全コントローラは、ハードウェア故障を検出した場合、直ちに動作を停止させる。
安全コントローラは、プロセッサ11、メモリ12、入力部18および出力部19からなる一重の回路構成を採用する。安全コントローラは、二重化されたハードウェア構造を採用しなくても、ハードウェア故障およびソフトウェア故障の両方を検出することができる。安全コントローラは、一重の回路構成として簡易かつ低コストを実現できる。
実施の形態2.
図4および図5は、本発明の実施の形態2にかかる安全コントローラの動作手順を示すフローチャートである。本実施の形態にかかる安全コントローラは、実施の形態1にかかる安全コントローラ(図1参照)と同様の構成を備える。本実施の形態における動作手順のうちステップS1からステップS9の手順は、実施の形態1における動作手順のステップS1からS9(図2参照)と同様である。
図4および図5は、本発明の実施の形態2にかかる安全コントローラの動作手順を示すフローチャートである。本実施の形態にかかる安全コントローラは、実施の形態1にかかる安全コントローラ(図1参照)と同様の構成を備える。本実施の形態における動作手順のうちステップS1からステップS9の手順は、実施の形態1における動作手順のステップS1からS9(図2参照)と同様である。
実行制御部13は、ステップS9における処理結果である出力データ(第2出力データ)を、ビット反転させる(ステップS20)。実行制御部13は、ビット反転を経た第2出力データを、第2メモリ領域12Bに書き込む(ステップS10)。また、実行制御部13は、第2メモリ領域12Bが保持する自己保存データを、ステップS9における処理結果に応じて書き換えるとともに、ビット反転させる。
実行制御部13は、第2メモリ領域12Bへ書き込まれた第2出力データに冗長符号を付与する(ステップS11)。冗長符号は、例えばCRCとする。ステップS7からステップS11は、第2メモリ領域12Bに書き込まれた第2入力データについての第2処理過程に相当する。
次に、結果照合部14は、ステップS6における冗長符号の付与を経た第1出力データと、ステップS11における冗長符号の付与を経た第2出力データとを比較照合する(ステップS12)。ステップS12において、結果照合部14は、互いの排他論理和を求める手法により、第1出力データと第2出力データとを照合する。その後ステップS13からステップS15の動作手順は、実施の形態1におけるステップS13からステップS15の動作手順と同様である。
ステップS14の冗長検査により異常が無いことを確認すると(ステップS15、No)、出力部19は、第1出力データを出力する。次に、故障診断部15は、プロセッサ11の故障の有無を診断する(ステップS21)。第1メモリ領域12Aが保持する第1出力データに対し、第2メモリ領域12Bが保持する第2出力データは、ステップS20におけるビット反転を経ている。アドレスラインの故障は、第1出力データと第2出力データとを比較照合することで検出できる。よって、実施の形態2では、故障診断部15によるメモリ12の故障診断は不要となる。
ステップS17およびステップS18の動作手順は、実施の形態1におけるステップS17およびステップS18の動作手順と同様である。実施の形態2にかかる安全コントローラは、実施の形態1と同様に、一重の回路構成として簡易かつ低コストを実現し、ハードウェア故障およびソフトウェア故障の両方を検出することができる。
実施の形態3.
実施の形態3にかかる安全コントローラは、実施の形態1にかかる安全コントローラ(図1参照)と同様の構成を備える。本実施の形態にかかる安全コントローラの動作手順は、実施の形態2にかかる安全コントローラの動作手順(図4および図5参照)のうちステップS20において、ビット反転に代えて、補数への変換を行う。ここで、本実施の形態の動作手順を、図4および図5のフローチャートを参照して説明する。
実施の形態3にかかる安全コントローラは、実施の形態1にかかる安全コントローラ(図1参照)と同様の構成を備える。本実施の形態にかかる安全コントローラの動作手順は、実施の形態2にかかる安全コントローラの動作手順(図4および図5参照)のうちステップS20において、ビット反転に代えて、補数への変換を行う。ここで、本実施の形態の動作手順を、図4および図5のフローチャートを参照して説明する。
実行制御部13は、ステップS9における処理結果である出力データ(第2出力データ)を、補数へ変換する。実行制御部13は、補数への変換を経た第2出力データを、第2メモリ領域12Bに書き込む(ステップS10)。また、実行制御部13は、第2メモリ領域12Bが保持する自己保存データを、ステップS9における処理結果に応じて書き換えるとともに、補数に変換する。
結果照合部14は、ステップS6における冗長符号の付与を経た第1出力データと、ステップS11における冗長符号の付与を経た第2出力データとを比較照合する(ステップS12)。ステップS12において、結果照合部14は、互いの和がゼロであるか否かにより、第1出力データと第2出力データとを照合する。その後の動作手順は、実施の形態2におけるステップS13からステップS18の動作手順と同様である。
実施の形態3では、実施の形態2と同様、第1メモリ領域12Aに書き込まれる第1出力データと第2メモリ領域12Bに書き込まれる第2出力データとは異なる値である。アドレスラインの故障は、第1出力データと第2出力データとを比較照合することで検出できる。よって、実施の形態3では、故障診断部15によるメモリ12の故障診断は不要となる。
実施の形態3にかかる安全コントローラは、実施の形態1および2と同様に、一重の回路構成として簡易かつ低コストを実現し、ハードウェア故障およびソフトウェア故障の両方を検出することができる。
実施の形態4.
実施の形態4にかかる安全コントローラは、実施の形態1にかかる安全コントローラ(図1参照)と同様の構成を備える。本実施の形態にかかる安全コントローラの動作手順は、実施の形態2にかかる安全コントローラの動作手順(図4および図5参照)のうちステップS20において、ビット反転に代えて、エンディアンを逆転させる変換を行う。ここで、本実施の形態の動作手順を、図4および図5のフローチャートを参照して説明する。
実施の形態4にかかる安全コントローラは、実施の形態1にかかる安全コントローラ(図1参照)と同様の構成を備える。本実施の形態にかかる安全コントローラの動作手順は、実施の形態2にかかる安全コントローラの動作手順(図4および図5参照)のうちステップS20において、ビット反転に代えて、エンディアンを逆転させる変換を行う。ここで、本実施の形態の動作手順を、図4および図5のフローチャートを参照して説明する。
実行制御部13は、ステップS9における処理結果である出力データ(第2出力データ)について、例えば16ビットデータの上位ビットおよび下位ビットを逆にする変換を行う。実行制御部13は、エンディアンの逆転を経た第2出力データを、第2メモリ領域12Bに書き込む(ステップS10)。また、実行制御部13は、第2メモリ領域12Bが保持する自己保存データを、ステップS9における処理結果に応じて書き換えるとともに、エンディアンを逆転させる。
結果照合部14は、ステップS6における冗長符号の付与を経た第1出力データと、ステップS11における冗長符号の付与を経た第2出力データとを比較照合する(ステップS12)。その際、結果照合部14は、第2メモリ領域12Bが保持する第2出力データを、エンディアンを逆転させて読み出す。結果照合部14は、第1出力データと、エンディアンの逆転を経た第2出力データとを照合する。その後の動作手順は、実施の形態2におけるステップS13からステップS18の動作手順と同様である。
実施の形態4では、実施の形態2および3と同様、第1メモリ領域12Aに書き込まれる第1出力データと第2メモリ領域12Bに書き込まれる第2出力データとは異なる値である。アドレスラインの故障は、第1出力データと第2出力データとを比較照合することで検出できる。よって、実施の形態4では、故障診断部15によるメモリ12の故障診断は不要となる。
実施の形態4にかかる安全コントローラは、実施の形態1から3と同様に、一重の回路構成として簡易かつ低コストを実現し、ハードウェア故障およびソフトウェア故障の両方を検出することができる。
実施の形態4にかかる安全コントローラは、ステップS4における処理結果である出力データ(第1出力データ)についてエンディアンを逆転させることとしても良い。結果照合部14は、比較照合の際に、第1メモリ領域12Aが保持する第1出力データ、および第2メモリ領域12Bが保持する第2出力データのいずれについて、エンディアンを逆転させて読み出すこととしても良い。
実施の形態5.
実施の形態5にかかる安全コントローラは、実施の形態1にかかる安全コントローラ(図1参照)と同様の構成を備える。本実施の形態にかかる安全コントローラの動作手順は、実施の形態1にかかる安全コントローラの動作手順(図2および図3参照)と同様である。ここで、本実施の形態の動作手順を、図2および図3のフローチャートを参照して説明する。
実施の形態5にかかる安全コントローラは、実施の形態1にかかる安全コントローラ(図1参照)と同様の構成を備える。本実施の形態にかかる安全コントローラの動作手順は、実施の形態1にかかる安全コントローラの動作手順(図2および図3参照)と同様である。ここで、本実施の形態の動作手順を、図2および図3のフローチャートを参照して説明する。
第1入力データのプログラム処理(ステップS4)において、実行制御部13は、16ビット向けのコンパイラとして生成されたプログラムを使用する。一方、第2入力データのプログラム処理(ステップS9)において、実行制御部13は、32ビット向けのコンパイラとして生成されたプログラムを使用する。
コントローラが扱うデータのほとんどは、16ビットデータである。実行制御部13は、ステップS4において、16ビットである第1入力データをレジスタにロードし、16ビット命令を実行する。実行制御部13は、処理結果である16ビットの第1出力データを第1メモリ領域12Aに書き込む(ステップS5)。
また、プロセッサ11は、ステップS9において、16ビットである第2入力データをレジスタにロードし、32ビット命令を実行する。実行制御部13は、処理結果である16ビットの第2出力データを第2メモリ領域12Bに書き込む(ステップS10)。
実施の形態5では、第1入力データおよび第2入力データに対して実行する命令が互いに異なる。結果照合部14は、第1出力データと第2出力データとの比較照合により、プロセッサ11のソフトウェア故障およびハードウェア故障を検出することができる。よって、実施の形態5では、故障診断部15によるプロセッサ11の故障診断は不要となる。
実施の形態5にかかる安全コントローラは、実施の形態1から4と同様に、一重の回路構成として簡易かつ低コストを実現し、ハードウェア故障およびソフトウェア故障の両方を検出することができる。
本発明の安全コントローラは、機械や設備の安全制御を担う安全コントローラとして有用である。
11 プロセッサ、12 メモリ、12A 第1メモリ領域、12B 第2メモリ領域、13 実行制御部、14 結果照合部、15 故障診断部、16 異常処理部、17 入出力処理部、18 入力部、19 出力部、20 バス。
Claims (5)
- 入力データのプログラム処理を実施するプロセッサと、
前記プロセッサへ入力される前記入力データ、および前記プログラム処理の結果である出力データを保持するメモリと、を有し、
前記メモリは、第1メモリ領域と、前記第1メモリ領域とは異なるアドレスの第2メモリ領域と、のそれぞれに、前記入力データおよび前記出力データを保持可能であって、
前記プロセッサは、
前記第1メモリ領域に書き込まれた前記入力データの前記プログラム処理と、前記プログラム処理の結果として前記第1メモリ領域に書き込まれた前記出力データへの冗長符号の付与と、を含む第1処理過程と、前記第2メモリ領域に書き込まれた前記入力データの前記プログラム処理と、前記プログラム処理の結果として前記第2メモリ領域に書き込まれた前記出力データへの冗長符号の付与と、を含む第2処理過程と、を実行する実行制御部と、
前記第1処理過程における前記冗長符号の付与を経た前記出力データと、前記第2処理過程における前記冗長符号の付与を経た前記出力データとを照合する結果照合部と、
前記プロセッサおよび前記メモリの故障の有無を診断する故障診断部と、
前記入力データおよび前記出力データの冗長検査、前記結果照合部における照合、および前記故障診断部における診断の少なくともいずれかにおいて異常が検出された場合に、前記出力データの出力を停止させる異常処理部と、を有することを特徴とする安全コントローラ。 - 前記実行制御部は、前記第2処理過程において、ビット反転させた前記出力データを前記第2メモリ領域に書き込み、
前記結果照合部は、前記第1メモリ領域から読み出した前記出力データと、前記第2メモリ領域から読み出した前記出力データとを、互いの排他論理和により照合することを特徴とする請求項1に記載の安全コントローラ。 - 前記実行制御部は、前記第2処理過程において、補数への変換を経た前記出力データを前記第2メモリ領域に書き込み、
前記結果照合部は、前記第1メモリ領域から読み出した前記出力データと、前記第2メモリ領域から読み出した前記出力データとを、互いの和により照合することを特徴とする請求項1に記載の安全コントローラ。 - 前記実行制御部は、前記第1メモリ領域に書き込む前記出力データと前記第2メモリ領域に書き込む前記出力データとのうちの一方について、エンディアンを逆転させ、
前記結果照合部は、前記第1メモリ領域から読み出した前記出力データと前記第2メモリ領域から読み出した前記出力データとのうちの一方についてエンディアンを逆転させて、照合することを特徴とする請求項1に記載の安全コントローラ。 - 前記実行制御部は、前記第1メモリ領域から読み出した前記入力データの前記プログラム処理において、16ビット向けのコンパイラとして生成されたプログラムを使用し、かつ、前記第2メモリ領域から読み出した前記入力データの前記プログラム処理において、32ビット向けのコンパイラとして生成されたプログラムを使用することを特徴とする請求項1に記載の安全コントローラ。
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