JP7045293B2 - 電子制御装置 - Google Patents

Description

本発明は、電子制御装置に関する。

自動運転の実用化を目指した技術開発が進められている。自動運転は人間に代わり認知、判断、操作を行う必要があり、高度な情報処理や走行制御が求められる。また、自動運転に必要となる処理性能や機能はＡＩを含めて加速度的に増大しており、その要求に柔軟に対応するため、従来のＣＰＵや、ＧＰＵ、専用ハードウェアチップに加え、論理回路を自由にアップデート可能なＦＰＧＡ（Field-Programmable Gate Array）などのプログラマブルデバイスの活用が注目されている。特許文献１には、プログラミングにより再構成が可能な素子と、前記素子にプログラミングにより構成された回路を検査するため、少なくとも前記回路の複製である複製回路と、前記回路および前記複製回路の両出力を比較する比較器とを含む検査回路を、前記素子の再構成が可能に用意された領域の部分構成により構成させる手段と、検査対象の前記回路を変更する手段とを含む、情報処理装置が開示されている。

特開２０１７－１２０９６６号公報

特許文献１に記載されている発明では、信頼性に改善の余地がある。

本発明の第１の態様による電子制御装置は、入力される信号を処理する複数の処理回路のそれぞれを診断するために用いられる、再構成可能な診断回路部と、前記入力される信号を一時的に格納する入力データ格納部と、前記複数の処理回路の出力信号を一時的に格納する出力データ格納部と、前記診断回路部に前記複数の処理回路と同一の回路情報を、前記診断回路部へ回路構成情報として順番に書き込む再構成制御部と、前記診断回路部に前記回路構成情報が書き込まれると、前記診断回路部に前記入力データ格納部に格納された前記入力される信号を用いて演算を行わせる診断制御部と、前記診断回路部の出力、および前記出力データ格納部に格納された前記出力信号を比較することで複数の処理回路のそれぞれを診断する比較器とを備え、前記複数の処理回路は、あらかじめ定められた処理周期ごとに動作し、前記診断回路部には一度には前記複数の処理回路のいずれか１つの回路情報が書き込まれ、前記処理周期は、前記複数の処理回路のそれぞれの演算時間の和よりも長い。
本発明の第２の態様による電子制御装置は、入力される信号を処理する複数の処理回路のそれぞれを診断するために用いられる、再構成可能な診断回路部と、前記入力される信号を一時的に格納する入力データ格納部と、前記複数の処理回路の出力信号を一時的に格納する出力データ格納部と、前記診断回路部に前記複数の処理回路と同一の回路情報を、前記診断回路部へ回路構成情報として順番に書き込む再構成制御部と、前記診断回路部に前記回路構成情報が書き込まれると、前記診断回路部に前記入力データ格納部に格納された前記入力される信号を用いて演算を行わせる診断制御部と、前記診断回路部の出力、および前記出力データ格納部に格納された前記出力信号を比較することで複数の処理回路のそれぞれを診断する比較器とを備え、前記診断回路部は、前記複数の処理回路に含まれる処理回路と同一の回路情報をそれぞれ書き込み可能な、第１領域と第２領域とを含み、前記診断制御部は、前記再構成制御部による前記第１領域への回路情報の書き込みと、前記第２領域に構成した処理回路による演算とを時系列的に重複して実行させる。

本発明によれば、電子制御装置の更なる信頼性向上を実現できる。上記した以外の課題、構成および効果は、以下の発明を実施するための形態の説明により明らかにされる。

第１の実施の形態における電子制御装置３の構成図 シーケンサ１１３に含まれるシーケンステーブルの一例を示す図 第１の実施の形態における電子制御装置３の処理シーケンス図 第２処理回路１０１２の動作を表す模式図 第２の実施の形態における電子制御装置３Ａの構成図 第３の実施の形態における電子制御装置３Ｂの構成図 第３の実施の形態における電子制御装置３のシーケンス図 第４の実施の形態におけるＦＰＧＡ１００Ｃの構成を示す概念図

以下、図面を参照して本発明の実施形態を説明する。以下の記載および図面は、本発明を説明するための例示であって、説明の明確化のため、適宜、省略および簡略化がなされている。本発明は、他の種々の形態でも実施する事が可能である。特に限定しない限り、各構成要素は単数でも複数でも構わない。

―第１の実施の形態―
以下、図１～図４を参照して、本発明に係る電子制御装置の第１の実施の形態を説明する。本実施の形態では、電子制御装置は車両に搭載されるが、車両の外部、たとえば計算室で使用されてもよい。

図１は、第１の実施の形態における電子制御装置３の構成図である。電子制御装置３は、再構成可能な論理回路であるＦＰＧＡ１００と、ＦＰＧＡ１００に構成する回路の情報が格納される再構成データメモリ１１と、中央演算装置である制御ＣＰＵ１とを備える。電子制御装置３は、車両に搭載される外部センサ群１０からセンサ情報が入力される。

外部センサ群１０には２つ以上のセンサが含まれる。センサとはたとえば、カメラ、ミリ波レーダ、ＬＩＤＡＲ（Laser Imaging Detection and Ranging）、超音波センサなどである。なお外部センサ群１０には同種のセンサが複数含まれてもよい。

制御ＣＰＵ１は、ＦＰＧＡ１００の出力である後述するデータ１０１１ａ～１０１３ａを用いて車両制御のための演算を行う。以下ではこの演算を「ＣＰＵ演算」と呼び、ＣＰＵ演算に要する時間を「ＣＰＵ演算時間」と呼ぶ。ＣＰＵ演算はたとえば、車両周辺に存在する物体の移動予測や、車両の軌道計画である。制御ＣＰＵ１は、ＦＰＧＡ１００から後述するエラー信号１１６ａを受信すると、エラー時の処理を行う。エラー時の処理とは、演算を中断して直前の制御周期における出力を継続することや、縮退動作へと移行することである。

ＦＰＧＡ１００は、第１処理回路１０１１と、第２処理回路１０１２と、第３処理回路１０１３と、診断回路部１１１と、同期受信部１１２と、シーケンサ１１３と、入力データ格納部１１４と、出力データ格納部１１５と、比較器１１６と、診断制御部１１７と、再構成制御部１１８とを備える。以下では、第１処理回路１０１１、第２処理回路１０１２、および第３処理回路１０１３をまとめて「処理回路」１０１と呼ぶ。ＦＰＧＡ１００の構成のうち、電子制御装置３の中核機能を実行するのが同期受信部１１２および処理回路１０１である。詳しくは後述するが、他の構成は処理回路１０１の診断のために用いられる。

ＦＰＧＡ１００に含まれる診断回路部１１１を除く構成は、ＦＰＧＡ１００の起動時にＰＦＧＡ１００の論理回路上に再構成される。これらの回路情報は、再構成データメモリ１１または不図示のＲＯＭに格納される。

第１処理回路１０１１、第２処理回路１０１２、および第３処理回路１０１３は並列に動作し、外部センサ群１０が出力する複数のセンサ情報を組み合わせるフュージョン処理を行う。フュージョン処理はたとえば、カメラの画像データとレーダ情報を組み合わせて物体までの距離を算出する処理や、悪天候下でカメラ情報の精度が悪い場合は、ＬＩＤＡＲの情報を補完し、物体認識を行う処理などである。ただし処理回路１０１は、外部センサ群１０からセンサ情報を直接に受け取るのではなく、同期受信部１１２を介してセンサ情報を受信する。

第１処理回路１０１１、第２処理回路１０１２、および第３処理回路１０１３のそれぞれの演算結果を、データ１０１１ａ、データ１０１２ｂ、およびデータ１０１３ａと呼ぶ。また以下では、処理回路１０１の演算結果を「出力データ」とも呼ぶ。また処理回路１０１に入力されるセンサ情報を「入力データ」とも呼ぶ。

以下では、処理回路１０１が行う演算をまとめて「ＦＰＧＡ演算」と呼び、ＦＰＧＡ演算に要する時間を「ＦＰＧＡ演算時間」と呼ぶ。ただしそれぞれの処理回路１０１が演算に要する時間が異なる場合は、最も長い処理時間をＦＰＧＡ演算時間と呼ぶ。

電子制御装置３は、センサ情報の収集から制御ＣＰＵ１による車両制御までをあらかじめ定められた時間である制御周期Ｔの間に実行し、これを繰り返す。制御ＣＰＵ１の演算はＦＰＧＡ１００が出力するデータ１０１１ａ～１０１３ａを用いるので、ＦＰＧＡ１００による演算が完了してから制御ＣＰＵ１が演算を行う。すなわち、ＦＰＧＡ演算時間とＣＰＵ演算時間の和よりも制御周期Ｔのほうが長い。また制御周期Ｔは、ＦＰＧＡ演算時間の少なくとも３倍の長さがある。詳しくは後述する。

同期受信部１１２は、それぞれのセンサから送信されるセンサ情報をバッファし、センサとＦＰＧＡ１００間のレイテンシ、たとえばケーブル長の違いによる信号伝達タイミングのばらつきなどを吸収する。同期受信部１１２の動作はたとえば次のとおりである。すなわち、あらかじめ判明しているケーブル長が最も長いセンサと他のセンサを区別し、同期受信部１１２は他のセンサから受信したセンサ情報は一時保存する。同期受信部１１２はケーブル長が最も長いセンサからセンサ情報を受信すると、一時保存した信号とともに処理回路１０１、および入力データ格納部１１４に出力する。ただし同期受信部１１２が入力データ格納部１１４に書き込みを行うのは、後述する制御周期Ｔにおいて最初の１回だけである。

入力データ格納部１１４は、センサ情報が一時的に格納される記憶領域である。ただし入力データ格納部１１４はメモリ回路でもよいしフリップフロップでもよい。出力データ格納部１１５は、処理回路１０１の演算結果が一時的に格納される記憶領域である。

診断回路部１１１は、処理回路１０１に対する共通の診断回路領域であり、動的再構成によって、診断対象と同じ処理回路に書き替えて使用する。再構成後の診断回路部１１１には、入力データ格納部１１４から読み出されたセンサ情報が入力され、演算結果は比較器１１６に出力される。たとえば診断回路部１１１はまず第１処理回路１０１１と同じ処理回路に書き換えられ、第１処理回路１０１１に入力されたセンサ情報が入力される。その次に診断回路部１１１は第２処理回路１０１２と同じ処理回路に書き換えられ、第２処理回路１０１２に入力されたセンサ情報が入力される。

比較器１１６は、診断回路部１１１が出力する演算結果と、出力データ格納部１１５が出力する出力データ１１５ａとを比較する。ただし出力データ１１５ａは、診断制御部１１７の働きにより出力データ格納部１１５から比較器１１６に出力される。比較器１１６は、両者が一致しない場合は制御ＣＰＵ１にエラー信号１１６ａを出力する。比較器１１６は、両者が一致する場合は制御ＣＰＵ１に正常である旨を知らせる信号を出力してもよいし、信号を出力しなくてもよい。比較器１１６は比較が終了するとシーケンサ１１３に比較が終了した旨の信号を出力する。

シーケンサ１１３は、後述するシーケンステーブルに従って、処理回路１０１を診断する順序および診断回路の再構成タイミングを管理する。具体的にはシーケンサ１１３は、再構成制御部１１８に再構成開始タイミング信号１１３ａと診断対象の処理回路を示す識別情報１１３ｂを送信し、診断制御部１１７に診断対象の処理回路を示す識別情報１１３ｂを出力する。なお以下では処理回路１０１を診断する順序を「診断順序」とも呼ぶ。

再構成制御部１１８は、シーケンサ１１３からの再構成開始タイミング信号１１３ａを受信すると、診断対象の処理回路を示す識別情報１１３ｂに従って、診断回路部１１１を指定された処理回路に再構成する。再構成制御部１１８は、ＦＰＧＡ１００の外部に存在する再構成データメモリ１１から、識別情報１１３ｂで指定された処理回路の再構成データを読み出して診断回路部１１１の再構成を実行する。再構成制御部１１８は、再構成が完了すると診断制御部１１７に再構成完了信号１１８ａを通知する。

診断制御部１１７は、診断回路部１１１の入力データおよび診断用の出力データの読み出し制御を行う。診断制御部１１７では、再構成制御部１１８と同様にシーケンサ１１３から入力される識別情報１１３ｂによって、診断対象の処理回路の番号を認識する。診断制御部１１７は、再構成制御部１１８から再構成完了信号１１８ａを受信すると、入力データ格納部１１４から、診断対象の処理回路に入力されたデータと同じデータを読み出し、診断回路部１１１に入力する。さらに診断制御部１１７は、出力データ格納部１１５から診断対象の処理回路の出力データを読み出し、比較器１１６に入力する。

図２は、シーケンサ１１３に含まれるシーケンステーブルの一例を示す図である。シーケンサ１１３は、シーケンステーブルに従い、再構成開始タイミング信号１１３ａや、診断対象回路の識別情報１１３ｂなどを出力する。図２に示すテーブルの左から１列目は処理番号を示し、２列目は診断対象回路の識別情報、３列目は次に実行される処理番号、４列目は次の処理に移る際の待ち時間を示す。図２の例では、処理番号０では、処理回路１０１を示す識別情報１１３ａと合わせて再構成開始タイミング信号１１３ｂを出力する。処理番号０での診断処理が終了し、シーケンサ１１３に比較器１１６から信号が入力されると、次の処理番号１の内容が出力される。処理番号３まで進むと、次の処理番号が０になっており、処理番号０に戻って動作する。これは処理番号０～３の処理が繰り返されることを示す。

なおここでは便宜的にシーケンステーブルと呼んでいるにすぎず、テーブル形式で情報が格納されていなくてもよい。すなわち図２に示す情報が格納されていればよく、情報の格納に用いる形式は任意である。

図３は、電子制御装置３の処理シーケンス図である。図３では左から右に時間が経過している。前述のとおり制御周期Ｔは、ＦＰＧＡ演算の時間とＣＰＵ演算の時間の和以上の時間である。図３に示す例では外部センサ群１０は３つのセンサから構成されており、出力するセンサ情報はＡ、Ｂ、Ｘである。ただし以下では出力するセンサ情報に出力順に数字を付加し、たとえばＡ０、Ａ１、Ａ２、Ａ３、・・とする。図３に示すように外部センサ群１０がセンサ情報を出力する周期は一定ではなく、Ｘの周期が最も長い。

図３には不図示の同期受信部１１２は、ＡおよびＢを受信するとバッファし、Ｘを受信すると受信した最新のＡおよびＢとともに処理回路１０１および入力データ格納部１１４に格納する。入力データ格納部１１４に格納された情報は、その制御周期Ｔの間は保持される。また、それぞれの処理回路１０１の出力データは、出力データ格納部１１５に一括して格納され、本データも制御周期Ｔの終了間際まで保持される。

時刻ｔ０では診断回路部１１１は、すでに第１処理回路１０１１と同じ回路が再構成によって書き込まれている。診断回路部１１１は、診断制御部１１７によって読み出された入力データ１１４ａを用いて第１処理回路１０１１と同じ演算処理を行う。そして診断回路部１１１は比較器１１６を用いて、この演算結果と出力データ格納部１１５に格納されていた第１処理回路１０１１の演算結果、すなわち出力データ１１５ａと比較することで診断を行う。診断結果１１６ａは制御ＣＰＵ１に通知される。

次に診断回路部１１１は、再構成制御部１１８によって、第２処理回路１０１２と同じ回路に再構成される。再構成が完了すると再構成完了信号１１８ａをトリガとして、入力データ格納部１１４から入力データＡ０とＸ０を読み出して、診断回路部１１１の入力データとして使用する。この入力データＡ０とＸ０は、第２処理回路１０１２が演算に使用したデータと同一である。診断回路部１１１では、第２処理回路１０１２と同様の演算処理が行われる。この演算結果は、出力データ格納部１１５に一時格納されていた実際の処理回路１０１２の出力データと比較されることで診断が行われる。

最後に診断回路部１１１は、再構成制御部１１８によって、第３処理回路１０１３と同じ回路に再構成され、以下同様に演算と比較が行われる。そして診断回路部１１１は次の制御周期での演算に備えて、第１処理回路１０１１と同じ回路が再構成によって書き込まれる。このように診断回路部１１１は、再構成制御部１１８によって様々な処理回路１０１に再構成され、診断処理が繰り返される。

図３に示すように、診断回路部１１１による第１処理回路１０１１と同一の処理はＦＰＧＡ処理とほぼ同時に行われるが、診断回路部１１１による第２処理回路１０１２と同一の処理はその後に行われる。そして診断回路部１１１による第３処理回路１０１３と同一の処理はさらにその後に行われ、その処理の終了は同一の制御周期Ｔが終わる前である。そのため制御周期ＴはＦＰＧＡ処理時間の少なくとも３倍の長さがある。ただしこれは、ＦＰＧＡ処理が３つの回路による並列処理を含むからであり、仮にＦＰＧＡ処理が５つの回路による並列処理を含む場合は、制御周期ＴはＦＰＧＡ処理時間の少なくとも５倍の長さとなる。

図４は第２処理回路１０１２の動作を表す模式図である。図４に示す例では、第２処理回路１０１２には撮影画像と車速が入力される。第２処理回路１０１２は、入力された撮影画像が真っ白か否かを判断する。第２処理回路１０１２は、撮影画像が真っ白であると判断する場合は処理Ｒ１を実行し、撮影画像が真っ白ではないと判断する場合は処理Ｒ２を実行する。なお処理Ｒ１では撮影画像だけでなく車速も使用され、処理Ｒ２では撮影画像のみが用いられる。そして処理Ｒ１または処理Ｒ２の結果を出力して第１処理回路の処理を終了する。

第２処理回路１０１２の動作が図４に示すものの場合は、センサの出力、すなわち撮影画像によって実行する処理が大きく異なる。そのため、処理回路１０１に入力されるセンサデータと、診断回路部１１１に入力されるセンサデータが少しでも異なる場合は、両者の演算が乖離することになる。そのため電子制御装置３に入力データ格納部１１４を設けて、処理回路１０１に入力したセンサデータを格納することが必要となる。

なお処理の二重化に類似した演算（以下、「疑似二重化」と呼ぶ）として以下のような構成も考えられる。すなわち疑似二重化では入力データ格納部１１４を使用せず、診断回路部１１１が演算を行うタイミングで外部センサ群１０の出力を読み込み、診断回路部１１１と処理回路１０１が同時に演算を行う。これにより両者が同一のセンサデータを用いて演算を行い、演算結果を比較することで疑似的に二重化が行われる。しかしこの疑似二重化では、制御ＣＰＵ２０が演算に用いているセンサデータとは異なるセンサデータを用いることになるので、制御ＣＰＵ１が演算に用いているデータについては二重化が担保されていない。したがってこの疑似二重化では不十分であり、本実施の形態のように入力データ格納部１１４が必要である。

上述した第１の実施の形態によれば、次の作用効果が得られる。
（１）電子制御装置３は、入力されるセンサ情報を処理する複数の処理回路１０１のそれぞれを診断するために用いられる、再構成可能な診断回路部１１１と、入力されるセンサ情報を一時的に格納する入力データ格納部１１４と、複数の処理回路の出力信号を一時的に格納する出力データ格納部１１５と、診断回路部１１１に処理回路１０１と同一の回路情報を、回路構成情報として順番に書き込む再構成制御部１１８と、診断回路部１１１に回路構成情報が書き込まれると、診断回路部１１１に入力データ格納部１１４に格納されたセンサ情報を用いて演算を行わせる診断制御部１１７と、診断回路部１１１の出力、および出力データ格納部１１５に格納された出力信号を比較することで複数の処理回路のそれぞれを診断する比較器１１６とを備える。そのため入力データ格納部１１４および出力データ格納部１１５を利用して、実使用時と同じ動作条件における診断が可能となり、電子制御装置および車載システムの更なる信頼性向上を実現できる。

（２）電子制御装置３は、複数の処理回路における診断の順序である診断順序を管理し、再構成制御部１１８への再構成指示を行うシーケンサ１１３を備える。比較器１１６が比較に用いる出力データ格納部１１５に格納された出力信号は、シーケンサ１１３が管理する診断順序に基づき決定される。そのため、処理回路１０１を診断する順番を管理できる。

（３）処理回路１０１は、あらかじめ定められた処理周期ごとに動作する。診断回路部１１１には一度には複数の処理回路のいずれか１つの回路情報が書き込まれる。処理周期Ｔは、処理回路１０１のそれぞれの演算時間の和よりも長い。そのため制御周期Ｔの中で全ての処理回路１０１の二重化が可能である。すなわち、仮にエラーが検出された場合には、電子制御装置３は制御周期Ｔが完了する前にエラー発生を認識できるので、適切な対処が可能となる。

（４）処理回路１０１は、再構成可能なＦＰＧＡ１００に構成される。そのため電子制御装置３は状況に応じた様々な演算が可能であり、いずれの演算についても診断回路部１１１により二重化が可能である。

（変形例１）
比較器１１６がエラー信号を出力した場合、すなわち診断回路部１１１が出力する演算結果と、出力データ格納部１１５が出力する出力データ１１５ａとが一致しない場合に次のように異常個所を特定してもよい。たとえば、１度目の制御周期における診断でエラーが検出され、次の制御周期の診断でエラーが再発しない場合は、再構成によってリフレッシュされた診断回路側に異常があったと判断する。また２回連続でエラーが検出された場合は、常に再構成されない処理回路１０１に異常があると判断する。

（変形例２）
上述した第１の実施の形態では、ＦＰＧＡ１００には診断回路部１１１だけでなく、処理回路１０１、同期受信部１１２、入力データ格納部１１４など様々な構成要素が実装された。しかしＦＰＧＡ１００には診断回路部１１１のみが実装され、他の構成要素はＦＰＧＡ１００以外に実装されてもよい。たとえば処理回路１０１は、ハードウエア回路により実現されてもよいし、ソフトウエア処理により実現されてもよいし、ＦＰＧＡ１００とは異なる論理回路上に構成されてもよい。入力データ格納部１１４および出力データ格納部１１５は、ＦＰＧＡ１００の外部に設けられた半導体メモリにより実現されてもよいし、ラッチ回路により実現されてもよい。

（変形例３）
再構成制御部１１８は、必要に応じて処理回路１０１を再構成してもよい。

―第２の実施の形態―
図５を参照して、電子制御装置の第２の実施の形態を説明する。以下の説明では、第１の実施の形態と同じ構成要素には同じ符号を付して相違点を主に説明する。特に説明しない点については、第１の実施の形態と同じである。本実施の形態では、主に、一部の処理回路を使用しない場合がある点で、第１の実施の形態と異なる。

図５は、第２の実施の形態における電子制御装置３Ａの構成図である。図１と同じ部分には同じ符号を付してあり、構成、動作が同じであるので、説明を省略する。ＦＰＧＡ１００Ａは、処理回路１０１を使用するか否かを制御ＣＰＵ２０からの制御信号２０ａ～２０ｃで制御可能な点が第１の実施の形態と異なる。制御信号２０ａ～２０ｃはシーケンサ２１３にも入力され、どの処理回路を使用しているのかをシーケンサ２１３が認識することができる。

制御ＣＰＵ１は、あらかじめ定められたルール、または所定の演算に基づき演算が不要な処理回路１０１を決定し、演算が不要な処理回路１０１に対応する信号２０ａ～２０ｃをＦＰＧＡ１００Ａに出力する。本実施の形態における制御ＣＰＵ１は、演算が不要な処理回路１０１を決定するので、「不要回路決定部」と呼ぶこともできる。

シーケンサ１１３はこの情報を利用し、診断回路の再構成および診断制御に関して、使用していない処理回路については診断をスキップするように制御する。具体的には、シーケンサ２１３の内部に備えられるシーケンステーブルの情報を制御信号２０ａ～２０ｃを用いてマスクする。すなわち図２の左から２列目における診断対象回路の識別情報を、制御信号２０ａ～２０ｃを用いてマスクする。たとえば、第１処理回路１０１１を不使用に設定する場合の制御信号２０ａが”High”の場合は、識別情報の「１」の欄をマスクする。これにより「０」が記載されている場合と同様に扱い、第１処理回路１０１１の診断をスキップする。

上述した第２の実施の形態によれば、次の作用効果が得られる。
（５）電子制御装置３は、複数の処理回路１０１のうち演算が不要な処理回路１０１を決定する制御ＣＰＵ１を備える。再構成制御部１１８は、不要回路を除く複数の処理回路と同一の回路情報を、診断回路部１１１へ回路構成情報として順番に書き込む。そのため、不要な再構成時間や診断時間を削減することで、制御周期内における異常検出時間を短縮できるため、電子制御装置３および車載システムの信頼性を向上できる。また使用していない処理回路を停止することで消費電力を削減する効果も有する。

（第２の実施の形態における変形例）
再構成制御部１１８は、制御ＣＰＵ１が使用しないと判断した処理回路１０１を消去、すなわちブランク回路に再構成してもよい。この場合に、ブランク回路を診断回路部１１１が使用してもよい。

―第３の実施の形態―
図６～図７を参照して、電子制御装置の第３の実施の形態を説明する。以下の説明では、第１の実施の形態と同じ構成要素には同じ符号を付して相違点を主に説明する。特に説明しない点については、第１の実施の形態と同じである。本実施の形態では、主に、診断回路部に論理回路を構成する時間を隠蔽する点で、第１の実施の形態と異なる。

図６は、第３の実施の形態における電子制御装置３Ｂの構成図である。図１と同じ部分には同じ符号を付してあり、構成、動作が同じであるので、説明を省略する。第３の実施の形態では、診断回路部１１１は、第１診断回路部１１１Ａと、第２診断回路部１１１Ｂと、どちらの診断回路を診断に使用するかを選択するための選択部３１９とから構成される。第１診断回路部１１１Ａおよび第２診断回路部１１１Ｂのいずれも、第１処理回路１０１１、第２処理回路１０１２、および第３処理回路１０１３のうち任意の１つを構成可能な領域を有する。

本実施の形態におけるシーケンサ１１３は、診断制御部１１７および再構成制御部１１８に、診断制御用の回路識別情報１１３ｂだけでなく、再構成用の回路識別情報３１３ｃを出力する。本実施の形態においてシーケンサ３１３に備えられるシーケンステーブルには、第１診断回路部１１１Ａと、第２診断回路部１１１Ｂのどちらの領域に対して再構成を行うかの情報も含まれる。

図７は、第３の実施の形態における電子制御装置３のシーケンス図である。図７では図２と同じ処理には同一の符号を付して説明を省略する。本シーケンス図では、まず第１診断回路部３１１Ａに、第１処理回路１０１１と同等の回路が構成されている。また選択部３１９は、第１の診断回路部側を選択していることで、第１処理回路１０１１の診断が行われている。

ここで、第１診断回路部１１１Ａの処理と平行して、再構成制御部１１８は、シーケンサ１１３からの再構成用の回路識別情報３１３ｃをもとに、第２診断回路部１１１Ｂの再構成処理を実施する。これにより第２診断回路部１１１Ｂには次の診断対象である第２処理回路１０１２と同等の回路が書き込まれる。再構成が完了し、さらに第１診断回路部１１１Ａの診断が終了すると、選択部３１９は第２診断回路部１１１Ｂを選択することによって、再構成による待ち時間が無く、次の第２処理回路１０１２の診断を開始することができる。

上述した第３の実施の形態によれば、次の作用効果が得られる。
（６）診断回路部１１１は、複数の処理回路１０１に含まれる処理回路と同一の回路情報をそれぞれ書き込み可能な、第１診断回路部１１１Ａと第２診断回路部１１１Ｂとを含む。診断制御部１１７は、再構成制御部１１８による第１診断回路部１１１Ａへの回路情報の書き込みと、第２診断回路部１１１Ｂに構成した処理回路による演算とを時系列的に重複して実行させる。このように、２つの診断回路部、すなわち第１診断回路部１１１Ａと第２診断回路部１１１Ｂを設け、それぞれにおいて再構成処理と診断処理を交互に実行している。そのため、診断回路部１１１が演算を行わず再構成のみを行う時間を第１の実施の形態に比べて短縮でき、電子制御装置３および車載システムの信頼性向上につながる。

―第４の実施の形態―
図８を参照して、電子制御装置の第４の実施の形態を説明する。以下の説明では、第１の実施の形態と同じ構成要素には同じ符号を付して相違点を主に説明する。特に説明しない点については、第１の実施の形態と同じである。

図８は、第４の実施の形態におけるＦＰＧＡ１００Ｃの構成を示す概念図である。ＦＰＧＡ１００Ｃは、第１の実施の形態におけるＦＰＧＡ１００の構成を１つの機能ブロックとし、この機能ブロックを複数、たとえば３つ備える。また、センサデータの同期受信部は各機能ブロック間でさらに同期しており、全体のセンサデータの同期受信を実現する。たとえば外部センサ群１０に数十個のセンサが含まれる場合に、外部センサ群１０を前方、後方、左右などのクラスタに分けて処理し、その出力データを対象としてフュージョン処理を行う。

このように、もともと並列で動作する複数の処理回路で構成される機能ブロックが、さらに複数内蔵された場合も、それぞれの機能ブロックの中で、第１の実施の形態において示した時分割診断処理を並行して実行できる。

なお、本発明は前述した実施の形態および変形例に限定されるものではなく、添付した特許請求の範囲の趣旨内における様々な変形例及び同等の構成が含まれる。たとえば、前述した実施の形態は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに本発明は限定されるものではない。また、制御線や情報線は説明上必要と考えられるものを示しており、実装上必要な全ての制御線や情報線を示しているとは限らない。実際には、ほとんど全ての構成が相互に接続されていると考えてもよい。

上述した各実施の形態および変形例は、それぞれ組み合わせてもよい。上記では、種々の実施の形態および変形例を説明したが、本発明はこれらの内容に限定されるものではない。本発明の技術的思想の範囲内で考えられるその他の態様も本発明の範囲内に含まれる。

１…制御ＣＰＵ
３、３Ａ、３Ｂ…電子制御装置
１０…外部センサ群
１１…再構成データメモリ
２０…制御ＣＰＵ
１００、１００Ａ、１００Ｂ、１００Ｃ…ＦＰＧＡ
１０１…処理回路部
１１１…診断回路部
１１１Ａ…第１診断回路部
１１１Ｂ…第２診断回路部
１１２…同期受信部
１１３…シーケンサ
１１４…入力データ格納部
１１５…出力データ格納部
１１６…比較器
１１７…診断制御部
１１８…再構成制御部
３１９…選択部
１０１１…第１処理回路
１０１２…第２処理回路
１０１３…第３処理回路

Claims (2)

1. 入力される信号を処理する複数の処理回路のそれぞれを診断するために用いられる、再構成可能な診断回路部と、
   前記入力される信号を一時的に格納する入力データ格納部と、
   前記複数の処理回路の出力信号を一時的に格納する出力データ格納部と、
   前記診断回路部に前記複数の処理回路と同一の回路情報を、前記診断回路部へ回路構成情報として順番に書き込む再構成制御部と、
   前記診断回路部に前記回路構成情報が書き込まれると、前記診断回路部に前記入力データ格納部に格納された前記入力される信号を用いて演算を行わせる診断制御部と、
   前記診断回路部の出力、および前記出力データ格納部に格納された前記出力信号を比較することで複数の処理回路のそれぞれを診断する比較器とを備え、
   前記複数の処理回路は、あらかじめ定められた処理周期ごとに動作し、
   前記診断回路部には一度には前記複数の処理回路のいずれか１つの回路情報が書き込まれ、
   前記処理周期は、前記複数の処理回路のそれぞれの演算時間の和よりも長い電子制御装置。
2. 入力される信号を処理する複数の処理回路のそれぞれを診断するために用いられる、再構成可能な診断回路部と、
   前記入力される信号を一時的に格納する入力データ格納部と、
   前記複数の処理回路の出力信号を一時的に格納する出力データ格納部と、
   前記診断回路部に前記複数の処理回路と同一の回路情報を、前記診断回路部へ回路構成情報として順番に書き込む再構成制御部と、
   前記診断回路部に前記回路構成情報が書き込まれると、前記診断回路部に前記入力データ格納部に格納された前記入力される信号を用いて演算を行わせる診断制御部と、
   前記診断回路部の出力、および前記出力データ格納部に格納された前記出力信号を比較することで複数の処理回路のそれぞれを診断する比較器とを備え、
   前記診断回路部は、前記複数の処理回路に含まれる処理回路と同一の回路情報をそれぞれ書き込み可能な、第１領域と第２領域とを含み、
   前記診断制御部は、前記再構成制御部による前記第１領域への回路情報の書き込みと、前記第２領域に構成した処理回路による演算とを時系列的に重複して実行させる電子制御装置。

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