JP2015106594A - 診断装置、診断装置の制御方法、および診断装置の制御プログラム - Google Patents

診断装置、診断装置の制御方法、および診断装置の制御プログラム Download PDF

Info

Publication number
JP2015106594A
JP2015106594A JP2013246802A JP2013246802A JP2015106594A JP 2015106594 A JP2015106594 A JP 2015106594A JP 2013246802 A JP2013246802 A JP 2013246802A JP 2013246802 A JP2013246802 A JP 2013246802A JP 2015106594 A JP2015106594 A JP 2015106594A
Authority
JP
Japan
Prior art keywords
circuit
fpga
circuits
configuration information
circuit configuration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013246802A
Other languages
English (en)
Inventor
行展 野々村
Yukinobu Nonomura
行展 野々村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2013246802A priority Critical patent/JP2015106594A/ja
Priority to US14/490,851 priority patent/US9117047B2/en
Publication of JP2015106594A publication Critical patent/JP2015106594A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/30Circuit design
    • G06F30/34Circuit design for reconfigurable circuits, e.g. field programmable gate arrays [FPGA] or programmable logic devices [PLD]
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748Structural details of configuration resources
    • H03K19/1776Structural details of configuration resources for memories
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748Structural details of configuration resources
    • H03K19/17764Structural details of configuration resources for reliability
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2115/00Details relating to the type of the circuit
    • G06F2115/06Structured ASICs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • Logic Circuits (AREA)
  • Stored Programmes (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

【課題】システムの信頼性を向上させる。【解決手段】FPGA1151をアップデートする場合、MPU1111は、通信部1171を介して新たなファームパッケージ1132を受信し、MPUFMEM1131に格納してファームパッケージ1132を更新し、MPU1111は、FPGAデータ1135を読み出し、FPGAFMEM1141にFPGAデータ1142を格納し、FPGA1151をリコンフィグレーションし、アップデート後のファームパッケージ1132は、MPUファーム1133、FPGAデータ1135、およびFPGA診断プログラム1137を含み、FPGA診断プログラム1137は、FPGA1151の診断を行うプログラムであり、アップデートにより追加された全ての回路(新回路)と新回路の動作に必要な回路のみ診断を行い、診断対象となる回路や診断処理等が予め設定されている。【選択図】図4

Description

本発明は、診断装置、診断装置の制御方法、および診断装置の制御プログラムに関する。
Field Programmable Gate Array(FPGA)は、製造後にユーザが回路の構成情報を変更することが可能な集積回路であり、現在、様々な装置で用いられている。
図1は、従来のシステムのアップデート前の構成図である。
システム101は、Micro Processing Unit(MPU)111、メモリ121、MPU Flash Memory(FMEM)131、FPGA FMEM141、FPGA151、制御デバイス161−i(i=1〜m)、および通信部171を備える。
MPU FMEM131は、ファームパッケージ132を格納する。
ファームパッケージ132は、MPUファーム133およびFPGAデータ135を含む。
MPUファーム133は、ファームパッケージ132の更新やFPGA151のリコンフィグレーションの指示等を行うプログラムである。
FPGAデータ135は、FPGA151内に構成される回路の情報である。
FPGA FMEM141は、FPGAデータ142を格納する。
MPU111は、MPU FMEM131内のFPGAデータ135をFPGA FMEM141にコピーする。FPGA FMEM141にコピーされたFPGAデータは、FPGAデータ142と表記する。すなわち、FPGAデータ135とFPGAデータ142の内容は同一である。
MPU111は、FPGA151にリコンフィグレーションを指示すると、FPGA151はFPGAデータ142を読み出し、FPGAデータ142に基づいてFPGA151内に回路を構成する。
アップデート前において、FPGAデータ142に基づいてFPGA151内に回路を構成すると、旧回路181−1〜181−nが構成される。以下、旧回路181−1〜181−nは、それぞれ旧回路1〜nと表記する。
旧回路1〜nは、制御デバイス161の制御等の通常のシステム動作で動作する回路である。
また、FPGA151内には、旧回路1〜nが使用していない領域に素子の故障(故障部分1、2)が存在する。
故障部分1、2は、旧回路1〜nが使用していない領域に存在するため、旧回路1〜nは、正常に動作する。
FPGA151をアップデートする場合、MPU111は、通信部171を介して新たなファームパッケージ132を受信し、MPU FMEM131に格納してファームパッケージ132を更新する。そして、MPU111は、FPGAデータ135を読み出し、FPGA FMEM141にFPGAデータ142を格納し、FPGA151をリコンフィグレーションする。
図2は、従来のシステムのアップデート後の構成および診断範囲を示す図である。
アップデート後のFPGAデータ142を用いてFPGA151をリコンフィグレーションすると、FPGA151には、旧回路1〜nおよび新回路191−1、191−2が構成される。以下、新回路191−1、191−2は、それぞれ新回路1、2と表記する。
旧回路1〜nは、アップデート前に構成されていた旧回路1〜nと同じである。ただし、アップデート前において旧回路1と旧回路2は接続していたが、アップデート後において旧回路1と旧回路2は接続しておらず、旧回路1、2は新回路1と接続している。
アップデート前のFPGA151と比較するとアップデート後のFPGA151には、新回路1、2が追加される。
新回路1は、旧回路1、2および新回路2と接続している。
新回路1は、システム101の通常動作時に動作する回路である。
新回路2は、特定の条件でのみ動作し、システム101の通常動作時には動作しない。
新回路1は、故障部分1を含む領域に構成され、新回路2は、故障部分2を含む領域に構成されるものとする。この場合、新回路1、2は、誤動作する。
上述のようなアップデートが行われたシステム101において、システム101全体を通常動作による疎通動作確認をすることで、FPGA151の動作確認を行う。
この場合、疎通動作確認の範囲は、通常動作で動作する旧回路1〜nおよび新回路1を含む。
すなわち、旧回路1〜nおよび新回路1を通常動作させて、エラーがあるかチェックする。
新回路1は、システム101の通常動作で動作する回路であるため、新回路1が構成されている領域に故障部分があれば、新回路1のエラーにより故障を検出できる。この場合、FPGA151を上記アップデート等を行う保守作業中に交換すればよい。
一方、通常動作による動作確認において、特定の条件でのみ動作する新回路2は動作確認の範囲に含まれていない。
よって、新回路2に故障部分が含まれていたとしても、従来の動作確認では新回路2の故障は検出できない。
新回路2の故障は、保守作業の終了後、システム運用中に新回路2が動作した場合に検出される。そのため、新回路2に故障部分が含まれていた場合、再度システム101を停止し、FPGA151を交換する必要がある。
このように、従来のアップデート時の動作確認では、FPGA内の全ての回路をチェックしておらず、保守作業の終了後のシステム運用中にFPGAの故障が検出されるため、システムの信頼性が低くなるという問題がある。
尚、システムの出荷前にFPGA内部の全素子の診断が出来ていればどんな回路構成でも正常な動作が保証される。しかし、そのようなテストプログラムの作成は膨大な開発工数およびコストが発生してしまう。
特開2008−52389号公報 特開2009−44473号公報
本発明の課題は、システムの信頼性を向上させることである。
実施の形態の診断装置は、記憶部と、回路部と、処理部と、を備える。
前記記憶部は、第1の回路構成情報を格納する。
前記回路部は、前記第1の回路構成情報に基づいて第1の複数の回路を構成するとともに、第2の回路構成情報に基づいて第2の複数の回路を構成する。
前記処理部は、前記第1の回路構成情報を前記第2の回路構成情報に更新し、前記第2の複数の回路のうち、前記第2の回路構成情報により新たに追加された全ての回路を診断する。
実施の形態の診断装置によれば、システムの信頼性を向上させることである。
従来のシステムのアップデート前の構成図である。 従来のシステムのアップデート後の構成および診断範囲を示す図である。 第1の実施の形態に係るシステムのアップデート前の構成図である。 第1の実施の形態に係るシステムのアップデート後の構成図である。 第1の実施の形態に係る診断方法における診断範囲を示す図である。 第1の実施の形態に係る診断方法のフローチャートである。 第2の実施の形態に係るシステムのアップデート前の構成図である。 第2の実施の形態に係るシステムのアップデート後の診断時の構成図である。 第2の実施の形態に係る診断方法における診断範囲を示す図である。 第2の実施の形態に係る診断方法のフローチャートである。 第2の実施の形態に係るシステムのアップデート後の診断後の構成図である。 第3の実施の形態に係るシステムのアップデート前の構成図である。 第3の実施の形態に係るシステムのアップデート後の最初の診断時の構成図である。 第3の実施の形態に係るシステムのアップデート後の再診断時の構成図である。 第3の実施の形態に係る診断方法のフローチャートである。 情報処理装置(コンピュータ)の構成図である。
以下、図面を参照しながら実施の形態について説明する。
(第1の実施の形態)
図3は、第1の実施の形態に係るシステムのアップデート前の構成図である。
システム1101は、MPU1111、メモリ1121、MPU Flash Memory(FMEM)1131、FPGA FMEM1141、FPGA1151、制御デバイス1161−i(i=1〜m)、および通信部1171を備える。
システム1101は、例えば、システムボードやサーバ等のコンピュータである。
MPU1111は、ファームパッケージの更新やFPGAの診断を行う処理装置である。MPU1111は、メモリ1121に読み出されたMPUファームおよびFPGA診断プログラムを実行することにより、ファームパッケージ1132の更新やFPGA1151の診断を行う。
メモリ1121は、システム1101で利用されるデータやプログラムを一時的に格納する記憶装置である。メモリ1121は、例えば、Random Access Memory(RAM)である。
MPU FMEM1131は、ファームパッケージ1132を格納する。MPU FMEM1131は、例えば、不揮発性のメモリである。
ファームパッケージ1132は、MPUファーム1133およびFPGAデータ1135を含む。
MPUファーム1133は、ファームパッケージ1132の更新やFPGA1151のリコンフィグレーションの指示等を行うプログラムである。
FPGAデータ1135は、FPGA1151内に構成される回路の情報である。FPGAデータ1135は、FPGA1151内に構成される回路の構造、回路の位置、および回路間の接続関係などの情報を含む。
FPGA FMEM1141は、FPGAデータ1142を格納する。FPGA FMEM1141は、例えば、不揮発性のメモリである。
FPGAデータ1142は、FPGA1151内に構成される回路の情報である。FPGAデータ1142は、MPU1111がFPGAデータ1135をコピーすることにより生成される。よって、FPGAデータ1142とFPGAデータ1135の内容は同一である。
FPGA1151は、FPGAデータ1142に基づいてFPGA1151の内部に回路を構成する。FPGA1151は、MPU1111と制御デバイス1161間の通信をさせるためのブリッジ機能を有する。FPGA1151は、回路部の一例である。
第1の実施の形態では、更新前のFPGAデータ1142に基づいて、旧回路1181−1〜1181−nが構成される。以下、旧回路1181−1〜1181−nは、それぞれ旧回路1〜nと表記する。
旧回路1は、旧回路2およびMPU1111と接続する。
旧回路2は、旧回路1および旧回路3と接続する。
旧回路3は、旧回路2および制御デバイス1161−1〜1161−mと接続する。
制御デバイス1161は、FPGA1151を介してMPU1111により制御される装置である。
通信部1171は、Local Area Network(LAN)等のネットワークと接続し、ネットワークを介して接続された外部装置とデータの送受信を行う。
図4は、第1の実施の形態に係るシステムのアップデート後の構成図である。
FPGA1151をアップデートする場合、MPU1111は、通信部1171を介して新たなファームパッケージ1132を受信し、MPU FMEM1131に格納してファームパッケージ1132を更新する。そして、MPU1111は、FPGAデータ1135を読み出し、FPGA FMEM1141にFPGAデータ1142を格納し、FPGA1151をリコンフィグレーションする。
図4は、FPGAデータ1135の更新後、更新後のFPGAデータ1135でFPGA1151をリコンフィグレーションしたときの構成図である。
アップデート後のファームパッケージ1132は、MPUファーム1133、FPGAデータ1135、およびFPGA診断プログラム1137を含む。
FPGA診断プログラム1137は、FPGA1151の診断を行うプログラムである。
FPGA診断プログラム1137は、アップデートにより追加された全ての回路(新回路)と新回路の動作に必要な回路のみ診断を行う。
FPGA診断プログラム1137には、診断対象となる回路や診断処理等が予め設定されている。
FPGA1151には、更新後のFPGAデータ1142に基づいて、旧回路1181−1〜1181−nおよび新回路1191−1、1191−2が構成される。以下、旧回路1181−1〜1181−nは、それぞれ旧回路1〜n、新回路1191−1、1191−2は、それぞれ新回路1、2と表記する。
旧回路1〜nは、更新前のFPGA1151においても、FPGA1151内に構成されていた回路である。
新回路1、2は、更新後のFPGA1151において、更新前のFPGA1151と比較して新たに追加された回路である。
旧回路1は、新回路1およびMPU1111と接続する。
旧回路2は、新回路1および旧回路3と接続する。
旧回路3は、旧回路2および制御デバイス1161−1〜1161−mと接続する。
新回路1は、旧回路1、2、および新回路2と接続する。新回路1は、システム1101の通常動作時に動作する回路である。
新回路2は、新回路1と接続する。新回路2は、特定の条件でのみ動作し、システム1101の通常動作時には動作しない。
また、旧回路1〜3は、新回路1、2の動作に必要な回路である。尚、新回路の動作に必要な回路とは、新回路の動作時に動作する(使用される)回路である。新回路の動作に必要な回路は、例えば、新回路が動作時に使用するデータを生成して新回路に出力したり、他の回路から入力されたデータを新回路に中継したりする回路である。
旧回路4〜nは、新回路1、2の動作に必要のない回路である。すなわち、新回路1、2は、回路4〜nが動作していなくても正常な動作が可能である。
図5は、第1の実施の形態に係る診断方法における診断範囲を示す図である。
第1の実施の形態において、FPGA診断プログラム1137は、アップデートにより追加された全ての回路(新回路)と新回路の動作に必要な回路のみ診断を行う。尚、新回路の動作に必要な回路とは、新回路の動作時に動作する(使用される)回路である。
また、FPGA診断プログラム1137は、追加された回路の動作に必要のない回路の診断は行わない。
すなわち、図4のシステム1101において、FPGA診断プログラム1137は、新回路1、2と旧回路1〜3のみ診断を行う。FPGA診断プログラム1137は、旧回路4〜nの診断は行わない。これにより、診断時間を短縮することができ、システム1101の停止時間を短縮することができる。
図6は、第1の実施の形態に係る診断処理のフローチャートである。
FPGA1151は、FPGAデータ1142に基づいて、リコンフィグレーションしており、図3に示すアップデート前の構成となっている。
また、MPU1111は、MPUファーム1133を実行しているものとする。
ステップS1501において、MPU1111は、システム1101とネットワークを介して接続する外部装置から通信部1171を介してファームパッケージ1132を受信し、ファームパッケージ1132をMPU FMEM1131に書き込む。
ステップS1502において、MPU1111は、FPGAデータ1135を読み出し、シリアルバス1201経由でバスマスタとなりFPGA FMEM1141に書き込む。上述のように、FPGA FMEM1141に書き込まれたFPGAデータは、FPGAデータ1142と表記する。
ステップS1503において、MPU1111は、FPGA1151にリコンフィグレーションを指示する。FPGA1151は、指示を受信すると、リコンフィグレーションを行う。詳細には、FPGA1151は、FPGAデータ1142を読み出し、FPGAデータ1142に基づいて、旧回路1〜nおよび新回路1、2を構成する。また、FPGA1151は、MPU1111を介してMPU FMEM1131からFPGAデータ1135を受信し、FPGAデータ1135に基づいて、旧回路1〜nおよび新回路1、2を構成してもよい。その場合、ステップS1502のFPGAデータ1135をFPGA FMEM1141に書き込む処理は無くてもよい。
ステップS1504において、MPU1111は、FPGA診断プログラム1137を実行する。FPGA診断プログラム1137によりMPU1111は、新回路1、2および旧回路1〜3を診断する。診断処理は、例えば、予め定められたコマンドやデータを診断対象の回路に入力し、該回路が正常に動作するか否かをチェックする。予め定められたコマンドやデータを診断対象の回路に入力したときに、診断対象の回路が異常な動作をした場合には、エラーが検出される。
ステップS1505において、診断が正常に終了した場合(すなわち、新回路1、2、および旧回路1〜3にエラーが検出されなかった場合)、処理は終了し、診断が正常に終了しなかった場合(すなわち、新回路1、2、または旧回路1〜3のいずれかにエラーが検出された場合)、制御はステップS1506に進む。
ステップS1506において、MPU1111は、故障通知を行う。MPU1111は、例えば、エラーが検出された旨をシステム1101が有する表示部(不図示)に表示したり、システム1101とネットワークを介して接続される外部装置にエラー通知を行う。
第1の実施の形態のシステムによれば、更新により新たに追加された全ての回路を診断することで、システム運用中に潜在的な故障によるエラーを検出することがなくなり、システムの信頼性が向上する。
また、第1の実施の形態のシステムによれば、診断範囲を限定して診断時間を短縮することで、システムの停止時間を短縮することができる。
(第2の実施の形態)
図7は、第2の実施の形態に係るシステムのアップデート前の構成図である。
システム2101は、MPU2111、メモリ2121、MPU Flash Memory(FMEM)2131、FPGA FMEM2141、FPGA2151、制御デバイス2161−i(i=1〜m)、および通信部2171を備える。
システム2101は、例えば、システムボードやサーバ等のコンピュータである。
MPU FMEM2131は、ファームパッケージ2132を格納する。MPU FMEM2131は、例えば、不揮発性のメモリである。
ファームパッケージ2132は、MPUファーム2133およびFPGAデータ(通常版)2135を含む。
MPUファーム2133は、ファームパッケージ2132の更新やFPGA2151のリコンフィグレーションの指示等を行うプログラムである。
FPGAデータ2135は、FPGA2151内に構成される回路の情報である。FPGAデータ2135は、FPGA2151内に構成される回路の構造、回路の位置、および回路間の接続関係などの情報を含む。
MPU2111、メモリ2121、制御デバイス2161−i、および通信部2171は、第1の実施の形態のMPU1111、メモリ1121、制御デバイス1161−i、および通信部1171とそれぞれ同様の機能を有するので説明は省略する。
FPGA FMEM2141は、FPGAデータ(通常版)2143を格納する。FPGA FMEM2141は、例えば、不揮発性のメモリである。
FPGAデータ2143(通常版)は、FPGA2151内に構成される回路の情報である。FPGAデータ2143(通常版)は、MPU2111がFPGAデータ(通常版)2135をコピーすることにより生成される。よって、FPGAデータ(通常版)2143とFPGAデータ(通常版)2135の内容は同一である。
FPGA2151は、FPGAデータ(通常版)2143に基づいてFPGA2151の内部に回路を構成する。FPGA2151は、MPU2111と制御デバイス2161間の通信をさせるためのブリッジ機能を有する。FPGA2151は、回路部の一例である。
第2の実施の形態では、更新前のFPGAデータ(通常版)2143に基づいて、旧回路2181−1〜2181−nが構成される。以下、旧回路2181−1〜2181−nは、それぞれ旧回路1〜nと表記する。
旧回路2181−1〜2181−nは、第1の実施の形態の更新前の旧回路1181−1〜1181−nとそれぞれ同様の機能および構成を有するので説明は省略する。
図8は、第2の実施の形態に係るシステムのアップデート後の診断時の構成図である。
FPGA2151をアップデートする場合、MPU2111は、通信部2171を介して新たなファームパッケージ2132を受信し、MPU FMEM2131に格納してファームパッケージ2132を更新する。そして、MPU2111は、FPGAデータ(診断版)2136を読み出し、FPGA FMEM2141にFPGAデータ(診断版)2142を格納し、FPGA2151をリコンフィグレーションする。
図8は、ファームパッケージ2132の更新後、更新後のFPGAデータ(診断版)2136でFPGA2151をリコンフィグレーションしたときの構成図である。
アップデート後のファームパッケージ2132は、MPUファーム2133、FPGAデータ(通常版)2135、FPGAデータ(診断版)2136、およびFPGA診断プログラム2137を含む。
MPUファーム2133は、ファームパッケージ2132の更新やFPGA2151のリコンフィグレーションの指示等を行うプログラムである。
FPGAデータ(通常版)2135は、FPGA2151内に構成される回路の情報である。FPGAデータ2135(通常版)は、FPGA2151内に構成される回路の構造、回路の位置、および回路間の接続関係などの情報を含む。
FPGAデータ(診断版)2136は、FPGA2151内に構成される回路の情報である。FPGAデータ2136(診断版)は、FPGA2151内に構成される回路の構造、回路の位置、および回路間の接続関係などの情報を含む。
FPGA診断プログラム2137は、FPGA2151の診断を行う専用Built-In Self Test(BIST)回路2193に診断の開始指示、診断完了の通知の受信やエラー検出の通知の受信などを行うプログラムである。
FPGA FMEM2141は、FPGAデータ(診断版)2142を格納する。FPGA FMEM2141は、例えば、不揮発性のメモリである。
FPGAデータ2142(診断版)は、FPGA2151内に構成される回路の情報である。FPGAデータ2142(診断版)は、MPU2111がFPGAデータ(診断版)2136をコピーすることにより生成される。よって、FPGAデータ(診断版)2142とFPGAデータ(診断版)2136の内容は同一である。
FPGA2151は、FPGAデータ(診断版)2142に基づいてFPGA2151の内部に回路を構成する。
第2の実施の形態では、更新後のFPGAデータ(診断版)2142に基づいて、旧回路2181−1、2181−2、2181−5〜2181−n、新回路2191−1、専用擬似回路2192、および専用BIST回路2193が構成される。以下、旧回路2181−1、2181−2、2181−5〜2181−nは、それぞれ旧回路1、2、5〜n、新回路2191−1は、それぞれ新回路1と表記する。
旧回路1は、新回路1およびMPU2111と接続する。
旧回路2は、新回路1および専用擬似回路2192と接続する。
旧回路1、2、5〜nは、更新前のFPGA2151においても、FPGA2151内に構成されていた回路である。
新回路1は、更新後のFPGA2151において、図7の更新前のFPGA2151と比較して新たに追加された回路である。
専用擬似回路2192は、旧回路2と接続する。
専用擬似回路2192は、アップデート前のFPGA2151において制御デバイス2161−1〜2161−mとのインタフェースを持つ旧回路3が構成されていた領域に構成される。
専用擬似回路2192は、旧回路3の機能と制御デバイス2161−1〜2161−mと同等のインタフェースの機能とを有する。
専用擬似回路2192は、擬似回路2193−1〜2193−mを含む。以下、擬似回路2193−1〜2193−mは、それぞれ擬似回路1〜mと表記する。
擬似回路1〜mは、制御デバイス2161−1〜2161−mと同等のインタフェース動作を行う。すなわち、擬似回路1〜mは、制御デバイス2161−1〜2161−mにアクセスした場合の制御デバイス2161−1〜2161−mの応答と同等の動作を行う。
例えば、新回路1の診断時に制御デバイス2161−1〜2161−mにアクセスしようとする場合、専用擬似回路2192は、制御デバイス2161−1〜2161−mにアクセスすることなく、擬似回路1〜mにより制御デバイス2161−1〜2161−mにアクセスした場合と同等の応答を行う。
すなわち、擬似回路1〜mは、旧回路3を介して制御デバイス2161−1〜2161−mにアクセスしたときの制御デバイス2161−1〜2161−mの応答と同等の動作を行う。
よって、MPU2111、旧回路1、2、新回路1、および専用BIST回路2193からは、FPGA2151内に専用擬似回路2192の代わりに旧回路3が構成され、旧回路3が制御デバイス2161−1〜2161−mと接続しているように見える。よって、図8のFPGA2151において、旧回路3が制御デバイス2161−1〜2161−mと接続している場合と同等の診断を行うことができる。
専用BIST回路2193は、FPGA2151の診断を行う回路である。ハードウェアで構成された専用BIST回路2193は、第1の実施の形態のMPU1111が診断プログラム1137を実行してFPGA1151の診断を行うよりも高速に診断を実行できる。
専用BIST回路2193は、更新前のFPGA2151における旧回路4のあった領域に構成される。
尚、専用BIST回路2193が構成される領域は、更新前の旧回路4のあった領域に限られず、新回路1および新回路の動作時に動作する(使用される)回路に影響のない領域であればどこでもよい。
新回路1は、旧回路1および旧回路2と接続する。新回路1は、システム2101の通常動作時に動作する回路である。
また、旧回路1〜3は、新回路1の動作に必要な回路である。尚、新回路の動作に必要な回路とは、新回路の動作時に動作する(使用される)回路である。新回路の動作に必要な回路は、例えば、新回路が動作時に使用するデータを生成して新回路に出力したり、他の回路から入力されたデータを新回路に中継したりする回路である。
旧回路5〜nは、新回路1の動作に必要のない回路である。すなわち、新回路1は、回路5〜nが動作していなくても正常な動作が可能である。
図9は、第2の実施の形態に係る診断方法における診断範囲を示す図である。
第2の実施の形態において、専用BIST回路2193は、自身を除くアップデートにより追加された全ての回路(新回路)と新回路の動作に必要な回路のみ診断を行う。尚、新回路の動作に必要な回路とは、新回路の動作時に動作する(使用される)回路である。
また、専用BIST回路2193は、追加された回路の動作に必要のない回路の診断は行わない。
すなわち、図8のシステム2101において、専用BIST回路2193は、新回路1、旧回路1、2、および専用擬似回路2192のみ診断を行う。専用BIST回路2193は、旧回路5〜nの診断は行わない。これにより、診断時間を短縮することができ、システム2101の停止時間を短縮することができる。
また、専用擬似回路2192を用いることで制御デバイス2161を動作させないため、診断時間を短縮することが出来る。
図10は、第2の実施の形態に係る診断方法のフローチャートである。
FPGA2151は、FPGAデータ(通常版)2143に基づいて、リコンフィグレーションしており、図7に示すアップデート前の構成となっている。
また、MPU2111は、MPUファーム2133を実行しているものとする。
ステップS2501において、MPU2111は、システム2101とネットワークを介して接続する外部装置から通信部2171を介してファームパッケージ2132を受信し、ファームパッケージ2132をMPU FMEM2131に書き込む。
ステップS2502において、MPU2111は、FPGAデータ(診断版)2136を読み出し、シリアルバス2201経由でバスマスタとなりFPGA FMEM2141に書き込む。上述のように、FPGA FMEM2141に書き込まれたFPGAデータ(診断版)は、FPGAデータ2142と表記する。
ステップS2503において、MPU2111は、FPGA2151にリコンフィグレーションを指示する。FPGA2151は、指示を受信すると、リコンフィグレーションを行う。詳細には、FPGA2151は、FPGAデータ(診断版)2142を読み出し、FPGAデータ(診断版)2142に基づいて、旧回路1、2、新回路1、専用擬似回路2192、および専用BIST回路2193を構成する。また、FPGA2151は、MPU2111を介してMPU FMEM2131からFPGAデータ(診断版)2136を受信し、FPGAデータ(診断版)2136に基づいて、旧回路1、2、新回路1、専用擬似回路2192、および専用BIST回路2193を構成してもよい。その場合、ステップS2502のFPGAデータ(診断版)2136をFPGA FMEM2141に書き込む処理は無くてもよい。
ステップS2504において、MPU2111は、FPGA診断プログラム2137を実行する。FPGA診断プログラム2137を実行すると、MPU2111は、専用BIST回路2193に診断の開始を指示する。
指示を受信した専用BIST回路2193は、新回路1、旧回路1、2、および専用擬似回路2192を診断する。診断処理は、例えば、予め定められたコマンドやデータを診断対象の回路に入力し、該回路が正常に動作するか否かをチェックする。
ステップS2505において、診断が正常に終了した場合、専用BIST回路2193は、MPU2111に診断完了の通知を行う。診断が正常に終了しなかった場合(すなわち、新回路1、旧回路1、2、および専用擬似回路2192のいずれかにエラーが検出された場合)、専用BIST回路2193は、MPU2111にエラー検出を通知する。
ステップS2506において、MPU2111は、FPGAデータ(通常版)2135を読み出し、シリアルバス2201経由でバスマスタとなりFPGA FMEM2141に書き込む。FPGA FMEM2141に書き込まれたFPGAデータ(通常版)は、FPGAデータ(通常版)2143と表記する。
ステップS2507において、MPU2111は、FPGA2151にリコンフィグレーションを指示する。FPGA2151は、指示を受信すると、リコンフィグレーションを行う。詳細には、FPGA2151は、FPGAデータ(通常版)2143を読み出し、FPGAデータ(通常版)2143に基づいて、回路を構成する。これにより、図11に示されるようなFPGA2151が構成される。また、FPGA2151は、MPU2111を介してMPU FMEM2131からFPGAデータ(通常版)2135を受信し、FPGAデータ(通常版)2135に基づいて、回路を構成してもよい。その場合、ステップS2506のFPGAデータ(通常版)2136をFPGA FMEM2141に書き込む処理は無くてもよい。
図11は、第2の実施の形態に係るシステムのアップデート後の診断後の構成図である。
図11のFPGA2151には、FPGAデータ(通常版)2143に基づいて、旧回路2181−1〜2181−nおよび新回路2191−1が構成される。以下、旧回路2181−1〜2181−nは、それぞれ旧回路1〜n、新回路2191−1は、新回路1と表記する。
旧回路1〜nは、更新前のFPGA2151においても、FPGA2151内に構成されていた回路である。
新回路1は、更新後のFPGA2151において、図7の更新前のFPGA2151と比較して新たに追加された回路である。また、新回路1は、図8の診断時の新回路1と同様の回路である。
図10に戻り、ステップS2508において、MPU2111は、故障通知を行う。MPU2111は、例えば、エラーが検出された旨をシステム2101が有する表示部(不図示)に表示したり、システム2101とネットワークを介して接続される外部装置にエラー通知を行う。
第2の実施の形態のシステムによれば、更新により新たに追加された全ての回路を診断することで、システム運用中に潜在的な故障によるエラーを検出することがなくなり、システムの信頼性が向上する。
第2の実施の形態のシステムによれば、FPGA内に診断を行うBIST回路を構成し、BIST回路が診断を行うことで、診断時間を短縮することができる。
制御デバイスを動作させるのに非常に長い時間がかかる場合、FPGAの診断に要する時間も増えてしまいシステムの保守停止時間が大幅に増えてしまうという問題がある。
第2の実施の形態のシステムによれば、診断時に制御デバイスを動作させず、該制御デバイスのインタフェース動作と同等の動作を行う専用擬似回路を用いることで診断時間を短縮することが出来る。
(第3の実施の形態)
図12は、第3の実施の形態に係るシステムのアップデート前の構成図である。
システム3101は、MPU3111、メモリ3121、MPU Flash Memory(FMEM)3131、FPGA FMEM3141、FPGA3151、制御デバイス3161−i(i=1〜m)、および通信部3171を備える。
MPU3111、メモリ3121、制御デバイス3161−i、および通信部3171は、第1の実施の形態のMPU1111、メモリ1121、制御デバイス1161−i、および通信部1171とそれぞれ同様の機能および構成を有するので説明は省略する。
MPU FMEM3131は、ファームパッケージ3132を格納する。ファームパッケージ3132は、MPUファーム3133、およびFPGAデータ3134を含む。
MPU FMEM3131、MPUファーム3133、およびFPGAデータ3134は、第1の実施の形態のMPU FMEM1131、MPUファーム1133、およびFPGAデータ1134とそれぞれ同様の機能および構成を有するので説明は省略する。
FPGA FMEM3141は、FPGAデータ3144を格納する。FPGA FMEM3141は、例えば、不揮発性のメモリである。
FPGAデータ3144は、FPGA3151内に構成される回路の情報である。FPGAデータ3144は、MPU2111がFPGAデータ3134をコピーすることにより生成される。よって、FPGAデータ3144とFPGAデータ3134の内容は同一である。
FPGA3151は、FPGAデータ3144に基づいてFPGA3151の内部に回路を構成する。FPGA3151は、MPU3111と制御デバイス3161間の通信をさせるためのブリッジ機能を有する。FPGA3151は、回路部の一例である。
第3の実施の形態では、更新前のFPGAデータ3144に基づいて、旧回路3181−1〜3181−nが構成される。以下、旧回路3181−1〜3181−nは、それぞれ旧回路1〜nと表記する。
旧回路3181−1〜3181−nは、第1の実施の形態の更新前の旧回路1181−1〜1181−nとそれぞれ同様の機能および構成を有するので説明は省略する。
図13は、第3の実施の形態に係るシステムのアップデート後の最初の診断時の構成図である。
FPGA3151をアップデートする場合、MPU3111は、通信部3171を介して新たなファームパッケージ3132を受信し、MPU FMEM3131に格納してファームパッケージ3132を更新する。そして、MPU3111は、FPGAデータ(area0版)3135を読み出し、FPGA FMEM3141にFPGAデータ(area0版)3142を格納し、FPGA3151をリコンフィグレーションする。
アップデート後のファームパッケージ3132は、MPUファーム3133、FPGAデータ(area0版)3135、FPGAデータ(area1版)3136、およびFPGA診断プログラム3137を含む。
MPUファーム3133は、ファームパッケージ3132の更新やFPGA3151のリコンフィグレーションの指示等を行うプログラムである。
FPGAデータ(area0版)3135は、FPGA3151内に構成される回路の情報である。FPGAデータ(area0版)3135は、FPGA3151内に構成される回路の構造、回路の位置、および回路間の接続関係などの情報を含む。
FPGAデータ(area1版)3136は、FPGA3151内に構成される回路の情報である。FPGAデータ(area1版)3136は、FPGA3151内に構成される回路の構造、回路の位置、および回路間の接続関係などの情報を含む。
FPGA診断プログラム3137は、FPGA3151の診断を行うプログラムである。
FPGA診断プログラム3137は、アップデートにより追加された全ての回路(新回路)と新回路の動作に必要な回路のみ診断を行う。
FPGA診断プログラム3137には、診断対象となる回路や診断処理等が予め設定されている。
FPGA FMEM3141は、FPGAデータ(area0版)3142を格納する。
FPGAデータ(area0版)3142は、FPGA3151内に構成される回路の情報である。FPGAデータ(area0版)3142は、MPU3111がFPGAデータ(area0版)3135をコピーすることにより生成される。よって、FPGAデータ(area0版)3142とFPGAデータ(area0版)3135の内容は同一である。
FPGA3151には、FPGAデータ(area0版)3142に基づいて、旧回路3181−1〜3181−nおよび新回路(area0版)3191−1が構成される。以下、旧回路3181−1〜3181−nは、それぞれ旧回路1〜n、新回路3191−1は、新回路1(area0版)と表記する。
旧回路1〜nは、更新前のFPGA3151においても、FPGA3151内に構成されていた回路である。
新回路1(area0版)は、更新後のFPGA3151において、更新前のFPGA3151と比較して新たに追加された回路である。
旧回路1は、新回路1(area0版)およびMPU3111と接続する。
旧回路2は、新回路1(area0版)および旧回路3と接続する。
旧回路3は、旧回路2および制御デバイス3161−1〜3161−mと接続する。
新回路1(area0版)は、旧回路1、2と接続する。新回路1は、システム3101の通常動作時に動作する回路である。
新回路1(area0版)は、FPGA3151内の領域area0に構成される。
また、旧回路1〜3は、新回路1(area0版)の動作に必要な回路である。尚、新回路の動作に必要な回路とは、新回路の動作時に動作する(使用される)回路である。新回路の動作に必要な回路は、例えば、新回路が動作時に使用するデータを生成して新回路に出力したり、他の回路から入力されたデータを新回路に中継したりする回路である。
旧回路4〜nは、新回路1(area0版)の動作に必要のない回路である。すなわち、新回路1(area0版)は、回路4〜nが動作していなくても正常な動作が可能である。
FPGA診断プログラム3137は、FPGA3151内のarea0に構成された新回路1(area0版)にエラーが検出された場合、MPU3111は、FPGAデータ(area1版)3136を読み出し、FPGA FMEM3141にFPGAデータ(area1版)3143を格納し、FPGA3151をリコンフィグレーションする。そして、FPGA診断プログラム3137は、FPGA3151を再診断する。
図14は、第3の実施の形態に係るシステムのアップデート後の再診断時の構成図である。
FPGA FMEM3141は、FPGAデータ(area1版)3143を格納する。
FPGAデータ(area1版)3143は、FPGA3151内に構成される回路の情報である。FPGAデータ(area1版)3143は、MPU3111がFPGAデータ(area1版)3136をコピーすることにより生成される。よって、FPGAデータ(area1版)3143とFPGAデータ(area1版)3136の内容は同一である。
FPGAデータ(area1版)3136は、新回路(area0版)3191−1と同様の機能を有する新回路(area1版)3192−1を新回路(area0版)3191−1が構成される領域とは異なる領域に構成する情報を含む。
FPGA3151には、FPGAデータ(area1版)3143に基づいて、旧回路3181−1〜3181−nおよび新回路(area1版)3192−1が構成される。以下、旧回路3181−1〜3181−nは、それぞれ旧回路1〜n、新回路3191−2は、新回路1(area1版)と表記する。
旧回路1〜nは、図13の最初の診断時のFPGA3151においても、FPGA3151内に構成されていた回路である。
新回路1(area1版)は、更新後のFPGA3151において、図12の更新前のFPGA3151と比較して新たに追加された回路である。
旧回路1は、新回路1(area1版)およびMPU3111と接続する。
旧回路2は、新回路1(area1版)および旧回路3と接続する。
旧回路3は、旧回路2および制御デバイス3161−1〜3161−mと接続する。
新回路1(area1版)は、旧回路1、2と接続する。新回路1は、システム3101の通常動作時に動作する回路である。
新回路1(area1版)は、FPGA3151内の領域area1に構成される。領域area1は、領域area0とは異なる領域である。
新回路1(area1版)の機能は、新回路1(area0版)と同様である。
また、旧回路1〜3は、新回路1(area1版)の動作に必要な回路である。尚、新回路の動作に必要な回路とは、新回路の動作時に動作する(使用される)回路である。新回路の動作に必要な回路は、例えば、新回路が動作時に使用するデータを生成して新回路に出力したり、他の回路から入力されたデータを新回路に中継したりする回路である。
旧回路4〜nは、新回路1(area1版)の動作に必要のない回路である。すなわち、新回路1(area1版)は、回路4〜nが動作していなくても正常な動作が可能である。
図15は、第3の実施の形態に係る診断方法のフローチャートである。
FPGA3151は、FPGAデータ3142に基づいて、リコンフィグレーションしており、図12に示すアップデート前の構成となっている。
また、MPU3111は、MPUファーム3133を実行しているものとする。
ステップS3501において、MPU3111は、システム3101とネットワークを介して接続する外部装置から通信部3171を介してファームパッケージ3132を受信し、ファームパッケージ3132をMPU FMEM3131に書き込む。
ステップS3502において、MPU3111は、FPGAデータ(area0版)3135を読み出し、シリアルバス3201経由でバスマスタとなりFPGA FMEM3141に書き込む。上述のように、FPGA FMEM3141に書き込まれたFPGAデータ(area0版)は、FPGAデータ3142と表記する。
ステップS3503において、MPU3111は、FPGA3151にリコンフィグレーションを指示する。FPGA3151は、指示を受信すると、リコンフィグレーションを行う。詳細には、FPGA3151は、FPGAデータ(area0版)3142を読み出し、FPGAデータ(area0版)3142に基づいて、旧回路1〜nおよび新回路1(area0版)を構成する。上述のように、新回路1(area0版)は、FPGA3151内の領域area0に構成される。また、FPGA3151は、MPU3111を介してMPU FMEM3131からFPGAデータ(area0版)3135を受信し、FPGAデータ(area0版)3135に基づいて、旧回路1〜nおよび新回路1(area0版)を構成してもよい。その場合、ステップS3502のFPGAデータ(area0版)3135をFPGA FMEM3141に書き込む処理は無くてもよい。
ステップS3504において、MPU3111は、FPGA診断プログラム3137を実行する。FPGA診断プログラム3137によりMPU3111は、新回路1(area0版)および旧回路1〜3を診断する。診断処理は、例えば、予め定められたコマンドやデータを診断対象の回路に入力し、該回路が正常に動作するか否かをチェックする。
ステップS3505において、診断が正常に終了した場合、処理は終了し、診断が正常に終了しなかった場合(すなわち、新回路1(area0版)または旧回路1〜3のいずれかにエラーが検出された場合)、制御は、ステップS3506に進む。
ステップS3506において、MPU3111は、FPGAデータ(area1版)3136を読み出し、シリアルバス3201経由でバスマスタとなりFPGA FMEM3141に書き込む。上述のように、FPGA FMEM3141に書き込まれたFPGAデータ(area1版)は、FPGAデータ3143と表記する。
ステップS3507において、MPU3111は、FPGA3151にリコンフィグレーションを指示する。FPGA3151は、指示を受信すると、リコンフィグレーションを行う。詳細には、FPGA3151は、FPGAデータ(area1版)3143を読み出し、FPGAデータ(area1版)3143に基づいて、旧回路1〜nおよび新回路1(area1版)を構成する。上述のように、新回路1(area1版)は、FPGA3151の領域area1に構成される。また、FPGA3151は、MPU3111を介してMPU FMEM3131からFPGAデータ(area1版)3136を受信し、FPGAデータ(area0版)3136に基づいて、旧回路1〜nおよび新回路1(area1版)を構成してもよい。その場合、ステップS3506のFPGAデータ(area1版)3136をFPGA FMEM3141に書き込む処理は無くてもよい。
ステップS3508において、MPU3111は、FPGA診断プログラム3137を再度実行する。FPGA診断プログラム3137によりMPU3111は、新回路1(area1版)および旧回路1〜3を診断する。
ステップS3509において、診断が正常に終了した場合、処理は終了し、診断が正常に終了しなかった場合(すなわち、新回路1(area1版)または旧回路1〜3のいずれかにエラーが検出された場合)、制御はステップS3510に進む。
ステップS3510において、MPU3111は、故障通知を行う。MPU3111は、例えば、エラーが検出された旨をシステム3101が有する表示部(不図示)に表示したり、システム3101とネットワークを介して接続される外部装置にエラー通知を行う。
第3の実施の形態のシステムによれば、更新により新たに追加された全ての回路を診断することで、システム運用中に潜在的な故障によるエラーを検出することがなくなり、システムの信頼性が向上する。
FPGAの製造過程で潜在的な故障がある一部分に集中的に発生している場合、多数のシステムでアップデートすると多数のシステムでFPGAの故障を検出してしまい、保守部品が不足する恐れがある。
第3の実施の形態のシステムによれば、診断により故障が検出された場合、他の領域に再度新しい回路を構成することで、故障を回避し、FPGAの交換をせずに済ますことが出来る。
第3の実施の形態のシステムによれば、FPGAの回路使用率を増やすことなく、潜在的な故障を回避することで、保守部品が不足するリスクおよび保守作業を低減することができる。
図16は、情報処理装置(コンピュータ)の構成図である。
実施の形態のシステム1101、2101、3101は、例えば、図16に示すような情報処理装置1によって実現される。
情報処理装置1は、Central Processing Unit(CPU)2、メモリ3、入力部4、出力部5、記憶部6、記録媒体駆動部7、およびネットワーク接続部8を備え、それらはバス9により互いに接続されている。
CPU2は、情報処理装置1全体を制御する中央処理装置である。CPU2は、MPU1111、2111,3111に対応する。
メモリ3は、プログラム実行の際に、記憶部6(あるいは可搬記録媒体10)に記憶されているプログラムあるいはデータを一時的に格納するRead Only Memory(ROM)やRandom Access Memory(RAM)等のメモリである。CPU2は、メモリ3を利用してプログラムを実行することにより、上述した各種処理を実行する。
この場合、可搬記録媒体10等から読み出されたプログラムコード自体が実施の形態の機能を実現する。
入力部4は、例えば、キーボード、マウス、タッチパネル等である。
出力部5は、例えば、ディスプレイ、プリンタ等である。
記憶部6は、例えば、磁気ディスク装置、光ディスク装置、テープ装置、不揮発性メモリ等である。情報処理装置1は、記憶部6に、上述のプログラムとデータを保存しておき、必要に応じて、それらをメモリ3に読み出して使用する。
記憶部6は、MPU FMEM1131、2131、3131およびFPGA FMEM1141、2141、3141に対応する。
記録媒体駆動部7は、可搬記録媒体10を駆動し、その記録内容にアクセスする。可搬記録媒体としては、メモリカード、フレキシブルディスク、Compact Disk Read Only Memory(CD-ROM)、光ディスク、光磁気ディスク等、任意のコンピュータ読み取り可能な記録媒体が用いられる。ユーザは、この可搬記録媒体10に上述のプログラムとデータを格納しておき、必要に応じて、それらをメモリ3に読み出して使用する。
ネットワーク接続部8は、LANやWAN等の任意の通信ネットワークに接続され、通信に伴うデータ変換を行う。ネットワーク接続部8は、通信部1171、2172、3171に対応する。
FPGA11は、FPGAデータに基づいて内部に回路を構成する。FPGA11は、FPGA1151、2151、3151に対応する。
以上の実施の形態に関して、さらに以下の付記を開示する。
(付記1)
第1の回路構成情報を格納する記憶部と、
前記第1の回路構成情報に基づいて第1の複数の回路を構成するとともに、第2の回路構成情報に基づいて第2の複数の回路を構成する回路部と、
前記第1の回路構成情報を前記第2の回路構成情報に更新し、前記第2の複数の回路のうち、前記第2の回路構成情報により新たに追加された全ての回路を診断する処理部と、を有することを特徴とする診断装置。
(付記2)
前記処理部は、前記新たに追加された全ての回路および該新たに追加された回路の動作に必要な回路のみ診断することを特徴とする付記1記載の診断装置。
(付記3)
前記第2の回路構成情報は、前記第2の回路構成情報により新たに追加された全ての回路を診断する診断回路を構成する情報を含み、
前記処理部は、前記診断回路に診断の開始を指示し、
前記診断回路は、前記指示を受信すると、前記第2の回路構成情報により新たに追加された全ての回路を診断することを特徴とする付記1記載の診断装置。
(付記4)
前記処理部は、前記診断回路から診断完了の通知を受信した場合、前記第2の回路構成情報を第3の回路構成情報に更新し、
前記回路部は、前記第3の回路構成情報に基づいて、第3の複数の回路を構成することを特徴とする付記3記載の診断装置。
(付記5)
前記処理部は、診断処理において、エラーが検出された場合、前記第2の回路構成情報を前記第2の回路構成情報により新たに追加された第1の回路と同じ機能を有する第2の回路を前記第1の回路と異なる位置に構成する第3の回路構成情報に更新し、
前記回路部は、前記第3の回路構成情報に基づいて、第3の複数の回路を構成し、
前記処理部は、前記第3の複数の回路のうち、前記第3の回路構成情報により新たに追加された全ての回路を診断することを特徴とする付記1記載の診断装置。
(付記6)
第1の回路構成情報を格納する記憶部を有する診断装置の制御方法において、
前記診断装置が有する回路部が、前記第1の回路構成情報に基づいて第1の複数の回路を構成するとともに、第2の回路構成情報に基づいて第2の複数の回路を構成し、
前記診断装置が有する処理部が、前記第1の回路構成情報を前記第2の回路構成情報に更新し、前記第2の複数の回路のうち、前記第2の回路構成情報により新たに追加された全ての回路を診断することを特徴とする診断装置の制御方法。
(付記7)
前記診断する処理は、前記新たに追加された全ての回路および該新たに追加された回路の動作に必要な回路のみ診断することを特徴とする付記6記載の診断方法。
(付記8)
前記第2の回路構成情報は、前記第2の回路構成情報により新たに追加された全ての回路を診断する診断回路を構成する情報を含み、
前記診断する処理は、前記診断回路に診断の開始を指示し、前記診断回路により、前記第2の回路構成情報により新たに追加された全ての回路を診断することを特徴とする付記6記載の診断方法。
(付記9)
前記診断する処理は、前記診断回路から診断完了の通知を受信した場合、前記第2の回路構成情報を第3の回路構成情報に更新し、
前記第3の回路構成情報に基づいて、前記回路部に第3の複数の回路を構成することを特徴とする付記8記載の診断方法。
(付記10)
前記診断する処理は、エラーが検出された場合、
前記第2の回路構成情報を前記第2の回路構成情報により新たに追加された第1の回路と同じ機能を有する第2の回路を前記第1の回路と異なる位置に構成する第3の回路構成情報に更新し、
前記第3の回路構成情報に基づいて、前記回路部に第3の複数の回路を構成し、
前記第3の複数の回路のうち、前記第3の回路構成情報により新たに追加された全ての回路を診断することを特徴とする付記6記載の診断方法。
(付記11)
第1の回路構成情報を格納する記憶部を有する診断装置の制御プログラムにおいて、
前記診断装置が有する回路部に、前記第1の回路構成情報に基づいて第1の複数の回路を構成するとともに、第2の回路構成情報に基づいて第2の複数の回路を構成させ、
前記診断装置が有する処理部に、前記第1の回路構成情報を前記第2の回路構成情報に更新し、前記第2の複数の回路のうち、前記第2の回路構成情報により新たに追加された全ての回路を診断させることを特徴とする診断装置の制御プログラム。
(付記12)
前記診断する処理は、前記新たに追加された全ての回路および該新たに追加された回路の動作に必要な回路のみ診断することを特徴とする付記11記載の診断プログラム。
(付記13)
前記第2の回路構成情報は、前記第2の回路構成情報により新たに追加された全ての回路を診断する診断回路を構成する情報を含み、
前記診断する処理は、前記診断回路に診断の開始を指示することを特徴とする付記11記載の診断プログラム。
(付記14)
前記診断する処理は、前記診断回路から診断完了の通知を受信した場合、前記第2の回路構成情報を第3の回路構成情報に更新し、
前記第3の回路構成情報に基づいて、前記回路部に第3の複数の回路を構成することを特徴とする付記13記載の診断プログラム。
(付記15)
前記診断する処理は、エラーが検出された場合、
前記第2の回路構成情報を前記第2の回路構成情報により新たに追加された第1の回路と同じ機能を有する第2の回路を前記第1の回路と異なる位置に構成する第3の回路構成情報に更新し、
前記第3の回路構成情報に基づいて、前記回路部に第3の複数の回路を構成し、
前記第3の複数の回路のうち、前記第3の回路構成情報により新たに追加された全ての回路を診断することを特徴とする付記11記載の診断プログラム。
101 システム
111 MPU
121 メモリ
131 MPU FMEM
141 FPGA FMEM
151 FPGA
161 制御デバイス
171 通信部
1101、2101、3101 システム
1111、2111、3111 MPU
1121、2121、3121 メモリ
1131、2131、3131 MPU FMEM
1141、2141、3141 FPGA FMEM
1151、2151、3151 FPGA
1161、2161、3161 制御デバイス
1171、2171、3171 通信部
1181、2181、3181 旧回路
1191、2191、3191 新回路
1201、2201、3201 シリアルバス

Claims (7)

  1. 第1の回路構成情報を格納する記憶部と、
    前記第1の回路構成情報に基づいて第1の複数の回路を構成するとともに、第2の回路構成情報に基づいて第2の複数の回路を構成する回路部と、
    前記第1の回路構成情報を前記第2の回路構成情報に更新し、前記第2の複数の回路のうち、前記第2の回路構成情報により新たに追加された全ての回路を診断する処理部と、を有することを特徴とする診断装置。
  2. 前記処理部は、前記新たに追加された全ての回路および該新たに追加された回路の動作に必要な回路のみ診断することを特徴とする請求項1記載の診断装置。
  3. 前記第2の回路構成情報は、前記第2の回路構成情報により新たに追加された全ての回路を診断する診断回路を構成する情報を含み、
    前記処理部は、前記診断回路に診断の開始を指示し、
    前記診断回路は、前記指示を受信すると、前記第2の回路構成情報により新たに追加された全ての回路を診断することを特徴とする請求項1記載の診断装置。
  4. 前記処理部は、前記診断回路から診断完了の通知を受信した場合、前記第2の回路構成情報を第3の回路構成情報に更新し、
    前記回路部は、前記第3の回路構成情報に基づいて、第3の複数の回路を構成することを特徴とする請求項3記載の診断装置。
  5. 前記処理部は、診断処理において、エラーが検出された場合、前記第2の回路構成情報を前記第2の回路構成情報により新たに追加された第1の回路と同じ機能を有する第2の回路を前記第1の回路と異なる位置に構成する第3の回路構成情報に更新し、
    前記回路部は、前記第3の回路構成情報に基づいて、第3の複数の回路を構成し、
    前記処理部は、前記第3の複数の回路のうち、前記第3の回路構成情報により新たに追加された全ての回路を診断することを特徴とする請求項1記載の診断装置。
  6. 第1の回路構成情報を格納する記憶部を有する診断装置の制御方法において、
    前記診断装置が有する回路部が、前記第1の回路構成情報に基づいて第1の複数の回路を構成するとともに、第2の回路構成情報に基づいて第2の複数の回路を構成し、
    前記診断装置が有する処理部が、前記第1の回路構成情報を前記第2の回路構成情報に更新し、前記第2の複数の回路のうち、前記第2の回路構成情報により新たに追加された全ての回路を診断することを特徴とする診断装置の制御方法。
  7. 第1の回路構成情報を格納する記憶部を有する診断装置の制御プログラムにおいて、
    前記診断装置が有する回路部に、前記第1の回路構成情報に基づいて第1の複数の回路を構成するとともに、第2の回路構成情報に基づいて第2の複数の回路を構成させ、
    前記診断装置が有する処理部に、前記第1の回路構成情報を前記第2の回路構成情報に更新し、前記第2の複数の回路のうち、前記第2の回路構成情報により新たに追加された全ての回路を診断させることを特徴とする診断装置の制御プログラム。
JP2013246802A 2013-11-28 2013-11-28 診断装置、診断装置の制御方法、および診断装置の制御プログラム Pending JP2015106594A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2013246802A JP2015106594A (ja) 2013-11-28 2013-11-28 診断装置、診断装置の制御方法、および診断装置の制御プログラム
US14/490,851 US9117047B2 (en) 2013-11-28 2014-09-19 Diagnosis device, control method of diagnosis device, and recording medium

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013246802A JP2015106594A (ja) 2013-11-28 2013-11-28 診断装置、診断装置の制御方法、および診断装置の制御プログラム

Publications (1)

Publication Number Publication Date
JP2015106594A true JP2015106594A (ja) 2015-06-08

Family

ID=53183800

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013246802A Pending JP2015106594A (ja) 2013-11-28 2013-11-28 診断装置、診断装置の制御方法、および診断装置の制御プログラム

Country Status (2)

Country Link
US (1) US9117047B2 (ja)
JP (1) JP2015106594A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019009115A1 (ja) 2017-07-04 2019-01-10 日立オートモティブシステムズ株式会社 電子制御システム
WO2019087728A1 (ja) * 2017-10-30 2019-05-09 日立オートモティブシステムズ株式会社 電子制御装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7045293B2 (ja) * 2018-09-19 2022-03-31 日立Astemo株式会社 電子制御装置
CN112506530B (zh) * 2020-12-10 2023-03-24 亿咖通(湖北)技术有限公司 一种车机的代码烧录方法及系统

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6968514B2 (en) * 1998-09-30 2005-11-22 Cadence Design Systems, Inc. Block based design methodology with programmable components
JP3842489B2 (ja) * 1999-06-30 2006-11-08 株式会社東芝 回路設計装置、回路設計方法および回路設計プログラムを格納したコンピュータ読み取り可能な記録媒体
JP4723740B2 (ja) * 2001-03-14 2011-07-13 富士通株式会社 密度一様化配置問題の最適解探索方法および密度一様化配置問題の最適解探索プログラム
JP4512934B2 (ja) * 2001-04-13 2010-07-28 富士通セミコンダクター株式会社 論理設計された集積回路に対するレイアウト設計及びタイミング調整の方法及び装置並びにこの方法を実行するためのプログラム及びこのプログラムが記録されたコンピュータ読み取り可能な記録媒体
US7240316B2 (en) * 2002-04-16 2007-07-03 Micron Technology, Inc. Apparatus and method to facilitate hierarchical netlist checking
JP4541196B2 (ja) * 2005-03-15 2010-09-08 富士通株式会社 故障検出改善装置、故障検出改善プログラム、故障検出改善方法
JP2008052389A (ja) 2006-08-23 2008-03-06 Alaxala Networks Corp プログラマブル論理回路更新装置、更新方法、データ処理装置およびネットワーク装置
US7657854B2 (en) * 2006-11-24 2010-02-02 Freescale Semiconductor, Inc. Method and system for designing test circuit in a system on chip
JP2009044473A (ja) 2007-08-09 2009-02-26 Meidensha Corp コンプレックスプログラマブルロジックデバイス、そのコンプレックスプログラマブルロジックデバイスのコンフィグレーション方法
US8712752B2 (en) * 2011-02-23 2014-04-29 Apple Inc. IR(voltage) drop analysis in integrated circuit timing

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019009115A1 (ja) 2017-07-04 2019-01-10 日立オートモティブシステムズ株式会社 電子制御システム
US11392368B2 (en) 2017-07-04 2022-07-19 Hitachi Astemo, Ltd. Electronic control system for updating circuit
WO2019087728A1 (ja) * 2017-10-30 2019-05-09 日立オートモティブシステムズ株式会社 電子制御装置
JP2019083404A (ja) * 2017-10-30 2019-05-30 日立オートモティブシステムズ株式会社 電子制御装置

Also Published As

Publication number Publication date
US20150149974A1 (en) 2015-05-28
US9117047B2 (en) 2015-08-25

Similar Documents

Publication Publication Date Title
US20130205173A1 (en) Storage device, and storage device control method
JP5332426B2 (ja) 情報処理装置、許容電圧試験システム、許容電圧試験方法
CN103999055A (zh) 访问命令/地址寄存器装置中存储的数据
US9910593B2 (en) Configurable storage device and adaptive storage device array
JP2015106594A (ja) 診断装置、診断装置の制御方法、および診断装置の制御プログラム
CN104067234B (zh) 原位处理器重新表征的方法和系统
US20230195994A1 (en) Chip design verification system, chip design verification method, and computer readable recording media with stored program
US9916273B2 (en) Sideband serial channel for PCI express peripheral devices
US11068337B2 (en) Data processing apparatus that disconnects control circuit from error detection circuit and diagnosis method
CN104636271A (zh) 访问命令/地址寄存器装置中存储的数据
JP2013257640A (ja) コンフィグレーション制御装置、コンフィグレーション制御方法及びコンフィグレーション制御プログラム
US9116859B2 (en) Disk array system having a plurality of chassis and path connection method
JP2019008700A (ja) 半導体装置
TW201418974A (zh) 磁碟配置方法及伺服器機架系統
JP2013025632A (ja) ディスク制御装置、ディスク装置異常検出方法、及びプログラム
JP2010003132A (ja) 情報処理装置、その入出力装置の故障検出方法及びプログラム
WO2018179739A1 (ja) 情報処理装置、情報処理方法及びプログラム
JP2016188825A (ja) 半導体装置及びシステム
JP6744448B2 (ja) 情報処理装置、情報処理システム、故障検出方法、及びそのためのプログラム
JP2005092695A (ja) 二重化コントローラ、その等値化モード決定方法
JP2016184289A (ja) 情報処理装置、故障検出方法、及びそのためのプログラム
US20210319841A1 (en) Systems And Methods For Detecting And Configuring Lanes In A Circuit System
JP6042046B1 (ja) メモリ診断装置及びメモリ診断プログラム
JP2017111579A (ja) 半導体集積回路及びその機能回復方法
JP6501703B2 (ja) 車載制御装置