JP2009044473A - コンプレックスプログラマブルロジックデバイス、そのコンプレックスプログラマブルロジックデバイスのコンフィグレーション方法 - Google Patents

Abstract

【課題】コンフィグレーションが終了していることを確実に判定するための値を出力し、その値に基づいて、コンフィグレーションが終了していることを確実に判定する。
【解決手段】コンフィグレーション終了チェック手段２ｂ２に、コンフィグレーション終了チェック用データを変換する変換手段を備えたコンプレックスプログラマブルロジックデバイス２ｂと制御部２ａを伝送線で接続する。その制御部２ａが、コンフィグレーション終了チェック手段２ｂ２を介してコンフィグレーション終了チェック用データを書き込み、さらに、前記変換手段によって該コンフィグレーション終了チェック用データを変換した値を読み出す。そして、その読み出した値と期待値を比較し、コンプレックスプログラマブルロジックデバイス２ｂのコンフィグレーションの正常終了を判定する。
【選択図】図１

Description

本発明は、装置制御技術に関するものである。

一般的に、汎用インバータに搭載する通信オプション装置（以下、単に通信オプションという）の基板には、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）が実装されており、通信オプションの起動の際には、ＦＰＧＡのコンフィグレーション終了を待ってＣＰＵが起動される。

一般的な通信オプションにおけるＦＰＧＡのコンフィグレーション〜ＣＰＵの起動までの動作を図６に基づいて説明する。

図６中の通信オプション１は、汎用インバータ１０に搭載されている。その通信オプション１は、ＣＰＵ １ａ，ＦＰＧＡ １ｂ，コンフィグレーション用ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ） １ｃを備え、ＣＰＵ １ａとＦＰＧＡ １ｂ間をアドレスバスＬ１０１，データバス（データ伝送線）Ｌ１０２で接続され、ＦＰＧＡ １ｂとコンフィグレーション用ＲＯＭ １ｃ間をデータバスＬ１０３で接続されている。また、ＣＰＵ １ａとＦＰＧＡ １ｂ間では、Ｉ／Ｏ（Ｉｎｐｕｔ Ｏｕｔｐｕｔ）信号線ｇ１０１，ｇ１０２等でも信号が送受信される。

図６中の通信オプション１に電源が投入されると、ＦＰＧＡ １ｂは、コンフィグレーション用ＲＯＭ １ｃからデータをデータバスＬ１０３を介してリード（読み出）し、コンフィグレーションを開始する。

ＣＰＵ １ａには、ＦＰＧＡ １ｂのコンフィグレーション終了信号線ｇ１０３を取りこんでおり、ＦＰＧＡのコンフィグレーションが終了するとコンフィグレーション終了信号線ｇ１０３がアクティブになる。

コンフィグレーション終了後、ＣＰＵ １ａはアドレスバスＬ１０１やデータバスＬ１０２、Ｉ／Ｏ信号（入出力信号）線ｇ１０１，ｇ１０２等の伝送線を介して、ＦＰＧＡ １ｂに対し様々な処理を行うことが可能になる。

そして、ＣＰＵ １ａのＦ／Ｗ（Ｆｉｒｍｗａｒｅ）は、前記コンフィグレーション終了信号線ｇ１０３がアクティブになったことを確認して起動する。

現在では、実装面積の削減を主目的として、フラッシュメモリ内蔵タイプのＣＰＬＤ（Ｃｏｍｐｌｅｘ Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ：コンプレックスプログラマブルロジックデバイス）を、これまで使用してきたＦＰＧＡの代わりに使用する通信オプションも市場に登場している。

このフラッシュメモリ内蔵タイプのＣＰＬＤのコンフィグレーション方法では、コンフィグレーションデータ（例えば、特許文献１を参照）がデバイス内蔵のフラッシュメモリに書き込まれており、該ＣＰＬＤに電源が投入されると、その書き込まれたコンフィグレーションデータを使用して、ＣＰＬＤのコンフィグレーションが実行される。このようなコンフィグレーション方法のため、外部のコンフィグレーション用ＲＯＭを不要のものとし、そのコンフィグレーション用ＲＯＭ分の実装面積を削減できている。
特開２００３−０６１３９５号公報（段落［００２５］〜［００２７］等）。

しかし、上述のフラッシュメモリ内蔵タイプのＣＰＬＤは、コンフィグレーション終了信号線を備えないため、ＣＰＵはＣＰＬＤのコンフィグレーションが正常に終了したか否かを判定する手段が存在しない。

このようなフラッシュメモリ内蔵タイプのＣＰＬＤの仕様には、コンフィグレーションに必要な最大時間が記載されていることがある。しかし、この仕様に基づいてコンフィグレーションを実行したとしても、フラッシュメモリ上のデータが異常になった場合に、最大時間以上経過してもコンフィグレーションを正常に終了していない可能性がある。即ち、ＣＰＵが、そのコンフィグレーションを終了しているか否かの状況を知る手段を有さないために、コンフィグレーション失敗のままで、Ｆ／Ｗ処理を開始してしまった場合に、誤出力など引き起こす可能性も考えられる。

上述のフラッシュメモリ内蔵タイプのＣＰＬＤにおけるコンフィグレーション終了状況（正常終了か否か）を判定するコンフィグレーション終了チェック用レジスタを用意し、ＣＰＵが該コンフィグレーション終了チェック用レジスタに対して特定の値をライト，リードして、該ＣＰＬＤのコンフィグレーションが終了していることを確認する方法が考えられる。

なお、コンフィグレーション終了チェック用レジスタは、コンフィグレーションを終了したＣＰＬＤに対して、特定のデータ（即ち、コンフィグレーション終了チェック用データ）をリードもしくはライトし、アクセスをチェックするものである。

しかし、上述の方法では、アドレスバス異常時には、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の他に存在するアドレスにライト、リードして偶然正常となってしまい、コンフィグレーション失敗のまま起動してしまう場合も考えられる。

本発明は、前記課題に基づいてなされたものであって、コンフィグレーションが終了していることを確実に判定するための値を出力するコンプレックスプログラマブルロジックデバイス、そのコンプレックスプログラマブルロジックデバイスのコンフィグレーションが終了していることを確実に判定するコンプレックスプログラマブルロジックデバイスのコンフィグレーション方法を提供することにある。

前記課題の解決を図るために、請求項１記載の発明は、外部とも繋がる伝送線に接続され、コンフィグレーションの終了状態をチェックするコンフィグレーション終了チェック手段、を備え、さらに、該コンフィグレーション終了チェック手段が、コンフィグレーションの終了状態を示すコンフィグレーション終了チェック用データを格納するコンフィグレーション終了チェック用レジスタを備え、前記伝送線を用いて、コンフィグレーション終了チェック手段に対して、データの読み出し，書き出しを行うコンプレックスプログラマブルロジックデバイスであって、前記コンフィグレーション終了チェック手段が、格納されたコンフィグレーション終了チェック用データを変換する変換手段、を備え、前記伝送線を用いて、コンフィグレーション終了チェック用データを前記コンフィグレーション終了チェック手段を介し、前記コンフィグレーション終了チェック用レジスタに書き込む手段と、前記伝送線を用い、前記変換手段によって、前記コンフィグレーション終了チェック用データを変換した値を前記コンフィグレーション終了チェック手段から読み出す手段と、を備えることを特徴とする。

請求項２記載の発明は、請求項１に記載の発明において、前記変換手段が、格納されたコンフィグレーション終了チェック用データをビット反転する手段、を備えることを特徴とする。

請求項３記載の発明は、請求項１に記載の発明において、前記変換手段が、格納されたコンフィグレーション終了チェック用データの上位ビットと下位ビットを入れ替える手段、を備えることを特徴とする。

請求項４記載の発明は、請求項１に記載の発明において、前記変換手段が、格納されたコンフィグレーション終了チェック用データと比較する比較用定数，格納されたコンフィグレーション終了チェック用データと該比較用定数が一致したことを示す一致時用定数，格納されたコンフィグレーション終了チェック用データと該比較用定数が不一致であることを示す不一致時用定数を記憶する定数記憶手段と、格納されたコンフィグレーション終了チェック用データと前記比較用定数を比較し、一致すれば出力をアクティブにし、一致しなければ出力をアクティブにしない比較手段と、前記比較手段からの出力を入力とし、該入力がアクティブになった場合に、前記一致時用定数を選択し出力し、該入力がアクティブでない場合に、前記不一致時用定数を選択し出力する定数選択出力手段と、前記定数選択出力手段からの出力を格納する読み出し専用レジスタと、を備えることを特徴とする。

請求項５記載の発明は、汎用レジスタを備え、請求項１乃至４のいずれかに記載のコンプレックスプログラマブルロジックデバイスに伝送線で接続された制御部が該コンプレックスプログラマブルロジックデバイスのコンフィグレーションの正常終了を判定するコンプレックスプログラマブルロジックデバイスのコンフィグレーション方法であって、前記制御部が、前記コンプレックスプログラマブルロジックデバイスのコンフィグレーション終了チェック手段を介し、コンフィグレーション終了チェック用レジスタにコンフィグレーション終了チェック用データを、前記伝送線を使って、書き込むステップと、前記制御部が、前記コンフィグレーション終了チェック手段から値を前記伝送線を使って読み出すステップと、前記制御部が、前記汎用レジスタに予め格納された期待値とコンフィグレーション終了チェック手段から読み出した値を比較するステップと、前記制御部が、前記期待値と前記コンフィグレーション終了チェック手段から読み出した値が一致した場合に、コンフィグレーションを正常終了と判定するステップと、を有することを特徴とする。

前記請求項１記載の発明によれば、変換されたコンフィグレーション終了チェック用の値をコンフィグレーション終了チェック手段から読み出すことができる。

前記請求項２記載の発明によれば、ビット反転されたコンフィグレーション終了チェック用の値をコンフィグレーション終了チェック手段から読み出すことができる。

前記請求項３記載の発明によれば、上位ビットと下位ビットを入れ替えられたコンフィグレーション終了チェック用の値をコンフィグレーション終了チェック手段から読み出すことができる。

前記請求項４記載の発明によれば、コンフィグレーション終了チェック用データに応じた任意の定数（値）をコンフィグレーション終了チェック手段から読み出すことができる。

前記請求項５記載の発明によれば、コンプレックスプログラマブルロジックデバイスのコンフィグレーションが終了していることを確実に判定するための値（データ）を取得し、該値と期待値を比較できる。

以上示したように請求項１乃至４のいずれかの発明によれば、コンプレックスプログラマブルロジックデバイスのコンフィグレーションが終了していることを確実に判定するための値を出力できる。

請求項５の発明によれば、コンプレックスプログラマブルロジックデバイスのコンフィグレーションが終了していることを確実に判定できる。

これらを以ってコンプレックスプログラマブルロジックデバイスの動作保証技術の分野に貢献できる。

以下、本発明の実施形態における汎用インバータに搭載する通信オプション装置（以下、単に通信オプションという）を図面等に基づいて詳細に説明する。

本実施形態における通信オプションは、コンフィグレーション終了をチェックするためのデータ（以後、コンフィグレーション終了チェック用データという）を変換する変換手段を備えたＣＰＬＤと、制御部と、を有し、そのＣＰＬＤと接続された制御部に、該ＣＰＬＤに対してコンフィグレーション終了チェック用データを書き込み、さらに、前記変換手段によって該コンフィグレーション終了チェック用データを変換した値を読み出し、その読み出した値と期待値を比較して、ＣＰＬＤのコンフィグレーションの正常終了を判定する方法を実行させる。

本発明の実施形態における汎用インバータに搭載する通信オプションの構成を図１に基づいて説明する。なお、図１中の符号で、図６中の符号と同じものの説明は省略する。

図１中の通信オプション２は、ＣＰＵ（制御部） ２ａ，ＣＰＬＤ ２ｂを備え、ＣＰＵ ２ａとＣＰＬＤ ２ｂ間はアドレスバスＬ１０１，データバスＬ１０２で接続されている（即ち、ＣＰＵ ２ａはＣＰＬＤ ２ｂの外部として接続されている）。また、ＣＰＵ ２ａとＣＰＬＤ ２ｂ間では、Ｉ／Ｏ信号線ｇ１０１，ｇ１０２等でも信号を送受信される。

ＣＰＬＤ ２ｂは、更に、内蔵フラッシュメモリ２ｂ１とコンフィグレーション終了チェック用レジスタを内蔵し、コンフィグレーションの終了状態をチェックするコンフィグレーション終了チェック用回路２ｂ２（コンフィグレーション終了チェック手段）を備える。

本実施形態の通信オプションにおけるＦＰＧＡのコンフィグレーション〜ＣＰＵの起動までの動作方式を図１に基づいて説明する。

図１中のＣＰＬＤ ２ｂでは、電源投入後に、内蔵フラッシュメモリ２ｂ１のコンフィグレーションデータによってコンフィグレーションが行われるが、コンフィグレーション終了チェック用回路２ｂ２は、コンフィグレーション終了信号線を有さない。

そのため、コンフィグレーション終了チェック用回路２ｂ２に内蔵されたコンフィグレーション終了チェック用レジスタに対し、ＣＰＵ ２ａが特定のデータ（即ち、コンフィグレーション終了チェック用データ）をライト（書き込み），リード（読み込み）してコンフィグレーション終了チェックを行う。

なお、コンフィグレーション終了チェック用データとコンフィグレーション終了チェック用データに基づいた期待値データ（以下、単に期待値という）は、ＣＰＵ ２ａの汎用レジスタに予め各々格納しておくものとする。

しかし、この時にＣＰＬＤ ２ｂは、ライトされたコンフィグレーション終了チェック用データをそのまま出力するのではなく、以下の変換方式１〜３（図２〜図４に対応する変換方式）のいずれかで該コンフィグレーション終了チェック用データを変換した値を出力するようにコンフィグレーション終了チェック用回路２ｂ２を構成しておく。

そして、ＣＰＵ ２ａは、ＣＰＬＤ ２ｂ上に構成されているコンフィグレーション終了チェック用回路２ｂ２に応じた期待値と等しい値を、コンフィグレーション終了チェック用レジスタからリードできた場合、コンフィグレーションが正常終了していると判定する。なお、変換方式１〜３に応じた回路図（概略）は、図２〜図４を参照のこと。

（変換方式１）コンフィグレーション終了チェック用回路２ｂ２が、ライトされたコンフィグレーション終了チェック用データをビット反転出力する変換方式。図２は、コンフィグレーション終了チェック用回路２ｂ２の例１であって、ライトされたコンフィグレーション終了チェック用データの値をビット反転して出力する回路２ｃ１である。

ＣＰＵ ２ａは、Ｉ／Ｏ信号線ｇ１０１及びデータバスＬ１０２を使って、アンプ２ｃｘを介して、コンフィグレーション終了チェック用レジスタ２ｃａにコンフィグレーション終了チェック用データを書き込む。そして、ＣＰＵ ２ａは、コンフィグレーション終了チェック用レジスタ２ｃａの値を反転回路２ｃｂ（即ち、変換手段）によってビット反転された値を読み出し、その値とＣＰＵ ２ａの汎用レジスタに格納された期待値（即ち、コンフィグレーション終了チェック用データをビット反転した値）と、を比較し、それらが等しい場合、リード成功と見做し、さらに、コンフィグレーション正常終了と判定する。

（変換方式２）コンフィグレーション終了チェック用回路２ｂ２が、ライトされたコンフィグレーション終了チェック用データの上位ビットと下位ビットを入れ替える変換方式である。図３は、コンフィグレーション終了チェック用回路２ｂ２の例２であって、ライトされたコンフィグレーション終了チェック用データの上位ビットと下位ビットを入れ替える回路２ｃ２である。

ＣＰＵ ２ａは、Ｉ／Ｏ信号線ｇ１０１及びデータバスＬ１０２を使って、アンプ２ｃｘを介して、コンフィグレーション終了チェック用レジスタ２ｃａにコンフィグレーション終了チェック用データを書き込む。そして、ＣＰＵ ２ａは、コンフィグレーション終了チェック用レジスタ２ｃａの値をスワップ回路２ｃｄ（即ち、変換手段）によって上位ビット（例えば、上位８ビット）と下位ビット（例えば、下位８ビット）を入れ替えられた値を読み出し、その値とＣＰＵ ２ａの汎用レジスタに格納された期待値（即ち、コンフィグレーション終了チェック用データの上位ビットと下位ビットをスワップした値）と、を比較し、それらが等しい場合、リード成功と見做し、さらに、コンフィグレーション正常終了と判定する。

（変換方式３）コンフィグレーション終了チェック用回路２ｂ２が、ある特定の値がライトされた時にのみ、特定の値に変換する変換方式である。図４は、コンフィグレーション終了チェック用回路２ｂ２の例３であって、ある特定の値がライトされた時にのみ、特定の値に変換する回路２ｃ３である。

ＣＰＵ ２ａによって、Ｉ／Ｏ信号線ｇ１０１及びデータバスＬ１０２を使って、アンプ２ｃｘを介して、ライトされたコンフィグレーション終了チェック用レジスタ２ｃａの値（コンフィグレーション終了チェック用データ）を比較回路２ｃｆ（比較手段）で比較用定数２ｃｅと比較し、一致していれば比較回路２ｃｆの出力はアクティブとなる。また、一致しなければ比較回路２ｃｆの出力をアクティブにしない。

マルチプレクサ２ｃｇは、入力に応じて一致時用定数，不一致時用定数を選択し出力する定数選択出力手段として使われ、例えば、比較回路２ｃｆの出力（即ち、入力）がアクティブの場合に、格納されたコンフィグレーション終了チェック用データと該比較用定数が一致したことを示す一致時用定数２ｃｈを、アクティブでない場合に、格納されたコンフィグレーション終了チェック用データと該比較用定数が不一致であることを示す不一致時用定数２ｃｉを選択し、リード専用レジスタ２ｃｊに出力を格納する。

ＣＰＵ ２ａは、比較用定数２ｃｅをコンフィグレーション終了チェック用レジスタ２ｃａにライトした後、リード専用レジスタ２ｃｊから読み出した値と予め汎用レジスタに格納した一致時用定数２ｃｈの値を比較し、それらが等しい場合、リード成功と見做し、さらに、コンフィグレーション正常終了と判定する。

なお、回路２ｃ３は、図４中の比較用定数２ｃｅ，一致時用定数２ｃｈ，不一致時用定数２ｃｉを記憶する定数記憶手段（図示省略；例えば、フラッシュメモリ２ｂ１内の領域，ＲＯＭなど）を備えるものとする。

上述のように変換方式３における変換手段は、定数記憶手段，比較手段，定数選択出力手段，読み出し専用レジスタを備えることになる。

以上の変換方式によって、ＳＲＡＭ等の記憶デバイスとは違い、ライトした値とは違う一意の値をリードすることができるため、アドレスバスに異常が発生した場合などでも、確実にＣＰＬＤのコンフィグレーションが終了したか否かを判定できる。

ＣＰＵ ２ａにおける判定手順を図５に基づいて説明する。

まず、通信オプション２に電源が投入されＦ／Ｗが起動する（Ｓ１０１）。

次に、前記Ｆ／Ｗは、必要な初期処理を行った後、ＣＰＬＤの仕様通りにコンフィグレーションに必要な最大時間ウエイトする（Ｓ１０２）。

次に、コンフィグレーション終了チェック用レジスタ２ｃａにコンフィグレーション終了チェック用データをライトする（Ｓ１０３）。

次に、コンフィグレーション終了チェック用レジスタ２ｃａから変換された値をリードする（Ｓ１０４）。ただし、変換方式３の場合は、リード専用レジスタ２ｃｊから変換された値をリードする。

次に、ＣＰＵ ２ａの汎用レジスタに予め格納された期待値とステップＳ１０４でリードした値を比較する（Ｓ１０５）。その期待値とリードした値が一致した場合はステップＳ１０６へ進む。その期待値とリードした値が一致しなかった場合は、ステップＳ１０７へ進む。

ステップＳ１０６では、Ｆ／Ｗは通信オプションとしての処理を開始する。

ステップＳ１０７では、チェック回数カウンタをインクリメントする。なお、チェック回数カウンタも、ＣＰＵ ２ａの汎用レジスタに割り当てられているものとする。

次に、チェック回数カウンタ値をあらかじめ設定した上限値と比較する（Ｓ１０８）。上限値も、ＣＰＵ ２ａの汎用レジスタに割り当てられているものとする。チェック回数カウンタ値が上限値より小さい場合は、ステップＳ１０２へ戻る。チェック回数カウンタ値が上限値以上である場合は、ステップＳ１０９へ進む。

ステップＳ１０９では、Ｆ／Ｗは通信オプションとしての処理を開始せず、異常処理を開始する。

以上のように、本実施形態において、コンフィグレーション終了信号線の無いフラッシュメモリ内蔵型ＣＰＬＤに用意したレジスタでコンフィグレーションが終了したか否かをＣＰＵが判定できる。

ＣＰＵは、ＣＰＬＤのコンフィグレーション終了チェック用レジスタに対して単純なライト，リードではなく、ライト後にリードした値が、ＣＰＬＤに構成した回路に応じた期待値と一致するか否かを調べることによって、ＳＲＡＭ等の記憶デバイスに誤ってライトした値を読み出している場合とを区別し、確実にＣＰＬＤのコンフィグレーションが終了していることを判定できる。

また、コンフィグレーション失敗の場合には、コンフィグレーション終了信号線のあるＦＰＧＡを用いた場合と同様に、Ｆ／Ｗ処理を中止し、異常を出力できる。

以上、本発明において、記載された具体例に対してのみ詳細に説明したが、本発明の技術思想の範囲で多彩な変形および修正が可能であることは、当業者にとって明白なことであり、このような変形および修正が特許請求の範囲に属することは当然のことである。

例えば、本実施形態の変形例として、ライトされたコンフィグレーション終了チェック用データをビットシフト（例えば、巡回シフト）しても良い。その場合、ＣＰＵの期待値をコンフィグレーション終了チェック用データをビットシフトした値とする。

本実施形態における汎用インバータに搭載する通信オプションの構成図。 コンフィグレーション終了チェック用回路の例１を示す図。 コンフィグレーション終了チェック用回路の例２を示す図。 コンフィグレーション終了チェック用回路の例３を示す図。 ＣＰＵにおける判定手順を示す図。 一般的な汎用インバータに搭載する通信オプションの構成図。

符号の説明

１，２…通信オプション
１０，１０’…汎用インバータ
１ａ，２ａ…ＣＰＵ
１ｂ…ＦＰＧＡ
１ｃ…コンフィグレーション用ＲＯＭ
２ｂ…ＣＰＬＤ
２ｂ１…内蔵フラッシュメモリ
２ｂ２…コンフィグレーション終了チェック用回路
２ｃ１…変換方式１におけるコンフィグレーション終了チェック用回路
２ｃ２…変換方式２におけるコンフィグレーション終了チェック用回路
２ｃ３…変換方式３におけるコンフィグレーション終了チェック用回路
２ｃａ…コンフィグレーション終了チェック用レジスタ
２ｃｂ…反転回路
２ｃｄ…スワップ回路
２ｃｅ…比較用定数
２ｃｆ…比較回路
２ｃｇ…マルチプレクサ
２ｃｈ…一致時用定数
２ｃｉ…不一致時用定数
２ｃｊ…リード専用レジスタ
２ｃｘ，２ｃｙ…アンプ
Ｌ１０１…アドレスバス
Ｌ１０２，Ｌ１０３…データバス
ｇ１０１，ｇ１０２…Ｉ／Ｏ信号線
ｇ１０３…コンフィグレーション終了信号線

Claims (5)

1. 外部とも繋がる伝送線に接続され、コンフィグレーションの終了状態をチェックするコンフィグレーション終了チェック手段、
   を備え、
   さらに、該コンフィグレーション終了チェック手段が、
   コンフィグレーションの終了状態を示すコンフィグレーション終了チェック用データを格納するコンフィグレーション終了チェック用レジスタを備え、
   前記伝送線を用いて、コンフィグレーション終了チェック手段に対して、データの読み出し，書き出しを行う
   コンプレックスプログラマブルロジックデバイスであって、
   前記コンフィグレーション終了チェック手段が、
   格納されたコンフィグレーション終了チェック用データを変換する変換手段、
   を備え、
   前記伝送線を用いて、コンフィグレーション終了チェック用データを前記コンフィグレーション終了チェック手段を介し、前記コンフィグレーション終了チェック用レジスタに書き込む手段と、
   前記伝送線を用い、前記変換手段によって、前記コンフィグレーション終了チェック用データを変換した値を前記コンフィグレーション終了チェック手段から読み出す手段と、
   を備えることを特徴とするコンプレックスプログラマブルロジックデバイス。
2. 請求項１に記載のコンプレックスプログラマブルロジックデバイスにおいて、
   前記変換手段が、
   格納されたコンフィグレーション終了チェック用データをビット反転する手段、
   を備えることを特徴とするコンプレックスプログラマブルロジックデバイス。
3. 請求項１に記載のコンプレックスプログラマブルロジックデバイスにおいて、
   前記変換手段が、
   格納されたコンフィグレーション終了チェック用データの上位ビットと下位ビットを入れ替える手段、
   を備えることを特徴とするコンプレックスプログラマブルロジックデバイス。
4. 請求項１に記載のコンプレックスプログラマブルロジックデバイスにおいて、
   前記変換手段が、
   格納されたコンフィグレーション終了チェック用データと比較する比較用定数，
   格納されたコンフィグレーション終了チェック用データと該比較用定数が一致したことを示す一致時用定数，
   格納されたコンフィグレーション終了チェック用データと該比較用定数が不一致であることを示す不一致時用定数
   を記憶する定数記憶手段と、
   格納されたコンフィグレーション終了チェック用データと前記比較用定数を比較し、一致すれば出力をアクティブにし、一致しなければ出力をアクティブにしない比較手段と、
   前記比較手段からの出力を入力とし、
   該入力がアクティブになった場合に、前記一致時用定数を選択し出力し、
   該入力がアクティブでない場合に、前記不一致時用定数を選択し出力する
   定数選択出力手段と、
   前記定数選択出力手段からの出力を格納する読み出し専用レジスタと、
   を備える
   ことを特徴とするコンプレックスプログラマブルロジックデバイス。
5. 汎用レジスタを備え、請求項１乃至４のいずれかに記載のコンプレックスプログラマブルロジックデバイスに伝送線で接続された制御部が該コンプレックスプログラマブルロジックデバイスのコンフィグレーションの正常終了を判定する
   コンプレックスプログラマブルロジックデバイスのコンフィグレーション方法であって、
   前記制御部が、前記コンプレックスプログラマブルロジックデバイスのコンフィグレーション終了チェック手段を介し、コンフィグレーション終了チェック用レジスタにコンフィグレーション終了チェック用データを、前記伝送線を使って、書き込むステップと、
   前記制御部が、前記コンフィグレーション終了チェック手段から値を前記伝送線を使って読み出すステップと、
   前記制御部が、前記汎用レジスタに予め格納された期待値とコンフィグレーション終了チェック手段から読み出した値を比較するステップと、
   前記制御部が、前記期待値と前記コンフィグレーション終了チェック手段から読み出した値が一致した場合に、コンフィグレーションを正常終了と判定するステップと、
   を有することを特徴とするコンプレックスプログラマブルロジックデバイスのコンフィグレーション方法。

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