JPH10177788A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10177788A JPH10177788A JP8334273A JP33427396A JPH10177788A JP H10177788 A JPH10177788 A JP H10177788A JP 8334273 A JP8334273 A JP 8334273A JP 33427396 A JP33427396 A JP 33427396A JP H10177788 A JPH10177788 A JP H10177788A
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- 238000000034 method Methods 0.000 claims description 9
- 230000007257 malfunction Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 12
- 230000006378 damage Effects 0.000 description 7
- 230000006870 function Effects 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- 101100392278 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) GDB1 gene Proteins 0.000 description 2
- 101100532856 Arabidopsis thaliana SDRA gene Proteins 0.000 description 1
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- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】本発明は、半導体装置に於て動作モードを設定
するモードレジスタに未定義の入力が行われた場合であ
っても、装置が通常動作を行えるように構成することを
目的とする。 【解決手段】Ｎ個の動作モードのうちの一つを入力信号
により選択して、選択された動作モードで動作する半導
体装置は、入力信号がＮ個の動作モードの一つを示す場
合に一つを選択し、入力信号がＮ個の動作モード以外を
示す未定義入力信号である場合にＮ個の動作モードのう
ちの所定の一つを選択する選択回路と、選択回路が選択
した動作モードに応じて動作する内部回路を含むことを
特徴とする。
するモードレジスタに未定義の入力が行われた場合であ
っても、装置が通常動作を行えるように構成することを
目的とする。 【解決手段】Ｎ個の動作モードのうちの一つを入力信号
により選択して、選択された動作モードで動作する半導
体装置は、入力信号がＮ個の動作モードの一つを示す場
合に一つを選択し、入力信号がＮ個の動作モード以外を
示す未定義入力信号である場合にＮ個の動作モードのう
ちの所定の一つを選択する選択回路と、選択回路が選択
した動作モードに応じて動作する内部回路を含むことを
特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
詳しくは外部入力により動作モードを設定できる半導体
装置に関する。
詳しくは外部入力により動作モードを設定できる半導体
装置に関する。
【０００２】
【従来の技術】半導体装置の多くは、その動作モードを
設定する機能が設けられている。そのような半導体装置
に於て、動作モードを設定するためのパラメータは、特
定のレジスタ（以下モードレジスタと呼ぶ）に格納され
るのが一般的である。
設定する機能が設けられている。そのような半導体装置
に於て、動作モードを設定するためのパラメータは、特
定のレジスタ（以下モードレジスタと呼ぶ）に格納され
るのが一般的である。
【０００３】例えば従来のＳＤＲＡＭに於ては、ＳＤＲ
ＡＭの動作モードを規定するパラメータとして、ＣＡＳ
レイテンシ、バーストレングス、バーストタイプ等を外
部から設定できる。これらのパラメータを設定する場
合、ＳＤＲＡＭのコマンド入力からモード設定動作を指
示し、アドレス入力からパラメータを入力してＳＤＲＡ
Ｍ内のモードレジスタにパラメータを書き込む。
ＡＭの動作モードを規定するパラメータとして、ＣＡＳ
レイテンシ、バーストレングス、バーストタイプ等を外
部から設定できる。これらのパラメータを設定する場
合、ＳＤＲＡＭのコマンド入力からモード設定動作を指
示し、アドレス入力からパラメータを入力してＳＤＲＡ
Ｍ内のモードレジスタにパラメータを書き込む。
【０００４】図７は、従来の１６ＭＳＤＲＡＭに於ける
モードレジスタセットを説明するための図である。図７
（Ａ）は、ＳＤＲＡＭに供給されるクロック信号、図７
（Ｂ）はコマンド入力、図７（Ｃ）はアドレス入力を示
す。図７（Ｂ）及び（Ｃ）に示されるように、コマンド
入力にモードレジスタセットコマンドＭＲＳを入力し、
アドレス入力にモードレジスタに設定するデータを入力
する。データ入力後、コマンド入力にアクティベイトコ
マンドＡＣＴを入力して、新規設定されたモードを有効
にする。
モードレジスタセットを説明するための図である。図７
（Ａ）は、ＳＤＲＡＭに供給されるクロック信号、図７
（Ｂ）はコマンド入力、図７（Ｃ）はアドレス入力を示
す。図７（Ｂ）及び（Ｃ）に示されるように、コマンド
入力にモードレジスタセットコマンドＭＲＳを入力し、
アドレス入力にモードレジスタに設定するデータを入力
する。データ入力後、コマンド入力にアクティベイトコ
マンドＡＣＴを入力して、新規設定されたモードを有効
にする。
【０００５】図７（Ｄ）には、モードレジスタに設定さ
れるデータとアドレス入力との関係を示す。図７（Ｄ）
に示されるように、アドレス入力Ａ０からＡ２の３ビッ
トはバーストレングスを設定し、アドレス入力Ａ３はバ
ーストタイプを設定し、アドレス入力Ａ４からＡ６の３
ビットはＣＡＳレイテンシを設定する。なおＡ７乃至Ａ
１１のビットは現時点では用いられない。
れるデータとアドレス入力との関係を示す。図７（Ｄ）
に示されるように、アドレス入力Ａ０からＡ２の３ビッ
トはバーストレングスを設定し、アドレス入力Ａ３はバ
ーストタイプを設定し、アドレス入力Ａ４からＡ６の３
ビットはＣＡＳレイテンシを設定する。なおＡ７乃至Ａ
１１のビットは現時点では用いられない。
【０００６】例えばＣＡＳレイテンシとは、データ読み
出しコマンド入力に対して、データ読み出し動作の開始
がどれくらい遅れるかを設定するパラメータである。こ
のＣＡＳレイテンシを設定するためには、上述のように
アドレス入力Ａ４からＡ６の３ビットを用いる。従って
８通りの異なった設定が可能であるが、現在定義されて
いる設定は３通り或いは４通りであり、３つのビットＡ
４乃至Ａ６のビットパターンの中には使用されないパタ
ーンが存在する。
出しコマンド入力に対して、データ読み出し動作の開始
がどれくらい遅れるかを設定するパラメータである。こ
のＣＡＳレイテンシを設定するためには、上述のように
アドレス入力Ａ４からＡ６の３ビットを用いる。従って
８通りの異なった設定が可能であるが、現在定義されて
いる設定は３通り或いは４通りであり、３つのビットＡ
４乃至Ａ６のビットパターンの中には使用されないパタ
ーンが存在する。
【０００７】図８は、従来のレイテンシデコーダの回路
構成を示す。このレイテンシデコーダはモードレジスタ
内に含まれるものであり、アドレス入力ビットを保持す
るモードレジスタ内のラッチから対応する３ビットを受
け取りデコードするものである。
構成を示す。このレイテンシデコーダはモードレジスタ
内に含まれるものであり、アドレス入力ビットを保持す
るモードレジスタ内のラッチから対応する３ビットを受
け取りデコードするものである。
【０００８】図８のレイテンシデコーダ２００は、イン
バータ２０１乃至２０３、ＮＡＮＤ回路２０４乃至２０
７、インバータ２０８乃至２１１を含む。インバータ２
０１乃至２０３は、アドレス入力ビットＡ４乃至Ａ６を
ラッチが保持したデータＭＲＡ４乃至ＭＲＡ６を受け取
る。ＮＡＮＤ回路２０４乃至２０７は、データＭＲＡ４
乃至ＭＲＡ６の各ビットに関して、そのままのビットか
或いは反転したビットの何れかを受け取る。インバータ
２０８乃至２１１は各々、ＮＡＮＤ回路２０４乃至２０
７の出力を受け取り反転する。
バータ２０１乃至２０３、ＮＡＮＤ回路２０４乃至２０
７、インバータ２０８乃至２１１を含む。インバータ２
０１乃至２０３は、アドレス入力ビットＡ４乃至Ａ６を
ラッチが保持したデータＭＲＡ４乃至ＭＲＡ６を受け取
る。ＮＡＮＤ回路２０４乃至２０７は、データＭＲＡ４
乃至ＭＲＡ６の各ビットに関して、そのままのビットか
或いは反転したビットの何れかを受け取る。インバータ
２０８乃至２１１は各々、ＮＡＮＤ回路２０４乃至２０
７の出力を受け取り反転する。
【０００９】インバータ２０８乃至２１１の出力は各
々、デコード信号ＣＬ１乃至ＣＬ４であり、その横に示
されるアドレス入力ビットＡ４乃至Ａ６の各ビットパタ
ーンに対応する。即ち例えば、インバータ２０８のデコ
ード信号ＣＬ１は、Ａ４乃至Ａ６が「１００」であると
きにＨＩＧＨ（選択）になる信号である。図８の例にお
いては、レイテンシデコーダ２００の出力はデコード信
号ＣＬ１乃至ＣＬ４の４つであり、アドレス入力Ａ４乃
至Ａ６が図に示されるビットパターン以外の組み合わせ
であるときは、全てのデコード信号ＣＬ１乃至ＣＬ４は
ＬＯＷ（非選択）になる。
々、デコード信号ＣＬ１乃至ＣＬ４であり、その横に示
されるアドレス入力ビットＡ４乃至Ａ６の各ビットパタ
ーンに対応する。即ち例えば、インバータ２０８のデコ
ード信号ＣＬ１は、Ａ４乃至Ａ６が「１００」であると
きにＨＩＧＨ（選択）になる信号である。図８の例にお
いては、レイテンシデコーダ２００の出力はデコード信
号ＣＬ１乃至ＣＬ４の４つであり、アドレス入力Ａ４乃
至Ａ６が図に示されるビットパターン以外の組み合わせ
であるときは、全てのデコード信号ＣＬ１乃至ＣＬ４は
ＬＯＷ（非選択）になる。
【００１０】このように未定義のビットパターンを入力
した場合に全ての出力が非選択になってしまうのは、レ
イテンシデコーダ２００に限られた動作ではなく、モー
ドレジスタに含まれるバーストレングスデコーダやバー
ストタイプデコーダ等の他のデコーダにおいても同様で
ある。
した場合に全ての出力が非選択になってしまうのは、レ
イテンシデコーダ２００に限られた動作ではなく、モー
ドレジスタに含まれるバーストレングスデコーダやバー
ストタイプデコーダ等の他のデコーダにおいても同様で
ある。
【００１１】
【発明が解決しようとする課題】ＣＡＳレイテンシ、バ
ーストレングス、バーストタイプ等をモードレジスタに
設定する場合、上述のように現状では使用しないビット
パターンを入力すると、デコーダ出力即ちモードレジス
タからの出力が全て非選択になる。従来のＳＤＲＡＭ等
の半導体装置に於ては、このように未定義の設定を行っ
た場合には、カタログに記載されていない予期できない
動作をチップが行う可能性がある。その結果として、例
えばメモリに於ては、メモリセルのデータを破壊してし
まう等の危険性があった。
ーストレングス、バーストタイプ等をモードレジスタに
設定する場合、上述のように現状では使用しないビット
パターンを入力すると、デコーダ出力即ちモードレジス
タからの出力が全て非選択になる。従来のＳＤＲＡＭ等
の半導体装置に於ては、このように未定義の設定を行っ
た場合には、カタログに記載されていない予期できない
動作をチップが行う可能性がある。その結果として、例
えばメモリに於ては、メモリセルのデータを破壊してし
まう等の危険性があった。
【００１２】本発明は、半導体装置に於て動作モードを
設定するモードレジスタに未定義の入力が行われた場合
であっても、装置が通常動作を行えるように構成するこ
とを目的とする。
設定するモードレジスタに未定義の入力が行われた場合
であっても、装置が通常動作を行えるように構成するこ
とを目的とする。
【００１３】
【課題を解決するための手段】請求項１の発明に於て
は、Ｎ個の動作モードのうちの一つを入力信号により選
択して、選択された動作モードで動作する半導体装置
は、該入力信号が該Ｎ個の動作モードの一つを示す場合
に該一つを選択し、該入力信号が該Ｎ個の動作モード以
外を示す未定義入力信号である場合に該Ｎ個の動作モー
ドのうちの所定の一つを選択する選択回路と、該選択回
路が選択した動作モードに応じて動作する内部回路を含
むことを特徴とする。
は、Ｎ個の動作モードのうちの一つを入力信号により選
択して、選択された動作モードで動作する半導体装置
は、該入力信号が該Ｎ個の動作モードの一つを示す場合
に該一つを選択し、該入力信号が該Ｎ個の動作モード以
外を示す未定義入力信号である場合に該Ｎ個の動作モー
ドのうちの所定の一つを選択する選択回路と、該選択回
路が選択した動作モードに応じて動作する内部回路を含
むことを特徴とする。
【００１４】上記発明に於ては、未定義入力が行われた
場合には、定義されているＮ個の動作モードのうちの所
定の一つを選択するので、未定義データの設定によって
半導体装置が予期できない動作を行うことを避けること
が出来る。請求項２の発明に於ては、請求項１記載の半
導体装置に於て、前記選択回路は、前記入力信号をデコ
ードして前記Ｎ個の動作モードのうちのＮ−１個の動作
モードから一つを選択する第１の回路と、該第１の回路
の出力の論理演算に基づいて、該Ｎ−１個の動作モード
の何れもが選択されないときに、該Ｎ個の動作モードの
うちの残りの１個の動作モードを選択する第２の回路を
含むことを特徴とする。
場合には、定義されているＮ個の動作モードのうちの所
定の一つを選択するので、未定義データの設定によって
半導体装置が予期できない動作を行うことを避けること
が出来る。請求項２の発明に於ては、請求項１記載の半
導体装置に於て、前記選択回路は、前記入力信号をデコ
ードして前記Ｎ個の動作モードのうちのＮ−１個の動作
モードから一つを選択する第１の回路と、該第１の回路
の出力の論理演算に基づいて、該Ｎ−１個の動作モード
の何れもが選択されないときに、該Ｎ個の動作モードの
うちの残りの１個の動作モードを選択する第２の回路を
含むことを特徴とする。
【００１５】上記発明に於ては、Ｎ−１個の動作モード
を選択する第１の回路を設け、第１の回路がＮ−１個の
動作モードの何れも選択しないときには、残りの動作モ
ードを選択するように構成される。従って、未定義入力
が行われた場合には、この残りの動作モードが選択され
ることになり、未定義データの設定によって半導体装置
が予期できない動作を行うことを避けることが出来る。
を選択する第１の回路を設け、第１の回路がＮ−１個の
動作モードの何れも選択しないときには、残りの動作モ
ードを選択するように構成される。従って、未定義入力
が行われた場合には、この残りの動作モードが選択され
ることになり、未定義データの設定によって半導体装置
が予期できない動作を行うことを避けることが出来る。
【００１６】請求項３の発明に於ては、請求項１記載の
半導体装置に於て、前記選択回路は前記第１の回路と前
記第２の回路との間を接続するＮ−１本の配線を更に含
み、該第２の回路を前記内部回路の近傍或いは内部に配
置することを特徴とする。上記発明に於ては、第１の回
路の出力に基づいて残りの動作モードを選択する第２の
回路を、内部回路の近傍或いは内部に配置することによ
って、選択された動作モードを第１の回路から内部回路
に送信する信号配線を、Ｎ本からＮ−１本に削減するこ
とが出来る。
半導体装置に於て、前記選択回路は前記第１の回路と前
記第２の回路との間を接続するＮ−１本の配線を更に含
み、該第２の回路を前記内部回路の近傍或いは内部に配
置することを特徴とする。上記発明に於ては、第１の回
路の出力に基づいて残りの動作モードを選択する第２の
回路を、内部回路の近傍或いは内部に配置することによ
って、選択された動作モードを第１の回路から内部回路
に送信する信号配線を、Ｎ本からＮ−１本に削減するこ
とが出来る。
【００１７】請求項４の発明に於ては、請求項１記載の
半導体装置に於て、前記選択回路は、前記未定義入力信
号を検出する第３の回路と、該第３の回路の出力に応じ
て、前記入力信号が該未定義信号でない場合に該入力信
号を格納し、前記入力信号が該未定義信号である場合に
既に格納されている内容を保持する第４の回路と、該第
４の回路の内容をデコードして、前記Ｎ個の動作モード
のうちの一つを選択する第５の回路を含むことを特徴と
する。
半導体装置に於て、前記選択回路は、前記未定義入力信
号を検出する第３の回路と、該第３の回路の出力に応じ
て、前記入力信号が該未定義信号でない場合に該入力信
号を格納し、前記入力信号が該未定義信号である場合に
既に格納されている内容を保持する第４の回路と、該第
４の回路の内容をデコードして、前記Ｎ個の動作モード
のうちの一つを選択する第５の回路を含むことを特徴と
する。
【００１８】上記発明に於ては、未定義入力がなされた
場合には、入力信号を格納する第４の回路の内容を更新
せずに以前の値を保持することによって、未定義データ
の設定により半導体装置が予期できない動作を行うこと
を避けることが出来る。請求項５の発明に於ては、Ｎ個
の動作モードのうちの一つを入力信号により選択して、
選択された動作モードで動作する半導体記憶装置は、該
入力信号が該Ｎ個の動作モードの一つを示す場合に該一
つを選択し、該入力信号が該Ｎ個の動作モード以外を示
す未定義入力信号である場合に該Ｎ個の動作モードのう
ちの所定の一つを選択するモードレジスタと、データを
記憶するコア回路と、該選択回路が選択した動作モード
に応じて動作する該コア回路に関する制御回路を含むこ
とを特徴とする。
場合には、入力信号を格納する第４の回路の内容を更新
せずに以前の値を保持することによって、未定義データ
の設定により半導体装置が予期できない動作を行うこと
を避けることが出来る。請求項５の発明に於ては、Ｎ個
の動作モードのうちの一つを入力信号により選択して、
選択された動作モードで動作する半導体記憶装置は、該
入力信号が該Ｎ個の動作モードの一つを示す場合に該一
つを選択し、該入力信号が該Ｎ個の動作モード以外を示
す未定義入力信号である場合に該Ｎ個の動作モードのう
ちの所定の一つを選択するモードレジスタと、データを
記憶するコア回路と、該選択回路が選択した動作モード
に応じて動作する該コア回路に関する制御回路を含むこ
とを特徴とする。
【００１９】上記発明に於ては、未定義入力が行われた
場合には、定義されているＮ個の動作モードのうちの所
定の一つを選択するので、未定義データの設定により半
導体装置が予期できない動作をしてコア回路のデータを
破壊してしまう等の損害を避けることが出来る。
場合には、定義されているＮ個の動作モードのうちの所
定の一つを選択するので、未定義データの設定により半
導体装置が予期できない動作をしてコア回路のデータを
破壊してしまう等の損害を避けることが出来る。
【００２０】請求項６の発明に於ては、請求項５記載の
半導体記憶装置に於て、前記モードレジスタは、前記入
力信号をデコードして前記Ｎ個の動作モードのうちのＮ
−１個の動作モードから一つを選択する第１の回路と、
該第１の回路の出力の論理演算に基づいて、該Ｎ−１個
の動作モードの何れもが選択されないときに、該Ｎ個の
動作モードのうちの残りの１個の動作モードを選択する
第２の回路を含むことを特徴とする。
半導体記憶装置に於て、前記モードレジスタは、前記入
力信号をデコードして前記Ｎ個の動作モードのうちのＮ
−１個の動作モードから一つを選択する第１の回路と、
該第１の回路の出力の論理演算に基づいて、該Ｎ−１個
の動作モードの何れもが選択されないときに、該Ｎ個の
動作モードのうちの残りの１個の動作モードを選択する
第２の回路を含むことを特徴とする。
【００２１】上記発明に於ては、Ｎ−１個の動作モード
を選択する第１の回路を設け、第１の回路がＮ−１個の
動作モードの何れも選択しないときには、残りの動作モ
ードを選択するように構成される。従って、未定義入力
が行われた場合には、この残りの動作モードが選択され
ることになり、未定義データの設定により半導体装置が
予期できない動作をしてコア回路のデータを破壊してし
まう等の損害を避けることが出来る。
を選択する第１の回路を設け、第１の回路がＮ−１個の
動作モードの何れも選択しないときには、残りの動作モ
ードを選択するように構成される。従って、未定義入力
が行われた場合には、この残りの動作モードが選択され
ることになり、未定義データの設定により半導体装置が
予期できない動作をしてコア回路のデータを破壊してし
まう等の損害を避けることが出来る。
【００２２】請求項７の発明に於ては、請求項６記載の
半導体記憶装置に於て、前記モードレジスタは前記第１
の回路と前記第２の回路との間を接続するＮ−１本の配
線を更に含み、該第２の回路を前記制御回路の近傍或い
は内部に配置することを特徴とする。
半導体記憶装置に於て、前記モードレジスタは前記第１
の回路と前記第２の回路との間を接続するＮ−１本の配
線を更に含み、該第２の回路を前記制御回路の近傍或い
は内部に配置することを特徴とする。
【００２３】上記発明に於ては、第１の回路の出力に基
づいて残りの動作モードを選択する第２の回路を、内部
回路の近傍或いは内部に配置することによって、選択さ
れた動作モードを第１の回路から内部回路に送信する信
号配線を、Ｎ本からＮ−１本に削減することが出来る。
づいて残りの動作モードを選択する第２の回路を、内部
回路の近傍或いは内部に配置することによって、選択さ
れた動作モードを第１の回路から内部回路に送信する信
号配線を、Ｎ本からＮ−１本に削減することが出来る。
【００２４】請求項８の発明に於ては、請求項５記載の
半導体記憶装置に於て、前記モードレジスタは、前記未
定義入力信号を検出する第３の回路と、該第３の回路の
出力に応じて、前記入力信号が該未定義信号でない場合
に該入力信号を格納し、前記入力信号が該未定義信号で
ある場合に既に格納されている内容を保持するレジスタ
と、該レジスタの内容をデコードして、前記Ｎ個の動作
モードのうちの一つを選択する第４の回路を含むことを
特徴とする。
半導体記憶装置に於て、前記モードレジスタは、前記未
定義入力信号を検出する第３の回路と、該第３の回路の
出力に応じて、前記入力信号が該未定義信号でない場合
に該入力信号を格納し、前記入力信号が該未定義信号で
ある場合に既に格納されている内容を保持するレジスタ
と、該レジスタの内容をデコードして、前記Ｎ個の動作
モードのうちの一つを選択する第４の回路を含むことを
特徴とする。
【００２５】上記発明に於ては、未定義入力がなされた
場合には、入力信号を格納する第４の回路の内容を更新
せずに以前の値を保持することによって、未定義データ
の設定により半導体装置が予期できない動作をしてコア
回路のデータを破壊してしまう等の損害を避けることが
出来る。
場合には、入力信号を格納する第４の回路の内容を更新
せずに以前の値を保持することによって、未定義データ
の設定により半導体装置が予期できない動作をしてコア
回路のデータを破壊してしまう等の損害を避けることが
出来る。
【００２６】請求項９の発明に於ては、半導体装置に於
て複数の動作モードのうちの一つを入力信号により選択
する方法は、該入力信号が該複数の動作モードの一つを
示す場合に該一つを選択し、該入力信号が該複数の動作
モード以外を示す未定義入力信号である場合に該複数の
動作モードのうちの所定の一つを選択する各段階を含む
ことを特徴とする。
て複数の動作モードのうちの一つを入力信号により選択
する方法は、該入力信号が該複数の動作モードの一つを
示す場合に該一つを選択し、該入力信号が該複数の動作
モード以外を示す未定義入力信号である場合に該複数の
動作モードのうちの所定の一つを選択する各段階を含む
ことを特徴とする。
【００２７】上記発明に於ては、未定義入力が行われた
場合には、定義されているＮ個の動作モードのうちの所
定の一つを選択するので、未定義データの設定によって
半導体装置が予期できない動作を行うことを避けること
が出来る。請求項１０の発明に於ては、半導体装置に於
てＮ個の動作モードのうちの一つを入力信号により選択
する方法は、該入力信号をデコードして該Ｎ個の動作モ
ードのうちのＮ−１個の動作モードから一つを選択し、
該Ｎ−１個の動作モードの何れもが選択されないとき
に、該Ｎ個の動作モードのうちの残りの１個の動作モー
ドを選択する各段階を含むことを特徴とする。
場合には、定義されているＮ個の動作モードのうちの所
定の一つを選択するので、未定義データの設定によって
半導体装置が予期できない動作を行うことを避けること
が出来る。請求項１０の発明に於ては、半導体装置に於
てＮ個の動作モードのうちの一つを入力信号により選択
する方法は、該入力信号をデコードして該Ｎ個の動作モ
ードのうちのＮ−１個の動作モードから一つを選択し、
該Ｎ−１個の動作モードの何れもが選択されないとき
に、該Ｎ個の動作モードのうちの残りの１個の動作モー
ドを選択する各段階を含むことを特徴とする。
【００２８】上記発明に於ては、Ｎ−１個の動作モード
のうちの一つをデコードして選択し、Ｎ−１個の動作モ
ードの何れもが選択されないときには、残りの動作モー
ドを選択する。従って、未定義データの設定によって半
導体装置が予期できない動作を行うことを避けることが
出来る。
のうちの一つをデコードして選択し、Ｎ−１個の動作モ
ードの何れもが選択されないときには、残りの動作モー
ドを選択する。従って、未定義データの設定によって半
導体装置が予期できない動作を行うことを避けることが
出来る。
【００２９】請求項１１の発明に於ては、半導体装置に
於て複数の動作モードのうちの一つを入力信号により選
択する方法は、該入力信号が該複数の動作モード以外を
示す未定義入力信号であるか否かを検出し、前記入力信
号が該未定義信号でない場合に該入力信号をレジスタに
格納し、前記入力信号が該未定義信号である場合にレジ
スタに既に格納されている内容を保持し、該レジスタの
内容をデコードして該複数の動作モードのうちの一つを
選択する各段階を含むことを特徴とする。
於て複数の動作モードのうちの一つを入力信号により選
択する方法は、該入力信号が該複数の動作モード以外を
示す未定義入力信号であるか否かを検出し、前記入力信
号が該未定義信号でない場合に該入力信号をレジスタに
格納し、前記入力信号が該未定義信号である場合にレジ
スタに既に格納されている内容を保持し、該レジスタの
内容をデコードして該複数の動作モードのうちの一つを
選択する各段階を含むことを特徴とする。
【００３０】上記発明に於ては、未定義入力がなされた
場合には、入力信号を格納するレジスタの内容を更新せ
ずに以前の値を保持することによって、未定義データの
設定により半導体装置が予期できない動作を行うことを
避けることが出来る。
場合には、入力信号を格納するレジスタの内容を更新せ
ずに以前の値を保持することによって、未定義データの
設定により半導体装置が予期できない動作を行うことを
避けることが出来る。
【００３１】
【発明の実施の形態】以下に本発明の実施例を添付の図
面を用いて説明する。図１は、本発明の第１の実施例に
よるＳＤＲＡＭのレイテンシデコーダの回路構成図を示
す。なお本発明は、レイテンシデコーダに限られるもの
ではなく、半導体装置の動作モードを設定するモードレ
ジスタに関して、設定データをデコードするデコーダ一
般に適用できるものである。
面を用いて説明する。図１は、本発明の第１の実施例に
よるＳＤＲＡＭのレイテンシデコーダの回路構成図を示
す。なお本発明は、レイテンシデコーダに限られるもの
ではなく、半導体装置の動作モードを設定するモードレ
ジスタに関して、設定データをデコードするデコーダ一
般に適用できるものである。
【００３２】図１のレイテンシデコーダ１０は、インバ
ータ１１乃至１３、ＮＡＮＤ回路１４乃至１６、インバ
ータ１７乃至１９、及びＮＯＲ回路２０を含む。インバ
ータ１１乃至１３は、アドレス入力ビットＡ４乃至Ａ６
をモードレジスタのラッチが保持したデータＭＲＡ４乃
至ＭＲＡ６を受け取る。ＮＡＮＤ回路１４乃至１６は、
データＭＲＡ４乃至ＭＲＡ６の各ビットに関して、その
ままのビットか或いは反転したビットの何れかを受け取
る。インバータ１７乃至１９は各々、ＮＡＮＤ回路１４
乃至１６の出力を受け取り反転する。
ータ１１乃至１３、ＮＡＮＤ回路１４乃至１６、インバ
ータ１７乃至１９、及びＮＯＲ回路２０を含む。インバ
ータ１１乃至１３は、アドレス入力ビットＡ４乃至Ａ６
をモードレジスタのラッチが保持したデータＭＲＡ４乃
至ＭＲＡ６を受け取る。ＮＡＮＤ回路１４乃至１６は、
データＭＲＡ４乃至ＭＲＡ６の各ビットに関して、その
ままのビットか或いは反転したビットの何れかを受け取
る。インバータ１７乃至１９は各々、ＮＡＮＤ回路１４
乃至１６の出力を受け取り反転する。
【００３３】ＮＯＲ回路２０は、インバータ１７乃至１
９の出力を受け取り、インバータ１７乃至１９の出力が
全てＬＯＷ（非選択）の場合のみＨＩＧＨ（撰択）信号
を出力する。ＮＯＲ回路２０の出力がデコード信号ＣＬ
１であり、インバータ１７乃至１９の出力は各々、デコ
ード信号ＣＬ２乃至ＣＬ４である。各デコード信号ＣＬ
１乃至ＣＬ４がＨＩＧＨ（選択）になる条件が、図１の
各出力の横にアドレス入力ビットＡ４乃至Ａ６のビット
パターンとして示される。
９の出力を受け取り、インバータ１７乃至１９の出力が
全てＬＯＷ（非選択）の場合のみＨＩＧＨ（撰択）信号
を出力する。ＮＯＲ回路２０の出力がデコード信号ＣＬ
１であり、インバータ１７乃至１９の出力は各々、デコ
ード信号ＣＬ２乃至ＣＬ４である。各デコード信号ＣＬ
１乃至ＣＬ４がＨＩＧＨ（選択）になる条件が、図１の
各出力の横にアドレス入力ビットＡ４乃至Ａ６のビット
パターンとして示される。
【００３４】図８の従来のレイテンシデコーダ１０と比
較して、図１の第１の実施例のレイテンシデコーダ１０
に於ては、デコード信号ＣＬ１が選択される条件が従来
のものとは異なり、デコード信号ＣＬ２乃至ＣＬ３が選
択されないときにＨＩＧＨとなる。即ち、従来同様にア
ドレス入力ビットＡ４乃至Ａ６が「１００」の場合に選
択されると共に、未定義入力がなされた場合にも、デコ
ード信号ＣＬ１が選択されることになる。
較して、図１の第１の実施例のレイテンシデコーダ１０
に於ては、デコード信号ＣＬ１が選択される条件が従来
のものとは異なり、デコード信号ＣＬ２乃至ＣＬ３が選
択されないときにＨＩＧＨとなる。即ち、従来同様にア
ドレス入力ビットＡ４乃至Ａ６が「１００」の場合に選
択されると共に、未定義入力がなされた場合にも、デコ
ード信号ＣＬ１が選択されることになる。
【００３５】従って図１のような構成のデコーダを用い
れば、未定義の設定がなされた場合であっても、その設
定を既定義の出力のうちの一つに割り当てることによっ
て、半導体装置の誤動作を防ぐことができる。図２は、
図１のレイテンシデコーダ１０を用いた場合の半導体チ
ップ内のレイテンシデコード信号の配線を模式的に示
す。従来技術例として図９に、図８のレイテンシデコー
ダ２００を用いた場合の半導体チップ内のレイテンシデ
コード信号の配線を模式的に示す。
れば、未定義の設定がなされた場合であっても、その設
定を既定義の出力のうちの一つに割り当てることによっ
て、半導体装置の誤動作を防ぐことができる。図２は、
図１のレイテンシデコーダ１０を用いた場合の半導体チ
ップ内のレイテンシデコード信号の配線を模式的に示
す。従来技術例として図９に、図８のレイテンシデコー
ダ２００を用いた場合の半導体チップ内のレイテンシデ
コード信号の配線を模式的に示す。
【００３６】図９に示される配線に於ては、図８のレイ
テンシデコーダ２００のデコード信号ＣＬ１乃至ＣＬ４
をチップ２２０内部の他のユニットに供給するように、
長距離配線２２１乃至２２４を介して伝送する構成とな
っている。それに対して図２に示される配線に於ては、
図１のレイテンシデコーダ１０のデコード信号ＣＬ２乃
至ＣＬ４のみを、長距離配線３１乃至３３を介してチッ
プ３０内部で伝送する構成となっている。これはレイテ
ンシデコーダ１０に於て、デコード信号ＣＬ１は、デコ
ード信号ＣＬ２乃至ＣＬ４が非選択の時に選択となる信
号であるので、長距離配線を介して各ユニットに配送す
る必要がないからである。
テンシデコーダ２００のデコード信号ＣＬ１乃至ＣＬ４
をチップ２２０内部の他のユニットに供給するように、
長距離配線２２１乃至２２４を介して伝送する構成とな
っている。それに対して図２に示される配線に於ては、
図１のレイテンシデコーダ１０のデコード信号ＣＬ２乃
至ＣＬ４のみを、長距離配線３１乃至３３を介してチッ
プ３０内部で伝送する構成となっている。これはレイテ
ンシデコーダ１０に於て、デコード信号ＣＬ１は、デコ
ード信号ＣＬ２乃至ＣＬ４が非選択の時に選択となる信
号であるので、長距離配線を介して各ユニットに配送す
る必要がないからである。
【００３７】レイテンシデコード信号を必要とする各ユ
ニットに於ては、レイテンシデコーダ１０から送られた
デコード信号ＣＬ２乃至ＣＬ４を基にして、デコード信
号ＣＬ１を生成すればよい。図３は、デコード信号ＣＬ
２乃至ＣＬ４を基にしてデコード信号ＣＬ１を生成する
回路の一例を示す。図３のＮＯＲ回路３５は、デコード
信号ＣＬ２乃至ＣＬ４を受け取り、それら全てがＬＯＷ
（非選択）の場合のみＨＩＧＨ（撰択）信号を出力す
る。即ち、ＮＯＲ回路３５の出力は、デコード信号ＣＬ
１となる。
ニットに於ては、レイテンシデコーダ１０から送られた
デコード信号ＣＬ２乃至ＣＬ４を基にして、デコード信
号ＣＬ１を生成すればよい。図３は、デコード信号ＣＬ
２乃至ＣＬ４を基にしてデコード信号ＣＬ１を生成する
回路の一例を示す。図３のＮＯＲ回路３５は、デコード
信号ＣＬ２乃至ＣＬ４を受け取り、それら全てがＬＯＷ
（非選択）の場合のみＨＩＧＨ（撰択）信号を出力す
る。即ち、ＮＯＲ回路３５の出力は、デコード信号ＣＬ
１となる。
【００３８】このような回路を、レイテンシデコード信
号を必要とする各ユニットに設けることによって、デコ
ード信号ＣＬ１を長距離配線を用いて伝送する必要がな
くなる。長距離配線の方が、図３の様な単純な回路より
もチップ内のスペースを大きくとるので、図３の回路を
各ユニットに設けて長距離配線を一本減らすことによっ
て、チップ内スペースの効率的な使用を実現できる。
号を必要とする各ユニットに設けることによって、デコ
ード信号ＣＬ１を長距離配線を用いて伝送する必要がな
くなる。長距離配線の方が、図３の様な単純な回路より
もチップ内のスペースを大きくとるので、図３の回路を
各ユニットに設けて長距離配線を一本減らすことによっ
て、チップ内スペースの効率的な使用を実現できる。
【００３９】なお図３のＮＯＲ回路３５は、図１のＮＯ
Ｒ回路２０をモードレジスタ内部から、デコード信号を
必要とする各ユニットに移動させたものと考えることが
できる。即ち図２のような配線を用いた場合には、図１
のＮＯＲ回路２０は不要となるので削除し、その代わり
に図３のＮＯＲ回路３５を各ユニットに設ければよい。
Ｒ回路２０をモードレジスタ内部から、デコード信号を
必要とする各ユニットに移動させたものと考えることが
できる。即ち図２のような配線を用いた場合には、図１
のＮＯＲ回路２０は不要となるので削除し、その代わり
に図３のＮＯＲ回路３５を各ユニットに設ければよい。
【００４０】図４は、本発明の第２の実施例によるＳＤ
ＲＡＭのモードレジスタ及びその周辺を示す。図４に於
て、１０２はコマンド信号入力端子、１０３はアドレス
信号入力端子、１１０はモードレジスタコントロール部
であり、１１１がモードレジスタである。モードレジス
タ１１１は、ラッチ制御回路４０、ラッチ２３０、バー
ストレングスデコーダ２４０、図８と同一のレイテンシ
デコーダ２００、バーストタイプデコーダ２５０を含
む。図４の構成は、ラッチ制御回路４０が設けられてい
ることを除けば、従来のモードレジスタ及びその周辺と
同一の構成である。
ＲＡＭのモードレジスタ及びその周辺を示す。図４に於
て、１０２はコマンド信号入力端子、１０３はアドレス
信号入力端子、１１０はモードレジスタコントロール部
であり、１１１がモードレジスタである。モードレジス
タ１１１は、ラッチ制御回路４０、ラッチ２３０、バー
ストレングスデコーダ２４０、図８と同一のレイテンシ
デコーダ２００、バーストタイプデコーダ２５０を含
む。図４の構成は、ラッチ制御回路４０が設けられてい
ることを除けば、従来のモードレジスタ及びその周辺と
同一の構成である。
【００４１】コマンド信号入力端子１０２に入力された
コマンド信号（図７参照）は、モードレジスタコントロ
ール部１１０に供給される。アドレス信号入力端子に入
力されたアドレス信号（図７参照）は、モードレジスタ
コントロール部１１０及びモードレジスタ１１１に供給
される。モードレジスタコントロール部１１０は、受け
取ったコマンド信号がモードレジスタ設定を指定する時
に、アドレス信号のタイミングに応じて、イネーブル信
号ｒｇｗｚを出力する。従来の構成に於ては、モードレ
ジスタ１１１が受け取ったイネーブル信号ｒｇｗｚは、
直接にラッチ２３０に供給され、ラッチ２３０がアドレ
ス信号をラッチする。
コマンド信号（図７参照）は、モードレジスタコントロ
ール部１１０に供給される。アドレス信号入力端子に入
力されたアドレス信号（図７参照）は、モードレジスタ
コントロール部１１０及びモードレジスタ１１１に供給
される。モードレジスタコントロール部１１０は、受け
取ったコマンド信号がモードレジスタ設定を指定する時
に、アドレス信号のタイミングに応じて、イネーブル信
号ｒｇｗｚを出力する。従来の構成に於ては、モードレ
ジスタ１１１が受け取ったイネーブル信号ｒｇｗｚは、
直接にラッチ２３０に供給され、ラッチ２３０がアドレ
ス信号をラッチする。
【００４２】第２の実施例に於ては、モードレジスタ１
１１が受け取ったイネーブル信号ｒｇｗｚは、まずラッ
チ制御回路４０に供給される。ラッチ制御回路４０は、
イネーブル信号ｒｇｗｚ以外にアドレス信号を受け取
り、このアドレス信号の内容に応じて、イネーブル信号
ｒｇｗｚをラッチ２３０に共有するか否かを決定する。
具体的には、アドレス信号が未定義の設定に対応する場
合には、イネーブル信号ｒｇｗｚをラッチ２３０に供給
しない。
１１が受け取ったイネーブル信号ｒｇｗｚは、まずラッ
チ制御回路４０に供給される。ラッチ制御回路４０は、
イネーブル信号ｒｇｗｚ以外にアドレス信号を受け取
り、このアドレス信号の内容に応じて、イネーブル信号
ｒｇｗｚをラッチ２３０に共有するか否かを決定する。
具体的には、アドレス信号が未定義の設定に対応する場
合には、イネーブル信号ｒｇｗｚをラッチ２３０に供給
しない。
【００４３】図５は、ラッチ制御回路４０の回路構成を
示す。図５のラッチ制御回路４０は、インバータ４１乃
至４３、ＮＡＮＤ回路４４乃至４７、インバータ４８乃
至５１、ＮＯＲ回路５２、インバータ５３及び５４、及
びＮＯＲ回路５５を含む。インバータ４１乃至４３は、
アドレス信号のビットＡ４乃至Ａ６を受け取る。ＮＡＮ
Ｄ回路４４乃至４７は、アドレス入力ビットＡ４乃至Ａ
６の各ビットに関して、そのままのビットか或いは反転
したビットの何れかを受け取る。インバータ４８乃至５
１は各々、ＮＡＮＤ回路４４乃至４７の出力を受け取り
反転する。
示す。図５のラッチ制御回路４０は、インバータ４１乃
至４３、ＮＡＮＤ回路４４乃至４７、インバータ４８乃
至５１、ＮＯＲ回路５２、インバータ５３及び５４、及
びＮＯＲ回路５５を含む。インバータ４１乃至４３は、
アドレス信号のビットＡ４乃至Ａ６を受け取る。ＮＡＮ
Ｄ回路４４乃至４７は、アドレス入力ビットＡ４乃至Ａ
６の各ビットに関して、そのままのビットか或いは反転
したビットの何れかを受け取る。インバータ４８乃至５
１は各々、ＮＡＮＤ回路４４乃至４７の出力を受け取り
反転する。
【００４４】インバータ４８乃至５１の出力はデコード
信号ＣＬａ乃至ＣＬｄであり、これらが選択されてＨＩ
ＧＨとなる条件が、アドレス入力ビットＡ４乃至Ａ６の
ビットパターンとして図５に示される。図８に示される
アドレス入力ビットＡ４乃至Ａ６のビットパターンと比
較すれば明らかなように、図５のデコード信号ＣＬａ乃
至ＣＬｄのビットパターンは、未定義のビットパターン
に対応する。即ち、図５のインバータ４８乃至５１は、
未定義のビットパターン入力がなされた場合に、そのい
ずれかの出力がＨＩＧＨになる。
信号ＣＬａ乃至ＣＬｄであり、これらが選択されてＨＩ
ＧＨとなる条件が、アドレス入力ビットＡ４乃至Ａ６の
ビットパターンとして図５に示される。図８に示される
アドレス入力ビットＡ４乃至Ａ６のビットパターンと比
較すれば明らかなように、図５のデコード信号ＣＬａ乃
至ＣＬｄのビットパターンは、未定義のビットパターン
に対応する。即ち、図５のインバータ４８乃至５１は、
未定義のビットパターン入力がなされた場合に、そのい
ずれかの出力がＨＩＧＨになる。
【００４５】ＮＯＲ回路５２は、デコード信号ＣＬａ乃
至ＣＬｄを受け取る。ＮＯＲ回路５２は、デコード信号
ＣＬａ乃至ＣＬｄの何れかがＨＩＧＨの場合にＬＯＷ信
号を出力し、デコード信号ＣＬａ乃至ＣＬｄの全てがＬ
ＯＷの場合にＨＩＧＨ信号を出力する。インバータ５３
は、ＮＯＲ回路５２の出力を反転する。インバータ５３
の出力は、制御信号ｓｔｏｐｚとして示される。制御信
号ｓｔｏｐｚは、デコード信号ＣＬａ乃至ＣＬｄの何れ
かがＨＩＧＨの場合、即ち未定義入力がなされた場合に
ＨＩＧＨになる信号である。
至ＣＬｄを受け取る。ＮＯＲ回路５２は、デコード信号
ＣＬａ乃至ＣＬｄの何れかがＨＩＧＨの場合にＬＯＷ信
号を出力し、デコード信号ＣＬａ乃至ＣＬｄの全てがＬ
ＯＷの場合にＨＩＧＨ信号を出力する。インバータ５３
は、ＮＯＲ回路５２の出力を反転する。インバータ５３
の出力は、制御信号ｓｔｏｐｚとして示される。制御信
号ｓｔｏｐｚは、デコード信号ＣＬａ乃至ＣＬｄの何れ
かがＨＩＧＨの場合、即ち未定義入力がなされた場合に
ＨＩＧＨになる信号である。
【００４６】制御信号ｓｔｏｐｚは、２入力ＮＯＲ回路
５５の一方の入力に供給される。ＮＯＲ回路５５のもう
一方の入力には、インバータ５４で反転されたイネーブ
ル信号ｒｇｗｚが供給される。制御信号ｓｔｏｐｚがＨ
ＩＧＨの場合には、ＮＯＲ回路５５の出力は常にＬＯＷ
となる。従って、イネーブル信号ｒｇｗｚはＮＯＲ回路
５５によってブロックされる。制御信号ｓｔｏｐｚがＬ
ＯＷの場合には、ＮＯＲ回路５５は、イネーブル信号ｒ
ｇｗｚの反転に対してインバータとして動作する。従っ
て、イネーブル信号ｒｇｗｚの反転が更に反転され、Ｎ
ＯＲ回路５５は元のイネーブル信号ｒｇｗｚを出力す
る。
５５の一方の入力に供給される。ＮＯＲ回路５５のもう
一方の入力には、インバータ５４で反転されたイネーブ
ル信号ｒｇｗｚが供給される。制御信号ｓｔｏｐｚがＨ
ＩＧＨの場合には、ＮＯＲ回路５５の出力は常にＬＯＷ
となる。従って、イネーブル信号ｒｇｗｚはＮＯＲ回路
５５によってブロックされる。制御信号ｓｔｏｐｚがＬ
ＯＷの場合には、ＮＯＲ回路５５は、イネーブル信号ｒ
ｇｗｚの反転に対してインバータとして動作する。従っ
て、イネーブル信号ｒｇｗｚの反転が更に反転され、Ｎ
ＯＲ回路５５は元のイネーブル信号ｒｇｗｚを出力す
る。
【００４７】ＮＯＲ回路５５の出力は、ラッチ制御信号
ｒｇｗｓｚとしてラッチ２３０に供給される（図４参
照）。このようにラッチ制御回路４０は、未定義入力が
なされた場合にはイネーブル信号ｒｇｗｚをブロック
し、既定義入力がなされた場合には、イネーブル信号ｒ
ｇｗｚをラッチ制御信号ｒｇｗｓｚとして出力する。こ
のラッチ制御信号ｒｇｗｓｚを受け取ると、ラッチ２３
０は、アドレス入力Ａ０乃至Ａ０６をラッチする。
ｒｇｗｓｚとしてラッチ２３０に供給される（図４参
照）。このようにラッチ制御回路４０は、未定義入力が
なされた場合にはイネーブル信号ｒｇｗｚをブロック
し、既定義入力がなされた場合には、イネーブル信号ｒ
ｇｗｚをラッチ制御信号ｒｇｗｓｚとして出力する。こ
のラッチ制御信号ｒｇｗｓｚを受け取ると、ラッチ２３
０は、アドレス入力Ａ０乃至Ａ０６をラッチする。
【００４８】従って、図４及び図５に示される本発明の
第２の実施例によるモードレジスタ１１１に於ては、Ｃ
ＡＳレイテンシに対して未定義入力が行われた場合にそ
の入力を設定しないので、未定義入力が行われた場合の
ＳＤＲＡＭの誤動作を防ぐことができる。
第２の実施例によるモードレジスタ１１１に於ては、Ｃ
ＡＳレイテンシに対して未定義入力が行われた場合にそ
の入力を設定しないので、未定義入力が行われた場合の
ＳＤＲＡＭの誤動作を防ぐことができる。
【００４９】なお図４及び図５の構成では、バーストレ
ングスに対して未定義入力が行われた場合に、未定義入
力がそのままラッチ２３０によって保持され、更にバー
ストレングスデコーダ２４０によりデコードされ出力さ
れてしまう（バーストタイプは１ビットであり、未定義
の設定はない）。従って、バーストレングスに対しても
同様の誤動作回避機能を設けたいのであれば、Ａ０乃至
Ａ２に対しても未定義入力を検出するように、図５の回
路を変更すればよい。
ングスに対して未定義入力が行われた場合に、未定義入
力がそのままラッチ２３０によって保持され、更にバー
ストレングスデコーダ２４０によりデコードされ出力さ
れてしまう（バーストタイプは１ビットであり、未定義
の設定はない）。従って、バーストレングスに対しても
同様の誤動作回避機能を設けたいのであれば、Ａ０乃至
Ａ２に対しても未定義入力を検出するように、図５の回
路を変更すればよい。
【００５０】本発明の第２の実施例は、未定義入力がな
された場合に未定義入力を検出してモードレジスタへの
書き込みを禁止するように構成されるが、この構成はＳ
ＤＲＡＭのモードレジスタに限られることなく、種々の
半導体装置に適用可能であることは明らかである。
された場合に未定義入力を検出してモードレジスタへの
書き込みを禁止するように構成されるが、この構成はＳ
ＤＲＡＭのモードレジスタに限られることなく、種々の
半導体装置に適用可能であることは明らかである。
【００５１】図６は、本発明の第２の実施例のモードレ
ジスタを適用したＳＤＲＡＭの構成例を示す。図６のＳ
ＤＲＡＭは、クロック信号入力端子１０１、コマンド信
号入力端子１０２、アドレス信号入力端子１０３、デー
タ信号入出力端子１０４、内部クロック発生部１０５、
コマンド入力バッファ１０６、アドレス入力バッファ１
０７、データ出力バッファ１０８、データ入力バッファ
１０９、モードレジスタコントロール部１１０、図４に
示されるモードレジスタ１１１、コマンドデコード部１
１２、アドレスデコード部１１３、パインライン１１４
及び１１５、書き込みコントロール部１１６、書き込み
アンプ１１７、センスアンプ１１８、読み出し・書き込
み制御部１１９、読み出しアンプ１２０、及びメモリセ
ルアレイ１２１を含む。
ジスタを適用したＳＤＲＡＭの構成例を示す。図６のＳ
ＤＲＡＭは、クロック信号入力端子１０１、コマンド信
号入力端子１０２、アドレス信号入力端子１０３、デー
タ信号入出力端子１０４、内部クロック発生部１０５、
コマンド入力バッファ１０６、アドレス入力バッファ１
０７、データ出力バッファ１０８、データ入力バッファ
１０９、モードレジスタコントロール部１１０、図４に
示されるモードレジスタ１１１、コマンドデコード部１
１２、アドレスデコード部１１３、パインライン１１４
及び１１５、書き込みコントロール部１１６、書き込み
アンプ１１７、センスアンプ１１８、読み出し・書き込
み制御部１１９、読み出しアンプ１２０、及びメモリセ
ルアレイ１２１を含む。
【００５２】図６のＳＤＲＡＭに於て、本発明によるモ
ードレジスタ１１１を用いる以外は、従来のＳＤＲＡＭ
と同一の構造である。図６のＳＤＲＡＭの動作を簡単に
説明する。クロック信号入力端子１０１に供給されたク
ロック信号は、内部クロック発生部１０５に供給され
て、内部回路を制御するための様々な内部クロック信号
が生成される。内部クロック発生部１０５から供給され
る内部クロック信号に基づいて、コマンド入力バッファ
１０６、アドレス入力バッファ１０７、及びデータ入力
バッファ１０９は各々、コマンド信号入力端子１０２、
アドレス信号入力端子１０３、データ信号入出力端子１
０４に入力されたコマンド信号、アドレス信号、及びデ
ータ信号を取り込む。
ードレジスタ１１１を用いる以外は、従来のＳＤＲＡＭ
と同一の構造である。図６のＳＤＲＡＭの動作を簡単に
説明する。クロック信号入力端子１０１に供給されたク
ロック信号は、内部クロック発生部１０５に供給され
て、内部回路を制御するための様々な内部クロック信号
が生成される。内部クロック発生部１０５から供給され
る内部クロック信号に基づいて、コマンド入力バッファ
１０６、アドレス入力バッファ１０７、及びデータ入力
バッファ１０９は各々、コマンド信号入力端子１０２、
アドレス信号入力端子１０３、データ信号入出力端子１
０４に入力されたコマンド信号、アドレス信号、及びデ
ータ信号を取り込む。
【００５３】入力されたコマンド信号は、コマンド入力
バッファ１０６からコマンドデコード部１１２に供給さ
れてデコードされる。コマンドのデコード結果に応じ
て、内部回路が制御される。コマンドとしてモードレジ
スタセットコマンドが与えられたときには、モードレジ
スタコントロール部１１０がモードレジスタセットコマ
ンドに応じて、アドレス入力バッファ１０７から供給さ
れたアドレス信号をモードレジスタ１１１に書き込む。
バッファ１０６からコマンドデコード部１１２に供給さ
れてデコードされる。コマンドのデコード結果に応じ
て、内部回路が制御される。コマンドとしてモードレジ
スタセットコマンドが与えられたときには、モードレジ
スタコントロール部１１０がモードレジスタセットコマ
ンドに応じて、アドレス入力バッファ１０７から供給さ
れたアドレス信号をモードレジスタ１１１に書き込む。
【００５４】入力されたアドレス信号は、アドレス入力
バッファ１０７からアドレスデコード部１１３に供給さ
れてデコードされる。アドレスのデコード結果に応じ
て、メモリセルアレイ１２１の指定されたアドレスがア
クセスされる。入力されたデータ信号は、データ入力バ
ッファ１０９から、書き込みアンプ１１７とセンスアン
プ１１８とを介して、メモリセルアレイ１２１の指定さ
れたアドレスに格納される。逆にメモリセルアレイ１２
１の指定されたアドレスから読み出されたデータは、セ
ンスアンプ１１８、読み出しアンプ１２０、パイプライ
ン１１４及び１１５を介して、データ出力バッファ１０
８に供給される。データ出力バッファ１０８は、内部ク
ロック発生部１０５からの内部クロックに基づいて、デ
ータをデータ入出力端子１０４に出力する。
バッファ１０７からアドレスデコード部１１３に供給さ
れてデコードされる。アドレスのデコード結果に応じ
て、メモリセルアレイ１２１の指定されたアドレスがア
クセスされる。入力されたデータ信号は、データ入力バ
ッファ１０９から、書き込みアンプ１１７とセンスアン
プ１１８とを介して、メモリセルアレイ１２１の指定さ
れたアドレスに格納される。逆にメモリセルアレイ１２
１の指定されたアドレスから読み出されたデータは、セ
ンスアンプ１１８、読み出しアンプ１２０、パイプライ
ン１１４及び１１５を介して、データ出力バッファ１０
８に供給される。データ出力バッファ１０８は、内部ク
ロック発生部１０５からの内部クロックに基づいて、デ
ータをデータ入出力端子１０４に出力する。
【００５５】書き込みコントロール部１１６は、コマン
ドデコード部１１２のコマンドデコード結果に応じて、
制御信号を読み出し・書き込み制御部１１９に供給す
る。またコマンドデコード結果に基づいて、データ入力
バッファ１０９を制御する。読み出し・書き込み制御部
１１９は、書き込み信号Ｗｒｉｔｅ、読み出し信号Ｒｅ
ａｄ、コラム線選択信号（図示せず）等の制御信号を生
成する。例えばコラム線選択信号は、複数のセンスアン
プを含むセンスアンプ１１８に供給されて、選択された
センスアンプに対するデータ読み出し・データ書き込み
を所定期間だけ可能にする。書き込み信号Ｗｒｉｔｅ
は、書き込みアンプ１１７に供給されて、データ入力バ
ッファ１０９からの入力データを所定のタイミングでグ
ローバルデータバスＧＤＢ０及びＧＤＢ１に供給する。
書き込み信号Ｒｅａｄは、読み出しアンプ１２０に供給
されて、グローバルデータバスＧＤＢ０及びＧＤＢ１上
の読み出しデータを所定のタイミングでパイプライン１
１５に供給する。
ドデコード部１１２のコマンドデコード結果に応じて、
制御信号を読み出し・書き込み制御部１１９に供給す
る。またコマンドデコード結果に基づいて、データ入力
バッファ１０９を制御する。読み出し・書き込み制御部
１１９は、書き込み信号Ｗｒｉｔｅ、読み出し信号Ｒｅ
ａｄ、コラム線選択信号（図示せず）等の制御信号を生
成する。例えばコラム線選択信号は、複数のセンスアン
プを含むセンスアンプ１１８に供給されて、選択された
センスアンプに対するデータ読み出し・データ書き込み
を所定期間だけ可能にする。書き込み信号Ｗｒｉｔｅ
は、書き込みアンプ１１７に供給されて、データ入力バ
ッファ１０９からの入力データを所定のタイミングでグ
ローバルデータバスＧＤＢ０及びＧＤＢ１に供給する。
書き込み信号Ｒｅａｄは、読み出しアンプ１２０に供給
されて、グローバルデータバスＧＤＢ０及びＧＤＢ１上
の読み出しデータを所定のタイミングでパイプライン１
１５に供給する。
【００５６】モードレジスタ１１１は、前述のように、
バーストレングス、バーストタイプ、ＣＡＳレイテンシ
等の設定値を格納する。例えばＣＡＳレイテンシについ
て説明すると、モードレジスタ１１１は、設定されたＣ
ＡＳレイテンシを示すＣＡＳレイテンシ判別信号（デコ
ード信号）ＣＬ１乃至ＣＬ４を出力する（ＣＡＳレイテ
ンシ設定が４以上可能なときには、更にＣＬ５・・・を
出力する）。これらのＣＡＳレイテンシ判別信号ＣＬ１
乃至ＣＬ４は、読み出し・書き込み制御部１１９に供給
される。このＣＡＳレイテンシ判別信号ＣＬ１乃至ＣＬ
４に基づいて、読み出し・書き込み制御部１１９はデー
タ読み出しのタイミングを制御する。
バーストレングス、バーストタイプ、ＣＡＳレイテンシ
等の設定値を格納する。例えばＣＡＳレイテンシについ
て説明すると、モードレジスタ１１１は、設定されたＣ
ＡＳレイテンシを示すＣＡＳレイテンシ判別信号（デコ
ード信号）ＣＬ１乃至ＣＬ４を出力する（ＣＡＳレイテ
ンシ設定が４以上可能なときには、更にＣＬ５・・・を
出力する）。これらのＣＡＳレイテンシ判別信号ＣＬ１
乃至ＣＬ４は、読み出し・書き込み制御部１１９に供給
される。このＣＡＳレイテンシ判別信号ＣＬ１乃至ＣＬ
４に基づいて、読み出し・書き込み制御部１１９はデー
タ読み出しのタイミングを制御する。
【００５７】モードレジスタ１１１に未定義のＣＡＳレ
イテンシを誤って設定しようとしても、図４及び図５を
参照して説明されたように、未定義の入力はモードレジ
スタ内に設定されることがない。従って、図６のＳＤＲ
ＡＭに於て、ＣＡＳレイテンシに未定義入力を与えたと
きでも、ＳＤＲＡＭの誤動作を避けることが出来る。勿
論、ＣＡＳレイテンシ以外に、バーストレングス等のパ
ラメータに対しても、誤動作回避のために未定義入力禁
止機能を設けてもよいことは明らかである。
イテンシを誤って設定しようとしても、図４及び図５を
参照して説明されたように、未定義の入力はモードレジ
スタ内に設定されることがない。従って、図６のＳＤＲ
ＡＭに於て、ＣＡＳレイテンシに未定義入力を与えたと
きでも、ＳＤＲＡＭの誤動作を避けることが出来る。勿
論、ＣＡＳレイテンシ以外に、バーストレングス等のパ
ラメータに対しても、誤動作回避のために未定義入力禁
止機能を設けてもよいことは明らかである。
【００５８】なお図６のＳＤＲＡＭに於て、モードレジ
スタ１１１として図４の構成のものを用いるのではな
く、従来のモードレジスタに図１のレイテンシデコーダ
を用いた構成としてもよい。この場合、ＣＡＳレイテン
シに対して未定義入力がなされると、例えばＣＡＳレイ
テンシ判別信号ＣＬ１が選択される。従って、ＳＤＲＡ
Ｍの誤動作を避けることが出来る。またこの場合、ＣＡ
Ｓレイテンシ判別信号ＣＬ１乃至ＣＬ４のためのＳＤＲ
ＡＭ内の配線を、図２のようにＣＡＳレイテンシ判別信
号ＣＬ２乃至ＣＬ４だけに対して設け、図３のＮＯＲ回
路を読み出し・書き込み制御部１１９等に含める構成と
してもよい。
スタ１１１として図４の構成のものを用いるのではな
く、従来のモードレジスタに図１のレイテンシデコーダ
を用いた構成としてもよい。この場合、ＣＡＳレイテン
シに対して未定義入力がなされると、例えばＣＡＳレイ
テンシ判別信号ＣＬ１が選択される。従って、ＳＤＲＡ
Ｍの誤動作を避けることが出来る。またこの場合、ＣＡ
Ｓレイテンシ判別信号ＣＬ１乃至ＣＬ４のためのＳＤＲ
ＡＭ内の配線を、図２のようにＣＡＳレイテンシ判別信
号ＣＬ２乃至ＣＬ４だけに対して設け、図３のＮＯＲ回
路を読み出し・書き込み制御部１１９等に含める構成と
してもよい。
【００５９】本発明は実施例に基づいて説明されたが、
上述の実施例に限定されることなく、特許請求の範囲内
で様々な変形・修正が可能である。
上述の実施例に限定されることなく、特許請求の範囲内
で様々な変形・修正が可能である。
【００６０】
【発明の効果】請求項１の発明に於ては、未定義入力が
行われた場合には、定義されているＮ個の動作モードの
うちの所定の一つを選択するので、未定義データの設定
によって半導体装置が予期できない動作を行うことを避
けることが出来る。
行われた場合には、定義されているＮ個の動作モードの
うちの所定の一つを選択するので、未定義データの設定
によって半導体装置が予期できない動作を行うことを避
けることが出来る。
【００６１】請求項２の発明に於ては、Ｎ−１個の動作
モードを選択する第１の回路を設け、第１の回路がＮ−
１個の動作モードの何れも選択しないときには、残りの
動作モードを選択するように構成される。従って、未定
義入力が行われた場合には、この残りの動作モードが選
択されることになり、未定義データの設定によって半導
体装置が予期できない動作を行うことを避けることが出
来る。
モードを選択する第１の回路を設け、第１の回路がＮ−
１個の動作モードの何れも選択しないときには、残りの
動作モードを選択するように構成される。従って、未定
義入力が行われた場合には、この残りの動作モードが選
択されることになり、未定義データの設定によって半導
体装置が予期できない動作を行うことを避けることが出
来る。
【００６２】請求項３の発明に於ては、第１の回路の出
力に基づいて残りの動作モードを選択する第２の回路
を、内部回路の近傍或いは内部に配置することによっ
て、選択された動作モードを第１の回路から内部回路に
送信する信号配線を、Ｎ本からＮ−１本に削減すること
が出来る。
力に基づいて残りの動作モードを選択する第２の回路
を、内部回路の近傍或いは内部に配置することによっ
て、選択された動作モードを第１の回路から内部回路に
送信する信号配線を、Ｎ本からＮ−１本に削減すること
が出来る。
【００６３】請求項４の発明に於ては、未定義入力がな
された場合には、入力信号を格納する第４の回路の内容
を更新せずに以前の値を保持することによって、未定義
データの設定により半導体装置が予期できない動作を行
うことを避けることが出来る。
された場合には、入力信号を格納する第４の回路の内容
を更新せずに以前の値を保持することによって、未定義
データの設定により半導体装置が予期できない動作を行
うことを避けることが出来る。
【００６４】請求項５の発明に於ては、未定義入力が行
われた場合には、定義されているＮ個の動作モードのう
ちの所定の一つを選択するので、未定義データの設定に
より半導体装置が予期できない動作をしてコア回路のデ
ータを破壊してしまう等の損害を避けることが出来る。
われた場合には、定義されているＮ個の動作モードのう
ちの所定の一つを選択するので、未定義データの設定に
より半導体装置が予期できない動作をしてコア回路のデ
ータを破壊してしまう等の損害を避けることが出来る。
【００６５】請求項６の発明に於ては、Ｎ−１個の動作
モードを選択する第１の回路を設け、第１の回路がＮ−
１個の動作モードの何れも選択しないときには、残りの
動作モードを選択するように構成される。従って、未定
義入力が行われた場合には、この残りの動作モードが選
択されることになり、未定義データの設定により半導体
装置が予期できない動作をしてコア回路のデータを破壊
してしまう等の損害を避けることが出来る。
モードを選択する第１の回路を設け、第１の回路がＮ−
１個の動作モードの何れも選択しないときには、残りの
動作モードを選択するように構成される。従って、未定
義入力が行われた場合には、この残りの動作モードが選
択されることになり、未定義データの設定により半導体
装置が予期できない動作をしてコア回路のデータを破壊
してしまう等の損害を避けることが出来る。
【００６６】請求項７の発明に於ては、第１の回路の出
力に基づいて残りの動作モードを選択する第２の回路
を、内部回路の近傍或いは内部に配置することによっ
て、選択された動作モードを第１の回路から内部回路に
送信する信号配線を、Ｎ本からＮ−１本に削減すること
が出来る。
力に基づいて残りの動作モードを選択する第２の回路
を、内部回路の近傍或いは内部に配置することによっ
て、選択された動作モードを第１の回路から内部回路に
送信する信号配線を、Ｎ本からＮ−１本に削減すること
が出来る。
【００６７】請求項８の発明に於ては、未定義入力がな
された場合には、入力信号を格納する第４の回路の内容
を更新せずに以前の値を保持することによって、未定義
データの設定により半導体装置が予期できない動作をし
てコア回路のデータを破壊してしまう等の損害を避ける
ことが出来る。
された場合には、入力信号を格納する第４の回路の内容
を更新せずに以前の値を保持することによって、未定義
データの設定により半導体装置が予期できない動作をし
てコア回路のデータを破壊してしまう等の損害を避ける
ことが出来る。
【００６８】請求項９の発明に於ては、未定義入力が行
われた場合には、定義されているＮ個の動作モードのう
ちの所定の一つを選択するので、未定義データの設定に
よって半導体装置が予期できない動作を行うことを避け
ることが出来る。請求項１０の発明に於ては、Ｎ−１個
の動作モードのうちの一つをデコードして選択し、Ｎ−
１個の動作モードの何れもが選択されないときには、残
りの動作モードを選択する。従って、未定義データの設
定によって半導体装置が予期できない動作を行うことを
避けることが出来る。
われた場合には、定義されているＮ個の動作モードのう
ちの所定の一つを選択するので、未定義データの設定に
よって半導体装置が予期できない動作を行うことを避け
ることが出来る。請求項１０の発明に於ては、Ｎ−１個
の動作モードのうちの一つをデコードして選択し、Ｎ−
１個の動作モードの何れもが選択されないときには、残
りの動作モードを選択する。従って、未定義データの設
定によって半導体装置が予期できない動作を行うことを
避けることが出来る。
【００６９】請求項１１の発明に於ては、未定義入力が
なされた場合には、入力信号を格納するレジスタの内容
を更新せずに以前の値を保持することによって、未定義
データの設定により半導体装置が予期できない動作を行
うことを避けることが出来る。
なされた場合には、入力信号を格納するレジスタの内容
を更新せずに以前の値を保持することによって、未定義
データの設定により半導体装置が予期できない動作を行
うことを避けることが出来る。
【図１】本発明の第１の実施例によるＳＤＲＡＭのレイ
テンシデコーダの回路構成図である。
テンシデコーダの回路構成図である。
【図２】図１のレイテンシデコーダを用いた場合の半導
体チップ内のレイテンシデコード信号の配線を模式的に
示す図である。
体チップ内のレイテンシデコード信号の配線を模式的に
示す図である。
【図３】デコード信号ＣＬ２乃至ＣＬ４を基にしてデコ
ード信号ＣＬ１を生成する回路の一例を示す図である。
ード信号ＣＬ１を生成する回路の一例を示す図である。
【図４】本発明の第２の実施例によるＳＤＲＡＭのモー
ドレジスタ及びその周辺の構成を示す図である。
ドレジスタ及びその周辺の構成を示す図である。
【図５】図４のラッチ制御回路の回路構成図である。
【図６】本発明の第２の実施例のモードレジスタを適用
したＳＤＲＡＭの構成例を示す図である。
したＳＤＲＡＭの構成例を示す図である。
【図７】（Ａ）乃至（Ｄ）は、従来のＳＤＲＡＭに於け
るモードレジスタへのデータ設定を説明するための図で
ある。
るモードレジスタへのデータ設定を説明するための図で
ある。
【図８】従来のレイテンシデコーダの回路構成図であ
る。
る。
【図９】図８のレイテンシデコーダを用いた場合の半導
体チップ内のレイテンシデコード信号の配線を模式的に
示す図である。
体チップ内のレイテンシデコード信号の配線を模式的に
示す図である。
１０ レイテンシデコーダ ３０ チップ ３１、３２、３３ 長距離配線 ４０ ラッチ制御回路 １０１ クロック信号入力端子１０１ １０２ コマンド信号入力端子 １０３ アドレス信号入力端子 １０４ データ信号入出力端子 １０５ 内部クロック発生部 １０６ コマンド入力バッファ １０７ アドレス入力バッファ １０８ データ出力バッファ １０９ データ入力バッファ １１０ モードレジスタコントロール部 １１１ モードレジスタ １１２ コマンドデコード部 １１３ アドレスデコード部 １１４、１１５ パインライン １１６ 書き込みコントロール部 １１７ 書き込みアンプ １１８ センスアンプ １１９ ショート回路 １２０ 読み出しアンプ １２１ メモリセルアレイ ２００ センスアンプ ２０５ 読み出しアンプ ２０６ 書き込みアンプ ２００ レイテンシデコーダ ２２０ チップ ２２１、２２２、２２３、２２４ 長距離配線 ２３０ ラッチ ２４０ バーストレングスデコーダ ２５０ バーストタイプデコーダ
Claims (11)
- 【請求項１】Ｎ個の動作モードのうちの一つを入力信号
により選択して、選択された動作モードで動作する半導
体装置であって、 該入力信号が該Ｎ個の動作モードの一つを示す場合に該
一つを選択し、該入力信号が該Ｎ個の動作モード以外を
示す未定義入力信号である場合に該Ｎ個の動作モードの
うちの所定の一つを選択する選択回路と、 該選択回路が選択した動作モードに応じて動作する内部
回路を含むことを特徴とする半導体装置。 - 【請求項２】前記選択回路は、 前記入力信号をデコードして前記Ｎ個の動作モードのう
ちのＮ−１個の動作モードから一つを選択する第１の回
路と、 該第１の回路の出力の論理演算に基づいて、該Ｎ−１個
の動作モードの何れもが選択されないときに、該Ｎ個の
動作モードのうちの残りの１個の動作モードを選択する
第２の回路を含むことを特徴とする請求項１記載の半導
体装置。 - 【請求項３】前記選択回路は前記第１の回路と前記第２
の回路との間を接続するＮ−１本の配線を更に含み、該
第２の回路を前記内部回路の近傍或いは内部に配置する
ことを特徴とする請求項１記載の半導体装置。 - 【請求項４】前記選択回路は、 前記未定義入力信号を検出する第３の回路と、 該第３の回路の出力に応じて、前記入力信号が該未定義
信号でない場合に該入力信号を格納し、前記入力信号が
該未定義信号である場合に既に格納されている内容を保
持する第４の回路と、 該第４の回路の内容をデコードして、前記Ｎ個の動作モ
ードのうちの一つを選択する第５の回路を含むことを特
徴とする請求項１記載の半導体装置。 - 【請求項５】Ｎ個の動作モードのうちの一つを入力信号
により選択して、選択された動作モードで動作する半導
体記憶装置であって、該入力信号が該Ｎ個の動作モード
の一つを示す場合に該一つを選択し、該入力 信号が該Ｎ個の動作モード以外を示す未定義入力信号で
ある場合に該Ｎ個の動作モードのうちの所定の一つを選
択するモードレジスタと、 データを記憶するコア回路と、 該選択回路が選択した動作モードに応じて動作する該コ
ア回路に関する制御回路を含むことを特徴とする半導体
記憶装置。 - 【請求項６】前記モードレジスタは、 前記入力信号をデコードして前記Ｎ個の動作モードのう
ちのＮ−１個の動作モードから一つを選択する第１の回
路と、 該第１の回路の出力の論理演算に基づいて、該Ｎ−１個
の動作モードの何れもが選択されないときに、該Ｎ個の
動作モードのうちの残りの１個の動作モードを選択する
第２の回路を含むことを特徴とする請求項５記載の半導
体記憶装置。 - 【請求項７】前記モードレジスタは前記第１の回路と前
記第２の回路との間を接続するＮ−１本の配線を更に含
み、該第２の回路を前記制御回路の近傍或いは内部に配
置することを特徴とする請求項６記載の半導体記憶装
置。 - 【請求項８】前記モードレジスタは、 前記未定義入力信号を検出する第３の回路と、 該第３の回路の出力に応じて、前記入力信号が該未定義
信号でない場合に該入力信号を格納し、前記入力信号が
該未定義信号である場合に既に格納されている内容を保
持するレジスタと、 該レジスタの内容をデコードして、前記Ｎ個の動作モー
ドのうちの一つを選択する第４の回路を含むことを特徴
とする請求項５記載の半導体記憶装置。 - 【請求項９】半導体装置に於て複数の動作モードのうち
の一つを入力信号により選択する方法であって、 該入力信号が該複数の動作モードの一つを示す場合に該
一つを選択し、 該入力信号が該複数の動作モード以外を示す未定義入力
信号である場合に該複数の動作モードのうちの所定の一
つを選択する各段階を含むことを特徴とする方法。 - 【請求項１０】半導体装置に於てＮ個の動作モードのう
ちの一つを入力信号により選択する方法であって、 該入力信号をデコードして該Ｎ個の動作モードのうちの
Ｎ−１個の動作モードから一つを選択し、 該Ｎ−１個の動作モードの何れもが選択されないとき
に、該Ｎ個の動作モードのうちの残りの１個の動作モー
ドを選択する各段階を含むことを特徴とする方法。 - 【請求項１１】半導体装置に於て複数の動作モードのう
ちの一つを入力信号により選択する方法であって、 該入力信号が該複数の動作モード以外を示す未定義入力
信号であるか否かを検出し、 前記入力信号が該未定義信号でない場合に該入力信号を
レジスタに格納し、 前記入力信号が該未定義信号である場合にレジスタに既
に格納されている内容を保持し、 該レジスタの内容をデコードして該複数の動作モードの
うちの一つを選択する各段階を含むことを特徴とする方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33427396A JP3725270B2 (ja) | 1996-12-13 | 1996-12-13 | 半導体装置 |
| US08/862,298 US5841731A (en) | 1996-12-13 | 1997-05-22 | Semiconductor device having externally settable operation mode |
| KR1019970021846A KR100242453B1 (ko) | 1996-12-13 | 1997-05-30 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33427396A JP3725270B2 (ja) | 1996-12-13 | 1996-12-13 | 半導体装置 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001260246A Division JP3642420B2 (ja) | 2001-08-29 | 2001-08-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10177788A true JPH10177788A (ja) | 1998-06-30 |
| JP3725270B2 JP3725270B2 (ja) | 2005-12-07 |
Family
ID=18275501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33427396A Expired - Lifetime JP3725270B2 (ja) | 1996-12-13 | 1996-12-13 | 半導体装置 |
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|---|---|
| US (1) | US5841731A (ja) |
| JP (1) | JP3725270B2 (ja) |
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|---|---|---|---|---|
| JP2009087526A (ja) * | 2007-09-28 | 2009-04-23 | Hynix Semiconductor Inc | 半導体メモリ装置およびその駆動方法 |
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|---|---|---|---|---|
| US6009501A (en) | 1997-06-18 | 1999-12-28 | Micron Technology, Inc. | Method and apparatus for local control signal generation in a memory device |
| US6032220A (en) * | 1997-07-18 | 2000-02-29 | Micron Technology, Inc. | Memory device with dual timing and signal latching control |
| US6215725B1 (en) * | 1997-07-23 | 2001-04-10 | Sharp Kabushiki Kaisha | Clock-synchronized memory |
| JPH1139894A (ja) * | 1997-07-23 | 1999-02-12 | Sharp Corp | クロック同期式読み出し専用メモリ |
| US6178133B1 (en) | 1999-03-01 | 2001-01-23 | Micron Technology, Inc. | Method and system for accessing rows in multiple memory banks within an integrated circuit |
| US7754662B2 (en) * | 2005-10-26 | 2010-07-13 | Aswath Pranesh B | High performance lubricants and lubricant additives for crankcase oils, greases, gear oils and transmission oils |
| US20100325333A1 (en) * | 2008-10-14 | 2010-12-23 | Texas Instruments Incorporated | Method Allowing Processor with Fewer Pins to Use SDRAM |
| KR102591123B1 (ko) * | 2018-07-16 | 2023-10-19 | 에스케이하이닉스 주식회사 | 반도체장치 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5525331A (en) * | 1986-05-13 | 1996-06-11 | Robertet S.A. | Inhibitors of esterase-producing micro-organisms, for use primarily in deodorant compositions |
| JPH01205788A (ja) * | 1988-02-12 | 1989-08-18 | Toshiba Corp | 半導体集積回路 |
| JPH081747B2 (ja) * | 1989-05-08 | 1996-01-10 | 三菱電機株式会社 | 半導体記憶装置およびその動作方法 |
| US5384745A (en) * | 1992-04-27 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Synchronous semiconductor memory device |
| US5430680A (en) * | 1993-10-12 | 1995-07-04 | United Memories, Inc. | DRAM having self-timed burst refresh mode |
-
1996
- 1996-12-13 JP JP33427396A patent/JP3725270B2/ja not_active Expired - Lifetime
-
1997
- 1997-05-22 US US08/862,298 patent/US5841731A/en not_active Expired - Lifetime
- 1997-05-30 KR KR1019970021846A patent/KR100242453B1/ko active IP Right Grant
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009087526A (ja) * | 2007-09-28 | 2009-04-23 | Hynix Semiconductor Inc | 半導体メモリ装置およびその駆動方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5841731A (en) | 1998-11-24 |
| JP3725270B2 (ja) | 2005-12-07 |
| KR100242453B1 (ko) | 2000-02-01 |
| KR19980063323A (ko) | 1998-10-07 |
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