JP2002074948A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JP2002074948A
JP2002074948A JP2000256863A JP2000256863A JP2002074948A JP 2002074948 A JP2002074948 A JP 2002074948A JP 2000256863 A JP2000256863 A JP 2000256863A JP 2000256863 A JP2000256863 A JP 2000256863A JP 2002074948 A JP2002074948 A JP 2002074948A
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control signal
signal
memory
input
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Takaharu Tsuji
高晴 辻
Toshiaki Kawasaki
利昭 川崎
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Mitsubishi Electric Corp
Panasonic Holdings Corp
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Mitsubishi Electric Corp
Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 論理回路について蓄積されている設計データ
を活かしつつ、これと混載可能なメモリ回路が搭載され
た半導体集積回路装置を提供する。 【解決手段】 論理回路１０２は、外部から与えられた
データおよび制御信号に応じて、データに対して演算処
理を行い、ＳＤＲＡＭ動作モードとＥＤＯ−ＤＲＡＭ動
作モードのうちの１つの動作モードに対応する制御信号
を生成する。コントローラ１０３は、論理回路１０２か
らの制御信号を受けて、汎用ＳＤＲＡＭ制御信号を生成
してＤＲＡＭコア１０４に与える。ＤＲＡＭコア１０４
は、動作モードにそれぞれ対応して設けられ、対応する
制御信号をデコードして、メモリセルアレイ１２１に対
する内部制御信号を生成するためのデコーダ回路１２
５、１２６を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、メモリコアと論
理回路とを単一チップ上に混載した半導体集積回路装置
の構成に関する。
【０００２】
【従来の技術】近年、半導体集積回路の技術において
は、高集積化や高速化を目指し、より一層の技術革新を
指向した回路構成が実用化されつつある。すなわち、半
導体集積回路装置の製造コストの低減や高速化を図るた
めに、単一チップ上に半導体記憶装置と半導体論理回路
装置を混載した半導体集積回路装置の技術開発が進めら
れている。
【０００３】図２４は、このような従来の半導体記憶装
置と半導体論理回路装置を混載した半導体集積回路装置
であって、特開平１０−２８３７７７号公報に開示され
た半導体集積回路装置８０００の構成を示す概略ブロッ
ク図である。
【０００４】図２４を参照して、従来の半導体集積回路
装置８０００においては、半導体記憶装置、たとえばシ
ンクロナスダイナミック型ランダムアクセスメモリコア
（以下、ＳＤＲＡＭコアと呼ぶ）１０４と、論理回路１
０２とを混載した回路を高速に動作させるために、この
論理回路１０２とＳＤＲＡＭコア１０４との間に高速イ
ンターフェイスであるＳＤＲＡＭコントローラ１０３が
設けられる構成となっている。
【０００５】すなわち、半導体集積回路装置８０００に
は、外部からの制御信号を受ける外部端子群１０１とし
て、論理回路１０２に制御信号やデータを与えるための
端子群１１０と、クロック生成回路１０６に対して、外
部からクロック信号を与えるための外部クロック入力端
子１０５とが設けられている。
【０００６】ＳＤＲＡＭコントローラ１０３は、クロッ
ク生成回路１０６から与えられるクロック信号ＣＬＫに
応じて動作し、論理回路１０２の制御に従って、ＳＤＲ
ＡＭコア１０４に対して、内部制御信号である活性化信
号ＡＣＴ（１１４）、プリチャージ信号ＰＲＣ（１１
５）、ライト信号ＷＲＩＴＥ（１１６）、リード信号Ｒ
ＥＡＤ（１１７）、リフレッシュ信号ＲＥＦ（１１８）
等を与える。
【０００７】入力同期用ラッチ回路８１２２は、ＳＤＲ
ＡＭコア１０４に対して入力される信号をラッチし、タ
イミング生成回路８１２３は、入力同期用ラッチ回路８
１２２からの出力に応じて、メモリアレイ８１２１に対
して与えられる内部動作信号を生成する。入力同期用ラ
ッチ回路８１２２は、クロック生成回路１０６からのク
ロック信号ＣＬＫに同期して動作する。
【０００８】出力制御回路８１２４は、メモリアレイ８
１２１の出力を内部クロック信号ＣＬＫに同期させて、
ＳＤＲＡＭコントローラ１０３へ出力する。
【０００９】すなわち、外部端子群１０１に入力された
信号は、論理回路１０２、ＳＤＲＡＭコントローラ１０
３、入力同期用ラッチ回路８１２２、タイミング生成回
路８１２３を経由して順次信号変換されて、メモリアレ
イ８１２１に与えられる。
【００１０】メモリアレイ８１２１に与えられる内部動
作信号としては、ワード線の活性時期を指定するための
信号や、ビット線対のプリチャージ動作の開始および停
止を指示するための信号や、センスアンプの動作の開始
および停止を指示するための信号や、ビット線対からの
データの読出を選択的に行なうためのメモリセル列選択
信号、ビット線対からのデータの読出しを行う読出しア
ンプを活性化させるためのリードアンプ活性化信号、ビ
ット線対に対して書込みデータを伝達するためのライト
ドライバを駆動するライトドライバ活性化信号などがあ
る。
【００１１】ここで、ＳＤＲＡＭコントローラ１０３か
らＳＤＲＡＭコア１０４に与えられる内部制御信号は、
タイミング生成回路８１２３を動作させるための内部制
御信号に既に変換されている。
【００１２】すなわち、ＳＤＲＡＭが１チップのＳＤＲ
ＡＭメモリである場合には、このＳＤＲＡＭメモリに
は、外部端子から外部制御信号が与えられて、この外部
制御信号に応じて動作することになるが、汎用の単体Ｓ
ＤＲＡＭでは、外部端子数に制限があるため、このよう
な外部制御信号をデコードするためのデコーダを内部に
備えることが一般的である。
【００１３】そのような外部から与えられた制御信号に
よるコマンドをデコードするためのコマンドデコーダ
を、図２４で示したＳＤＲＡＭコア１０４においても設
ける構成とすると、このコマンドレジスタでの遅延時間
のためＳＤＲＡＭコア１０４の動作が遅延することにな
る。
【００１４】図２４に示した構成では、このようなコマ
ンドデコーダが省かれているために、その分高速に動作
することが可能となる。
【００１５】図２５は、図２４に示した半導体集積回路
装置８０００の動作を説明するためのタイミングチャー
トである。
【００１６】たとえば、内部制御信号ＡＣＴ（１１４）
は、時刻ｔ０における内部クロック信号ＣＬＫにおける
立上がりエッジタイミングに同期して、ＳＤＲＡＭコン
トローラ１０３の内部で生成される。このため、内部ク
ロック信号ＣＬＫの時刻ｔ０における立上がりエッジか
らｔ（ｃｏｎｔｒｏｌ）時間だけ遅延した後にＳＤＲＡ
Ｍコントローラ１０３から出力される。
【００１７】入力同期用ラッチ回路８１２２でのセット
アップ時間をｔ（ｓｅｔｕｐ）とすると、時刻ｔ０にお
ける信号ＣＬＫ（１０７）の立上がりエッジから、入力
同期用ラッチ回路８１２２がこの信号ＡＣＴ（１１４）
を時刻ｔ０から１周期のｔ（ＣＬＫ）後の時刻ｔ１にお
いて取込むためには、以下の式が満たされる必要があ
る。
【００１８】ｔ（ＣＬＫ）＞ｔ（ｃｏｎｔｒｏｌ）＋ｔ
（ｓｅｔｕｐ）他の内部制御信号ＰＲＣ（１１５）、Ｗ
ＲＩＴＥ（１１６）、ＲＥＡＤ（１１７）等についても
同様である。
【００１９】上述のとおり、内部クロック信号ＣＬＫの
最小周期には、ＳＤＲＡＭコア１０４中でのデコード時
間が不要となるため、この分動作速度を向上させること
が可能となる。
【００２０】
【発明が解決しようとする課題】上述のような半導体集
積回路装置８０００の構成とすれば、動作速度の向上は
図れるものの、以下のような問題がある。
【００２１】すなわち、一般には半導体集積回路装置８
０００の設計を行なう際には、ＳＤＲＡＭコア１０４の
部分は、論理回路１０２が異なる場合もそのままの回路
構成が用いられることが望ましい。
【００２２】また、一方で、論理回路１０２についても
従来から設計され、実績のある回路構成がそのまま使用
されることが望ましい。
【００２３】ところが、論理回路１０２が汎用ＳＤＲＡ
Ｍチップに対する制御信号を出力することが前提として
設計されている場合、ＳＤＲＡＭコア１０４の方は、汎
用ＳＤＲＡＭ制御信号をデコードした内部制御信号をイ
ンターフェイスから受取る構成となっている。このた
め、ＳＤＲＡＭコントローラ１０３は、論理回路１０２
からのＳＤＲＡＭ制御信号から内部制御信号への変換機
能を有する必要がある。
【００２４】ところが、従来蓄積されている論理回路１
０２の設計データは、特定の汎用ＳＤＲＡＭに対する外
部制御信号をインターフェイスに対して出力する構成と
なっている場合だけでなく、たとえば、クロック同期式
ＥＤＯ−ＤＲＡＭ（ExtendedData Out -DRAM）に対する
外部制御信号をインターフェイスに与える外部コマンド
体系を採用している場合もある。
【００２５】したがって、従来からの設計データが蓄積
されている論理回路について、それがデータ授受を行な
うメモリのインターフェイス仕様が異なるたびに、言い
換えると、外部コマンド体系が変更されるごとに、イン
ターフェイスの設計をし直すことが必要となる。これ
は、ＳＤＲＡＭコントローラ１０３を、論理回路１０２
とそれに対応するＳＤＲＡＭコア１０４のインターフェ
イス仕様に応じてその都度設計し直す必要があることを
意味し、設計効率が低下するという問題がある。
【００２６】本発明は、上記のような問題点を解決する
ためになされたものであって、その目的は、論理回路に
ついて蓄積されている設計データを活かしつつ、効率的
にこれとインターフェイスを取ることが可能なメモリ回
路が混載された半導体集積回路装置を提供することであ
る。
【００２７】この発明の他の目的は、既存の汎用ＳＤＲ
ＡＭやクロック同期ＥＤＯ−ＤＲＡＭのような多様なイ
ンターフェイスにも対応可能な混載半導体用の半導体記
憶装置ライブラリを提供することである。
【００２８】この発明のさらに他の目的は、半導体メモ
リと半導体論理回路が混載された半導体集積回路装置内
の半導体メモリを直接テストすることが可能な半導体集
積回路装置を提供することである。
【００２９】
【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、外部から与えられたデータおよび制御信
号に応じて、データに対して演算処理を行い、複数の動
作モードのうちの１つの動作モードに対応する制御信号
を生成する論理回路と、論理回路からの制御信号を受け
て、複数のメモリ制御信号を有するメモリ制御信号グル
ープを生成するためのコントロール回路と、論理回路と
の間で記憶データを授受し、記憶データを格納するため
のメモリ回路とを備え、メモリ回路は、記憶データを格
納するための複数のメモリセルを有するメモリセルアレ
イと、複数の動作モードにそれぞれ対応する複数のメモ
リ制御信号グループを受けることが可能な複数の制御信
号入力ノード群と、複数の制御信号入力ノード群にそれ
ぞれ対応して設けられ、対応する制御信号入力ノード群
に与えられるメモリ制御信号グループをデコードして、
メモリセルアレイに対する内部制御信号を生成するため
の複数のデコード回路とを含み、コントロール回路から
のメモリ制御信号グループを、複数の制御信号入力ノー
ド群のうちの１つの制御信号入力ノード群に伝達するた
めの配線をさらに備える。
【００３０】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、メモ
リ回路は、外部からの指示に応じて、複数のデコード回
路のうちの指定されたデコード回路からの内部制御信号
を選択するための選択回路をさらに含む。
【００３１】請求項３記載の半導体集積回路装置は、請
求項２記載の半導体集積回路装置の構成に加えて、半導
体集積回路装置は、外部クロック信号に基づいて内部ク
ロック信号を生成するためのクロック生成回路をさらに
備え、メモリ回路は、選択回路からの内部制御信号を内
部クロック信号に同期して保持するラッチ回路と、ラッ
チ回路からの出力に応じて、メモリセルアレイ中のメモ
リセルの選択動作を制御するためのメモリセルアレイ制
御信号を生成するメモリセルアレイ制御回路とをさらに
含む。
【００３２】請求項４記載の半導体集積回路装置は、請
求項３記載の半導体集積回路装置の構成に加えて、複数
の動作モードは、シンクロナスダイナミック型半導体記
憶装置としての動作モードと、クロック同期ＥＤＯ−ダ
イナミック型半導体記憶装置としての動作モードとを含
む。
【００３３】請求項５記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、メモ
リ回路は、複数のデコード回路にそれぞれ対応して設け
られ、テスト制御信号を受けるための複数のテスト信号
入力端子群と、複数の制御信号入力ノード群と複数のデ
コード回路との間にそれぞれ設けられ、複数の制御信号
入力ノード群からの信号と複数のテスト信号入力端子群
からの信号とを受けて、外部からの指示に応じていずれ
か一方を複数のデコード回路にそれぞれ与えるための複
数の切替回路と、外部からの指示に応じて、複数のデコ
ード回路のうちの指定されたデコード回路からの内部制
御信号を選択するための選択回路と、外部との間でデー
タを授受するための複数のテストデータ入出力端子と、
テスト動作モードにおいて、メモリセルアレイと複数の
テストデータ入出力端子との間のデータ伝達を制御する
ための入出力制御回路をさらに含む。
【００３４】請求項６記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、メモ
リ回路は、テスト制御信号を受けるためのテスト信号入
力端子群と、外部からの指示に応じて、複数のデコード
回路からの内部制御信号とテスト信号入力端子群からの
信号とのうち、いずれかを選択するための選択回路と、
外部との間でデータを授受するための複数のテストデー
タ入出力端子と、テスト動作モードにおいて、メモリセ
ルアレイと複数のテストデータ入出力端子との間のデー
タ伝達を制御するための入出力制御回路をさらに含む。
【００３５】請求項７記載の半導体集積回路装置は、請
求項５または６記載の半導体集積回路装置の構成に加え
て、半導体集積回路装置は、外部クロック信号に基づい
て内部クロック信号を生成するためのクロック生成回路
をさらに備え、メモリ回路は、選択回路からの内部制御
信号を内部クロック信号に同期して保持するラッチ回路
と、ラッチ回路からの出力に応じて、メモリセルアレイ
中のメモリセルの選択動作を制御するためのメモリセル
アレイ制御信号を生成するメモリセルアレイ制御回路と
をさらに含む。
【００３６】請求項８記載の半導体集積回路装置は、請
求項７記載の半導体集積回路装置の構成に加えて、複数
の動作モードは、シンクロナスダイナミック型半導体記
憶装置としての動作モードと、クロック同期ＥＤＯ−ダ
イナミック型半導体記憶装置としての動作モードとを含
む。
【００３７】
【発明の実施の形態】［実施の形態１］図１は、本発明
の実施の形態１の半導体集積回路装置１０００の構成を
示す概略ブロック図である。
【００３８】図１を参照して、半導体集積回路装置１０
００は、外部からの制御信号を受け、かつ、外部との間
でデータの授受を行なうための外部端子群１０１と、外
部からのクロック信号を受けるための外部クロック入力
端子１０５と、外部クロック入力端子１０５から受けた
外部クロック信号を受けて、内部クロック信号ＣＬＫを
生成するためのクロック生成回路１０６と、クロック生
成回路１０６からの内部クロック信号ＣＬＫに応じて動
作し、外部端子群１０１からの制御信号および入力デー
タに対して論理演算を行なうための論理回路１０２と、
内部クロック信号ＣＬＫに応じて動作し、論理回路１０
２から与えられる信号に応じて、汎用ＳＤＲＡＭ制御信
号を出力する汎用ＳＤＲＡＭコントローラ１０３と、半
導体集積回路装置１０００に対して、外部から動作コマ
ンドのモードを切換えるためのコマンド入力切換信号Ｓ
ＣＳを受ける切換信号入力端子１０８と、切換信号入力
端子１０８からの信号ＳＣＳと、汎用ＳＤＲＡＭコント
ローラ１０３から配線１１１を介して与えられる信号に
より制御されて、論理回路１０２からのデータを、指定
されたアドレス領域に格納し、あるいは指定されたアド
レス領域に格納されたデータを汎用ＳＤＲＡＭコントロ
ーラ１０３に対して出力するためのＤＲＡＭコア１０４
とを備える。
【００３９】ＤＲＡＭコア１０４は、汎用ＳＤＲＡＭコ
ントローラ１０３からの汎用ＳＤＲＡＭ制御信号／ＣＳ
＿Ｓ、／ＲＡＳ＿Ｓ、／ＣＡＳ＿Ｓ、／ＷＥ＿Ｓ、およ
びアドレス信号入力を受けて、内部制御信号ＡＣＴ、Ｐ
ＲＣ、ＷＲＩＴＥ、ＲＥＡＤ、ＲＥＦおよび内部デコー
ドアドレス信号ｉｎｔ．ＤＡｄｄに変換するための第１
のコマンドデコーダ回路１２５と、汎用ＥＤＯ−ＤＲＡ
Ｍ制御信号／ＣＳ＿Ｅ、／ＲＡＳ＿Ｅ、／ＣＡＳ＿Ｅ、
／ＷＥ＿Ｅ、／ＲＡＵＴ、およびアドレス信号入力をＥ
ＤＯ ＤＲＡＭコマンド入力ノード１０９から受けた場
合には、このＥＤＯ−ＤＲＡＭ制御信号から変換した内
部制御信号を出力する第２のコマンドデコーダ回路１２
６と、第１のコマンドデコーダ回路１２５および第２の
コマンドデコーダ回路１２６からの出力を受けて、切換
信号入力端子１０８から与えられるコマンド入力切換信
号ＳＣＳに応じて、いずれか一方を選択的に出力するた
めの入力セレクト回路１２７と、入力セレクト回路１２
７からの内部制御信号を内部クロック信号ＣＬＫに同期
してラッチするための入力同期用ラッチ回路１２２と、
入力同期用ラッチ回路１２２から与えられる内部制御信
号を受けて、メモリセルアレイ１２１への内部動作信号
を生成するためのメモリセルアレイ制御回路１２３と、
データを格納するためのメモリセルＭＣが行列状に配列
されたメモリセルアレイ１２１と、メモリセルアレイ１
２１からの出力を内部クロック信号ＣＬＫに同期させて
汎用ＳＤＲＡＭコントローラ１０３に出力するための出
力回路１２４とを含む。
【００４０】メモリセルアレイ１２１に含まれるメモリ
セルＭＣは、メモリセルトランジスタＭＴおよびメモリ
セルキャパシタＭＣから構成される。
【００４１】汎用ＳＤＲＡＭコントローラ１０３から入
力同期用ラッチ１２２へはメモリセルアレイ１２１に書
込まれるべきデータ入力ＤａｔａＩＮも与えられ、入力
同期用ラッチ回路１２２からメモリセルアレイ制御回路
１２３を介して、この入力データＤａｔａＩＮがメモリ
セルアレイに１２１に対して与えられる。
【００４２】すなわち、外部端子群１０１に入力された
信号は、論理回路１０２、汎用ＳＤＲＡＭコントローラ
１０３、汎用ＳＤＲＡＭコマンドデコーダ回路１２５、
入力セレクト回路１２７、入力同期用ラッチ１２２、メ
モリセルアレイ制御回路１２３を経由して信号変換され
て、メモリアレイ１２１に入力される。このとき、たと
えばコマンド入力切換信号ＳＣＳは“Ｈ”レベルに固定
されているものとする。
【００４３】図２は、図１に示した入力セレクト回路１
２７中に含まれ、第１のコマンドデコーダ回路１２５か
ら出力される内部制御信号および第２のコマンドデコー
ダ回路１２６から出力されるこれに対応する内部制御信
号ＡＣＴを受けて、そのいずれか一方をコマンド入力切
換信号ＳＣＳに応じて選択的に出力するための切換回路
２００の構成を示す回路図である。
【００４４】他の内部制御信号に対応しても、同様の切
換回路が設けられるものとする。切換回路２００は、第
１のコマンドデコーダ回路１２５からの信号ＡＣＴを受
けて、コマンド切換信号に応じて活性化される第１のド
ライブ回路１００１と、コマンド切換信号ＳＣＳを受け
て反転して出力するためのインバータ１００２と、第２
のコマンドデコーダ回路１２６からの信号ＡＣＴを受け
て、インバータ１００２からの出力信号に応じて活性化
されて動作する駆動回路１００３とを含む。
【００４５】駆動回路１００１または１００３から出力
される信号が内部制御信号ＡＣＴとして入力セレクト回
路１２７から入力同期用ラッチ回路１２２に与えられ
る。
【００４６】図３は、汎用ＳＤＲＡＭコマンドと内部制
御信号の対応を示す図である。図１に示した第１のコマ
ンドデコーダ回路１２５において、このような汎用ＳＤ
ＲＡＭコマンドから内部制御信号への変換が行なわれ
る。
【００４７】たとえば、チップセレクト信号／ＣＳ＝
“Ｌ”、行アドレスストローブ信号／ＲＡＳ＝“Ｌ”、
列アドレスストローブ信号／ＣＡＳ＝“Ｈ”かつライト
イネーブル信号／ＷＥ＝“Ｈ”レベルであるときには、
第１のコマンドデコーダ回路１２５から出力される内部
制御信号のうち、信号ＡＣＴのみが“Ｈ”レベルとな
る。
【００４８】他の内部制御信号ＰＲＣ、ＷＲＩＴＥ、Ｒ
ＥＡＤおよびＲＥＦについても、それぞれ汎用ＳＤＲＡ
Ｍコマンド信号の活性レベルの組合せがデコードされ
て、いずれか１つが活性状態とされる。
【００４９】図４は、図１に示した半導体集積回路装置
１０００の動作を説明するためのタイミングチャートで
ある。
【００５０】図４を参照して、時刻ｔ１において内部ク
ロック信号ＣＬＫが立上がるエッジにおいて、汎用ＳＤ
ＲＡＭコントローラ１０３から第１のコマンドデコーダ
回路１２５に与えられる汎用ＳＤＲＡＭ制御信号／ＣＳ
＿Ｓおよび／ＲＡＳ＿Ｓがともに活性状態（“Ｌ”レベ
ル）であることに応じて、第１のコマンドデコーダ回路
１２５は、内部制御信号である信号ＡＣＴを活性状態
（“Ｈ”レベル）へと駆動する。
【００５１】この時刻ｔ１において、信号／ＲＡＳ＿Ｓ
が活性状態であることに応じて、行アドレス信号Ｘａが
汎用ＳＤＲＡＭコントローラ１０３から出力される。
【００５２】これに応じて、第１のコマンドデコーダ回
路１２５からアドレス信号が入力セレクト回路１２７に
対して出力される。
【００５３】同様にして、時刻ｔ３における内部クロッ
ク信号ＣＬＫの立上がりのエッジにおいて、汎用ＳＤＲ
ＡＭ制御信号／ＣＳ＿Ｓおよび／ＣＡＳ＿Ｓ、／ＷＥ＿
Ｓが活性状態であることに応じて、書込モードが指定さ
れる。このとき、同時に、汎用ＳＤＲＡＭコントローラ
１０３からデータ書込を行なう列アドレス信号Ｙａが、
第１のコマンドデコーダ回路１２５に与えられる。
【００５４】これに応じて、コマンドデコーダ回路１２
５は、内部制御信号ＷＲＩＴＥを活性状態（“Ｈ”レベ
ル）とするとともに、アドレス信号Ｙａを入力セレクト
回路１２７に対して出力する。
【００５５】さらに、汎用ＳＤＲＡＭコントローラ１０
３から入力同期用ラッチ回路１２２に対して書込データ
Ｄが与えられる。
【００５６】時刻ｔ５における内部クロック信号ＣＬＫ
の立上がりのエッジにおいて、汎用ＳＤＲＡＭ制御信号
／ＣＳ＿Ｓおよび／ＣＡＳ＿Ｓが活性状態であることに
応じて、読出モードが指定される。このとき、同時に、
汎用ＳＤＲＡＭコントローラ１０３からデータ読出しを
行なう列アドレス信号Ｙｂが、第２のコマンドデコーダ
回路１２５に与えられる。
【００５７】これに応じて、コマンドデコーダ回路１２
５は、内部制御信号ＲＥＡＤを活性状態（“Ｈ”レベ
ル）とするとともに、アドレス信号Ｙｂを入力セレクト
回路１２７に対して出力する。
【００５８】さらに、アドレス信号Ｙｂに応じて選択さ
れたメモリセルから読み出されたデータＤが、時刻ｔ６
において、出力回路１２４から汎用ＳＤＲＡＭコントロ
ーラ１０３に出力される。
【００５９】時刻ｔ７における内部クロック信号ＣＬＫ
の立上がりのエッジにおいて、汎用ＳＤＲＡＭコントロ
ーラ１０３は、活性状態（“Ｌ”レベル）である汎用Ｓ
ＤＲＡＭ制御信号／ＣＳ＿Ｓおよび／ＷＥ＿Ｓを出力す
る。
【００６０】これに応じて、第１のコマンドデコーダ回
路１２５は、内部制御信号ＰＲＣを活性状態（“Ｈ”レ
ベル）に駆動して、入力セレクト回路１２７に与える。
入力セレクト回路１２７から入力同期用ラッチ回路１２
２を介してメモリセルアレイ制御回路１２３に内部制御
信号ＰＲＣが与えられることにより、メモリセルアレイ
１２１においては、プリチャージ動作が行なわれる。
【００６１】すなわち、図１に示した半導体集積回路装
置１０００においては、切換信号入力端子１０８から与
えられるコマンド入力切換信号ＳＣＳに応じて、入力セ
レクト回路１２７が、第１のコマンドデコーダ回路１２
５からの信号を選択的に入力同期用ラッチ回路１２２に
与えるように設定されている。これにより、ＤＲＡＭコ
ア１０４に対しては、汎用ＳＤＲＡＭコントローラ１０
３からの汎用ＳＤＲＡＭ制御信号を与えるて、その動作
を制御することが可能となる。
【００６２】図５は、本発明の実施の形態１におけるＤ
ＲＡＭコア１０４を、クロック同期用ＥＤＯ−ＤＲＡＭ
として動作させる場合の半導体集積回路装置１０００′
の構成を説明するための概略ブロック図である。
【００６３】図１に示した半導体集積回路装置１０００
の構成と異なる点は、論理回路５０２が、クロック同期
ＥＤＯ−ＤＲＡＭに対する制御信号を生成して出力する
回路である点と、汎用ＳＤＲＡＭコントローラ１０３の
代わりにクロック同期ＥＤＯ−ＤＲＡＭコントローラ５
０３が設けられる構成となっており、クロック同期ＥＤ
Ｏ−ＤＲＡＭコントローラ５０３の出力は、第１のコマ
ンドデコーダ回路１２５ではなく、第２のコマンドデコ
ーダ回路１２６に与えられる構成となっている点であ
る。
【００６４】さらに、半導体集積回路装置１０００′に
おいては、切換信号入力端子１０８から与えられるコマ
ンド入力切換信号ＳＣＳは“Ｌ”レベルであって、入力
セレクト回路１２７は、第２のコマンドデコーダ回路１
２６からの出力を選択的に入力同期用ラッチ回路１２２
に与える構成となっている点である。
【００６５】その他の構成は、図１に示した半導体集積
回路装置１０００の構成と同様であるので、同一部分に
は同一符号を付してその説明は繰返さない。
【００６６】図６は、クロック同期ＥＤＯ−ＤＲＡＭの
汎用コマンドの内容と、それに対応して第２のコマンド
デコーダ回路１２６が出力する内部制御信号の対応を示
す図である。
【００６７】たとえば、汎用ＥＤＯ−ＤＲＡＭ制御信号
である／ＣＳ＿Ｅ、／ＲＡＳ＿Ｅがともに“Ｌ”レベル
であって、汎用ＥＤＯ−ＤＲＡＭコマンドの信号／ＣＡ
Ｓ＿Ｅおよび信号ＲＡＵＴがともに“Ｈ”レベルである
場合は、これを受けて動作する第２のコマンドデコーダ
回路１２６は、信号ＡＣＴのみを“Ｈ”レベルに駆動す
る。なお、図６中、記号Ｘは、内部制御信号（コマン
ド）のデコードにあたり、その値が考慮されないことを
示す。
【００６８】汎用クロック同期ＥＤＯ−ＤＲＡＭコマン
ド信号の他の組合せに対応して、第２のコマンドデコー
ダ回路１２６からは、それぞれデコード結果に対応する
内部制御信号ＰＲＣ、ＷＲＩＴＥ、ＲＥＡＤ、ＲＥＦの
いずれかが活性状態とされる。
【００６９】図７は、図５に示した半導体集積回路装置
１０００′の動作を説明するためのタイミングチャート
であり、図４と対比される図である。
【００７０】図４に示した汎用ＳＤＲＡＭコマンドと異
なる点は、時刻ｔ３および時刻ｔ５において、汎用クロ
ック同期ＥＤＯ−ＤＲＡＭコマンドの信号／ＣＡＳ＿Ｅ
を活性状態とする際には、信号／ＲＡＳ＿Ｅも活性状態
（“Ｌ”レベル）とする必要がある点である。
【００７１】その他の点は、図４に示したＤＲＡＭコア
１０４の動作と同様であるので、その説明は繰返さな
い。
【００７２】［ＤＲＡＭコア１０４の構成と１チップの
ＳＤＲＡＭの構成との比較］図１および図５で説明した
とおり、ＤＲＡＭコアは、汎用ＳＤＲＡＭ制御コマンド
を受けて動作するための第１のコマンドデコーダ回路１
２５と、汎用クロック同期ＥＤＯ−ＤＲＡＭコマンドを
受けて動作するための第２のコマンドデコーダ回路１２
６とを備える構成となっている。
【００７３】たとえば、汎用ＳＤＲＡＭ制御コマンドを
受けて動作する場合でも、ＤＲＡＭコア１０４の構成
は、一般の１チップ汎用ＳＤＲＡＭの構成とは動作速度
の向上という観点からコマンド信号の伝達経路に相違が
ある。以下では、その相違点について説明することにす
る。
【００７４】［１チップの汎用ＳＤＲＡＭの制御信号の
伝達経路］まず、１チップの汎用ＳＤＲＡＭの制御信号
の伝達経路について説明する。図８は、１チップの汎用
ＳＤＲＡＭにおいて、外部から与えられる制御信号／Ｃ
Ｓ、／ＲＡＳ、／ＣＡＳ、／ＷＥおよびアドレス入力
が、内部制御信号に変換されて、メモリセルアレイ１２
１に与えられる経路を説明するための概略ブロック図で
ある。
【００７５】図８を参照して、外部制御信号入力端子１
０１を介して与えられる制御信号／ＣＳ，／ＲＡＳ，／
ＣＡＳ，／ＷＥおよびアドレス入力は、クロック信号Ｃ
ＬＫに同期して動作する入力同期用ラッチ回路１２２に
より取込まれる。入力同期用ラッチ回路１２２からは、
外部から与えられた制御信号が内部制御信号ｉｎｔ．Ｃ
Ｓ，ｉｎｔ．ＲＡＳ，ｉｎｔ．ＣＡＳおよびｉｎｔ．Ｗ
Ｅに変換され、かつアドレス入力は内部アドレス信号ｉ
ｎｔ．Ａｄｄに変換されて出力される。
【００７６】コマンドデコーダ１２５．１は、内部制御
信号ｉｎｔ．ＣＳ，ｉｎｔ．ＲＡＳ，ｉｎｔ．ＣＡＳお
よびｉｎｔ．ＷＥを受けて、内部制御信号ＡＣＴ，ＰＲ
Ｃ，ＲＥＦ，ＷＲＩＴＥおよびＲＥＡＤに変換する。一
方、アドレスデコーダ１２５．２は、内部アドレス信号
ｉｎｔ．Ａｄｄを受けて、デコードされたアドレス信号
ｉｎｔ．ＤＡｄｄを出力する。
【００７７】行系のタイミング制御回路１２３．１は、
内部制御信号ＡＣＴ，ＰＲＣおよびＲＥＦを受けて、ワ
ード線活性化信号ＷＤＡＣＴをメモリセルアレイ１２１
に対して与える。
【００７８】一方、列系タイミング制御回路１２３．２
は、内部制御信号ＷＲＩＴＥおよびＲＥＡＤとを受け
て、書込動作か読出動作であるかに応じて、ライトドラ
イバ活性化信号ＷＤＥまたはリードアンプ活性化信号Ｐ
ＡＥをメモリセルアレイ１２１に対して与える。
【００７９】アドレスデコーダ１２５．２から与えられ
るデコードアドレスｉｎｔ．ＤＡｄｄに応じて、メモリ
セルアレイ１２１中の選択されたメモリセルからデータ
が読出され、あるいは選択されたメモリセルに対してデ
ータの書込が行なわれる。書込まれるべき入力データ
は、入力同期用ラッチ回路１２２に与えられたＤａｔａ
ＩＮが内部書込信号ｉｎｔ−Ｄに変換されてメモリセル
アレイ１２１に与えられ、メモリセルアレイ１２１から
読出された内部読出データｉｎｔ−Ｑは出力同期用回路
１２４を介して出力データＤａｔａＯＵＴとして外部に
出力される。
【００８０】図９は、図８に示した１チップのＳＤＲＡ
Ｍの動作を説明するためのタイミングチャートである。
【００８１】時刻ｔ１におけるクロック信号ＣＬＫの立
上がりのエッジにおいて、内部から与えられる制御信号
／ＣＳおよび／ＲＡＳがともに活性状態（“Ｌ”レベ
ル）であることに応じて、ＳＤＲＡＭの活性化が指示さ
れる。同時に、時刻ｔ１において、行アドレス信号Ｘａ
が入力同期用ラッチ回路１２２に与えられる。
【００８２】入力同期用ラッチ回路１２２からは、信号
／ＣＳおよび／ＲＡＳが活性状態であることに応じて、
活性な内部制御信号ｉｎｔ．ＣＳおよびｉｎｔ．ＲＡＳ
が出力され、かつ内部行アドレス信号ｉｎｔ．Ａｄｄも
出力される。
【００８３】信号ｉｎｔ．ＣＳおよびｉｎｔ．ＲＡＳが
活性状態（“Ｌ”レベル）となるのに応じて、コマンド
デコーダ１２５．１からは活性な制御信号ＡＣＴが出力
され、これに応じて行系タイミング制御回路１２３．１
から活性状態のワード線活性化信号ＷＤＡＣＴが出力さ
れる。
【００８４】メモリセルアレイ１２１においては、図示
しない行デコーダにより、アドレスデコーダ１２５．２
からのデコードアドレスに応じて、信号ＷＤＡＣＴの活
性化のタイミングでワード線の選択が行なわれる。
【００８５】続いて、時刻ｔ３のクロック信号ＣＬＫの
活性化のエッジにおいて、外部から与えられる信号／Ｃ
Ｓ、／ＣＡＳおよび／ＷＥがすべて活性状態（“Ｌ”レ
ベル）であることに応じて、データの書込動作が指定さ
れる。このとき、時刻ｔ３において、外部からはデータ
書込を行なうための列アドレス信号Ｙａが与えられる。
【００８６】アドレス同期用ラッチ回路１２２からは、
外部制御信号／ＣＳ、／ＣＡＳおよび／ＷＥの活性化に
応じて、それぞれ活性な内部制御信号ｉｎｔ．ＣＳ、ｉ
ｎｔ．ＣＡＳ、ｉｎｔ．ＷＥが出力されるとともに、内
部アドレス信号ｉｎｔ．Ａｄｄも出力される。コマンド
デコーダ１２５．１は、信号ｉｎｔ．ＣＳ、ｉｎｔ．Ｃ
ＡＳおよびｉｎｔ．ＷＥの活性化に応じて、内部制御信
号ＷＲＩＴＥを活性状態とする。列系タイミング制御回
路１２３．２は、信号ＷＲＩＴＥの活性化に応じて活性
状態とされ、アドレスデコーダ１２５．２から出力され
るデコードアドレスによって選択されるメモリセルアレ
イの列に対して、入力同期用ラッチ回路１２２から出力
される内部書込データｉｎｔ−Ｄが信号ＷＤＥの活性化
に応じて選択されたメモリセルに対して書込まれる。
【００８７】続いて時刻ｔ５におけるクロック信号ＣＬ
Ｋの活性化のエッジにおいて、外部から与えられる制御
信号／ＣＳ、および／ＣＡＳが活性状態となることに応
じてデータの読出モードが指定される。時刻ｔ５におい
ては、入力同期用ラッチ回路１２２には、データ読出の
ための列アドレス信号Ｙｂが与えられる。
【００８８】入力同期用ラッチ回路１２２は、信号／Ｃ
Ｓおよび／ＣＡＳの活性化に応じて、活性状態の内部制
御信号ｉｎｔ．ＣＳおよびｉｎｔ．ＣＡＳを出力する。
さらに、入力同期用ラッチ回路１２２は、時刻ｔ５にお
いて与えられた列アドレス信号Ｙｂに応じて、内部アド
レス信号ｉｎｔ．Ａｄｄをアドレスデコーダ１２５．２
に対して与える。
【００８９】信号ｉｎｔ．ＣＳおよびｉｎｔ．ＣＡＳの
活性化に応じて、コマンドデコーダ１２５．１は、内部
制御信号ＲＥＡＤを活性状態とし、これに応じて列系タ
イミング制御回路１２３．２は、リードアンプ活性化信
号ＰＡＥを活性状態とする。この信号ＰＡＥの活性化に
応じて、アドレスデコーダ１２５．２から出力されるデ
コードアドレスにより選択されるメモリセルからデータ
の読出が行なわれ、内部読出データｉｎｔ−Ｑとして出
力回路１２４に与えられ、時刻ｔ６において、出力デー
タＤａｔａＯＵＴとして外部に出力される。
【００９０】さらに、時刻ｔ７におけるクロック信号Ｃ
ＬＫの立上がりのエッジにおいて、外部から与えられる
制御信号／ＣＳおよび／ＷＥがともに活性状態となるこ
とに応じて、入力同期用ラッチ回路１２２は、信号ｉｎ
ｔ．ＣＳおよびｉｎｔ．ＷＥを活性状態とする。コマン
ドデコーダ１２５．１は、信号ｉｎｔ．ＣＳおよびｉｎ
ｔ．ＷＥの活性化に応じて、プリチャージ信号ＰＲＣを
活性状態とする。行系タイミング制御回路１２３．１
は、信号ＰＲＣの活性化に応じて、ワード線活性化信号
ＷＤＡＣＴを不活性状態（“Ｌ”レベル）へと駆動す
る。
【００９１】以上のような動作により、１チップのＳＤ
ＲＡＭにおいては、汎用ＳＤＲＡＭ制御信号のレベルの
組合せがクロック信号ＣＬＫの活性化エッジに応じて入
力同期用ラッチ回路１２２に取込まれた後、入力同期用
ラッチ回路１２２からの出力手段に応じて、コマンドデ
コーダ１２５．１から内部制御信号が出力されて、これ
に応じてメモリセルアレイ１２１に対する読出動作また
は書込動作の制御が行なわれる構成となっている。
【００９２】図１０は、図１に示した半導体集積回路装
置１０００の構成のうち、汎用ＳＤＲＡＭコントローラ
１０３から与えられる汎用ＳＤＲＡＭ制御信号に応じて
動作する第１のコマンドデコーダ回路１２５、入力同期
用ラッチ回路１２２およびメモリセルアレイ制御回路１
２３、出力回路１２４部分の構成を示す概略ブロック図
である。
【００９３】なお図１０においては、説明の簡単のため
に図１に示した入力セレクト回路１２７は図示省略して
いる。
【００９４】図８と比較すると、汎用ＳＤＲＡＭコント
ローラ１０３から与えられる汎用ＳＤＲＡＭ制御信号
は、まず第１のコマンドデコーダ回路１２５中のコマン
ドデコーダ１２５．１およびアドレスデコーダ１２５．
２に与えられた後に、入力同期用ラッチ回路１２２中の
クロックＣＬＫに同期して動作する内部制御信号ラッチ
回路１２２．１によりラッチされる構成となっている点
が異なる。
【００９５】なお、汎用ＳＤＲＡＭコントローラ１０３
からの入力データＤａｔａＩｎは、入力同期用ラッチ回
路１２２中のクロックＣＬＫに同期して動作するデータ
ラッチ回路１２２．２によりラッチされ、データｉｎｔ
−Ｄとしてメモリセルアレイ１２１に与えられる。ま
た、内部制御信号ラッチ回路１２２．１からの内部制御
信号ＡＣＴ，ＰＲＣおよびＲＥＦを受けて、行系のタイ
ミング制御回路１２３．１は、ワード線活性化信号ＷＤ
ＡＣＴをメモリセルアレイ１２１に対して与える。一
方、列系タイミング制御回路１２３．２は、内部制御信
号ラッチ回路１２２．１からの内部制御信号ＷＲＩＴＥ
およびＲＥＡＤとを受けて、書込動作か読出動作である
かに応じて、ライトドライバ活性化信号ＷＤＥまたはリ
ードアンプ活性化信号ＰＡＥをメモリセルアレイ１２１
に対して与える。メモリセルアレイ１２１からの読出し
データｉｎｔ−Ｑは、出力回路１２４中に含まれ、か
つ、クロックＣＬＫに同期して動作する出力同期用回路
１２４．１にラッチされて、データＤａｔａＯｕｔとし
て汎用ＳＤＲＡＭコントローラ１０３に出力される。
【００９６】図１１は、図１０に示したＤＲＡＭコア１
０４の動作を説明するためのタイミングチャートであ
る。
【００９７】まず、時刻ｔ０において、汎用ＳＤＲＡＭ
コントローラ１０３から与えられる汎用ＳＤＲＡＭ制御
信号のうちの信号／ＣＳおよび／ＲＡＳが活性状態とな
ると、これに応じてコマンドデコーダ１２５．１から出
力される内部制御信号ｉｎｔ．ＡＣＴは活性状態へと変
化する。さらに、時刻ｔ０において、アドレスデコーダ
１２５．２に行アドレス信号Ｘａが与えられ、デコード
された内部デコードアドレス信号ｉｎｔ．ＤＡｄｄがア
ドレスデコーダ１２５．２から出力される。
【００９８】続いて、時刻ｔ１におけるクロック信号Ｃ
ＬＫの立上がりのエッジにおいて、ラッチ回路１２２．
１は、コマンドデコーダからの信号ｉｎｔ．ＡＣＴが活
性状態となっていることに応じて、内部制御信号ＡＣＴ
を活性状態へと変化させる。これに応じて、行系タイミ
ング制御回路１２３．１は、ワード線活性化信号ＷＤＡ
ＣＴを活性状態へと変化させる。
【００９９】すなわち、図９と比較すれば明らかなよう
に、図１１に示した動作においては、クロック信号ＣＬ
Ｋの立上がりのエッジから、ワード線活性化信号が活性
化するまでの時間遅れが、図９の場合に比べて短縮化さ
れていることがわかる。
【０１００】同様にして、時刻ｔ２′において、汎用Ｓ
ＤＲＡＭコントローラ１０３から与えられる信号／Ｃ
Ｓ、信号／ＣＡＳおよび／ＷＥが活性状態となることに
応じて、コマンドデコーダ１２５．１は、信号ｉｎｔ．
ＷＲＩＴＥを活性状態とする。
【０１０１】一方、時刻ｔ２′において、汎用ＳＤＲＡ
Ｍコントローラ１０３からアドレス信号がアドレスデコ
ーダ１２５．２に与えられると、これに応じてアドレス
デコーダ１２５．２は内部デコードアドレス信号ｉｎｔ
−ＤＡｄｄを出力する。
【０１０２】時刻ｔ３においては、クロック信号ＣＬＫ
が活性化すると、ラッチ回路１２２．１は、信号ｉｎ
ｔ．ＷＲＩＴＥが活性状態となっていることに応じて、
内部制御信号ＷＲＩＴＥを活性状態とする。これに応じ
て、列系タイミング制御回路１２３．２は、ライトドラ
イバ活性化信号ＷＤＥを活性状態（“Ｈ”レベル）へと
駆動する。
【０１０３】一方、入力同期用ラッチ回路１２２は、ア
ドレスデコーダ１２５．２からの内部デコードアドレス
信号ｉｎｔ．ＤＡｄｄを受けて、時刻ｔ３においてデコ
ード動作を開始して、デコードアドレスＣａを出力す
る。ラッチ回路１２２．２に汎用ＳＤＲＡＭコントロー
ラ１０３から与えられた書込データＤａｔａＩＮは、時
刻ｔ３におけるクロック信号ＣＬＫの活性化エッジに応
答して内部書込信号ｉｎｔ−Ｄに変換され、デコードア
ドレスＣａにより選択されるメモリセル列に対して、信
号ＷＤＥの活性化に応じて書込まれる。
【０１０４】さらに、時刻ｔ４′において、汎用ＳＤＲ
ＡＭコントローラ１０３からコマンドデコーダ１２５．
１に与えられる信号／ＣＳおよび信号／ＣＡＳが活性状
態となっていることに応じて、コマンドデコーダ１２
５．１は、内部制御信号ｉｎｔ．ＲＥＡＤを活性状態へ
と変化させる。
【０１０５】一方、時刻ｔ４′においてアドレスデコー
ダ１２５．２にアドレス入力Ｙｂが与えられることに応
じて、アドレスデコーダ１２５．２は、内部デコードア
ドレスｉｎｔ−ＤＡｄｄを出力する。
【０１０６】時刻ｔ５における信号ＣＬＫの活性化エッ
ジにおいて、ラッチ回路１２２．１は、信号ｉｎｔ．Ｒ
ＥＡＤが活性状態であることに応答して内部制御信号Ｒ
ＥＡＤを活性状態とする。これに応じて、列系タイミン
グ制御回路１２３．２は、リードアンプ活性化信号ＰＡ
Ｅを活性状態とする。信号ＰＡＥの活性化に応じて、ラ
ッチ回路１２２．１から出力されているデコードアドレ
スＣｂにより選択されるメモリセル列から内部読出デー
タｉｎｔ−Ｑが読出され、出力同期用回路１２４．１か
ら信号ＤａｔａＯＵＴとして出力される。
【０１０７】以上説明したように、図１に示した半導体
集積回路装置１０００においては、汎用ＳＤＲＡＭコン
トローラから与えられる汎用ＳＤＲＡＭ制御信号が、ま
ずコマンドデコーダ回路１２５に与えられ、コマンドデ
コーダ回路１２５におけるデコード動作が、入力同期用
ラッチ回路１２２におけるラッチ動作に先行して行なわ
れるので、書込動作および読出動作とも動作マージンが
増加する。言い換えると、より高速動作に適応すること
が可能となる。
【０１０８】［実施の形態２］図１２は、本発明の実施
の形態２の半導体集積回路装置２０００の構成を説明す
るための概略ブロック図である。
【０１０９】図１２に示した半導体集積回路装置２００
０の構成が、図１に示した半導体集積回路装置１０００
の構成と異なる点は、以下のとおりである。
【０１１０】まず、半導体集積回路装置２０００におい
ては、汎用ＳＤＲＡＭコントローラ１０３と第１のコマ
ンドデコーダ回路１２５との間に、入力切換回路７３０
が設けられ、入力切換回路７３０は、テストコマンド入
力端子群７３３からの信号と、汎用ＳＤＲＡＭコントロ
ーラ１０３からの信号とを受けて、切換信号入力端子７
３６から与えられるテスト入力切換信号ＳＴＣに応答し
て、いずれか一方を選択して第１のコマンドデコーダ回
路１２５に与える構成となっている。
【０１１１】さらに、半導体集積回路装置２０００にお
いては、テストコマンド入力端子群７３４から与えられ
る信号あるいはＥＤＯ−ＤＲＡＭコマンド入力ノード１
０９の電位レベルとを受けて、いずれか一方を切換信号
入力端子７３６に与えられるテスト入力切換信号ＳＴＣ
に応じて、第２のコマンドデコーダ回路１２６に与える
入力切換回路７３１を備えている。
【０１１２】さらに、半導体集積回路装置２０００にお
いては、汎用ＳＤＲＡＭコントローラ１０３と、入力同
期用ラッチ回路１２２および出力回路１２４との間に入
出力制御回路７３２が設けられ、入出力制御回路７３２
は、切換信号入力端子７３６から与えられるテスト入力
切換信号ＳＴＣに応じて、テストデータ入出力端子群７
３５から与えられるテストデータあるいは汎用ＳＤＲＡ
Ｍコントローラ１０３から与えられる入力データのいず
れかを選択的に入力同期用ラッチ回路１２２に与える。
さらに、入出力制御回路７３２は、出力回路１２４から
のデータ出力を、切換信号ＳＴＣに応じて、汎用ＳＤＲ
ＡＭコントローラ１０３またはテストデータ入出力端子
群７３５のいずれかに出力する。
【０１１３】その他の点は、図１に示した半導体集積回
路装置１０００の構成と同様であるので、同一部分には
同一符号を付してその説明は繰返さない。
【０１１４】図１２を参照して、コマンド入力切換信号
ＳＣＳは“Ｈ”レベルに固定され、入力セレクト回路１
２７においては、第１のコマンドデコーダ回路１２５か
らの信号を選択的に入力同期用ラッチ回路１２２に与え
るように設定されている。
【０１１５】また、テスト動作においては、テスト入力
切換信号も“Ｈ”レベルに固定され、入力切換回路７３
０は、テストコマンド入力端子群７３３からの信号を選
択的に第１のコマンドデコーダ回路１２５に与えるよう
に設定されている。
【０１１６】したがって、テスト時においては、テスト
コマンド入力端子群７３３から入力された信号は、入力
切換回路７３０、第１のコマンドデコーダ回路１２５、
入力セレクト回路１２７、入力同期用ラッチ回路１２２
およびメモリセルアレイ制御回路１２３を経由して、信
号変換されてメモリセルアレイ１２１に与えられる。
【０１１７】さらに、テスト動作においては、データは
テストデータ入出力端子７３５から入力され、入出力制
御回路７３２を経て、入力同期用ラッチ回路１２２から
メモリセルアレイ１２１に与えられ、メモリセルアレイ
１２１から読出されたデータは出力回路１２４から、入
出力制御回路７３２に与えられ、テストデータ入出力端
子７３５から出力される構成となっている。
【０１１８】以上のような構成とすることで、テスト動
作期間中は、論理回路１０２や汎用ＳＤＲＡＭコントロ
ーラ回路１０３とは独立に、ＤＲＡＭコア１０４の動作
のみを検証することが可能となる。
【０１１９】図１３は、図１２に示した入出力制御回路
７３２および入力同期用ラッチ回路１２２や出力回路１
２４中の構成のうち、データの入出力に関わる部分のみ
を抜き出して示す概略ブロック図である。
【０１２０】すなわち、入出力制御回路７３２には、汎
用ＳＤＲＡＭコントローラ１０３から、入力データとし
て１２８ビットのＤａｔａＩＮ＜１２７：０＞が与えら
れ、入力同期用ラッチ回路１２２．１を介してメモリセ
ルアレイ１２１に内部書込データｉｎｔ−Ｄとして与え
られる。
【０１２１】一方、メモリセルアレイ１２１から読出さ
れた内部読出データｉｎｔ−Ｑは、出力回路１２４中の
出力同期用回路１２４．１を介して、入出力制御回路７
３２に与えられ、通常動作においては、１２８ビットの
出力データＤａｔａＯＵＴ＜１２７：０＞として汎用Ｓ
ＤＲＡＭコントローラ１０３に与えられる。
【０１２２】一方、入出力制御回路７３２には、切換信
号入力端子７３６から与えられるテスト入力切換信号Ｓ
ＴＣ、ならびに、テストデータ入出力端子７３５から与
えられる出力選択信号ＤＱＡＤ＜３：０＞およびテスト
入力信号ＴＤＩ＜７：０＞が与えられ、入出力制御回路
７３２からはテスト期間中はテスト読出データＴＤＯ＜
７：０＞がテストデータ入出力端子７３５に与えられ
る。
【０１２３】図１４は、図１３に示した入出力制御回路
７３２の構成をより詳しく説明するための概略ブロック
図である。
【０１２４】入出力制御回路７３２は、テスト入力切換
信号ＳＴＣにより制御され、汎用ＳＤＲＡＭコントロー
ラ１０３から与えられる１６ビットのデータＤａｔａＩ
Ｎ＜１５：０＞とテストデータ入出力端子７３５から与
えられるテストデータＴＤＩ＜０＞とを受けて、いずれ
かのデータに基づいて、入力データＤＩ＜１５：０＞を
入力同期用ラッチ回路１２２に与えるＤＩ切換回路２１
００．０を含む。他の１６ビットのデータＤａｔａＩＮ
＜３１：１６＞〜ＤａｔａＩＮ＜１２７：１１２＞とそ
れらにそれぞれ対応するテストデータＴＤＩ＜１＞〜Ｔ
ＤＩ＜７＞に対応して、ＤＩ切換回路２１００．１〜Ｄ
Ｉ切換回路２１００．７が設けられる。
【０１２５】ＤＩ切換回路２１００．１〜ＤＩ切換回路
２１００．７も、それぞれテスト入力切換信号ＳＴＣに
より制御され、入力データＤＩ＜３１：１６＞〜ＤＩ＜
１２７：１１２＞を入力同期用ラッチ回路１２２に与え
る。
【０１２６】さらに、入出力制御回路７３２は、メモリ
セルアレイ１２１からの読出データＤＯ＜１５：０＞を
受けて、信号ＤＱＡＤ＜３：０＞により選択されたデー
タをテストデータ入出力端子７３５に信号ＴＤＯ＜０＞
として出力するか、あるいは、読出データＤａｔａＯＵ
Ｔ＜１５：０＞を汎用ＳＤＲＡＭコントローラ１０３に
与えるＤＯ選択回路２２００．０を含む。
【０１２７】他の１６ビットのデータＤO＜３１：１６
＞〜ＤO＜１２７：１１２＞に対応して、ＤO切換回路２
２００．１〜ＤＩ切換回路２２００．７が設けられる。
【０１２８】ＤO切換回路２２００．１〜ＤO切換回路２
２００．７も、それぞれ信号ＤＱＡＤ＜３：０＞により
選択されたデータを、テストデータ入出力端子７３５に
信号ＴＤＯ＜１＞〜ＴＤＯ＜７＞として出力するか、あ
るいは、読出データＤａｔａＯｕｔ＜３１：１６＞〜Ｄ
ａｔａＯｕｔ＜１２７：１１２＞を汎用ＳＤＲＡＭコン
トローラ１０３に与える。
【０１２９】図１５は、図１４に示したＤＩ切換回路２
１００．０の構成を説明するための概略ブロック図であ
る。
【０１３０】ＤＩ切換回路２１００．０は、テスト入出
力切換信号ＳＴＣにより制御され、テストデータ入出力
端子７３５からのデータＴＤＩ＜０＞と汎用ＳＤＲＡＭ
コントローラ１０３からのデータＤａｔａＩｎ＜０＞と
を受けて、一方を選択してＤＩ＜０＞として出力する１
／２選択回路２１１０．０を含む。
【０１３１】ＤＩ切換回路２１００．０は、さらに、入
力データＤａｔａＩｎ＜１＞〜ＤａｔａＩｎ＜１５＞に
対応して、１／２選択回路２１１０．０と同様の構成を
有する１／２選択回路２１１０．１〜１／２選択回路２
１１０．１５を含む。
【０１３２】なお、他のＤＩ切換回路２１００．１〜２
１００．７の構成も基本的にＤＩ切換回路２１００．０
の構成と同様である。
【０１３３】図１６は、図１５に示した１／２選択回路
２１１０．０の構成を説明するための回路図である。
【０１３４】１／２選択回路２１１０．０は、データＴ
ＤＩ＜０＞を受けて、テスト入力切換信号ＳＴＣに応じ
て活性化されるドライバ回路２１２０と、テスト入力切
換信号ＳＴＣを受けて反転して出力するインバータ２１
２２と、インバータ２１２２の出力により活性化され
て、信号ＤａｔａＩＮ＜０＞を受けて、データＤＩ＜０
＞として出力するためのドライバ回路２１２４とを含
む。
【０１３５】すなわち、テスト入力切換信号ＳＴＣが活
性状態では、ドライバ回路２１２０からの出力がデータ
ＤＩ＜０＞として出力され、テスト入力切換信号が不活
性状態においては、ドライバ回路２１２４からの出力が
データＤＩ＜０＞として出力される。
【０１３６】図１７は、図１４に示したＤＯ選択回路２
２００．０の構成を説明するための概略ブロック図であ
る。
【０１３７】図１７を参照して、ＤＯ選択回路２２０
０．０は、信号ＤＱＡＤ＜３：０＞を受けて、デコード
し、出力データを選択するための信号ＤＱＳＥＬ＜１
５：０＞を出力するデコーダ回路２２１０と、出力同期
用回路１２４．１からの出力のうち１６ビットのデータ
ＤＯ＜１５：０＞を受けて、信号ＤＱＳＥＬ＜１５：０
＞により制御されて信号ＴＤＯ＜０＞としてテストデー
タ入出力端子７３５に与える１／１６選択回路２２２０
とを含む。
【０１３８】図１８は、図１７に示したデコーダ回路２
２１０のデコード動作を説明するための図である。
【０１３９】４ビットのデータＤＱＡＤ＜３：０＞の値
に応じて、ＤＱＳＥＬ＜１５：０＞のビットデータのう
ちのいずれか１つが選択的に活性状態（“Ｈ”レベル）
とされる。
【０１４０】図１９は、図１７に示した１／１６選択回
路２２１０の構成を説明するための回路図である。
【０１４１】１／１６選択回路２２１０は、データＤＯ
＜１５：０＞のそれぞれのビットデータＤＯ＜０＞〜Ｄ
Ｏ＜１５＞を受けるドライバ回路２２３０．０〜２２３
０．１５を含む。ドライバ回路２２３０．０〜２２３
０．１５は、それぞれ信号ＤＱＳＥＬ＜１５：０＞の各
ビットデータの活性化に応じて活性化される。
【０１４２】ドライバ回路２２３０．０〜２２３０．１
５からの出力が、テストデータＴＤ０として、テストデ
ータ入出力端子７３５に与えられる。
【０１４３】図２０は、本発明の実施の形態２における
半導体集積回路装置２０００′の構成を説明するための
概略ブロック図である。
【０１４４】図２０に示した半導体集積回路装置２００
０′の構成が、図１２に示した半導体集積回路装置２０
００の構成と異なる点は、論理回路１０２の代わりに論
理回路５０２が設けられ、かつ、汎用ＳＤＲＡＭコント
ローラ１０３の代わりに、汎用ＥＤＯ−ＤＲＡＭコント
ローラ５０３が設けられ、汎用ＥＤＯ−ＤＲＡＭコント
ローラ５０３の出力が、入力切換回路７３１に与えられ
る構成となっている点である。
【０１４５】その他の構成は、図１２に示した半導体集
積回路装置２０００の構成と同様であるので、同一部分
には同一符号を付してその説明は繰返さない。
【０１４６】図２０のような構成とすることで、ＤＲＡ
Ｍコア１０４部分については設計データを一切変更する
必要はなく、このＤＲＡＭコア１０４を、クロック同期
ＥＤＯ−ＤＲＡＭコアとして動作させることが可能とな
る。このとき、クロック同期ＥＤＯ−ＤＲＡＭコントロ
ーラ５０３の回路構成も、ＥＤＯ−ＤＲＡＭコアに対応
して予め設計しておくことが可能であり、論理回路５０
２が、汎用のクロック同期ＥＤＯ−ＤＲＡＭをメモリと
して動作することを想定して設計されている論理回路で
ある場合であっても、論理回路部分とＤＲＡＭコントロ
ーラ部分をそれぞれ設計ライブラリとして予め登録して
おけば、容易に図１２の構成から図２０の構成に変更す
ることが可能となる。
【０１４７】［実施の形態３］図２１は、本発明の実施
の形態３の半導体集積回路装置３０００の構成を説明す
るための概略ブロック図である。
【０１４８】実施の形態３の半導体集積回路装置３００
０の構成が、図１２に示した実施の形態２の半導体集積
回路装置２０００の構成と異なる点は、入力切換回路７
３０および７３１が削除される代わりに、テストコマン
ド入力端子群７３３から与えられるテスト制御信号が直
接入力セレクト回路８２７に与えられる構成となってい
ることと、テスト入力切換信号ＳＴＣおよびコマンド入
力切換信号ＳＣＳに応じて入力セレクト回路８２７およ
び入出力制御回路８３２を制御するための入出力パス切
換制御回路８３０が設けられることと、入出力制御回路
７３２の代わりに入出力制御回路８３２が設けられる構
成となっている点である。
【０１４９】ここで、実施の形態２の入出力制御回路７
３２は、テスト入力切換信号ＳＴＣに応じて、データ入
出力の経路を切り替える構成となっていたが、実施の形
態３の入出力制御回路８３２は、後に説明するように入
出力パス切換制御回路８３０からの選択信号ＳＤに応じ
て、動作する構成となっている。
【０１５０】その他の構成は実施の形態２の半導体集積
回路装置２０００の構成と同様であるので同一部分には
同一符号を付してその説明は繰返さない。
【０１５１】図２２は、図２１に示した入出力パス切換
制御回路および入力セレクト回路８２７の構成を説明す
るための概略ブロック図である。
【０１５２】図２２においては、特に入力セレクト回路
８２７の構成のうち、内部制御信号ＡＣＴに関わる部分
のみを取出して示している。他の内部制御信号に対応し
ても同様の構成が設けられているものとする。
【０１５３】入出力パス切換制御回路８３０中に設けら
れる切換信号デコーダ３１０１は、コマンド切換信号と
テスト切換信号のレベルに応じて、選択信号ＳＡ、Ｓ
Ｂ、ＳＣおよびＳＤを出力する。
【０１５４】入力セレクト回路８２７中には、信号ＡＣ
Ｔに対応して、テストコマンド入力端子群７３３から与
えられる信号ＡＣＴ＿Ｔを受けて、信号ＳＡにより活性
化されるドライバ回路３１１１と、第１のコマンドデコ
ーダ回路１２５から与えられる信号ＡＣＴ＿Ｓを受け
て、信号ＳＢにより活性化されるドライバ回路３１１２
と、第２のコマンドデコーダ回路１２６から与えられる
信号ＡＣＴ＿Ｅを受けて、信号ＳＣにより活性化される
ドライバ回路３１１３とを含む。ドライバ回路３１１１
〜３１１３のいずれかから出力される信号が内部制御信
号ＡＣＴとして、入力同期用ラッチ回路１２２に与えら
れる。
【０１５５】図２３は、図２２に示す切換信号デコーダ
３１０１の動作を説明するための図である。
【０１５６】コマンド切換信号およびテスト切換信号の
レベルの組合せによって、信号ＳＡ〜ＳＤのレベルが選
択的に活性状態とされる。
【０１５７】以上のような構成によっても、テスト動作
期間中は、論理回路１０２や汎用ＳＤＲＡＭコントロー
ラ回路１０３とは独立に、ＤＲＡＭコア１０４の動作の
みを検証することが可能となる。
【０１５８】また、実施の形態２と同様に、図２１のよ
うな構成とすることで、ＤＲＡＭコア１０４部分につい
ては設計データを一切変更する必要はなく、このＤＲＡ
Ｍコア１０４を、クロック同期ＥＤＯ−ＤＲＡＭコアと
して動作させることが可能となる。
【０１５９】なお、以上の説明では、ＤＲＡＭコア１０
４の動作モードとしては、汎用ＳＤＲＡＭ制御信号で動
作するモードと、汎用クロック同期ＥＤＯ−ＤＲＡＭ制
御信号で動作するモードとの２つの場合について説明し
たが、本発明はこのような場合に限られることなく、コ
マンドデコーダ回路のみを他のモードのものに置き換え
れば、ＤＲＡＭコア１０４が動作可能な動作モードであ
れば、適用することが可能である。したがって、動作モ
ードとして２つにに限定される必要もなく、より多くの
動作モードについて、ＤＲＡＭコア１０４の設計データ
を共通化することが可能である。
【０１６０】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１６１】
【発明の効果】請求項１ないし４記載の半導体集積回路
装置では、メモリ回路部分については設計データを一切
変更する必要はなく、このメモリ回路を複数の動作モー
ドのいずれについても動作させることが可能となる。こ
のとき、それぞれの動作モードに対応するコントロール
回路の構成も、各動作モードに対応して予め設計してお
くことが可能であり、論理回路部分とコントロール回路
とをそれぞれ設計ライブラリとして予め登録しておけ
ば、容易に１つの動作モードから他の動作モードの構成
に変更することが可能となる。
【０１６２】請求項５ないし８記載の半導体集積回路装
置では、請求項１記載の半導体集積回路装置の奏する効
果に加えて、論理回路やコントロール回路とは独立に、
メモリ回路の動作のみを検証することが可能となる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体集積回路装置
１０００の構成を示す概略ブロック図である。
【図２】 切換回路２００の構成を示す回路図である。
【図３】 汎用ＳＤＲＡＭコマンドと内部制御信号の対
応を示す図である。
【図４】 図１に示した半導体集積回路装置１０００の
動作を説明するためのタイミングチャートである。
【図５】 半導体集積回路装置１０００′の構成を説明
するための概略ブロック図である。
【図６】 クロック同期ＥＤＯ−ＤＲＡＭの汎用コマン
ドの内容と、それに対応する内部制御信号を示す図であ
る。
【図７】 図５に示した半導体集積回路装置１０００′
の動作を説明するためのタイミングチャートである。
【図８】 １チップの汎用ＳＤＲＡＭにおいて、外部か
ら与えられる制御信号が内部制御信号に変換されて、メ
モリセルアレイ１２１に与えられる経路を説明するため
の概略ブロック図である。
【図９】 図８に示した１チップのＳＤＲＡＭの動作を
説明するためのタイミングチャートである。
【図１０】 半導体集積回路装置１０００の構成のう
ち、汎用ＳＤＲＡＭ制御信号に応じて動作する部分の構
成を示す概略ブロック図である。
【図１１】 図１０に示したＤＲＡＭコア１０４の動作
を説明するためのタイミングチャートである。
【図１２】 本発明の実施の形態２の半導体集積回路装
置２０００の構成を説明するための概略ブロック図であ
る。
【図１３】 データの入出力に関わる部分のみを抜き出
して示す概略ブロック図である。
【図１４】 図１３に示した入出力制御回路７３２の構
成をより詳しく説明するための概略ブロック図である。
【図１５】 図１４に示したＤＩ切換回路２１００．０
の構成を説明するための概略ブロック図である。
【図１６】 図１５に示した１／２選択回路２１１０．
０の構成を説明するための回路図である。
【図１７】 図１４に示したＤＯ選択回路２２００．０
の構成を説明するための概略ブロック図である。
【図１８】 図１７に示したデコーダ回路２２１０のデ
コード動作を説明するための図である。
【図１９】 図１７に示した１／１６選択回路２２１０
の構成を説明するための回路図である。
【図２０】 本発明の実施の形態２における半導体集積
回路装置２０００′の構成を説明するための概略ブロッ
ク図である。
【図２１】 本発明の実施の形態３の半導体集積回路装
置３０００の構成を説明するための概略ブロック図であ
る。
【図２２】 図２１に示した入出力パス切換制御回路お
よび入力セレクト回路８２７の構成を説明するための概
略ブロック図である。
【図２３】 図２２に示す切換信号デコーダ３１０１の
動作を説明するための図である。
【図２４】 従来の半導体集積回路装置８０００の構成
を示す概略ブロック図である。
【図２５】 図２４に示した半導体集積回路装置８００
０の動作を説明するためのタイミングチャートである。
【符号の説明】
１０１ 外部端子群、１０２，５０２ 論理回路、１０
３ 汎用ＳＤＲＡＭコントローラ、１０４ ＤＲＡＭコ
ア、１０５ クロック信号入力端子、１０６クロック生
成回路、１０８ 入力切替信号入力端子、１０９ ＥＤ
ＯＤＲＡＭコマンド入力ノード、１２１ メモリセルア
レイ、１２２ 入力同期用ラッチ回路、１２３ メモリ
セルアレイ制御回路、１２４ 出力回路、１２５ 第１
のコマンドデコーダ回路、１２６ 第２のコマンドデコ
ーダ回路、１２７ 入力セレクト回路、５０３ クロッ
ク同期ＥＤＯＤＲＡＭコントローラ、１０００，１００
０´，２０００，２０００´，３０００ 半導体集積回
路装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川崎 利昭 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 2G032 AA01 AA07 AB01 AG02 AG07 AH04 AK14 5B024 AA15 BA21 BA29 CA07 EA04 5L106 AA01 DD11 GG05 GG07

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路装置であって、 外部から与えられたデータおよび制御信号に応じて、前
    記データに対して演算処理を行い、複数の動作モードの
    うちの１つの動作モードに対応する制御信号を生成する
    論理回路と、 前記論理回路からの制御信号を受けて、複数のメモリ制
    御信号を有するメモリ制御信号グループを生成するため
    のコントロール回路と、 前記論理回路との間で記憶データを授受し、前記記憶デ
    ータを格納するためのメモリ回路とを備え、 前記メモリ回路は、 前記記憶データを格納するための複数のメモリセルを有
    するメモリセルアレイと、 前記複数の動作モードにそれぞれ対応する複数のメモリ
    制御信号グループを受けることが可能な複数の制御信号
    入力ノード群と、 前記複数の制御信号入力ノード群にそれぞれ対応して設
    けられ、対応する制御信号入力ノード群に与えられるメ
    モリ制御信号グループをデコードして、前記メモリセル
    アレイに対する内部制御信号を生成するための複数のデ
    コード回路とを含み、 前記コントロール回路からの前記メモリ制御信号グルー
    プを、前記複数の制御信号入力ノード群のうちの１つの
    制御信号入力ノード群に伝達するための配線とをさらに
    備える、半導体集積回路装置。
  2. 【請求項２】 前記メモリ回路は、外部からの指示に応
    じて、前記複数のデコード回路のうちの指定されたデコ
    ード回路からの前記内部制御信号を選択するための選択
    回路をさらに含む、請求項１記載の半導体集積回路装
    置。
  3. 【請求項３】 前記半導体集積回路装置は、外部クロッ
    ク信号に基づいて内部クロック信号を生成するためのク
    ロック生成回路をさらに備え、 前記メモリ回路は、 前記選択回路からの前記内部制御信号を前記内部クロッ
    ク信号に同期して保持するラッチ回路と、 前記ラッチ回路からの出力に応じて、前記メモリセルア
    レイ中の前記メモリセルの選択動作を制御するためのメ
    モリセルアレイ制御信号を生成するメモリセルアレイ制
    御回路とをさらに含む、請求項２記載の半導体集積回路
    装置。
  4. 【請求項４】 複数の動作モードは、 シンクロナスダイナミック型半導体記憶装置としての動
    作モードと、クロック同期ＥＤＯ−ダイナミック型半導
    体記憶装置としての動作モードとを含む、請求項３記載
    の半導体集積回路装置。
  5. 【請求項５】 前記メモリ回路は、 前記複数のデコード回路にそれぞれ対応して設けられ、
    テスト制御信号を受けるための複数のテスト信号入力端
    子群と、 前記複数の制御信号入力ノード群と前記複数のデコード
    回路との間にそれぞれ設けられ、前記複数の制御信号入
    力ノード群からの信号と前記複数のテスト信号入力端子
    群からの信号とを受けて、外部からの指示に応じていず
    れか一方を前記複数のデコード回路にそれぞれ与えるた
    めの複数の切替回路と、 外部からの指示に応じて、前記複数のデコード回路のう
    ちの指定されたデコード回路からの前記内部制御信号を
    選択するための選択回路と、 外部との間でデータを授受するための複数のテストデー
    タ入出力端子と、 テスト動作モードにおいて、前記メモリセルアレイと前
    記複数のテストデータ入出力端子との間のデータ伝達を
    制御するための入出力制御回路をさらに含む、請求項１
    記載の半導体集積回路装置。
  6. 【請求項６】 前記メモリ回路は、 テスト制御信号を受けるためのテスト信号入力端子群
    と、 外部からの指示に応じて、前記複数のデコード回路から
    の前記内部制御信号と前記テスト信号入力端子群からの
    信号とのうち、いずれかを選択するための選択回路と、 外部との間でデータを授受するための複数のテストデー
    タ入出力端子と、 テスト動作モードにおいて、前記メモリセルアレイと前
    記複数のテストデータ入出力端子との間のデータ伝達を
    制御するための入出力制御回路をさらに含む、請求項１
    記載の半導体集積回路装置。
  7. 【請求項７】 前記半導体集積回路装置は、外部クロッ
    ク信号に基づいて内部クロック信号を生成するためのク
    ロック生成回路をさらに備え、 前記メモリ回路は、 前記選択回路からの前記内部制御信号を前記内部クロッ
    ク信号に同期して保持するラッチ回路と、 前記ラッチ回路からの出力に応じて、前記メモリセルア
    レイ中の前記メモリセルの選択動作を制御するためのメ
    モリセルアレイ制御信号を生成するメモリセルアレイ制
    御回路とをさらに含む、請求項５または６記載の半導体
    集積回路装置。
  8. 【請求項８】 複数の動作モードは、 シンクロナスダイナミック型半導体記憶装置としての動
    作モードと、クロック同期ＥＤＯ−ダイナミック型半導
    体記憶装置としての動作モードとを含む、請求項７記載
    の半導体集積回路装置。
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