JP2009181666A - 半導体メモリ装置およびその動作方法 - Google Patents
半導体メモリ装置およびその動作方法 Download PDFInfo
- Publication number
- JP2009181666A JP2009181666A JP2008021710A JP2008021710A JP2009181666A JP 2009181666 A JP2009181666 A JP 2009181666A JP 2008021710 A JP2008021710 A JP 2008021710A JP 2008021710 A JP2008021710 A JP 2008021710A JP 2009181666 A JP2009181666 A JP 2009181666A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- command
- buffer
- module
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40603—Arbitration, priority and concurrent access to memory cells for read/write or refresh operations
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
【課題】各種のメモリタイプのメモリとして使用でき、しかも、アクセス状況に応じたリフレッシュを行うことが可能な半導体メモリ装置およびその動作方法を提供する。
【解決手段】リフレッシュ動作を要するメモリアレイが形成されたメモリアレイ部３と、外部装置とメモリアレイ部３との間のインターフェースを行うインターフェース部２と、リフレッシュ動作を制御部するリフレッシュ制御部２６と、を有し、インターフェース部３は、複数のメモリタイプにそれぞれ対応し、選択的に外部装置とメモリアレイ部３との間のインターフェース処理に適用される複数のインターフェースモジュールを含み、リフレッシュ制御部２６は、リフレッシュ周期内においてリフレッシュコマンドを発行する機能を有し、リフレッシュコマンドの発行に際し、上記メモリアレイへのアクセスコマンドとリフレッシュコマンドとが衝突する場合、この衝突を回避する機能を含む。
【選択図】図２
【解決手段】リフレッシュ動作を要するメモリアレイが形成されたメモリアレイ部３と、外部装置とメモリアレイ部３との間のインターフェースを行うインターフェース部２と、リフレッシュ動作を制御部するリフレッシュ制御部２６と、を有し、インターフェース部３は、複数のメモリタイプにそれぞれ対応し、選択的に外部装置とメモリアレイ部３との間のインターフェース処理に適用される複数のインターフェースモジュールを含み、リフレッシュ制御部２６は、リフレッシュ周期内においてリフレッシュコマンドを発行する機能を有し、リフレッシュコマンドの発行に際し、上記メモリアレイへのアクセスコマンドとリフレッシュコマンドとが衝突する場合、この衝突を回避する機能を含む。
【選択図】図２
Description
本発明は、半導体メモリ装置およびその動作方法に関する。
各種電子機器でＲＡＭチップとして利用される半導体メモリ装置としては、現在、回路構成、動作機能などが異なるものとして多様なメモリタイプが知られている。
回路構成的および動作的には大きく分けてＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）が知られている。
また、ＤＲＡＭの一種であり、外部から供給されるクロックに同期してデータを出力するＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）としては、ＳＤＲ−ＳＤＲＡＭ（Single Data Rate SDRAM）、ＤＤＲ−ＳＤＲＡＭ（Double Data Rate SDRAM）、ＤＤＲ２−ＳＤＲＡＭ、ＤＤＲ３−ＳＤＲＡＭ・・・ＤＤＲ（ｎ）−ＳＤＲＡＭなどが知られている。
また構造的にみれば複数のアクセスポートを備えるＤＰＲＡＭ（Dual Port RAM）も存在し、さらに機能的にみればアドレス指定を必要としないＦＩＦＯ（First in First out）タイプのＲＡＭも存在する。
これら各種のメモリタイプは、電子機器内での必要性に応じて使い分けられる。
なお、以下の説明においては、ＤＲ−ＳＤＲＡＭを「ＳＤＲ」、ＤＤＲ−ＳＤＲＡＭを「ＤＤＲ」、ＤＤＲ２−ＳＤＲＡＭを「ＤＤＲ２」、ＤＤＲ３−ＳＤＲＡＭ・・・ＤＤＲ（ｎ）−ＳＤＲＡＭを「ＤＤＲ３」・・・「ＤＤＲ（ｎ）」、ＦＩＦＯタイプを「ＦＩＦＯ」と呼ぶこととする。
各種電子機器では、その設計上、必要とされる機能、性能、あるいはコスト等を参酌して、搭載する半導体メモリ装置（半導体メモリＩＣチップ）のメモリタイプを決定する。
そして、あるメモリタイプの半導体メモリ装置を搭載する場合、そのメモリチップに対して情報の書込（ライト）／読出（リード）を行うメモリコントローラ（メモリ制御装置）は、当然ながら、メモリタイプに応じたメモリアクセス動作を行うものとして設計あるいは選定される。
そして、あるメモリタイプの半導体メモリ装置を搭載する場合、そのメモリチップに対して情報の書込（ライト）／読出（リード）を行うメモリコントローラ（メモリ制御装置）は、当然ながら、メモリタイプに応じたメモリアクセス動作を行うものとして設計あるいは選定される。
ところが各種事情により、次のような問題が生ずることが多い。
各種の半導体メモリ装置は、全てが常に安定供給されるとは限らない。特に近年では技術革新や市場の要求などに応じて、半導体メモリ装置の多様化が急速に広がり、しかも新たなタイプの開発が積極的に行われている。逆に、需要の低下したタイプの半導体メモリ装置は、メモリメーカにおいて製造中止とされることも頻繁にある。
あるタイプの半導体メモリ装置を電子機器に組み込んで製品化する機器メーカにとっては、採用しているメモリタイプの半導体メモリ装置の製造中止は、大きな問題となる。
各種の半導体メモリ装置は、全てが常に安定供給されるとは限らない。特に近年では技術革新や市場の要求などに応じて、半導体メモリ装置の多様化が急速に広がり、しかも新たなタイプの開発が積極的に行われている。逆に、需要の低下したタイプの半導体メモリ装置は、メモリメーカにおいて製造中止とされることも頻繁にある。
あるタイプの半導体メモリ装置を電子機器に組み込んで製品化する機器メーカにとっては、採用しているメモリタイプの半導体メモリ装置の製造中止は、大きな問題となる。
たとえば機器メーカがＳＤＲを採用してある機器を製造しているとする。
仮に、ＳＤＲの供給が不安定になったとすると、機器メーカはＳＤＲに代わる半導体メモリ装置を当該機器に搭載することを検討する必要がある。
そこで、たとえばＳＤＲに代えてＤＤＲを搭載することとする。するとこの場合、単に半導体メモリ装置としてのチップをＳＤＲからＤＤＲに変更するだけではなく、その半導体メモリ装置にアクセスを行うメモリコントローラの仕様変更が必要になる。
場合によっては、メモリコントローラや周辺回路を再設計しなければならないなど、製造上、効率やコストなどの点で多大な負担が生ずることもある。
仮に、ＳＤＲの供給が不安定になったとすると、機器メーカはＳＤＲに代わる半導体メモリ装置を当該機器に搭載することを検討する必要がある。
そこで、たとえばＳＤＲに代えてＤＤＲを搭載することとする。するとこの場合、単に半導体メモリ装置としてのチップをＳＤＲからＤＤＲに変更するだけではなく、その半導体メモリ装置にアクセスを行うメモリコントローラの仕様変更が必要になる。
場合によっては、メモリコントローラや周辺回路を再設計しなければならないなど、製造上、効率やコストなどの点で多大な負担が生ずることもある。
また、新たな電子機器の設計を行う際にも、将来的な半導体メモリ装置の供給状況を見越す必要がある。
しかし、そのために必要以上に処理能力の高い半導体メモリ装置の採用を余儀なくされたり、あるいはメモリコントローラの仕様変更等を予め想定して回路設計を行わなければならないなどから、適切かつ効率的な設計のための自由度が阻害されることもある。
しかし、そのために必要以上に処理能力の高い半導体メモリ装置の採用を余儀なくされたり、あるいはメモリコントローラの仕様変更等を予め想定して回路設計を行わなければならないなどから、適切かつ効率的な設計のための自由度が阻害されることもある。
また、半導体メモリ装置に各種メモリタイプにはＤＲＡＭのようにリフレッシュ動作を要するメモリがある。この場合、外部装置からのリフレッシュコマンドを受けてあらかじめ設定された周期でリフレッシュ動作が行われる。
したがって、いまだリフレッシュが不要な場合であっても、読み出し（リード）や下書き込み（ライト）コマンドを受けた場合にリフレッシュコマンドを受けると、リフレッシュ動作を行った後に読み出しや書き込みを行う必要があり、アクセス状況に応じたリフレッシュを行うことができず、効率の良いメモリアクセスを行うことができないという不利益がある。
したがって、いまだリフレッシュが不要な場合であっても、読み出し（リード）や下書き込み（ライト）コマンドを受けた場合にリフレッシュコマンドを受けると、リフレッシュ動作を行った後に読み出しや書き込みを行う必要があり、アクセス状況に応じたリフレッシュを行うことができず、効率の良いメモリアクセスを行うことができないという不利益がある。
本発明は、各種のメモリタイプのメモリとして使用でき、しかも、アクセス状況に応じたリフレッシュを行うことができ、効率の良いメモリアクセスを行うことが可能な半導体メモリ装置およびその動作方法を提供することにある。
本発明の第１の観点の半導体メモリ装置は、リフレッシュ動作を要するメモリアレイが形成されたメモリアレイ部と、外部装置と上記メモリアレイ部との間のインターフェースを行うインターフェース部と、上記リフレッシュ動作を制御するリフレッシュ制御部と、を有し、上記インターフェース部は、複数のメモリタイプにそれぞれ対応し、選択的に上記外部装置と上記メモリアレイ部との間のインターフェース処理に適用される複数のインターフェースモジュールを含み、上記リフレッシュ制御部は、リフレッシュ周期内においてリフレッシュコマンドを発行する機能を有し、当該リフレッシュコマンドの発行に際し、上記メモリアレイへのアクセスコマンドとリフレッシュコマンドとが衝突する場合、当該衝突を回避する機能を含む。
好適には、上記リフレッシュ制御部は、上記リフレッシュ周期内に上記メモリアレイにアクセスを行ったアドレスに対しリフレッシュコマンドをスキップし、リフレッシュを不要とする機能を有する。
好適には、上記リフレッシュ制御部は、アクセスしたアドレスを監視し、リフレッシュ周期に二重のアクセスをしようとした場合に、リフレッシュコマンドをスキップする。
好適には、上記リフレッシュ制御部は、アドレス情報を記憶するためのメモリを含み、リフレッシュ周期内にアクセスしたアドレスの情報を上記メモリに記憶し、リフレッシュアドレスのアクセスのタイミングで上記メモリに記憶した情報を読み出し、当該情報が一度アクセスしたアドレスの情報である場合には上記リフレッシュコマンドをスキップする。
好適には、上記メモリアレイは、独立にアクセス可能な複数のバンクを含み、上記リフレッシュ制御部は、アクセスしているバンクとリフレッシュすべきバンクが異なる場合には、リフレッシュ動作は中断しない。
好適には、上記メモリアレイは、独立にアクセス可能な複数のバンクを含み、上記リフレッシュ制御部は、アクセスしているバンクとリフレッシュすべきバンクが同じ場合には、リフレッシュ動作を中断する。
好適には、上記メモリアレイは、独立にアクセス可能な複数のバンクを含み、上記リフレッシュ制御部は、バンクをリフレッシュする前に、当該バンクに対しアクセス処理を実行した場合、アクセスしたアドレスをスキップする。
本発明の第２の観点は、リフレッシュ動作を要するメモリアレイが形成されたメモリアレイ部と外部装置との間で、メモリタイプに応じたインターフェース機能を有する導体メモリ装置の動作方法であって、リフレッシュ周期内においてリフレッシュコマンドを発行し、上記メモリアレイへのアクセスコマンドとリフレッシュコマンドとが衝突する場合、上記リフレッシュ周期内に上記メモリアレイにアクセスを行ったアドレスに対しリフレッシュコマンドをスキップし、リフレッシュを不要とする。
本発明によれば、リフレッシュ制御部において、リフレッシュ周期内においてリフレッシュコマンドが発行される。発行したリフレッシュコマンドと上記メモリアレイへのアクセスコマンドとが衝突する場合、リフレッシュ周期内にメモリアレイにアクセスを行ったアドレスに対しリフレッシュコマンドがスキップされ、衝突が回避される。
本発明によれば、各種のメモリタイプのメモリとして使用でき、しかも、アクセス状況に応じたリフレッシュを行うことができ、効率の良いメモリアクセスを行うことが可能となる。
半導体メモリ装置を用いて機器製造や設計の効率化や、製造の安定化を実現できる。
たとえばあるメモリタイプのメモリを搭載している電子機器において、そのメモリタイプのメモリの供給が不安定になった場合、そのメモリを本発明の半導体メモリ装置に置き換え、それまでのメモリと同様の動作を実行させることで、メモリ制御回路や周辺回路の設計変更なしに、引き続き機器製造を継続できる。
また、新規に電子機器の設計を行う場合には、搭載するメモリチップとして本発明の半導体メモリ装置を採用することで、自由度の高い設計や効率的な設計が可能となり、また将来メモリ自体の仕様変更を行いたい場合にも容易に対応できることになる。
半導体メモリ装置を用いて機器製造や設計の効率化や、製造の安定化を実現できる。
たとえばあるメモリタイプのメモリを搭載している電子機器において、そのメモリタイプのメモリの供給が不安定になった場合、そのメモリを本発明の半導体メモリ装置に置き換え、それまでのメモリと同様の動作を実行させることで、メモリ制御回路や周辺回路の設計変更なしに、引き続き機器製造を継続できる。
また、新規に電子機器の設計を行う場合には、搭載するメモリチップとして本発明の半導体メモリ装置を採用することで、自由度の高い設計や効率的な設計が可能となり、また将来メモリ自体の仕様変更を行いたい場合にも容易に対応できることになる。
以下、本発明の実施の形態について図面に関連付けて詳細に説明する。
以下、本発明の実施の形態を、次の順序で説明する。
［１．半導体メモリ装置の概要］
［２．半導体メモリ装置の内部構成および動作］
［３．ＰＬＬ部のモード動作］
［４．セレクタのモード動作］
［５．ＩＯバッファのモード動作］
［６．半導体メモリ装置の他の構成例］
［１．半導体メモリ装置の概要］
［２．半導体メモリ装置の内部構成および動作］
［３．ＰＬＬ部のモード動作］
［４．セレクタのモード動作］
［５．ＩＯバッファのモード動作］
［６．半導体メモリ装置の他の構成例］
［１．半導体メモリ装置の概要］
図１（Ａ）〜（Ｃ）は、本発明の実施の形態に係る半導体メモリ装置の基本的な概略構成についての説明図である。
図１（Ａ）〜（Ｃ）は、本発明の実施の形態に係る半導体メモリ装置の基本的な概略構成についての説明図である。
図１（Ａ）は、外部装置としてのメモリコントローラ（ＭＣ）１００と、本実施の形態の半導体メモリ装置１とを示している。
半導体メモリ装置１は、ある電子機器内においてメモリＩＣとして使用されるものであり、その電子機器内に搭載されたメモリコントローラ１００によって書込（ライト）／読出（リード）、また、メモリタイプによってはさらに消去（イレーズ）のためにアクセスされる。
半導体メモリ装置１は、ある電子機器内においてメモリＩＣとして使用されるものであり、その電子機器内に搭載されたメモリコントローラ１００によって書込（ライト）／読出（リード）、また、メモリタイプによってはさらに消去（イレーズ）のためにアクセスされる。
メモリコントローラ１００は、その設計仕様に応じて、半導体メモリ装置１を特定のメモリタイプのメモリとして扱う。
たとえば、ある電子機器において、メモリコントローラ１００が、ＤＤＲを対象としたアクセス処理を行うように設計されている場合、本例の半導体メモリ装置１は、ＤＤＲと同様の入出力をメモリコントローラ１００に対して行う。つまりその電子機器の回路上にマウントされ、メモリコントローラ１００と電気的に接続された後は、本例の半導体メモリ装置１は、ＤＤＲとして機能する。
また、他のある電子機器において、メモリコントローラ１００が、ＳＤＲを対象としたアクセス処理を行うように設計されている場合、本例の半導体メモリ装置１は、ＳＤＲと同様の入出力をメモリコントローラ１００に対して行う。つまりその電子機器の回路上にマウントされ、メモリコントローラ１００と電気的に接続された後は、本例の半導体メモリ装置１は、ＳＤＲとして機能する。
たとえば、ある電子機器において、メモリコントローラ１００が、ＤＤＲを対象としたアクセス処理を行うように設計されている場合、本例の半導体メモリ装置１は、ＤＤＲと同様の入出力をメモリコントローラ１００に対して行う。つまりその電子機器の回路上にマウントされ、メモリコントローラ１００と電気的に接続された後は、本例の半導体メモリ装置１は、ＤＤＲとして機能する。
また、他のある電子機器において、メモリコントローラ１００が、ＳＤＲを対象としたアクセス処理を行うように設計されている場合、本例の半導体メモリ装置１は、ＳＤＲと同様の入出力をメモリコントローラ１００に対して行う。つまりその電子機器の回路上にマウントされ、メモリコントローラ１００と電気的に接続された後は、本例の半導体メモリ装置１は、ＳＤＲとして機能する。
このため、たとえばそれまでＳＤＲをマウントした電子機器を製造していた場合において、ＳＤＲの供給元でＳＤＲの製造が中止されたような事態となったとしても、その後は、ＳＤＲに代えて本例の半導体メモリ装置１をマウントし、半導体メモリ装置１にＳＤＲとして動作させることで、その電子機器の製造を、メモリコントローラ１００等の変更なしに継続することができる。
また、新規に開発する電子機器において、本例の半導体メモリ装置１を採用すれば、メモリコントローラ１００や周辺回路の設計の自由度が向上し、さらに将来的なメモリタイプの変更の必要性が生じても、容易に対応できる。
また、新規に開発する電子機器において、本例の半導体メモリ装置１を採用すれば、メモリコントローラ１００や周辺回路の設計の自由度が向上し、さらに将来的なメモリタイプの変更の必要性が生じても、容易に対応できる。
半導体メモリ装置１は、１パッケージにモノリシック化されたメモリＩＣとされるが、内部にインターフェース（Ｉ／Ｆ）部２とメモリアレイ部（ＲＡＭアレイ部）３が形成されている。
メモリアレイ部３は、ＤＲＡＭあるいはＳＲＡＭとしての構造で形成される。
インターフェース部２は、メモリコントローラ１００に対する入出力バッファや、各種のメモリタイプに応じた複数のインターフェースモジュール等を有する。
すなわち本例の半導体メモリ装置１は、複数のメモリタイプにそれぞれ対応した複数のインターフェースモジュールを有するインターフェース部２と、情報記憶領域として形成されるメモリアレイ部３とが、パッケージ内に封入されて集積化されている。
メモリアレイ部３は、ＤＲＡＭあるいはＳＲＡＭとしての構造で形成される。
インターフェース部２は、メモリコントローラ１００に対する入出力バッファや、各種のメモリタイプに応じた複数のインターフェースモジュール等を有する。
すなわち本例の半導体メモリ装置１は、複数のメモリタイプにそれぞれ対応した複数のインターフェースモジュールを有するインターフェース部２と、情報記憶領域として形成されるメモリアレイ部３とが、パッケージ内に封入されて集積化されている。
図１（Ｂ），（Ｃ）に、パッケージ内の構造例を示す。
図１（Ｂ）は、メモリアレイ部３とインターフェース部２が、１つのシリコンダイ４上に形成された状態でパッケージ内に封入されている例を示している。
一方、図１（Ｃ）は、メモリアレイ部３とインターフェース部２が、それぞれ個別のシリコンダイ４ａ，４ｂ上に形成され、メモリアレイ部３とインターフェース部２の間が結線された状態でパッケージ内に封入されている例を示している。
図１（Ｂ）は、メモリアレイ部３とインターフェース部２が、１つのシリコンダイ４上に形成された状態でパッケージ内に封入されている例を示している。
一方、図１（Ｃ）は、メモリアレイ部３とインターフェース部２が、それぞれ個別のシリコンダイ４ａ，４ｂ上に形成され、メモリアレイ部３とインターフェース部２の間が結線された状態でパッケージ内に封入されている例を示している。
［２．半導体メモリ装置の具体的構成および動作］
図２は、半導体メモリ装置１の具体的な回路構成例を示す図である。
上述のように半導体メモリ装置１にはインターフェース部２とメモリアレイ部３が設けられる。
インターフェース部２は、図２に示すように、複数のインターフェースモジュールを含むインターフェースモ（Ｉ／Ｆ）ジュール群２１（２１−１、２１−２・・・２１−４）、ＩＯバッファ２２、セレクタ２３、ＰＬＬ部２４、モード解釈部２５、およびリフレッシュ制御部２６を有する。
また、メモリアレイ部３は、ＲＡＭアレイ３０と適応的変換器（Adaptive Converter：ＡＤＰＣＶＴ）３１を有する。
図２は、半導体メモリ装置１の具体的な回路構成例を示す図である。
上述のように半導体メモリ装置１にはインターフェース部２とメモリアレイ部３が設けられる。
インターフェース部２は、図２に示すように、複数のインターフェースモジュールを含むインターフェースモ（Ｉ／Ｆ）ジュール群２１（２１−１、２１−２・・・２１−４）、ＩＯバッファ２２、セレクタ２３、ＰＬＬ部２４、モード解釈部２５、およびリフレッシュ制御部２６を有する。
また、メモリアレイ部３は、ＲＡＭアレイ３０と適応的変換器（Adaptive Converter：ＡＤＰＣＶＴ）３１を有する。
ＲＡＭアレイ３０は、たとえばＤＲＡＭ（またはＳＲＡＭ）による情報記憶領域として形成される。ＲＡＭアレイ３０は、そのセル構造などは各種都合に応じて自由な設計が可能である。本実施形態において、ＲＡＭアレイ３０は、リフレッシュ動作が必要なメモリアレイとして形成される。
適応的変換器３１は、ＲＡＭアレイ３０と、インターフェースモジュール群の各インターフェースモジュールの間の制御信号変換を行う。
適応的変換器３１は、ＲＡＭアレイ３０の仕様に応じて信号変換を行って、たとえばＤＲＡＭまたはＳＲＡＭとしての一般的なインターフェースを実現するために設けられている。
適応的変換器３１は、ＲＡＭアレイ３０と、インターフェースモジュール群の各インターフェースモジュールの間の制御信号変換を行う。
適応的変換器３１は、ＲＡＭアレイ３０の仕様に応じて信号変換を行って、たとえばＤＲＡＭまたはＳＲＡＭとしての一般的なインターフェースを実現するために設けられている。
インターフェース部２において、ＩＯバッファ２２は、この半導体メモリ装置１と外部デバイス（たとえばメモリコントローラ１００）の電気的なインターフェースを行う。
ＩＯバッファ２２は、たとえばメモリコントローラ１００との間では、コマンドＣＭＤ、入出力データＤＱ、データストローブ信号ＤＱＳのやりとりを行う。
またＩＯバッファ２２は、たとえばメモリコントローラ１００から供給されるシステムクロックＣＬＫを入力し、ＰＬＬ部２４に供給する。
またＩＯバッファ２２はモード指定信号Ｍｄを入力し、モード解釈部２５に供給する。
ＩＯバッファ２２は、たとえばメモリコントローラ１００との間では、コマンドＣＭＤ、入出力データＤＱ、データストローブ信号ＤＱＳのやりとりを行う。
またＩＯバッファ２２は、たとえばメモリコントローラ１００から供給されるシステムクロックＣＬＫを入力し、ＰＬＬ部２４に供給する。
またＩＯバッファ２２はモード指定信号Ｍｄを入力し、モード解釈部２５に供給する。
モード指定信号Ｍｄは、半導体メモリ装置１の動作モード（動作させるメモリタイプの別）を指示する信号である。
モード指定信号Ｍｄは、たとえば半導体メモリ装置１のパッケージ上に形成された小型のディップスイッチ（ＤＩＰスイッチ）などで設定される論理値の信号とされればよい。
あるいはパッケージにモード設定用の所定数のピンを形成し、その各ピンの接続状態による論理値（たとえばＨ／Ｌ／ハイインピーダンスによる論理値）をモード指定信号Ｍｄとしてもよい。
さらには、メモリコントローラ１００がモード指定信号Ｍｄを半導体メモリ装置１に供給する構成とすることも可能である。
モード指定信号Ｍｄは、たとえば半導体メモリ装置１のパッケージ上に形成された小型のディップスイッチ（ＤＩＰスイッチ）などで設定される論理値の信号とされればよい。
あるいはパッケージにモード設定用の所定数のピンを形成し、その各ピンの接続状態による論理値（たとえばＨ／Ｌ／ハイインピーダンスによる論理値）をモード指定信号Ｍｄとしてもよい。
さらには、メモリコントローラ１００がモード指定信号Ｍｄを半導体メモリ装置１に供給する構成とすることも可能である。
セレクタ２３は、インターフェースモジュール群２１のうちの１つのインターフェースモジュールを選択してＩＯバッファ２２と接続する。セレクタ２３の選択はモード解釈部２５からのモード信号Ｓｍｄに基づく。
インターフェースモジュール群２１として、それぞれ異なるメモリタイプのインターフェースモジュールが設けられる。
たとえば、この図２の例ではインターフェースモジュール群２１、ＤＲＡＭ−インターフェース（ＩＦ）モジュール群２１−１、ＳＲＡＭ−ＩＦモジュール２１−２、ＤＰＲＡＭ−ＩＦモジュール２１−３、ＦＩＦＯ−ＩＦモジュール２１−４が設けられている。
たとえば、この図２の例ではインターフェースモジュール群２１、ＤＲＡＭ−インターフェース（ＩＦ）モジュール群２１−１、ＳＲＡＭ−ＩＦモジュール２１−２、ＤＰＲＡＭ−ＩＦモジュール２１−３、ＦＩＦＯ−ＩＦモジュール２１−４が設けられている。
図３は、本実施形態に係るＤＲＡＭ−ＩＦモジュール群２１−１の構成例を示すブロック図である。
本実施の形態のＤＲＡＭ−ＩＦモジュール群２１−１は、各種ＤＲＡＭ−ＩＦモジュールそれぞれの状態遷移で共通する部分を共通シーケンス化し、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化して構成されている。
これにより、いわゆるマルチインターフェースＲＡＭ（マルチＩＦ ＲＡＭ）の状態遷移回路の簡略化を実現している。
これにより、いわゆるマルチインターフェースＲＡＭ（マルチＩＦ ＲＡＭ）の状態遷移回路の簡略化を実現している。
すなわち、ＤＲＡＭ−ＩＦモジュール群２１−１は、共通シーケンス部２１０および専用モジュール部２１１を有している。
共通シーケンス部２１０は、Ｉ／Ｏバッファ２２、セレクタ２３を介して供給されるメモリコントローラ１００からのコマンドを検出するコマンド検出部２１０１、コマンド検出部２１０１の検出結果に応じて共通する部分の共通シーケンス処理を行い、例外処理を専用モジュール部２１１に行わせる共通状態遷移部２１０２、および各メモリＩ／Ｆで固有の処理となる部分は共通シーケンス部から分離し専用モジュール化した各ＤＲＡＭ−ＩＦモジュールに選択的に受け渡すためのスイッチ群２１０３を有する。
専用モジュール部２１１は、共通シーケンス部２１０においてそれぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化された各種ＩＦモジュールである、ＳＤＲ−ＩＦモジュール２１１−０、ＤＤＲ−ＩＦモジュール２１１−１、ＤＤＲ２−ＩＦモジュール２１１−２、・・・、ＤＤＲ（ｎ）−ＩＦモジュール２１１−ｎを含んで構成されている。
ＤＲＡＭ−ＩＦモジュール群２１−１においては、システムコントロール（シスコン）設定情報Ｃｍｄに従い、セレクタ２３のＩＦセレクタ部がＲＡＭモードを選択することにより、共通シーケンス部２１０である共通状態遷移モジュール２１０２が組み合わせとなる専用モジュール部２１１のＩＦモジュールを決めて動作する。
各ＳＤＲ−ＩＦモジュール２１１−０、ＤＤＲ−ＩＦモジュール２１１−１、ＤＤＲ２−ＩＦモジュール２１１−２、・・・、ＤＤＲ（ｎ）−ＩＦモジュール２１１−ｎ、ＳＲＡＭ−ＩＦモジュール２１−２、ＤＰＲＡＭ−ＩＦモジュール２１−３、ＦＩＦＯ−ＩＦモジュール２１−４は、この半導体メモリ装置１が、それぞれ対応するメモリタイプのメモリとして動作するように、メモリコントローラ１００に要求されるタイミングでの入出力を行う。
たとえばＳＤＲ−ＩＦモジュール２１１−０は、ＲＡＭアレイ３０に対する書込／読出アクセス動作が、外部のメモリコントローラ１００から見てＳＤＲとして動作するように処理を行う。またＤＤＲ−ＩＦモジュール２１１−１は、ＲＡＭアレイ３０に対する書込／読出アクセス動作が、外部のメモリコントローラ１００から見てＤＤＲとして動作するように処理を行う。
たとえばＳＤＲ−ＩＦモジュール２１１−０は、ＲＡＭアレイ３０に対する書込／読出アクセス動作が、外部のメモリコントローラ１００から見てＳＤＲとして動作するように処理を行う。またＤＤＲ−ＩＦモジュール２１１−１は、ＲＡＭアレイ３０に対する書込／読出アクセス動作が、外部のメモリコントローラ１００から見てＤＤＲとして動作するように処理を行う。
ここで、以上のようにメモリＩＦモジュール群２１におけるＤＲＡＭ−ＩＦモジュール群２１−１を共通シーケンス部２１０および専用モジュール部２１１に分けた理由について、図４〜図７に関連付けて説明する。
図４はＳＤＲＡＭの状態遷移図である。図５はＤＤＲ−ＳＤＲＡＭの状態遷移図である。図６は共通シーケンス部と専用モジュール部に分けずにここのＩＦモジュールを設けた半導体メモリ装置の構成例を示す図である。図７は共通シーケンス部と専用モジュール部を設けたＤＲＡＭ−ＩＦモジュール群の状態遷移を示す図である。
既存のメモリ、たとえばＳＤＲＡＭには、図４に示すような状態遷移が存在する。この場合、入力されたコマンド信号の組み合わせにより状態を遷移させ、データの書き込み（ライト）、読み出し（リード）、プリチャージ(Precharge)、リフレッシュ(Refresh)等を行う。
同様に、ＤＤＲ−ＳＤＲＡＭの場合には図５に示すような状態遷移が存在する。
同様に、ＤＤＲ−ＳＤＲＡＭの場合には図５に示すような状態遷移が存在する。
図６に示すような、ＳＤＲ−ＩＦモジュール２１ａ、ＤＤＲ−ＩＦモジュール２１ｂ、ＤＤＲ２−ＩＦモジュール２１ｃ、ＤＤＲ３−ＩＦモジュール２１ｄ、・・・ＤＤＲ（ｎ）−ＩＦモジュール２１ｅ、ＳＲＡＭ−ＩＦモジュール２１ｆ、ＤＰＲＡＭ−ＩＦモジュール２１ｇ、ＦＩＦＯ−ＩＦモジュール２１ｈを一つのパッケージに有するマルチＩＦ ＲＡＭにおいて、それぞれのＩＦモジュールは別々の状態遷移により処理を行うことになる。
そのため、マルチＩＦ ＲＡＭの有するＩＦモジュールの数だけ状態遷移を持つ必要があり、回路規模が大きくなる可能性がある。
なお、図６の半導体メモリ装置１Ａは、インターフェースモジュール群２１の構成のみ図３の半導体メモリ装置１と相違するのみで、他の構成、機能は上述および後述するような構成、機能を併せ持つ。
そのため、マルチＩＦ ＲＡＭの有するＩＦモジュールの数だけ状態遷移を持つ必要があり、回路規模が大きくなる可能性がある。
なお、図６の半導体メモリ装置１Ａは、インターフェースモジュール群２１の構成のみ図３の半導体メモリ装置１と相違するのみで、他の構成、機能は上述および後述するような構成、機能を併せ持つ。
そこで、本実施の形態においては、複数のＩＦモジュールをＩＣ内部に有するマルチＩＦ ＲＡＭにおいて、図３、図４、および図７に示すように、それぞれの状態遷移で共通する部分を共通シーケンス化し、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化する。
これにより、マルチＩＦ ＲＡＭの状態遷移回路の簡略化を実現している。
これにより、マルチＩＦ ＲＡＭの状態遷移回路の簡略化を実現している。
図７の状態遷移図における共通シーケンス部と専用モジュール部における動作例については後で詳述する。
ＰＬＬ部２４は、たとえばメモリコントローラ１００から供給されるシステムクロックＣＬＫに基づいて、インターフェースモジュール群２１の各種各ＳＤＲ−ＩＦモジュール２１１−０、ＤＤＲ−ＩＦモジュール２１１−１、ＤＤＲ２−ＩＦモジュール２１１−２、・・・、ＤＤＲ（ｎ）−ＩＦモジュール２１１−ｎ、ＳＲＡＭ−ＩＦモジュール２１−２、ＤＰＲＡＭ−ＩＦモジュール２１−３、ＦＩＦＯ−ＩＦモジュール２１−４で使用する各種の処理クロックＣＫを生成し、インターフェースモジュール群２１に出力する。
ＰＬＬ部２４のクロック生成については後でさらに説明する。
ＰＬＬ部２４のクロック生成については後でさらに説明する。
モード解釈部２５は、入力されるモード指定信号Ｍｄとしての論理値の解釈を行い、半導体メモリ装置１の動作として要求されるモードを判別する。そしてそのモードを示すモード信号Ｓｍｄを各部に供給する。
リフレッシュ制御部２６は、リフレッシュ周期内においてリフレッシュコマンドを発行する機能を有し、外部リフレッシュコマンドを不要となることが可能となっている。
リフレッシュ制御部２６は、書き込み（ライト）コマンド、読み出し（リード）コマンドとリフレッシュコマンドが衝突しないように制御する機能と、リフレッシュ周期内に書き込み、読み出しを行ったロウ(Row)アドレスに対しリフレッシュコマンドをスキップする機能とを有する。
本実施形態におけるリフレッシュ制御については後で詳述する。
リフレッシュ制御部２６は、書き込み（ライト）コマンド、読み出し（リード）コマンドとリフレッシュコマンドが衝突しないように制御する機能と、リフレッシュ周期内に書き込み、読み出しを行ったロウ(Row)アドレスに対しリフレッシュコマンドをスキップする機能とを有する。
本実施形態におけるリフレッシュ制御については後で詳述する。
この半導体メモリ装置１では、ＩＯバッファ２２、セレクタ２３、ＰＬＬ部２４、およびインターフェースモジュール群２１は、モード解釈部２５から出力されるモード信号Ｓｍｄに従って所要の動作を行うことで、たとえば外部のメモリコントローラ１００から見て、特定のメモリタイプのメモリとして機能する。
仮に、ある電子機器の回路基板に、図１（Ａ）のようにメモリコントローラ１００と、本例の半導体メモリ装置１がマウントされる場合に、メモリコントローラ１００は、ＤＤＲ２を対象としたメモリ制御処理を行うものとされているとする。
その場合、ディップスイッチの設定、もしくはメモリコントローラ１００からの信号として、ＤＤＲ２というメモリタイプのモードを示すモード指定信号Ｍｄが、モード解釈部２５に入力される。
仮に、ある電子機器の回路基板に、図１（Ａ）のようにメモリコントローラ１００と、本例の半導体メモリ装置１がマウントされる場合に、メモリコントローラ１００は、ＤＤＲ２を対象としたメモリ制御処理を行うものとされているとする。
その場合、ディップスイッチの設定、もしくはメモリコントローラ１００からの信号として、ＤＤＲ２というメモリタイプのモードを示すモード指定信号Ｍｄが、モード解釈部２５に入力される。
この場合を図８に示す。モード解釈部２５はＤＤＲ２モードを示すモード信号Ｓｍｄおよびシスコン設定情報Ｃｍｄを出力する。
後述するが、ＩＯバッファ２２は、モード信号Ｓｍｄに応じて、内部の電気特性、たとえば電源電圧や遅延特性を、ＤＤＲ２に対応する状態に切り換える。
またセレクタ２３は、モード信号Ｓｍｄおよびシスコン設定情報Ｃｍｄに応じて、ＤＤＲ２に対応するＤＤＲ２−ＩＦモジュール２１１−２を選択する状態となる。
ＰＬＬ部２４は、モード信号Ｓｍｄに応じて、ＤＤＲ２−ＩＦモジュール２１１−２に対する処理クロック群を生成し、ＤＤＲ２−ＩＦモジュール２１１−２に供給する。
また、ＰＬＬ部２４は、他のインターフェースモジュール（２１１−０，２１１−１、２１１−ｎ、２１−２、２１−３、２１−４）に対する処理クロックの供給を停止する。
後述するが、ＩＯバッファ２２は、モード信号Ｓｍｄに応じて、内部の電気特性、たとえば電源電圧や遅延特性を、ＤＤＲ２に対応する状態に切り換える。
またセレクタ２３は、モード信号Ｓｍｄおよびシスコン設定情報Ｃｍｄに応じて、ＤＤＲ２に対応するＤＤＲ２−ＩＦモジュール２１１−２を選択する状態となる。
ＰＬＬ部２４は、モード信号Ｓｍｄに応じて、ＤＤＲ２−ＩＦモジュール２１１−２に対する処理クロック群を生成し、ＤＤＲ２−ＩＦモジュール２１１−２に供給する。
また、ＰＬＬ部２４は、他のインターフェースモジュール（２１１−０，２１１−１、２１１−ｎ、２１−２、２１−３、２１−４）に対する処理クロックの供給を停止する。
すると、この半導体メモリ装置１は、メモリコントローラ１００から見て、ＤＤＲ２として動作することになる。つまり、メモリコントローラ１００は、ＤＤＲ２に対する制御としてコマンドＣＭＤを出力し、また入出力データＤＱ、データストローブ信号ＤＱＳをＤＤＲ２のタイミングで扱う。
この場合に、ＤＤＲ２−ＩＦモジュール２１１−２は、メモリコントローラ１００からのコマンドＣＭに応じてＲＡＭアレイ３０に対する書込／読出を行うが、メモリコントローラ１００に対しては、共通シーケンス部２１０との協働により、ＤＤＲ２としてのタイミングで入出力を行うことで、メモリコントローラ１００にとって支障の無いアクセス動作が実現されることになる。
この場合に、ＤＤＲ２−ＩＦモジュール２１１−２は、メモリコントローラ１００からのコマンドＣＭに応じてＲＡＭアレイ３０に対する書込／読出を行うが、メモリコントローラ１００に対しては、共通シーケンス部２１０との協働により、ＤＤＲ２としてのタイミングで入出力を行うことで、メモリコントローラ１００にとって支障の無いアクセス動作が実現されることになる。
次に、図７の状態遷移図における共通シーケンス部と専用モジュール部における動作例について図９〜図１４に関連付けて説明する。
ここでは、ＳＤＲ−ＩＦを例として、初期化の状態遷移、書き込み（ＷＲＩＴＥ）の状態遷移、オートプリチャージ付き書き込みの状態遷移、読み出し（ＲＥＡＤ）の状態遷移、オートプリチャージ付き読み出しの状態遷移、並びにオートリフレッシュ（ＲＥＦ）の状態遷移について説明する。
ここでは、ＳＤＲ−ＩＦを例として、初期化の状態遷移、書き込み（ＷＲＩＴＥ）の状態遷移、オートプリチャージ付き書き込みの状態遷移、読み出し（ＲＥＡＤ）の状態遷移、オートプリチャージ付き読み出しの状態遷移、並びにオートリフレッシュ（ＲＥＦ）の状態遷移について説明する。
図９は初期化の状態遷移を説明するための図である。図１０は書き込み（ＷＲＩＴＥ）の状態遷移を説明するための図である。図１１はオートプリチャージ付き書き込みの状態遷移を説明するための図である。図１２は読み出し（ＲＥＡＤ）の状態遷移を説明するための図である。図１３はオートプリチャージ付き読み出しの状態遷移を説明するための図である。図１４はオートリフレッシュ（ＲＥＦ）の状態遷移について説明するための図である。
また、図７に示す各種コマンドは以下の通りである。
ＭＲＳはモードレジスタ設定コマンドを、ＥＭＲＳは拡張モードレジスタ設定コマンドを、ＲＥＦＳはセルフリフレッシュ開始コマンドを、ＲＥＦＳＸはセルフリフレッシュ終了コマンドを、ＲＥＦＡは（CBR）オートリフレッシュコマンドを、ＰＲＥはプリチャージコマンドを、ＡＣＴはバンクアクティブを、ＷＲＩＴＥはライトコマンドを、ＷＲＩＴＡはオートプリチャージ付きライトコマンドを、ＲＥＡＤはリードコマンドを、ＲＥＡＤＡはオートプリチャージ付きリードコマンドを、それぞれ示している。
また、ＳＭｄはＩＦモード切替信号を示し、ＣＫＥＬはＣＫＥ信号がロー（Low）、ＣＫＥＨはCKE信号がハイ（High）であることを示している。
ＭＲＳはモードレジスタ設定コマンドを、ＥＭＲＳは拡張モードレジスタ設定コマンドを、ＲＥＦＳはセルフリフレッシュ開始コマンドを、ＲＥＦＳＸはセルフリフレッシュ終了コマンドを、ＲＥＦＡは（CBR）オートリフレッシュコマンドを、ＰＲＥはプリチャージコマンドを、ＡＣＴはバンクアクティブを、ＷＲＩＴＥはライトコマンドを、ＷＲＩＴＡはオートプリチャージ付きライトコマンドを、ＲＥＡＤはリードコマンドを、ＲＥＡＤＡはオートプリチャージ付きリードコマンドを、それぞれ示している。
また、ＳＭｄはＩＦモード切替信号を示し、ＣＫＥＬはＣＫＥ信号がロー（Low）、ＣＫＥＨはCKE信号がハイ（High）であることを示している。
まず、図９（Ａ）〜（Ｃ）に関連付けては初期化時の状態遷移について説明する。
図９（Ａ）は電源電圧Ｖｃｃを、図９（Ｂ）はシステムクロックＣＬＫを、図９（Ｃ）はメモリコントローラ１００からの各種コマンドをそれぞれ示している。
図９（Ａ）は電源電圧Ｖｃｃを、図９（Ｂ）はシステムクロックＣＬＫを、図９（Ｃ）はメモリコントローラ１００からの各種コマンドをそれぞれ示している。
図９（Ａ）〜（Ｃ）に示すようなタイムチャートで初期化が行われる場合、以下のような状態遷移となる。
電源投入後、共通シーケンス部２１０の処理Ａに遷移する。処理ＡではＲＡＭアレイ３０の初期シーケンスを実行する。
外部のメモリコントローラ１００からＰＡＬＬ→リフレッシュコマンドＲＥＦ→リフレッシュコマンドＲＥＦ→モードレジスタ設定コマンドＭＲＳの各コマンドが入力されるが、そのうちのモードレジスタ設定コマンドＭＲＳを検出すると処理Ｂに遷移する。
処理Ｂではバースト長（ＢＬ）、ラップタイプ、ＣＡＳレーテンシ（ＣＬ）のモード設定検出を行う。
ＤＬＬ設定等を行うＤＤＲ、ＤＤＲ２等の場合は例外処理Ｂに遷移するが、ＳＤＲ−ＩＦでは処理Ｂ後、自動的にＩＤＬＥ（アイドル）状態ＳＴ１に遷移する。
外部のメモリコントローラ１００からＰＡＬＬ→リフレッシュコマンドＲＥＦ→リフレッシュコマンドＲＥＦ→モードレジスタ設定コマンドＭＲＳの各コマンドが入力されるが、そのうちのモードレジスタ設定コマンドＭＲＳを検出すると処理Ｂに遷移する。
処理Ｂではバースト長（ＢＬ）、ラップタイプ、ＣＡＳレーテンシ（ＣＬ）のモード設定検出を行う。
ＤＬＬ設定等を行うＤＤＲ、ＤＤＲ２等の場合は例外処理Ｂに遷移するが、ＳＤＲ−ＩＦでは処理Ｂ後、自動的にＩＤＬＥ（アイドル）状態ＳＴ１に遷移する。
次に、図１０（Ａ）〜（Ｃ）に関連付けて書き込み時の状態遷移について説明する。
図１０（Ａ）はシステムクロックＣＬＫを、図１０（Ｂ）はメモリコントローラ１００からの各種コマンドを、図１０（Ｃ）はメモリコントローラ１００からの書き込みデータをそれぞれ示している。
図１０（Ａ）はシステムクロックＣＬＫを、図１０（Ｂ）はメモリコントローラ１００からの各種コマンドを、図１０（Ｃ）はメモリコントローラ１００からの書き込みデータをそれぞれ示している。
図１０（Ａ）〜（Ｃ）に示すような上図のようなタイムチャートで書き込みが行われる場合、以下のような状態遷移となる。
ＩＤＬＥ（アイドル）状態ＳＴ１からは、コマンド検出部２１０１で検出されたコマンドにより処理Ｂ、Self Refresh（セルフリフレッシュ）ＳＴ２、処理Ｃ、Power Down（パワーダウン）ＳＴ３、処理Ｄのいずれかの状態に遷移する。
ＩＤＬＥ状態ＳＴ１からバンクアクティブコマンドＡＣＴを受けると処理Ｄに遷移する。処理ＤではＩＦ切替信号ＳＭｄを受けてＡＣＴＩＶＥ（アクティブ）状態ＳＴ４に遷移するか、Active Power Down（アクティブパワーダウン）状態ＳＴ５に遷移するかを判断する。ＳＤＲＡＭではそのままＡＣＴＩＶＥ状態ＳＴ４に遷移する。
ＩＤＬＥ状態ＳＴ１からバンクアクティブコマンドＡＣＴを受けると処理Ｄに遷移する。処理ＤではＩＦ切替信号ＳＭｄを受けてＡＣＴＩＶＥ（アクティブ）状態ＳＴ４に遷移するか、Active Power Down（アクティブパワーダウン）状態ＳＴ５に遷移するかを判断する。ＳＤＲＡＭではそのままＡＣＴＩＶＥ状態ＳＴ４に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４では、Active Power DownＳＴ５、処理Ｅ、処理Ｆ、処理Ｇ、処理Ｈ、Precharge（プリチャージ）ＳＴ６のいずれかの状態に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４からライトコマンドＷＲＩＴＥを受けると処理Ｅに遷移する。処理ＥではＲＡＭアレイ３０に対する書き込み処理を行う。
書き込み処理が終了すると自動的にＡＣＴＩＶＥ状態ＳＴ４に遷移する。ライトコマンドＷＲＩＴＥが連続して入力される場合は、この遷移を繰り返す。
処理ＥからプリチャージコマンドＰＲＥを受けるとPrecharge状態ＳＴ６に遷移し、自動的にＩＤＬＥ状態ＳＴ１まで遷移する。
処理Ｅでは例外処理Ｅとして信号ＣＫＥＬを受けてWRITE SUSPEND（ライトサスペンド）状態に遷移するが、これはＳＤＲＡＭの場合のみで他のＩＦモードの場合は例外処理Ｅへ遷移しない。例外処理Ｅから信号ＣＫＥＨを受けると処理Ｅの状態に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４からライトコマンドＷＲＩＴＥを受けると処理Ｅに遷移する。処理ＥではＲＡＭアレイ３０に対する書き込み処理を行う。
書き込み処理が終了すると自動的にＡＣＴＩＶＥ状態ＳＴ４に遷移する。ライトコマンドＷＲＩＴＥが連続して入力される場合は、この遷移を繰り返す。
処理ＥからプリチャージコマンドＰＲＥを受けるとPrecharge状態ＳＴ６に遷移し、自動的にＩＤＬＥ状態ＳＴ１まで遷移する。
処理Ｅでは例外処理Ｅとして信号ＣＫＥＬを受けてWRITE SUSPEND（ライトサスペンド）状態に遷移するが、これはＳＤＲＡＭの場合のみで他のＩＦモードの場合は例外処理Ｅへ遷移しない。例外処理Ｅから信号ＣＫＥＨを受けると処理Ｅの状態に遷移する。
次に、図１１（Ａ）〜（Ｃ）に関連付けてオートプリチャージ付き書き込み時の状態遷移について説明する。
図１１（Ａ）はシステムクロックＣＬＫを、図１１（Ｂ）はメモリコントローラ１００からの各種コマンドを、図１１（Ｃ）はメモリコントローラ１００からの書き込みデータをそれぞれ示している。
図１１（Ａ）はシステムクロックＣＬＫを、図１１（Ｂ）はメモリコントローラ１００からの各種コマンドを、図１１（Ｃ）はメモリコントローラ１００からの書き込みデータをそれぞれ示している。
図１１（Ａ）〜（Ｃ）に示すような上図のようなタイムチャートで書き込みが行われる場合、以下のような状態遷移となる。
ＩＤＬＥ状態ＳＴ１からバンクアクティブコマンドＡＣＴを受けると処理Ｄに遷移する。処理ＤではＩＦ切替信号ＳＭｄを受けてＡＣＴＩＶＥ状態ＳＴ４に遷移するかActive Power Down状態ＳＴ５に遷移するかを判断する。ＳＤＲＡＭではそのままＡＣＴＩＶＥ状態ＳＴ４に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４ではActive Power DownＳＴ５、処理Ｅ、処理Ｆ、処理Ｇ、処理Ｈ、PrechargeＳＴ６eのいずれかの状態に遷移する。
ＡＣＴＩＶＥ状態からオートプリチャージ付きライトＷＲＩＴＡを受けると処理Ｇに遷移する。処理ＧではＲＡＭアレイ３０に対する書き込み処理を行う。書き込み処理が終了すると自動的にPrecharge状態ＳＴ６に遷移し、さらにＩＤＬＥ状態ＳＴ１まで遷移する。
処理Ｇでは例外処理Ｇとして信号ＣＫＥＬを受けてWRITE SUSPEND（ライトサスペンド）状態に遷移するが、これはＳＤＲＡＭの場合のみで他のＩＦモードの場合は例外処理Ｇへ遷移しない。例外処理Ｇから信号ＣＫＥＨを受けると処理Ｇの状態に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４ではActive Power DownＳＴ５、処理Ｅ、処理Ｆ、処理Ｇ、処理Ｈ、PrechargeＳＴ６eのいずれかの状態に遷移する。
ＡＣＴＩＶＥ状態からオートプリチャージ付きライトＷＲＩＴＡを受けると処理Ｇに遷移する。処理ＧではＲＡＭアレイ３０に対する書き込み処理を行う。書き込み処理が終了すると自動的にPrecharge状態ＳＴ６に遷移し、さらにＩＤＬＥ状態ＳＴ１まで遷移する。
処理Ｇでは例外処理Ｇとして信号ＣＫＥＬを受けてWRITE SUSPEND（ライトサスペンド）状態に遷移するが、これはＳＤＲＡＭの場合のみで他のＩＦモードの場合は例外処理Ｇへ遷移しない。例外処理Ｇから信号ＣＫＥＨを受けると処理Ｇの状態に遷移する。
次に、図１２（Ａ）〜（Ｃ）に関連付けて読み出し時の状態遷移について説明する。
図１２（Ａ）はシステムクロックＣＬＫを、図１２（Ｂ）はメモリコントローラ１００からの各種コマンドを、図１２（Ｃ）はメモリコントローラ１００への読み出しデータをそれぞれ示している。
図１２（Ａ）はシステムクロックＣＬＫを、図１２（Ｂ）はメモリコントローラ１００からの各種コマンドを、図１２（Ｃ）はメモリコントローラ１００への読み出しデータをそれぞれ示している。
図１２（Ａ）〜（Ｃ）に示すような上図のようなタイムチャートで読み出しが行われる場合、以下のような状態遷移となる。
ＩＤＬＥ状態ＳＴ１からバンクアクティブコマンドＡＣＴを受けると処理Ｄに遷移する。処理ＤではIF切替信号ＳＭｄを受けてＡＣＴＩＶＥ状態ＳＴ４に遷移するかActive Power Down状態ＳＴ５に遷移するかを判断する。ＳＤＲＡＭではそのままＡＣＴＩＶＥ状態ＳＴ４に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４ではActive Power DownＳＴ５、処理Ｅ、処理Ｆ、処理Ｇ、処理Ｈ、Prechargeのいずれかの状態に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４からリードコマンドＲＥＡＤを受けると処理Ｆに遷移する。処理ＦではＲＡＭアレイ３０に対する読み出し処理を行う。読み出し処理が終了すると自動的にＡＣＴＩＶＥ状態ＳＴ４に遷移する。リードコマンドＲＥＡＤが連続して入力される場合は、この遷移を繰り返す。
処理ＦからプリチャージコマンドＰＲＥを受けるとPrecharge状態ＳＴ６に遷移し、自動的にＩＤＬＥ状態ＳＴ１まで遷移する。
処理Ｆでは例外処理Ｆとして信号ＣＫＥＬを受けてREAD SUSPEND（リードサスペンド）状態に遷移するが、これはＳＤＲＡＭの場合のみで他のＩＦモードの場合は例外処理Ｆへ遷移しない。例外処理Ｆから信号ＣＫＥＨを受けると処理Ｆの状態に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４ではActive Power DownＳＴ５、処理Ｅ、処理Ｆ、処理Ｇ、処理Ｈ、Prechargeのいずれかの状態に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４からリードコマンドＲＥＡＤを受けると処理Ｆに遷移する。処理ＦではＲＡＭアレイ３０に対する読み出し処理を行う。読み出し処理が終了すると自動的にＡＣＴＩＶＥ状態ＳＴ４に遷移する。リードコマンドＲＥＡＤが連続して入力される場合は、この遷移を繰り返す。
処理ＦからプリチャージコマンドＰＲＥを受けるとPrecharge状態ＳＴ６に遷移し、自動的にＩＤＬＥ状態ＳＴ１まで遷移する。
処理Ｆでは例外処理Ｆとして信号ＣＫＥＬを受けてREAD SUSPEND（リードサスペンド）状態に遷移するが、これはＳＤＲＡＭの場合のみで他のＩＦモードの場合は例外処理Ｆへ遷移しない。例外処理Ｆから信号ＣＫＥＨを受けると処理Ｆの状態に遷移する。
次に、図１３（Ａ）〜（Ｃ）に関連付けてオートプリチャージ付き読み出し時の状態遷移について説明する。
図１３（Ａ）はシステムクロックＣＬＫを、図１３（Ｂ）はメモリコントローラ１００からの各種コマンドを、図１３（Ｃ）はメモリコントローラ１００への読み出しデータをそれぞれ示している。
図１３（Ａ）はシステムクロックＣＬＫを、図１３（Ｂ）はメモリコントローラ１００からの各種コマンドを、図１３（Ｃ）はメモリコントローラ１００への読み出しデータをそれぞれ示している。
図１３（Ａ）〜（Ｃ）に示すような上図のようなタイムチャートでオートプリチャージ付き読み出しが行われる場合、以下のような状態遷移となる。
ＩＤＬＥ状態ＳＴ１からバンクアクティブコマンドＡＣＴを受けると処理Ｄに遷移する。処理ＤではＩＦ切替信号ＳＭｄを受けてＡＣＴＩＶＥ状態ＳＴ４に遷移するかActive Power Down状態ＳＴ５に遷移するかを判断する。ＳＤＲＡＭではそのままＡＣＴＩＶＥ状態ＳＴ４に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４ではActive Power DownＳＴ５、処理Ｅ、処理Ｆ、処理Ｇ、処理Ｈ、PrechargeＳＴ６のいずれかの状態に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４からオートプリチャージ付きリードコマンドＲＥＡＤＡを受けると処理Ｈに遷移する。処理ＨではＲＡＭアレイ３０に対する読み出し処理を行う。読み出し処理が終了すると自動的にPrecharge状態ＳＴ６に遷移し、さらにＩＤＬＥ状態ＳＴ１まで遷移する。
処理Ｈでは例外処理Ｈとして信号ＣＫＥＬを受けてREAD SUSPEND（リードサスペンド）状態に遷移するが、これはＳＤＲＡＭの場合のみで他のＩＦモードの場合は例外処理Ｈへ遷移しない。例外処理Ｈから信号ＣＫＥＨを受けると処理Ｈの状態に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４ではActive Power DownＳＴ５、処理Ｅ、処理Ｆ、処理Ｇ、処理Ｈ、PrechargeＳＴ６のいずれかの状態に遷移する。
ＡＣＴＩＶＥ状態ＳＴ４からオートプリチャージ付きリードコマンドＲＥＡＤＡを受けると処理Ｈに遷移する。処理ＨではＲＡＭアレイ３０に対する読み出し処理を行う。読み出し処理が終了すると自動的にPrecharge状態ＳＴ６に遷移し、さらにＩＤＬＥ状態ＳＴ１まで遷移する。
処理Ｈでは例外処理Ｈとして信号ＣＫＥＬを受けてREAD SUSPEND（リードサスペンド）状態に遷移するが、これはＳＤＲＡＭの場合のみで他のＩＦモードの場合は例外処理Ｈへ遷移しない。例外処理Ｈから信号ＣＫＥＨを受けると処理Ｈの状態に遷移する。
次に、図１４（Ａ），（Ｂ）に関連付けてオートリフレッシュ時の状態遷移について説明する。
図１４（Ａ）はシステムクロックＣＬＫを、図１４（Ｂ）はメモリコントローラ１００からの各種コマンドをそれぞれ示している。
図１４（Ａ）はシステムクロックＣＬＫを、図１４（Ｂ）はメモリコントローラ１００からの各種コマンドをそれぞれ示している。
図１４（Ａ），（Ｂ）に示すような上図のようなタイムチャートでオートリフレッシュが行われる場合、以下のような状態遷移となる。
ＩＤＬＥ状態ＳＴ１からオートリフレッシュコマンドＲＥＦＡを受けると処理Ｃに遷移する。処理Ｃではオートリフレッシュ（Auto Refresh）を行う。オートリフレッシュ（Auto Refresh）処理が終了すると自動的に例外処理Ｃに遷移するが、ＳＤＲ−ＩＦの場合、例外処理Ｃでは何も行わないためPrecharge状態ＳＴ６に遷移し、さらにＩＤＬＥ状態ＳＴ１に遷移する。オートリフレッシュコマンドＲＥＦＡが連続して入力される場合は、この遷移を繰り返す。
以上のように、本実施の形態のＤＲＡＭ−ＩＦモジュール群２１−１は、各種ＤＲＡＭ−ＩＦモジュールそれぞれの状態遷移で共通する部分を共通シーケンス化し、それぞれの状態遷移で異なる処理を行う部分を例外処理として専用モジュール化して構成されていることから、状態遷移を共通化することで、回路規模を簡略化することができる。
また、状態遷移を共通化することで、消費電力を削減することができる。
また、共通シーケンス部２１０と専用モジュール部２１１とに分けることで、専用モジュールの拡張に柔軟かつ容易に対応することができる。
また、状態遷移を共通化することで、消費電力を削減することができる。
また、共通シーケンス部２１０と専用モジュール部２１１とに分けることで、専用モジュールの拡張に柔軟かつ容易に対応することができる。
次に、図２および図６の半導体メモリ装置１，１Ａにおけるリフレッシュ制御について詳述する。
適応的変換器（ＡＤＰＣＶＴ）３１における複数のデータ幅に対応可能な具体的な構成および機能について、図１５〜図２５に関連付けて説明する。
なお、ここでは、ＳＤＲ−ＩＦモジュール２１１−０（または図６の２１ａ）を通しての処理を例に説明する。
適応的変換器（ＡＤＰＣＶＴ）３１における複数のデータ幅に対応可能な具体的な構成および機能について、図１５〜図２５に関連付けて説明する。
なお、ここでは、ＳＤＲ−ＩＦモジュール２１１−０（または図６の２１ａ）を通しての処理を例に説明する。
図１５は、本実施形態に係るリフレッシュ制御部および適応的変換器（Adaptive Converter）の構成例を示すブロック図である。
リフレッシュ制御部２６は、ＳＤＲＡＭ、ＤＤＲ、ＤＤＲ２…のＤＲＡＭとして動作する場合、コマンドの間にリフレッシュを実行することにより、外部からのリフレッシュ制御を不要とする回路を含む。
リフレッシュ制御部２６は、バンク毎にリフレッシュアドレスを発行する。
また、リフレッシュ制御部２６は、リードコマンドＲＥＡＤまたはライトコマンドＷＲＩＴＥによりアクセスされたロウ（Row）アドレスに対してリフレッシュを実行する必要がないため、このアドレスをスキップする。
リフレッシュ制御部２６は、バンク毎にリフレッシュアドレスを発行する。
また、リフレッシュ制御部２６は、リードコマンドＲＥＡＤまたはライトコマンドＷＲＩＴＥによりアクセスされたロウ（Row）アドレスに対してリフレッシュを実行する必要がないため、このアドレスをスキップする。
リフレッシュ制御部２６は、図１５に示すように、リフレッシュ（Ref）周期タイマ２６１、リフレッシュ（Ref）周期設定部２６２、バンク（bank）制御部２６３、リフレッシュアドレスカウンタ２６４、リフレッシュ（Ref）コマンド制御部２６５、リフレッシュ禁止区間検出部２６６、ロウ（Row）アドレス監視部２６７、およびデュアルポートＲＡＭ（Dual-Port-RAM）２６８を有する。
リフレッシュ周期タイマ２６１は、リフレッシュ周期をカウントする。リフレッシュ周期タイマ２６１は、クロック動作周波数に合ったカウンタの最大値をロードし、この最大値とカウンタの値が一致したところでリフレッシュ（Ref）周期カウンタをクリアする。
リフレッシュ周期設定部２６２は、クロック周波数の違いによりリフレッシュ周期タイマのカウント上限値も変るため、その上限値を設定しておく。上限値は複数用意されておき、外部からのモード信号により選択される。
バンク制御部２６３は、ＲＡＭアレイ３０のバンク数だけリフレッシュアドレスカウンタをトグルさせるための回路を有する。
リフレッシュアドレスカウンタ２６４は、ＲＡＭアレイ３０に対し、リフレッシュアドレスを供給するためのカウンタとして機能する。
リフレッシュアドレスカウンタ２６４は、リフレッシュ禁止の間は、アドレスのカウントアップを停止させ、ＲＡＭアレイ３０のロウ（Row）アドレス分インクリメントする。
また、リフレッシュアドレスカウンタ２６４は、リフレッシュ周期の間、バンク数だけトグルする。
リフレッシュアドレスカウンタ２６４は、リフレッシュ禁止の間は、アドレスのカウントアップを停止させ、ＲＡＭアレイ３０のロウ（Row）アドレス分インクリメントする。
また、リフレッシュアドレスカウンタ２６４は、リフレッシュ周期の間、バンク数だけトグルする。
リフレッシュコマンド制御部２６５は、ＲＡＭアレイ３０に対し、リフレッシュコマンドを供給する。リフレッシュコマンド制御部２６５は、リフレッシュ周期期間にリードまたはライトのためにアクセスしたアドレスと同一バンク（bank）のアドレスに対してリフレッシュコマンドを発行する場合、そのコマンドをスキップさせる。
リフレッシュ禁止区間検出部２６６は、入力されたコマンド、たとえばバンクアクティブコマンドＡＣＴ、リードコマンドＲＥＡＤ、オートプリチャージ付きリードコマンドＲＥＡＤＡ、ライトコマンドＷＲＩＴＥ、オートプリチャージ付きライトコマンドＷＲＩＴＡを検出し、そこから数クロックの間リフレッシュコマンドＲＥＦを発行しないようにするためのフラグを立てる。
ロウ（Row）アドレス監視部２６７は、リードコマンドＲＥＡＤまたはライトコマンドＷＲＩＴＥでＲＡＭアレイ３０にアクセスした場合、リフレッシュ期間でのそのロウ（Row）アドレスに対しリフレッシュは不要となるため、リードまたはライトでアクセスしたロウ（Row）アドレスを監視し、リフレッシュ周期に二重のアクセスをしようとした場合に、リフレッシュコマンドＲＥＦをスキップさせるためのフラグを出力する。
ロウ（Row）アドレス監視部２６７は、たとえば、デュアルポートＲＡＭ（Dual-Port-RAM）２６８に、リフレッシュ周期内にアクセスしたロウ（Row）アドレスの情報を記憶する。
ロウ（Row）アドレス監視部２６７は、リフレッシュアドレスのタイミングでそのデュアルポートＲＡＭ（Dual-Port-RAM）に記憶した情報を読み出し、その情報が一度アクセスしたロウ（Row）アドレスの情報ならばスキップフラグを出力する。ロウ（Row）アドレス監視部２６７は、読み出した情報は次の読み出しのためにクリアしておく。
ロウ（Row）アドレス監視部２６７は、たとえば、デュアルポートＲＡＭ（Dual-Port-RAM）２６８に、リフレッシュ周期内にアクセスしたロウ（Row）アドレスの情報を記憶する。
ロウ（Row）アドレス監視部２６７は、リフレッシュアドレスのタイミングでそのデュアルポートＲＡＭ（Dual-Port-RAM）に記憶した情報を読み出し、その情報が一度アクセスしたロウ（Row）アドレスの情報ならばスキップフラグを出力する。ロウ（Row）アドレス監視部２６７は、読み出した情報は次の読み出しのためにクリアしておく。
ＲＡＭアレイ３０は、リフレッシュ動作が必要なメモリアレイとして形成される。
適応的変換器（Adaptive Converter）３１は、ＩＦモジュールからのアドレスＡＤＲ、リード、ライト等のコマンドＣＭＤとリフレッシュ制御部２６からのアドレスＲＡＤＲ、リフレッシュコマンドＲＥを切り換える切り換え回路３１１を有する。
ここで、リフレッシュ制御部２６の制御によるロウアドレス監視、書き込み、読み出し、およびクリア動作について図１６〜図１８に関連付けて説明する。
図１６は、リフレッシュ制御部２６の制御による書き込み動作を説明するための図である。
図１７は、リフレッシュ制御部２６の制御による読み出し動作を説明するための図である。
図１８は、リフレッシュ制御部２６の制御によるクリア動作を説明するための図である。
図１６は、リフレッシュ制御部２６の制御による書き込み動作を説明するための図である。
図１７は、リフレッシュ制御部２６の制御による読み出し動作を説明するための図である。
図１８は、リフレッシュ制御部２６の制御によるクリア動作を説明するための図である。
［ロウ（Row）アドレス監視］
リフレッシュ制御部２６において、ロウ（Row）アドレス監視部２６７が、リフレッシュコマンドＲｅｆをスキップさせるためのフラグを出力させる。
デュアルポートＲＡＭ（Dual-Port-RAM）２６８はバンク毎に対応して準備される。
リフレッシュ制御部２６において、ロウ（Row）アドレス監視部２６７が、リフレッシュコマンドＲｅｆをスキップさせるためのフラグを出力させる。
デュアルポートＲＡＭ（Dual-Port-RAM）２６８はバンク毎に対応して準備される。
［書き込み］
ＳＤＲコマンドのリードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴＥによりアクセスするロウ（Row）アドレスをデュアルポートＲＡＭ（Dual-Port-RAM）２６８の書き込みアドレスとし、そのアドレスに“ハイ（high）”データを書き込む。
該当バンク（bank）へのリフレッシュコマンドＲＥＦが発行された後にリードコマンドＲＥＡＤやライトコマンドＷＲＩＴＥが発行されても、そのアドレスへの書き込みは行わない。
そして、バンク（bank）制御部２６３の制御により、該当バンク（bank）に対してリフレッシュコマンドＲｅｆの発行が完了すると、bank*フラグをロー（Low）にする。
ＳＤＲコマンドのリードコマンドＲＥＡＤ、ライトコマンドＷＲＩＴＥによりアクセスするロウ（Row）アドレスをデュアルポートＲＡＭ（Dual-Port-RAM）２６８の書き込みアドレスとし、そのアドレスに“ハイ（high）”データを書き込む。
該当バンク（bank）へのリフレッシュコマンドＲＥＦが発行された後にリードコマンドＲＥＡＤやライトコマンドＷＲＩＴＥが発行されても、そのアドレスへの書き込みは行わない。
そして、バンク（bank）制御部２６３の制御により、該当バンク（bank）に対してリフレッシュコマンドＲｅｆの発行が完了すると、bank*フラグをロー（Low）にする。
［読み出し］
ＲＡＭアレイ３０に対するリフレッシュアドレスＲＡＤＲをデュアルポートＲＡＭ（Dual-Port-RAM）２６８の読み出しアドレスとし、そのデータを読み出す。
そして、リフレッシュ周期内において、該当バンクへのリフレッシュを行う以前にロウ（Row）アドレスへのライト（書き込み）やリード（読み出し）を行った場合は“ハイ（High）”、アクセスが無い場合は“ロー（Low）”が読み出される。この読み出しデータがスキップフラグとなる。
ＲＡＭアレイ３０に対するリフレッシュアドレスＲＡＤＲをデュアルポートＲＡＭ（Dual-Port-RAM）２６８の読み出しアドレスとし、そのデータを読み出す。
そして、リフレッシュ周期内において、該当バンクへのリフレッシュを行う以前にロウ（Row）アドレスへのライト（書き込み）やリード（読み出し）を行った場合は“ハイ（High）”、アクセスが無い場合は“ロー（Low）”が読み出される。この読み出しデータがスキップフラグとなる。
［クリア］
バンク毎のリフレッシュがすべて終了した時点でデュアルポートＲＡＭ（Dual-Port-RAM）２６８の内容をすべてクリアする（“Low”を書き込む）。
クリアはバンク毎に準備してあるすべてのデュアルポートＲＡＭ（Dual-Port-RAM）２６８を同時にクリアするように制御する。
この場合、bank*フラグがすべてロー（Low）になったことを検出して、クリア動作が開始される。
バンク毎のリフレッシュがすべて終了した時点でデュアルポートＲＡＭ（Dual-Port-RAM）２６８の内容をすべてクリアする（“Low”を書き込む）。
クリアはバンク毎に準備してあるすべてのデュアルポートＲＡＭ（Dual-Port-RAM）２６８を同時にクリアするように制御する。
この場合、bank*フラグがすべてロー（Low）になったことを検出して、クリア動作が開始される。
図１９は、本実施形態に係るリフレッシュサイクルの全体イメージを示す図である。
図１９には、３つのリフレッシュ例（第１例、第２例、および第３例）を示している。
第１例は、同一バンク（bank）をアクセスしないリフレッシュとリード動作である。
第２例は、同一バンクをアクセスする場合のリフレッシュとリード動作である。
第３例は、リフレッシュスキップを行う場合のリフレッシュ動作である。
以下、第１例〜第３例について述べる。
第１例は、同一バンク（bank）をアクセスしないリフレッシュとリード動作である。
第２例は、同一バンクをアクセスする場合のリフレッシュとリード動作である。
第３例は、リフレッシュスキップを行う場合のリフレッシュ動作である。
以下、第１例〜第３例について述べる。
＜第１例＞
第１例は、同一バンク（bank）をアクセスしないリフレッシュとリード動作である。
図２０は、本実施形態に係るリフレッシュに関する第１例を示す図である。
第１例は、同一バンク（bank）をアクセスしないリフレッシュとリード動作である。
図２０は、本実施形態に係るリフレッシュに関する第１例を示す図である。
この第１例では、ＳＤＲの周波数が１００ＭＨｚ、キャスレイテンシ（Cas Latency）ＣＬ＝２、バースト長（Burst Length）ＢＬ＝２、４バンクで、ＲＡＭアレイ３０のサイクルタイム（CycleTime）＝１０ｎｓ、アクセスタイム（AccessTime）＝５ｎｓである。
第１例においては、リードコマンドＲＥＡＤに応じてアクセスしているＲＡＭアレイ３０のバンクとリフレッシュするバンクが異なるため、リフレッシュ動作は中断しない。
この場合、バンクアクティブコマンドＡＣＴを認識し、リフレッシュコマンドＲＥＦを禁止する。
リードコマンドＲＥＡＤを認識し、リフレッシュコマンドＲＥＦを禁止する。
この場合、バンクアクティブコマンドＡＣＴを認識し、リフレッシュコマンドＲＥＦを禁止する。
リードコマンドＲＥＡＤを認識し、リフレッシュコマンドＲＥＦを禁止する。
＜第２例＞
第２例は、同一バンク（bank）をアクセスする場合のリフレッシュとリード動作である。
図２１は、本実施形態に係るリフレッシュに関する第２例を示す図である。
第２例は、同一バンク（bank）をアクセスする場合のリフレッシュとリード動作である。
図２１は、本実施形態に係るリフレッシュに関する第２例を示す図である。
この第２例においても、ＳＤＲの周波数が１００ＭＨｚ、キャスレイテンシ（Cas Latency）ＣＬ＝２、バースト長（Burst Length）ＢＬ＝２、４バンクで、ＲＡＭアレイ３０のサイクルタイム（CycleTime）＝１０ｎｓ、アクセスタイム（AccessTime）＝５ｎｓである。
第２例においては、リードコマンドＲＥＡＤに応じてアクセスしているＲＡＭアレイ３０のバンクとリフレッシュするバンクが同じとなるため、リフレッシュ動作が中断される。
この場合、バンクアクティブコマンドＡＣＴを認識し、リフレッシュコマンドＲＥＦを禁止する。
リードコマンドＲＥＡＤを認識し、リフレッシュコマンドＲＥＦを禁止する。
ここでは、プリチャージコマンドＰＲＥではリフレッシュコマンドＲＥＦを禁止しない。
この場合、バンクアクティブコマンドＡＣＴを認識し、リフレッシュコマンドＲＥＦを禁止する。
リードコマンドＲＥＡＤを認識し、リフレッシュコマンドＲＥＦを禁止する。
ここでは、プリチャージコマンドＰＲＥではリフレッシュコマンドＲＥＦを禁止しない。
＜第３例＞
第３例は、リフレッシュスキップを行う場合のリフレッシュ動作である。
図２２は、本実施形態に係るリフレッシュに関する第３例を示す図である。
第３例は、リフレッシュスキップを行う場合のリフレッシュ動作である。
図２２は、本実施形態に係るリフレッシュに関する第３例を示す図である。
この第３例においても、ＳＤＲの周波数が１００ＭＨｚ、キャスレイテンシ（Cas Latency）ＣＬ＝２、バースト長（Burst Length）ＢＬ＝２、４バンクで、ＲＡＭアレイ３０のサイクルタイム（CycleTime）＝１０ｎｓ、アクセスタイム（AccessTime）＝５ｎｓである。
第３例において、あるバンクをリフレッシュする前に、そのバンクに対しリードまたはライト処理を実行した場合、アクセスしたロウ（Row）アドレスをスキップする。
以上のように、本実施形態に係るリフレッシュ制御部２６は、リフレッシュ制御部２６は、ＳＤＲＡＭ、ＤＤＲ、ＤＤＲ２…のＤＲＡＭとして動作する場合、コマンドの間にリフレッシュを実行することにより、外部からのリフレッシュ制御を不要とする回路を含み、バンク毎にリフレッシュアドレスを発行する機能と、リードコマンドＲＥＡＤまたはライトコマンドＷＲＩＴＥによりアクセスされたロウ（Row）アドレスに対してリフレッシュを実行する必要がないため、このアドレスをスキップする機能を有する。
したがって、外部によるリフレッシュコマンドが不要となり、アクセス状況に応じたリフレッシュを行うことが可能となり、効率の良いリフレッシュ制御を行うことができ、ひいては効率の良いメモリアクセスを行うことができる。
したがって、外部によるリフレッシュコマンドが不要となり、アクセス状況に応じたリフレッシュを行うことが可能となり、効率の良いリフレッシュ制御を行うことができ、ひいては効率の良いメモリアクセスを行うことができる。
前述したように、各インターフェースモジュールは、それぞれ対応するメモリタイプの動作タイミングでの入出力をメモリコントローラ１００に対して実現するものであるが、ここで、ＳＤＲに対応するＳＤＲ−ＩＦモジュール２１１−０と、ＤＤＲに対応するＤＤＲ−ＩＦモジュール２１１−１の動作を例に挙げて説明する。
まず、図２３および図２４に関連付けてＳＤＲ，ＤＤＲのリード／ライト処理のタイミングについて説明する。
図２３（Ａ）および（Ｂ）は、通常のＳＤＲ−ＳＤＲＡＭのリードサイクルタイミングとライトサイクルタイミングの一例を示している。特にこれは、キャスレイテンシ（Cas Latency）ＣＬ＝２、バースト長（Burst Length）ＢＬ＝４とした場合における、システムクロックＣＬＫ、コマンドＣＭＤ、データ入出力ＤＱのタイミング例を示している。
ＳＤＲＡＭは、入力されるクロックＣＬＫの立ち上がりエッジで各コマンド（制御信号）ＣＭＤをラッチし、またクロックＣＬＫに同期してデータの入出力を行う。クロックＣＬＫの立ち上がりエッジのタイミングをＴ１、Ｔ２・・・で示している。
図２３（Ａ）のリードサイクルタイミングとしては、ホスト側（たとえばメモリコントローラ１００に相当するメモリ制御デバイス）から供給されるリードコマンドＲＥＡＤをたとえばタイミングＴ１でラッチする。キャスレイテンシＣＬ＝２の場合、２クロック後のタイミングＴ３以降において、リードコマンドＲＥＡＤに応じて読み出したデータＱ０，Ｑ１，Ｑ２，Ｑ３を、ホスト側に出力することになる。
また、図２３（Ｂ）のライトサイクルタイミングとしては、ホスト側から供給されるライトコマンドＷＲＩＴＥをたとえばタイミングＴ１でラッチする。また、ホスト側から供給されるデータＱ０，Ｑ１，Ｑ２，Ｑ３を、タイミングＴ１以降ラッチして、書き込み処理をすることになる。
一方、図２４（Ａ）および（Ｂ）は、ＤＤＲ−ＳＤＲＡＭのリードサイクルタイミングとライトサイクルタイミングの一例を示している。この場合も、キャスレイテンシＣＬ＝２、バースト長ＢＬ＝４とした場合とし、システムクロックＣＬＫ１，ＣＬＫ２、コマンドＣＭＤ、データ入出力ＤＱ、データストローブ信号ＤＱＳのタイミング例を示している。クロックＣＬＫ２は、クロックＣＬＫ１の位相反転クロックである。
ＤＤＲ−ＳＤＲＡＭは、ＳＤＲ−ＳＤＲＡＭと同様に、入力されるクロックＣＬＫの立ち上がりエッジでコマンドを入力して制御するが、データ入出力のタイミングがＳＤＲ−ＳＤＲＡＭと異なる。
ＤＤＲ−ＳＤＲＡＭでは、高速データ転送を実現するために、位相反転させた２つのクロックＣＬＫ１，ＣＬＫ２と、データストローブ信号ＤＱＳを用いる。データストローブ信号ＤＱＳはクロックＣＬＫ１に同期し、データ入出力ＤＱは、データストローブ信号ＤＱＳの立ち上がりと立ち下がりの両エッジに同期することになる。
ＤＤＲ−ＳＤＲＡＭは、ＳＤＲ−ＳＤＲＡＭと同様に、入力されるクロックＣＬＫの立ち上がりエッジでコマンドを入力して制御するが、データ入出力のタイミングがＳＤＲ−ＳＤＲＡＭと異なる。
ＤＤＲ−ＳＤＲＡＭでは、高速データ転送を実現するために、位相反転させた２つのクロックＣＬＫ１，ＣＬＫ２と、データストローブ信号ＤＱＳを用いる。データストローブ信号ＤＱＳはクロックＣＬＫ１に同期し、データ入出力ＤＱは、データストローブ信号ＤＱＳの立ち上がりと立ち下がりの両エッジに同期することになる。
図２４（Ａ）のリードサイクルタイミングでは、たとえばタイミングＴ１としてクロックＣＬＫ１の立ち上がりに同期してコマンド処理を行う。キャスレイテンシＣＬ＝２の場合、２クロック後のタイミングＴ３から読出データを出力するが、この場合、データストローブ信号ＤＱＳの両エッジに同期して、データＱ０，Ｑ１，Ｑ２，Ｑ３が出力される。
また、図２４（Ｂ）のライトサイクルタイミングでは、ホスト側から供給されるライトコマンドをたとえばタイミングＴ１でラッチする。また、データストローブ信号ＤＱＳの両エッジに同期して、データＱ０，Ｑ１，Ｑ２，Ｑ３の書き込み処理が行われる。
なお、ＤＤＲ２，ＤＤＲ３・・・は基本的にはＤＤＲと同様の動作であり、選択できるキャスレイテンシＣＬと、動作周波数が異なるものである。
たとえばＳＤＲ、ＤＤＲといったメモリタイプの違いによって、このような処理タイミングの相違が存在する。
そして本例の半導体メモリ装置１では、このような違いを吸収して、各種メモリタイプとして動作すべく、インターフェースモジュール群２１の各ＩＦモジュールが機能する。
そして本例の半導体メモリ装置１では、このような違いを吸収して、各種メモリタイプとして動作すべく、インターフェースモジュール群２１の各ＩＦモジュールが機能する。
図２５はＳＤＲ−ＩＦモジュール２１１−０が機能する場合の入出力動作タイミングを示す図であり、図２６はＤＤＲ−ＩＦモジュール２１１−１が機能する場合の入出力動作タイミングを示す図である。
図２５および図２６は、ＲＡＭアレイ３０が、アドレス入力からデータ読み出され出力されるまでのアクセスタイムｔＡＣ＝３ｎｓｅｃという性能とされている場合を例に挙げている。またキャスレイテンシＣＬ＝２が求められる場合を示している。
図２５は、たとえばメモリコントローラ１００が半導体メモリ装置１をＳＤＲとみなして読み出し要求を行った場合のタイミングを示している。すなわち半導体メモリ装置１がＳＤＲモードとされてＳＤＲ−ＩＦモジュール２１１−０が機能する場合である。
図２５（Ａ）は基本クロックＢＦを示し、基本クロックＢＦは、その周波数がたとえば１００ＭＨｚに設定される。この基本クロックＢＦは、メモリコントローラ１００が半導体メモリ装置１に供給するシステムクロックＣＬＫに同期した同位相かつ同周波数のクロックである。
また図２５（Ｂ）のクロック２ＢＦは、基本クロックＢＦの２倍の周波数のクロックであり、また図２５（Ｃ）のクロック２ＢＦ＋πは、クロック２ＢＦを１８０°位相シフトした反転クロックである。
これらのクロックＢＦ、２ＢＦ、２ＢＦ＋πは、入力されるシステムクロックＣＬＫに基づいてＰＬＬ部２４が生成し、ＳＤＲ−ＩＦモジュール２１１−０に対して処理クロック群として供給される。
また図２５（Ｂ）のクロック２ＢＦは、基本クロックＢＦの２倍の周波数のクロックであり、また図２５（Ｃ）のクロック２ＢＦ＋πは、クロック２ＢＦを１８０°位相シフトした反転クロックである。
これらのクロックＢＦ、２ＢＦ、２ＢＦ＋πは、入力されるシステムクロックＣＬＫに基づいてＰＬＬ部２４が生成し、ＳＤＲ−ＩＦモジュール２１１−０に対して処理クロック群として供給される。
図２５（Ｄ）は、ＳＤＲ−ＩＦモジュール２１１−０がＩＯバッファ２２を介して行うメモリコントローラ１００に対する入出力を示している。
図２５（Ｅ）は、ＳＤＲ−ＩＦモジュール２１１−０がＲＡＭアレイ３０（適応的変換器３１）に対してアドレスを発行するタイミングを示している。
図２５（Ｆ）は、ＲＡＭアレイ３０からの読み出しデータがＳＤＲ−ＩＦモジュール２１１−０に転送されてくるタイミングを示している。
図２５（Ｇ）は、ＳＤＲ−ＩＦモジュール２１１−０が、読み出しデータを展開してＩＯバッファ２２に受け渡すタイミングを示している。
図２５（Ｅ）は、ＳＤＲ−ＩＦモジュール２１１−０がＲＡＭアレイ３０（適応的変換器３１）に対してアドレスを発行するタイミングを示している。
図２５（Ｆ）は、ＲＡＭアレイ３０からの読み出しデータがＳＤＲ−ＩＦモジュール２１１−０に転送されてくるタイミングを示している。
図２５（Ｇ）は、ＳＤＲ−ＩＦモジュール２１１−０が、読み出しデータを展開してＩＯバッファ２２に受け渡すタイミングを示している。
たとえばタイミングＴ１において、メモリコントローラ１００からのリードコマンドが取り込まれたとする。この場合、ＳＤＲ−ＩＦモジュール２１１−０は、コマンド解釈や読み出しアドレスの認識処理を行い、５ｎｓｅｃ後のタイミングＴ２において、ＲＡＭアレイ３０に対するアドレス発行を行う。
ＲＡＭアレイ３０はアクセスタイムｔＡＣ＝３ｎｓｅｃであるため、３ｎｓｅｃ後に読出データがＳＤＲ−ＩＦモジュール２１ａに転送されてくる。するとＳＤＲ−ＩＦモジュール２１１−０は、読出データＱ０，Ｑ１，Ｑ２，Ｑ３を展開して出力する。
この場合、４．５ｎｓｅｃ後のタイミングＴ３以降、基準クロックＢＦの立ち上がりタイミングで各読出データＱ０，Ｑ１，Ｑ２，Ｑ３を展開し、ＩＯバッファ２２を介してメモリコントローラ１００に出力する。
ＲＡＭアレイ３０はアクセスタイムｔＡＣ＝３ｎｓｅｃであるため、３ｎｓｅｃ後に読出データがＳＤＲ−ＩＦモジュール２１ａに転送されてくる。するとＳＤＲ−ＩＦモジュール２１１−０は、読出データＱ０，Ｑ１，Ｑ２，Ｑ３を展開して出力する。
この場合、４．５ｎｓｅｃ後のタイミングＴ３以降、基準クロックＢＦの立ち上がりタイミングで各読出データＱ０，Ｑ１，Ｑ２，Ｑ３を展開し、ＩＯバッファ２２を介してメモリコントローラ１００に出力する。
このような動作により、キャスレイテンシＣＬ＝２としてのＳＤＲ−ＳＤＲＡＭと同等の読出動作が、半導体メモリ装置１によって実現される。
換言すれば、メモリコントローラ１００は、半導体メモリ装置１をＳＤＲとみなしてコマンド発行を行えばよく、一方、半導体メモリ装置１はＳＤＲ−ＩＦモジュール２１１−０の処理により、コマンドに応じてＳＤＲとしての動作を要求されるキャスレイテンシで行う。
換言すれば、メモリコントローラ１００は、半導体メモリ装置１をＳＤＲとみなしてコマンド発行を行えばよく、一方、半導体メモリ装置１はＳＤＲ−ＩＦモジュール２１１−０の処理により、コマンドに応じてＳＤＲとしての動作を要求されるキャスレイテンシで行う。
なお、この図２５はＲＡＭアレイ３０のアクセスタイムｔＡＣ＝３ｎｓｅｃとした場合の例であるが、アクセスタイムｔＡＣが遅い場合は、ＳＤＲ−ＩＦモジュール２１１−０における処理を高速化して対応する。
たとえば、アクセスタイムｔＡＣ＝５ｎｓｅｃであって、キャスレイテンシＣＬ＝２が要求されるのであれば、ＳＤＲ−ＩＦモジュール２１１−０は読出データの展開出力を２．５ｎｓｅｃ後から行うことで、タイミングＴ３からの読出データＱ０，Ｑ１，Ｑ２，Ｑ３の出力が可能となる。
またたとえば、アクセスタイムｔＡＣ＝８ｎｓｅｃであって、キャスレイテンシＣＬ＝２が要求されるのであれば、ＳＤＲ−ＩＦモジュール２１１−０は、タイミングＴ１のリードコマンドのラッチから２．５ｎｓｅｃ後にＲＡＭアレイ３０に対してアドレス発行を行う。そして８ｎｓｅｃ後に転送されてくる読出データの展開出力を、２ｎｓｅｃ後のタイミングＴ３からの実行するようにすればよい。
たとえば、アクセスタイムｔＡＣ＝５ｎｓｅｃであって、キャスレイテンシＣＬ＝２が要求されるのであれば、ＳＤＲ−ＩＦモジュール２１１−０は読出データの展開出力を２．５ｎｓｅｃ後から行うことで、タイミングＴ３からの読出データＱ０，Ｑ１，Ｑ２，Ｑ３の出力が可能となる。
またたとえば、アクセスタイムｔＡＣ＝８ｎｓｅｃであって、キャスレイテンシＣＬ＝２が要求されるのであれば、ＳＤＲ−ＩＦモジュール２１１−０は、タイミングＴ１のリードコマンドのラッチから２．５ｎｓｅｃ後にＲＡＭアレイ３０に対してアドレス発行を行う。そして８ｎｓｅｃ後に転送されてくる読出データの展開出力を、２ｎｓｅｃ後のタイミングＴ３からの実行するようにすればよい。
次に、図２６は、メモリコントローラ１００が半導体メモリ装置１をＤＤＲとみなして読出要求を行った場合のタイミングを示している。すなわち、図２６は、半導体メモリ装置１がＤＤＲモードとされてＤＤＲ−ＩＦモジュール２１１−１が機能する場合を示している。
図２６（Ａ）の基本クロックＢＦは、メモリコントローラ１００が半導体メモリ装置１に供給するシステムクロックＣＬＫと同位相で同周波数のクロックであり、その周波数はたとえば１３３ＭＨｚに設定される。
また、図２６（Ｂ）のクロック２ＢＦは、基本クロックＢＦの２倍の周波数のクロックであり、図２６（Ｃ）のクロック２ＢＦ＋πは、クロック２ＢＦを１８０位相シフトした反転クロックである。
これらのクロックＢＦ、２ＢＦ、２ＢＦ＋πは、入力されるシステムクロックＣＬＫに基づいてＰＬＬ部２４が生成し、ＤＤＲ−ＩＦモジュール２１１−１に対して処理クロック群として供給される。
また、図２６（Ｂ）のクロック２ＢＦは、基本クロックＢＦの２倍の周波数のクロックであり、図２６（Ｃ）のクロック２ＢＦ＋πは、クロック２ＢＦを１８０位相シフトした反転クロックである。
これらのクロックＢＦ、２ＢＦ、２ＢＦ＋πは、入力されるシステムクロックＣＬＫに基づいてＰＬＬ部２４が生成し、ＤＤＲ−ＩＦモジュール２１１−１に対して処理クロック群として供給される。
図２６（Ｄ）は、ＤＤＲ−ＩＦモジュール２１１−１がＩＯバッファ２２を介して行うメモリコントローラ１００に対する入出力を示している。
図２６（Ｅ）は、ＤＤＲ−ＩＦモジュール２１１−１のアドレス処理タイミングを示している。
図２６（Ｆ）は、ＤＤＲ−ＩＦモジュール２１１−１がＲＡＭアレイ３０（適応的変換器３１）に対してアドレスを発行するタイミングを示している。
図２６（Ｇ）は、ＲＡＭアレイ３０からの読み出しデータがＤＤＲ−ＩＦモジュール２１１−１に転送されてくるタイミングを示している。
図２６（Ｈ）は、ＤＤＲ−ＩＦモジュール２１１−１が、読出データの展開処理のタイミングを示している。
図２６（Ｉ）は、ＤＤＲ−ＩＦモジュール２１１−１が、展開した読出データをＩＯバッファ２２に受け渡すタイミングを示している。
図２６（Ｅ）は、ＤＤＲ−ＩＦモジュール２１１−１のアドレス処理タイミングを示している。
図２６（Ｆ）は、ＤＤＲ−ＩＦモジュール２１１−１がＲＡＭアレイ３０（適応的変換器３１）に対してアドレスを発行するタイミングを示している。
図２６（Ｇ）は、ＲＡＭアレイ３０からの読み出しデータがＤＤＲ−ＩＦモジュール２１１−１に転送されてくるタイミングを示している。
図２６（Ｈ）は、ＤＤＲ−ＩＦモジュール２１１−１が、読出データの展開処理のタイミングを示している。
図２６（Ｉ）は、ＤＤＲ−ＩＦモジュール２１１−１が、展開した読出データをＩＯバッファ２２に受け渡すタイミングを示している。
たとえばタイミングＴ１において、メモリコントローラ１００からのリードコマンドが入力されたとする。ＤＤＲ−ＩＦモジュール２１１−１は、アドレス処理を３．７６ｎｓｅｃの間に行ってＲＡＭアレイ３０に対するアドレス発行を行う。
ＲＡＭアレイ３０はアクセスタイムｔＡＣ＝３ｎｓｅｃであるため、３ｎｓｅｃ後に読出データがＤＤＲ−ＩＦモジュール２１１−１に転送されてくる。するとＤＤＲ−ＩＦモジュール２１１−１は、０．７６ｎｓｅｃ後から読出データＱ０，Ｑ１，Ｑ２，Ｑ３を展開し、これを５．６ｎｓｅｃ後のタイミングＴ３以降、基準クロックＢＦの立ち上がりおよび立ち下がりの両エッジのタイミングで各読出データＱ０，Ｑ１，Ｑ２，Ｑ３を、ＩＯバッファ２２を介してメモリコントローラ１００に出力する。
ＲＡＭアレイ３０はアクセスタイムｔＡＣ＝３ｎｓｅｃであるため、３ｎｓｅｃ後に読出データがＤＤＲ−ＩＦモジュール２１１−１に転送されてくる。するとＤＤＲ−ＩＦモジュール２１１−１は、０．７６ｎｓｅｃ後から読出データＱ０，Ｑ１，Ｑ２，Ｑ３を展開し、これを５．６ｎｓｅｃ後のタイミングＴ３以降、基準クロックＢＦの立ち上がりおよび立ち下がりの両エッジのタイミングで各読出データＱ０，Ｑ１，Ｑ２，Ｑ３を、ＩＯバッファ２２を介してメモリコントローラ１００に出力する。
このような動作により、キャスレイテンシＣＬ＝２としてのＤＤＲ−ＳＤＲＡＭと同等の読み出し動作が、半導体メモリ装置１によって実現される。
換言すれば、メモリコントローラ１００は、半導体メモリ装置１をＤＤＲとみなしてコマンド発行を行えばよく、一方、半導体メモリ装置１はＤＤＲ−ＩＦモジュール２１１−１の処理により、コマンドに応じてＤＤＲとしての動作を要求されるキャスレイテンシで行う。
換言すれば、メモリコントローラ１００は、半導体メモリ装置１をＤＤＲとみなしてコマンド発行を行えばよく、一方、半導体メモリ装置１はＤＤＲ−ＩＦモジュール２１１−１の処理により、コマンドに応じてＤＤＲとしての動作を要求されるキャスレイテンシで行う。
なお、この図２６はＲＡＭアレイ３０のアクセスタイムｔＡＣ＝３ｎｓｅｃとした場合の例であるが、この場合も、アクセスタイムｔＡＣが遅い場合は、ＤＤＲ−ＩＦモジュール２１ｂにおける処理を高速化して対応すればよい。
以上では、ＳＤＲ−ＩＦモジュール２１１−０、ＤＤＲ−ＩＦモジュール２１１−１が機能する場合の読出動作タイミングを示したが、ＤＤＲ２−ＩＦモジュール２１１−２等の他のインターフェースモジュールが機能する場合も、それぞれ対応するメモリタイプに応じた動作が実現されるようにすればよい。
そして図２の構成の場合、メモリタイプに応じたモードにより、１つのインターフェースモジュールが機能する状態となることで、半導体メモリ装置１は、メモリコントローラ１００から見て、ＳＤＲ、ＤＤＲ、ＤＤＲ２〜ＤＤＲ（ｎ）、ＳＲＡＭ、ＤＰＲＡＭ、ＦＩＦＯのいずれかとして動作することができる。
そして図２の構成の場合、メモリタイプに応じたモードにより、１つのインターフェースモジュールが機能する状態となることで、半導体メモリ装置１は、メモリコントローラ１００から見て、ＳＤＲ、ＤＤＲ、ＤＤＲ２〜ＤＤＲ（ｎ）、ＳＲＡＭ、ＤＰＲＡＭ、ＦＩＦＯのいずれかとして動作することができる。
［３．ＰＬＬ部のモード動作］
ところで、半導体メモリ装置１が各種のメモリタイプとして動作するにあたっては、上述のようにモード解釈部２５からのモード信号Ｓｍｄに応じて、各部がモードに応じた処理を行うことになる。
特に、ＰＬＬ部２４、セレクタ２３、ＩＯバッファ２２が、モード信号Ｓｍｄに対応した動作を行う。以下、このモード動作について説明していく。
ところで、半導体メモリ装置１が各種のメモリタイプとして動作するにあたっては、上述のようにモード解釈部２５からのモード信号Ｓｍｄに応じて、各部がモードに応じた処理を行うことになる。
特に、ＰＬＬ部２４、セレクタ２３、ＩＯバッファ２２が、モード信号Ｓｍｄに対応した動作を行う。以下、このモード動作について説明していく。
まず、ここではＰＬＬ部２４のモード動作を述べる。
図２７は、ＰＬＬ部２４の具体的な構成例を示している。なお、図示および説明の簡略化のため、ここではクロック出力系として、ＳＤＲ−ＩＦモジュール２１１−０、ＤＤＲ−ＩＦモジュール２１１−１、ＤＤＲ２−ＩＦモジュール２１１−２の３つのインターフェースモジュールに対応する部分のみを参照して、ＰＬＬ部２４のモード動作について説明していく。また、図２７においては、共通シーケンス部２１０は理解を容易にするために省略してある。
メモリコントローラ１００から供給されるシステムクロックＣＬＫは、バッファアンプ２４１を介してクロック生成用ＰＬＬ回路２４２に供給される。クロック生成用ＰＬＬ回路２４２は、たとえば位相比較器、ループフィルタ、ＶＣＯ（電圧制御発振器）、２逓倍器を備えたＰＬＬ（Phase Locked Loop）回路として形成される。
クロック生成用ＰＬＬ回路２４２は、システムクロックＣＬＫと、１／２分周器２４３の出力の位相比較を行いながら、システムクロックＣＬＫに同期した、２倍の周波数のクロック２ＢＦを出力する。このクロック２ＢＦは切換回路２４５に供給される。
また、クロック２ＢＦは、１／２分周器２４３により分周されて、システムクロックＣＬＫと同周波数とされた後、位相比較用のクロックとしてクロック生成用ＰＬＬ回路２４２にフィードバックされるとともに、この１／２分周器２４３により分周されたクロックが、システムクロックＣＬＫと同位相で同周波数の基準クロックＢＦとして切換回路２４７に供給される。
さらに、クロック生成用ＰＬＬ回路２４２から出力されるクロック２ＢＦは、フェイズシフタ２４４で移相処理が行われ、位相反転されたクロック２ＢＦ＋πが生成される。このクロック２ＢＦ＋πは切換回路２４６に供給される。
クロック生成用ＰＬＬ回路２４２は、システムクロックＣＬＫと、１／２分周器２４３の出力の位相比較を行いながら、システムクロックＣＬＫに同期した、２倍の周波数のクロック２ＢＦを出力する。このクロック２ＢＦは切換回路２４５に供給される。
また、クロック２ＢＦは、１／２分周器２４３により分周されて、システムクロックＣＬＫと同周波数とされた後、位相比較用のクロックとしてクロック生成用ＰＬＬ回路２４２にフィードバックされるとともに、この１／２分周器２４３により分周されたクロックが、システムクロックＣＬＫと同位相で同周波数の基準クロックＢＦとして切換回路２４７に供給される。
さらに、クロック生成用ＰＬＬ回路２４２から出力されるクロック２ＢＦは、フェイズシフタ２４４で移相処理が行われ、位相反転されたクロック２ＢＦ＋πが生成される。このクロック２ＢＦ＋πは切換回路２４６に供給される。
切換回路２４５，２４６，２４７は出力端子として、それぞれＳ端子、Ｄ１端子、Ｄ２端子を備える。
Ｓ端子はＳＤＲ−ＩＦモジュール２１１−０（２１ａ）に接続される端子である。
Ｄ１端子はＤＤＲ−ＩＦモジュール２１１−１（２１ｂ）に接続される端子である。
Ｄ２端子はＤＤＲ２−ＩＦモジュール２１１−１（２１ｃ）に接続される端子である。
また、切換回路２４５，３６，３７には、それぞれＨレベル電圧Ｈｉが供給される固定電圧端子Ｆが用意されている。なお、この固定電圧端子Ｆは、Ｌレベル電圧とされてもよい。あるいはハイインピーダンス状態とされてもよい。
Ｓ端子はＳＤＲ−ＩＦモジュール２１１−０（２１ａ）に接続される端子である。
Ｄ１端子はＤＤＲ−ＩＦモジュール２１１−１（２１ｂ）に接続される端子である。
Ｄ２端子はＤＤＲ２−ＩＦモジュール２１１−１（２１ｃ）に接続される端子である。
また、切換回路２４５，３６，３７には、それぞれＨレベル電圧Ｈｉが供給される固定電圧端子Ｆが用意されている。なお、この固定電圧端子Ｆは、Ｌレベル電圧とされてもよい。あるいはハイインピーダンス状態とされてもよい。
なお上述のようにこの図２７では、３つのインターフェースモジュール（２１１−０，２１１−１，２１１−２）に対するクロック出力系のみを示しているため、切換回路２４５，２４６，２４７は３つの出力端子としているが、実際にはこの切換回路２４５，２４６，２４７には、他のインターフェースモジュール（２１１−３〜２１１−ｎ、２１−２，２１−３，２１−４）に対する出力端子も形成され、選択可能とされている。
このようなＰＬＬ部２４に対して、モード解釈部２５からのモード信号Ｓｍｄは、切換回路２４５，２４６，２４７に供給される。切換回路２４５，２４６，２４７は、モード信号Ｓｍｄに応じて、接続状態を切り換える。
たとえばモード信号ＳｍｄがＳＤＲモードを示す信号であった場合、切換回路２４５，２４６，２４７は、出力端子としてそれぞれＳ端子を選択する。モードで選択されない出力端子（Ｄ１端子、Ｄ２端子および図示しない他の出力端子）は、固定電圧端子Ｆに接続される。
この状態を図２７で示しているが、これによって、クロック２ＢＦ、２ＢＦ＋π、ＢＦが、それぞれＳＤＲ−ＩＦモジュール２１１−０用の処理クロック群として、各Ｓ端子からＳＤＲ−ＩＦモジュール２１１−０に供給されることになる。
たとえば１００ＭＨｚのシステムクロックＣＬＫがメモリコントローラ１００から供給される場合、図２５（Ａ）に示した１００ＭＨｚの基準クロックＢＦと、２倍周波数のクロック２ＢＦ、２ＢＦ＋πがＳＤＲ−ＩＦモジュール２１１−０に供給される。
そして処理クロック群が供給されることで、ＳＤＲ−ＩＦモジュール２１１−０が機能する。
一方、ＤＤＲ−ＩＦモジュール２１１−１、ＤＤＲ２−ＩＦモジュール２１１−２（および図示しない他のインターフェースモジュール２１１−３〜２１１−ｎ、２１−２，２１−３，２１−４）は、処理クロックが供給されない状態となり、動作機能はオフとなる。
この状態を図２７で示しているが、これによって、クロック２ＢＦ、２ＢＦ＋π、ＢＦが、それぞれＳＤＲ−ＩＦモジュール２１１−０用の処理クロック群として、各Ｓ端子からＳＤＲ−ＩＦモジュール２１１−０に供給されることになる。
たとえば１００ＭＨｚのシステムクロックＣＬＫがメモリコントローラ１００から供給される場合、図２５（Ａ）に示した１００ＭＨｚの基準クロックＢＦと、２倍周波数のクロック２ＢＦ、２ＢＦ＋πがＳＤＲ−ＩＦモジュール２１１−０に供給される。
そして処理クロック群が供給されることで、ＳＤＲ−ＩＦモジュール２１１−０が機能する。
一方、ＤＤＲ−ＩＦモジュール２１１−１、ＤＤＲ２−ＩＦモジュール２１１−２（および図示しない他のインターフェースモジュール２１１−３〜２１１−ｎ、２１−２，２１−３，２１−４）は、処理クロックが供給されない状態となり、動作機能はオフとなる。
またたとえば、モード信号ＳｍｄがＤＤＲモードを示す信号であった場合、切換回路２４５，２４６，２４７は、出力端子としてそれぞれＤ１端子を選択し、他の出力端子（Ｓ端子、Ｄ２端子および図示しない他の出力端子）は、固定電圧端子Ｆに接続される。これによって、クロック２ＢＦ、２ＢＦ＋π、ＢＦが、それぞれＤＤＲ−ＩＦモジュール２１１−１用の処理クロック群として、各Ｄ１端子からＤＤＲ−ＩＦモジュール２１１−１に供給される。
たとえば１３３ＭＨｚのシステムクロックＣＬＫがメモリコントローラ１００から供給される場合、図２６（Ａ）に示した１３３ＭＨｚの基準クロックＢＦと、２倍周波数のクロック２ＢＦ、２ＢＦ＋πがＤＤＲ−ＩＦモジュール２１１−１に供給される。
そして処理クロック群が供給されることで、ＤＤＲ−ＩＦモジュール２１１−１が機能し、一方、ＳＤＲ−ＩＦモジュール２１１−０、ＤＤＲ２−ＩＦモジュール２１１−２（および図示しない他のインターフェースモジュール２１１−３〜２１１−ｎ、２１−２，２１−３，２１−４）は、処理クロックが供給されず動作機能はオフとなる。
たとえば１３３ＭＨｚのシステムクロックＣＬＫがメモリコントローラ１００から供給される場合、図２６（Ａ）に示した１３３ＭＨｚの基準クロックＢＦと、２倍周波数のクロック２ＢＦ、２ＢＦ＋πがＤＤＲ−ＩＦモジュール２１１−１に供給される。
そして処理クロック群が供給されることで、ＤＤＲ−ＩＦモジュール２１１−１が機能し、一方、ＳＤＲ−ＩＦモジュール２１１−０、ＤＤＲ２−ＩＦモジュール２１１−２（および図示しない他のインターフェースモジュール２１１−３〜２１１−ｎ、２１−２，２１−３，２１−４）は、処理クロックが供給されず動作機能はオフとなる。
たとえば以上のように、ＰＬＬ部２４がインターフェースモジュール２１１−０〜２１１−ｎ、２１−２，２１−３，２１−４に対して、モード信号Ｓｍｄに応じたクロック供給を行うようにすることで、必要な１つのインターフェースモジュールが機能し、他のインターフェースモジュールは動作オフ状態となる。
［４．セレクタのモード動作］
セレクタ２３のモード動作を図２８に関連付けて説明する。
図２８においては、上記図２７の場合と同様に、インターフェースモジュールとしてＳＤＲ−ＩＦモジュール２１１−０、ＤＤＲ−ＩＦモジュール２１１−１、ＤＤＲ２−ＩＦモジュール２１１−２の３つのインターフェースモジュールに対応する部分のみを示している。また、図２８においては、共通シーケンス部２１０は理解を容易にするために省略してある。
セレクタ２３のモード動作を図２８に関連付けて説明する。
図２８においては、上記図２７の場合と同様に、インターフェースモジュールとしてＳＤＲ−ＩＦモジュール２１１−０、ＤＤＲ−ＩＦモジュール２１１−１、ＤＤＲ２−ＩＦモジュール２１１−２の３つのインターフェースモジュールに対応する部分のみを示している。また、図２８においては、共通シーケンス部２１０は理解を容易にするために省略してある。
上述したようにメモリコントローラ１００とＩＯバッファ２２の間は、コマンドＣＭＤ、入出力データＤＱ、データストローブ信号ＤＱＳの入出力を行うが、セレクタ２２におけるこれらの信号の転送としては、コマンドＣＭＤ、データ入力ＤＱｉｎ、データ出力ＤＱｏｕｔ、ストローブ信号入力ＤＱＳｉｎ、ストローブ信号出力ＤＱＳｏｕｔの転送を行うことになる。
すなわち、セレクタ２２は、メモリコントローラ１００からＩＯバッファ２２に入力されるコマンドＣＭＤを、インターフェースモジュール群２１に転送する。
また、コマンドＣＭＤがライトコマンドである場合、メモリコントローラ１００から書き込みデータがＩＯバッファ２２に入力されるが、セレクタ２３は、この書き込みデータをデータ入力ＤＱｉｎとしてインターフェースモジュール群２１に転送する。
またコマンドＣＭＤがリードコマンドであった場合、インターフェースモジュール群２１によってＲＡＭアレイ３０からデータが読み出されるが、セレクタ２３は、この読み出しデータをデータ出力ＤＱｏｕｔとしてＩＯバッファ２２に転送する。
また、モードがＤＤＲ〜ＤＤＲ（ｎ）の場合、データストローブ信号ＤＱＳが用いられるが、セレクタ２３は、このデータストローブ信号ＤＱＳの入力、出力をストローブ信号入力ＤＱＳｉｎ、ストローブ信号出力ＤＱＳｏｕｔとして転送する。
すなわち、セレクタ２２は、メモリコントローラ１００からＩＯバッファ２２に入力されるコマンドＣＭＤを、インターフェースモジュール群２１に転送する。
また、コマンドＣＭＤがライトコマンドである場合、メモリコントローラ１００から書き込みデータがＩＯバッファ２２に入力されるが、セレクタ２３は、この書き込みデータをデータ入力ＤＱｉｎとしてインターフェースモジュール群２１に転送する。
またコマンドＣＭＤがリードコマンドであった場合、インターフェースモジュール群２１によってＲＡＭアレイ３０からデータが読み出されるが、セレクタ２３は、この読み出しデータをデータ出力ＤＱｏｕｔとしてＩＯバッファ２２に転送する。
また、モードがＤＤＲ〜ＤＤＲ（ｎ）の場合、データストローブ信号ＤＱＳが用いられるが、セレクタ２３は、このデータストローブ信号ＤＱＳの入力、出力をストローブ信号入力ＤＱＳｉｎ、ストローブ信号出力ＤＱＳｏｕｔとして転送する。
セレクタ２３には、これらの信号に応じて、選択スイッチ回路２３ａ〜２３ｅが設けられている。
選択スイッチ回路２３ａはコマンドＣＭＤに対応し、インターフェースモジュール群２１に対する出力端子としてＳ端子、Ｄ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｂはデータ入力ＤＱｉｎに対応し、インターフェースモジュール群２１に対する出力端子としてＳ端子、Ｄ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｃはデータ出力ＤＱｏｕｔに対応し、インターフェースモジュール群２１からの入力端子としてＳ端子、Ｄ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｄはストローブ信号入力ＤＱＳｉｎに対応し、インターフェースモジュール群２１に対する出力端子としてＤ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｅはストローブ信号出力ＤＱＳｏｕｔに対応し、インターフェースモジュール群２１からの入力端子としてＤ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ａはコマンドＣＭＤに対応し、インターフェースモジュール群２１に対する出力端子としてＳ端子、Ｄ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｂはデータ入力ＤＱｉｎに対応し、インターフェースモジュール群２１に対する出力端子としてＳ端子、Ｄ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｃはデータ出力ＤＱｏｕｔに対応し、インターフェースモジュール群２１からの入力端子としてＳ端子、Ｄ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｄはストローブ信号入力ＤＱＳｉｎに対応し、インターフェースモジュール群２１に対する出力端子としてＤ１端子、Ｄ２端子が形成されている。
選択スイッチ回路２３ｅはストローブ信号出力ＤＱＳｏｕｔに対応し、インターフェースモジュール群２１からの入力端子としてＤ１端子、Ｄ２端子が形成されている。
なお、この図２８では、３つのインターフェースモジュール（２１１−０，２１１−１，２１１−２）に対する入出力系のみを示しているため、選択スイッチ回路２３ａ〜２３ｅには、他のインターフェースモジュール（２１１−３〜２１１−ｎ、２１−２，２１−３，２１−４）に対する出力端子または入力端子を示していないが、実際は、他のインターフェースモジュール（２１１−３〜２１１−ｎ、２１−２，２１−３，２１−４）に対する出力端子または入力端子も形成され、選択可能とされている。
セレクタ２３の各選択スイッチ回路２３ａ〜２３ｅは、モード解釈部２５からのモード信号Ｓｍｄに応じて、出力端子または入力端子を選択する。
たとえばモード信号ＳｍｄがＳＤＲモードを示す信号であった場合、選択スイッチ回路２３ａ、２３ｂ、２３ｃは、それぞれＳ端子を選択する。なお、ＳＤＲではデータストローブ信号ＤＱＳは使用されないため、選択スイッチ回路２３ｄ、２３ｅは非接続状態でよい。
これにより、ＩＯバッファ２２とＳＤＲ−ＩＦモジュール２１１−０の間で、コマンドＣＭＤ、データ入力ＤＱｉｎ、データ出力ＤＱｏｕｔの転送が実現される。
たとえばモード信号ＳｍｄがＳＤＲモードを示す信号であった場合、選択スイッチ回路２３ａ、２３ｂ、２３ｃは、それぞれＳ端子を選択する。なお、ＳＤＲではデータストローブ信号ＤＱＳは使用されないため、選択スイッチ回路２３ｄ、２３ｅは非接続状態でよい。
これにより、ＩＯバッファ２２とＳＤＲ−ＩＦモジュール２１１−０の間で、コマンドＣＭＤ、データ入力ＤＱｉｎ、データ出力ＤＱｏｕｔの転送が実現される。
またたとえば、モード信号ＳｍｄがＤＤＲモードを示す信号であった場合、選択スイッチ回路２３ａ〜２３ｅは、それぞれＤ１端子を選択する。
図２８ではこの状態を示しているが、この状態で、ＩＯバッファ２２とＤＤＲ−ＩＦモジュール２１１−１の間で、コマンドＣＭＤ、データ入力ＤＱｉｎ、データ出力ＤＱｏｕｔ、ストローブ信号入力ＤＱＳｉｎ、ストローブ信号出力ＤＱＳｏｕｔの転送が実現される。
図２８ではこの状態を示しているが、この状態で、ＩＯバッファ２２とＤＤＲ−ＩＦモジュール２１１−１の間で、コマンドＣＭＤ、データ入力ＤＱｉｎ、データ出力ＤＱｏｕｔ、ストローブ信号入力ＤＱＳｉｎ、ストローブ信号出力ＤＱＳｏｕｔの転送が実現される。
たとえば以上のように、セレクタ２３の選択スイッチ回路２３ａ〜２３ｅがモード信号Ｓｍｄに応じた接続選択を行うことで、機能している１つのインターフェースモジュールと、ＩＯバッファ２２の間での信号転送が行われ、この機能している１つのインターフェースモジュールとメモリコントローラ１００の間の信号の入出力が実行される。
［５．ＩＯバッファのモード動作］
ＩＯバッファ２２のモード動作としては、モード（実行するメモリタイプ）に応じたバッファ電源電圧特性や遅延特性の切換が行われる。
バッファ電源電圧は、メモリタイプによって異なっており、たとえばＳＤＲでは３．３Ｖまたは２．５Ｖ、ＤＤＲでは２．５Ｖ、ＤＤＲ２では１．８Ｖ、ＤＤＲ３では１．５Ｖなどとされている。従って、本例の半導体メモリ装置１の場合、ＩＯバッファ２２はモードに応じて動作電源電圧の切換が必要になる。
ＩＯバッファ２２のモード動作としては、モード（実行するメモリタイプ）に応じたバッファ電源電圧特性や遅延特性の切換が行われる。
バッファ電源電圧は、メモリタイプによって異なっており、たとえばＳＤＲでは３．３Ｖまたは２．５Ｖ、ＤＤＲでは２．５Ｖ、ＤＤＲ２では１．８Ｖ、ＤＤＲ３では１．５Ｖなどとされている。従って、本例の半導体メモリ装置１の場合、ＩＯバッファ２２はモードに応じて動作電源電圧の切換が必要になる。
図２９〜図３３は、それぞれ電源電圧や遅延特性の切換のためのＩＯバッファ２２の構成例を示している。各図では、タイプＡ、タイプＢとして２つの電源電圧を切り換える動作を説明する。たとえば図中「Ａ」を付したバッファアンプは、電源電圧３．３Ｖで遅延特性がτ１とされるタイプＡのバッファであり、図中「Ｂ」を付したバッファアンプは、電源電圧２．５Ｖで遅延特性がτ２とされるタイプＢのバッファであるとする。
なお、ここではタイプＡ、タイプＢとしての電気特性切換を説明するが、実際には、半導体メモリ装置１が対応可能なメモリタイプの数や種類に応じて、必要なタイプ数の電気特性切換が行われる構成となることはいうまでもない。
また、各図では信号経路として入力系、出力系、双方向系として３つを示しているが、具体的な信号経路は、これらのいずれかに相当すると考えればよい。たとえばコマンドＣＭＤやデータ入力ＤＱｉｎの信号経路としては、それぞれ図の入力系の構成が採られると考えればよい。
また、図２９〜図３３における内部ロジック４０とは、セレクタ２３、ＰＬＬ部２４、インターフェースモジュール群２１を包括的に示したブロックである。
なお、ここではタイプＡ、タイプＢとしての電気特性切換を説明するが、実際には、半導体メモリ装置１が対応可能なメモリタイプの数や種類に応じて、必要なタイプ数の電気特性切換が行われる構成となることはいうまでもない。
また、各図では信号経路として入力系、出力系、双方向系として３つを示しているが、具体的な信号経路は、これらのいずれかに相当すると考えればよい。たとえばコマンドＣＭＤやデータ入力ＤＱｉｎの信号経路としては、それぞれ図の入力系の構成が採られると考えればよい。
また、図２９〜図３３における内部ロジック４０とは、セレクタ２３、ＰＬＬ部２４、インターフェースモジュール群２１を包括的に示したブロックである。
まず図２９の例を説明する。
ＩＯバッファ２２には、入力系として、タイプＡバッファ４４，タイプＢバッファ４８、スイッチ４１、５３が設けられる。
またＩＯバッファ２２には、出力系として、タイプＡバッファ４５，タイプＢバッファ４９，スイッチ４２，５４が設けられる。
またＩＯバッファ２２には、双方向系として、タイプＡバッファ４６，タイプＡ・３ステートバッファ４７、タイプＢバッファ５０，タイプＢ・３ステートバッファ５１、スイッチ４３，５５，５６が設けられる。
モード指示信号Ｍｄは、バッファアンプ５２を介してモード解釈部２５に供給される。
ＩＯバッファ２２には、入力系として、タイプＡバッファ４４，タイプＢバッファ４８、スイッチ４１、５３が設けられる。
またＩＯバッファ２２には、出力系として、タイプＡバッファ４５，タイプＢバッファ４９，スイッチ４２，５４が設けられる。
またＩＯバッファ２２には、双方向系として、タイプＡバッファ４６，タイプＡ・３ステートバッファ４７、タイプＢバッファ５０，タイプＢ・３ステートバッファ５１、スイッチ４３，５５，５６が設けられる。
モード指示信号Ｍｄは、バッファアンプ５２を介してモード解釈部２５に供給される。
また、半導体メモリ装置１の外部からの導入される電源ラインとしては、タイプＡバッファ用電源ライン７０と、タイプＢバッファ用電源ライン７１と、内部ロジック用電源ライン７２と、モードバッファ用電源ライン７３が形成されている。
たとえば、タイプＡバッファ用電源ライン７０は、３．３Ｖの電源ラインとされ、このタイプＡバッファ用電源ライン７０は、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７、スイッチ４１，４２，４３に対する電力供給を行う。
また、タイプＢバッファ用電源ライン７１は、たとえば２．５Ｖの電源ラインとされ、このタイプＢバッファ用電源ライン７１は、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１に対する電力供給を行う。
内部ロジック用電源ライン７２は、内部ロジック４０内の各回路部（インターフェースモジュール群２１やＰＬＬ部２４）やモード解釈部２５に動作電源電圧を供給するとともに、スイッチ５３，５４，５５，５６のスイッチング動作のための動作電源電圧の供給を行う。
モードバッファ用電源ライン７３は、バッファアンプ５２に動作電源電圧を供給する。
たとえば、タイプＡバッファ用電源ライン７０は、３．３Ｖの電源ラインとされ、このタイプＡバッファ用電源ライン７０は、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７、スイッチ４１，４２，４３に対する電力供給を行う。
また、タイプＢバッファ用電源ライン７１は、たとえば２．５Ｖの電源ラインとされ、このタイプＢバッファ用電源ライン７１は、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１に対する電力供給を行う。
内部ロジック用電源ライン７２は、内部ロジック４０内の各回路部（インターフェースモジュール群２１やＰＬＬ部２４）やモード解釈部２５に動作電源電圧を供給するとともに、スイッチ５３，５４，５５，５６のスイッチング動作のための動作電源電圧の供給を行う。
モードバッファ用電源ライン７３は、バッファアンプ５２に動作電源電圧を供給する。
なお、この例ではスイッチ４１、４２、４３にはタイプＡバッファ用電源ライン７０による動作電源電圧の供給が行われるが、これはスイッチ４１、４２，４３のスイッチング動作を可能とする電源電圧が供給されればよく、他の電源ラインからスイッチ４１、４２，４３の動作電源電圧を供給してもよい。
各スイッチ４１，４２，４３，５３，５４，５５，５６は、タイプＡに対応するａ端子と、タイプＢに対応するｂ端子を切換可能な構成とされる。
そして各スイッチ４１，４２，４３，５３，５４，５５，５６はモード解釈部２５からのモード信号Ｓｍｄにより、接続端子を切り換える。
そして各スイッチ４１，４２，４３，５３，５４，５５，５６はモード解釈部２５からのモード信号Ｓｍｄにより、接続端子を切り換える。
たとえばモード信号ＳｍｄによりタイプＡに相当するメモリタイプが指示される場合は、各スイッチ４１，４２，４３，５３，５４，５５，５６はａ端子を選択する。これによって、ＩＯバッファ２２では、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７が機能して各種信号の入出力を行うことになり、つまりタイプＡに相当するメモリタイプに応じた入出力バッファ動作が実現される。
またモード信号ＳｍｄによりタイプＢに相当するメモリタイプが指示される場合は、各スイッチ４１，４２，４３，５３，５４，５５，５６はｂ端子を選択する。これによって、ＩＯバッファ２２では、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１が機能して各種信号の入出力を行うことになり、つまりタイプＢに相当するメモリタイプに応じた入出力バッファ動作が実現される。
なお、ここでは、タイプＡ、タイプＢとして、２つの電気特性タイプの切換というモデルで説明したが、実際には、搭載されるインターフェースモジュール２１の数や種類によってバッファ電気特性として切換を実行すべきタイプ数はより多数となることが想定される。
たとえば電源電圧や遅延特性の異なる電気特性タイプとして、タイプＣ、タイプＤ・・・というように多数のタイプが必要となる。その場合、各タイプに応じたバッファアンプが上記タイプＡ，Ｂと同様に搭載され、スイッチ４１，４２，４３，５３，５４，５５，５６により、それらが選択される構成とされればよい。
以降、図３０〜図３３で他の構成を述べるが、このようにより多数の電気特性タイプに対応するように構成を拡張的に考えるべきであることは同様である。
たとえば電源電圧や遅延特性の異なる電気特性タイプとして、タイプＣ、タイプＤ・・・というように多数のタイプが必要となる。その場合、各タイプに応じたバッファアンプが上記タイプＡ，Ｂと同様に搭載され、スイッチ４１，４２，４３，５３，５４，５５，５６により、それらが選択される構成とされればよい。
以降、図３０〜図３３で他の構成を述べるが、このようにより多数の電気特性タイプに対応するように構成を拡張的に考えるべきであることは同様である。
続いてＩＯバッファ２２の他の構成例を図２９で説明する。なお、図２９と同一部分は同一符号を付して重複説明を避ける。
この図３０の例では、半導体メモリ装置１に外部から導入する電源ラインを３本としている。すなわちバッファ用電源ライン７４，モードバッファ用電源ライン７３、内部ロジック用電源ライン７２である。
この図３０の例では、半導体メモリ装置１に外部から導入する電源ラインを３本としている。すなわちバッファ用電源ライン７４，モードバッファ用電源ライン７３、内部ロジック用電源ライン７２である。
そしてバッファ用電源ライン７４は、スイッチ４１、４２，４３への電源ラインとされるとともに、電源ラインスイッチ５７によって、接続先がＡタイプ系とＢタイプ系に切り換えられるようにしている。
モード信号Ｓｍｄは、各スイッチ４１，４２，４３，５３，５４，５５，５６と、電源ラインスイッチ５７に供給される。
バッファ用電源ライン７４には、電子機器の回路基板に半導体メモリ装置１がマウントされる際、この半導体メモリ装置１がどのようなメモリタイプとして使用されるかに応じて、所定の電源電圧が供給される。
たとえばその電子機器において、半導体メモリ装置１をＳＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって３．３Ｖの電源ラインに固定接続されることになる。一方、たとえばその電子機器において、半導体メモリ装置１をＤＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって２．５Ｖの電源ラインに固定接続されることになる。
モード信号Ｓｍｄは、各スイッチ４１，４２，４３，５３，５４，５５，５６と、電源ラインスイッチ５７に供給される。
バッファ用電源ライン７４には、電子機器の回路基板に半導体メモリ装置１がマウントされる際、この半導体メモリ装置１がどのようなメモリタイプとして使用されるかに応じて、所定の電源電圧が供給される。
たとえばその電子機器において、半導体メモリ装置１をＳＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって３．３Ｖの電源ラインに固定接続されることになる。一方、たとえばその電子機器において、半導体メモリ装置１をＤＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって２．５Ｖの電源ラインに固定接続されることになる。
そして、たとえばモード信号ＳｍｄによりタイプＡに相当するメモリタイプが指示される場合は、各スイッチ４１，４２，４３，５３，５４，５５，５６はａ端子を選択し、電源ラインスイッチ５７もａ端子を選択する。
この場合、バッファ用電源ライン７４は、３．３Ｖ電源ラインとされているため、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７には３．３Ｖ電源電圧が供給される。従ってＩＯバッファ２２では、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７が機能して各種信号の入出力を行うことになり、タイプＡに相当するメモリタイプに応じた入出力バッファ動作が実現される。
この場合、バッファ用電源ライン７４は、３．３Ｖ電源ラインとされているため、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７には３．３Ｖ電源電圧が供給される。従ってＩＯバッファ２２では、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７が機能して各種信号の入出力を行うことになり、タイプＡに相当するメモリタイプに応じた入出力バッファ動作が実現される。
またモード信号ＳｍｄによりタイプＢに相当するメモリタイプが指示される場合は、各スイッチ４１，４２，４３，５３，５４，５５，５６はｂ端子を選択し、電源ラインスイッチ５７もｂ端子を選択する。
この場合、バッファ用電源ライン７４は、２．５Ｖ電源ラインとされているため、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１には２．５Ｖ電源電圧が供給される。従ってＩＯバッファ２２では、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１が機能して各種信号の入出力を行うことになり、タイプＢに相当するメモリタイプに応じた入出力バッファ動作が実現される。
この場合、バッファ用電源ライン７４は、２．５Ｖ電源ラインとされているため、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１には２．５Ｖ電源電圧が供給される。従ってＩＯバッファ２２では、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１が機能して各種信号の入出力を行うことになり、タイプＢに相当するメモリタイプに応じた入出力バッファ動作が実現される。
続いて図３１の例を説明する。
この図３１の例は、半導体メモリ装置１に外部から導入する電源ラインを、共通電源ライン７６のみとしている。そしてＩＯバッファ２２内にＤＣ／ＤＣコンバータ（ＤＤＣ）５８が設けられている。
ＤＣ／ＤＣコンバータ５８は、共通電源ライン７６からの電源電圧に対して電圧変換を行い、各電源ラインにそれぞれ所定電圧の供給を行う。
すなわちＤＣ／ＤＣコンバータ５８は、スイッチ用電源ライン７５により、スイッチ４１、４２，４３に対する電源電圧の供給を行う。
またＤＣ／ＤＣコンバータ５８は、タイプＡバッファ用電源ライン７０により、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７に対する３．３Ｖの電源電圧の供給を行う。
またＤＣ／ＤＣコンバータ５８は、タイプＢバッファ用電源ライン７１により、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１に対する２．５Ｖの電源電圧の供給を行う。
またＤＣ／ＤＣコンバータ５８は、モードバッファ用電源ライン７３により、バッファアンプ５２に対する電源電圧の供給を行う。
またＤＣ／ＤＣコンバータ５８は、内部ロジック用電源ライン７２により、内部ロジック４０、スイッチ５３，５４，５５，５６、モード解釈部２５に対する電源電圧の供給を行う。
この図３１の例は、半導体メモリ装置１に外部から導入する電源ラインを、共通電源ライン７６のみとしている。そしてＩＯバッファ２２内にＤＣ／ＤＣコンバータ（ＤＤＣ）５８が設けられている。
ＤＣ／ＤＣコンバータ５８は、共通電源ライン７６からの電源電圧に対して電圧変換を行い、各電源ラインにそれぞれ所定電圧の供給を行う。
すなわちＤＣ／ＤＣコンバータ５８は、スイッチ用電源ライン７５により、スイッチ４１、４２，４３に対する電源電圧の供給を行う。
またＤＣ／ＤＣコンバータ５８は、タイプＡバッファ用電源ライン７０により、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７に対する３．３Ｖの電源電圧の供給を行う。
またＤＣ／ＤＣコンバータ５８は、タイプＢバッファ用電源ライン７１により、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１に対する２．５Ｖの電源電圧の供給を行う。
またＤＣ／ＤＣコンバータ５８は、モードバッファ用電源ライン７３により、バッファアンプ５２に対する電源電圧の供給を行う。
またＤＣ／ＤＣコンバータ５８は、内部ロジック用電源ライン７２により、内部ロジック４０、スイッチ５３，５４，５５，５６、モード解釈部２５に対する電源電圧の供給を行う。
モード解釈部２５からのモード信号Ｓｍｄは、各スイッチ４１，４２，４３，５３，５４，５５，５６と、ＤＣ／ＤＣコンバータ５８に供給される。ＤＣ／ＤＣコンバータ５８は、タイプＡバッファ用電源ライン７０への電源電圧出力と、タイプＢバッファ用電源ライン７１への電源電圧出力を、モード信号Ｓｍｄに応じて選択的に実行する。
そして、たとえばモード信号ＳｍｄによりタイプＡに相当するメモリタイプが指示される場合は、各スイッチ４１，４２，４３，５３，５４，５５，５６はａ端子を選択し、またＤＣ／ＤＣコンバータ５８は、スイッチ用電源ライン７５、モードバッファ用電源ライン７３、内部ロジック用電源ライン７２への各動作電源電圧の供給を行い、タイプＡバッファ用電源ライン７０への３．３Ｖの電源電圧の供給を行う。
従ってＩＯバッファ２２では、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７が機能して各種信号の入出力を行うことになり、タイプＡに相当するメモリタイプに応じた入出力バッファ動作が実現される。
従ってＩＯバッファ２２では、タイプＡバッファ４４，４５，４６、タイプＡ・３ステートバッファ４７が機能して各種信号の入出力を行うことになり、タイプＡに相当するメモリタイプに応じた入出力バッファ動作が実現される。
またモード信号ＳｍｄによりタイプＢに相当するメモリタイプが指示される場合は、各スイッチ４１，４２，４３，５３，５４，５５，５６はｂ端子を選択し、またＤＣ／ＤＣコンバータ５８は、スイッチ用電源ライン７５、モードバッファ用電源ライン７３、内部ロジック用電源ライン７２への各動作電源電圧の供給を行い、タイプＢバッファ用電源ライン７１への２．５Ｖの電源電圧の供給を行う。
従ってＩＯバッファ２２では、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１が機能して各種信号の入出力を行うことになり、タイプＢに相当するメモリタイプに応じた入出力バッファ動作が実現される。
従ってＩＯバッファ２２では、タイプＢバッファ４８，４９，５０、タイプＢ・３ステートバッファ５１が機能して各種信号の入出力を行うことになり、タイプＢに相当するメモリタイプに応じた入出力バッファ動作が実現される。
次に図３２の例を説明する。ただし、この図３２の例は、ＩＯバッファ２２についてはモード信号Ｓｍｄによる内部的な切換を行わない構成例である。
この場合、ＩＯバッファ２２には、入力系として、共通バッファ８１が設けられる。また出力系として、共通バッファ８２が設けられる。また双方向系として、共通バッファ８３と共通３ステートバッファ８４が設けられる。
共通バッファ８１，８２，８３および共通３ステートバッファ８４は、印加電圧にて電圧レンジも遅延も許容できるバッファアンプである。
この場合、ＩＯバッファ２２には、入力系として、共通バッファ８１が設けられる。また出力系として、共通バッファ８２が設けられる。また双方向系として、共通バッファ８３と共通３ステートバッファ８４が設けられる。
共通バッファ８１，８２，８３および共通３ステートバッファ８４は、印加電圧にて電圧レンジも遅延も許容できるバッファアンプである。
そして半導体メモリ装置１に外部から導入する電源ラインは、バッファ用電源ライン７４，モードバッファ用電源ライン７３、内部ロジック用電源ライン７２の３本である。
バッファ用電源ライン７４は、共通バッファ８１，８２，８３および共通３ステートバッファ８４に電力供給を行う電源ラインとして形成される。
内部ロジック用電源ライン７２は、内部ロジック４０内の各部と、モード解釈部２５に電力供給を行う電源ラインとして形成される。
モードバッファ用電源ライン７３は、バッファアンプ５２に電力供給を行う電源ラインとして形成される。
バッファ用電源ライン７４は、共通バッファ８１，８２，８３および共通３ステートバッファ８４に電力供給を行う電源ラインとして形成される。
内部ロジック用電源ライン７２は、内部ロジック４０内の各部と、モード解釈部２５に電力供給を行う電源ラインとして形成される。
モードバッファ用電源ライン７３は、バッファアンプ５２に電力供給を行う電源ラインとして形成される。
バッファ用電源ライン７４には、電子機器の回路基板に半導体メモリ装置１がマウントされる際、この半導体メモリ装置１がどのようなメモリタイプとして使用されるかに応じて、所定の電源電圧が供給される。
たとえばその電子機器において、半導体メモリ装置１をＳＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって３．３Ｖの電源ラインに固定接続されることになる。
一方、たとえばその電子機器において、半導体メモリ装置１をＤＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって２．５Ｖの電源ラインに固定接続されることになる。
たとえばその電子機器において、半導体メモリ装置１をＳＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって３．３Ｖの電源ラインに固定接続されることになる。
一方、たとえばその電子機器において、半導体メモリ装置１をＤＤＲとして扱う場合、このバッファ用電源ライン７４は、回路基板配線によって２．５Ｖの電源ラインに固定接続されることになる。
この構成の場合、ＩＯバッファ２２は、モード解釈部２５からのモード信号Ｓｍｄに基づく切換動作を行う必要はない。モード信号Ｓｍｄによる切換動作は、内部ロジック４０内のセレクタ２３およびＰＬＬ部２４において行われることになる。
たとえば半導体メモリ装置１をＳＤＲとして扱う場合、バッファ用電源ライン７４は３．３Ｖの電源ラインとされ、共通バッファ８１，８２，８３および共通３ステートバッファ８４が３．３Ｖの電源電圧で動作する。
またたとえば、半導体メモリ装置１をＤＤＲとして扱う場合、バッファ用電源ライン７４は２．５Ｖの電源ラインとされ、共通バッファ８１，８２，８３および共通３ステートバッファ８４が２．５Ｖの電源電圧で動作する。
たとえば半導体メモリ装置１をＳＤＲとして扱う場合、バッファ用電源ライン７４は３．３Ｖの電源ラインとされ、共通バッファ８１，８２，８３および共通３ステートバッファ８４が３．３Ｖの電源電圧で動作する。
またたとえば、半導体メモリ装置１をＤＤＲとして扱う場合、バッファ用電源ライン７４は２．５Ｖの電源ラインとされ、共通バッファ８１，８２，８３および共通３ステートバッファ８４が２．５Ｖの電源電圧で動作する。
次に図３３の例を説明する。
この例は、上記図３２と同様に共通バッファ８１，８２，８３および共通３ステートバッファ８４を備えるものであるが、半導体メモリ装置１に外部から導入する電源ラインは、共通電源ライン７６のみとする。そしてＩＯバッファ２２内にＤＣ／ＤＣコンバータ８５が設けられている。
ＤＣ／ＤＣコンバータ８５は、共通電源ライン７６からの電源電圧に対して電圧変換を行い、各電源ラインにそれぞれ所定電圧の電力供給を行う。
すなわち、ＤＣ／ＤＣコンバータ８５は、バッファ用電源ライン７４により、共通バッファ８１，８２，８３および共通３ステートバッファ８４に対する電源電圧の供給を行う。
また、ＤＣ／ＤＣコンバータ８５は、モードバッファ用電源ライン７３により、バッファアンプ５２に対する電源電圧の供給を行う。
また、ＤＣ／ＤＣコンバータ８５は、内部ロジック用電源ライン７２により、内部ロジック４０、モード解釈部２５に対する電源電圧の供給を行う。
この例は、上記図３２と同様に共通バッファ８１，８２，８３および共通３ステートバッファ８４を備えるものであるが、半導体メモリ装置１に外部から導入する電源ラインは、共通電源ライン７６のみとする。そしてＩＯバッファ２２内にＤＣ／ＤＣコンバータ８５が設けられている。
ＤＣ／ＤＣコンバータ８５は、共通電源ライン７６からの電源電圧に対して電圧変換を行い、各電源ラインにそれぞれ所定電圧の電力供給を行う。
すなわち、ＤＣ／ＤＣコンバータ８５は、バッファ用電源ライン７４により、共通バッファ８１，８２，８３および共通３ステートバッファ８４に対する電源電圧の供給を行う。
また、ＤＣ／ＤＣコンバータ８５は、モードバッファ用電源ライン７３により、バッファアンプ５２に対する電源電圧の供給を行う。
また、ＤＣ／ＤＣコンバータ８５は、内部ロジック用電源ライン７２により、内部ロジック４０、モード解釈部２５に対する電源電圧の供給を行う。
モード解釈部２５からのモード信号Ｓｍｄは、ＩＯバッファ２２内においてはＤＣ／ＤＣコンバータ８５に供給される。ＤＣ／ＤＣコンバータ８５は、バッファ用電源ライン７４へ供給する電源電圧を、モード信号Ｓｍｄに応じて切り換える。
たとえばモード信号ＳｍｄによりＳＤＲモードが指示される場合は、ＤＣ／ＤＣコンバータ８５は、モードバッファ用電源ライン７３、内部ロジック用電源ライン７２への各動作電源電圧の供給を行うとともに、バッファ用電源ライン７４へ印加する電源電圧を３．３Ｖとする。
これにより共通バッファ８１，８２，８３および共通３ステートバッファ８４が、ＳＤＲに応じた入出力バッファ動作を行う。
これにより共通バッファ８１，８２，８３および共通３ステートバッファ８４が、ＳＤＲに応じた入出力バッファ動作を行う。
またたとえばモード信号ＳｍｄによりＤＤＲモードが指示される場合は、ＤＣ／ＤＣコンバータ８５は、モードバッファ用電源ライン７３、内部ロジック用電源ライン７２への各動作電源電圧の供給を行うとともに、バッファ用電源ライン７４へ印加する電源電圧を２．５Ｖとする。
これにより共通バッファ８１，８２，８３および共通３ステートバッファ８４が、ＤＤＲに応じた入出力バッファ動作を行う。
これにより共通バッファ８１，８２，８３および共通３ステートバッファ８４が、ＤＤＲに応じた入出力バッファ動作を行う。
以上、ＩＯバッファ２２としては図２９〜図３３のような構成を採ることで、各モード（メモリタイプ）に応じた入出力バッファ動作を実行できることになる。
［６．半導体メモリ装置の他の構成例］
本実施の形態の半導体メモリ装置１の構成を図２に示したが、半導体メモリ装置１としては、他の構成例も考えられる。図３４に他の構成例を例示する。なお、図２と同一部分は同一符号を付し、説明を省略する。
本実施の形態の半導体メモリ装置１の構成を図２に示したが、半導体メモリ装置１としては、他の構成例も考えられる。図３４に他の構成例を例示する。なお、図２と同一部分は同一符号を付し、説明を省略する。
図３４の構成例は、各インターフェースモジュール２１１−０〜２１１−ｎ、２１−２，２１−３，２１−４のそれぞれに対応するように専用のＩＯバッファを設ける用にした例である。
すなわち、ＳＤＲ−ＩＦモジュール２１１−０用のＩＯバッファ２２ａ、ＤＤＲ−ＩＦモジュール２１１−１用のＩＯバッファ２２ｂ、ＤＤＲ２−ＩＦモジュール２１１−２用のＩＯバッファ２２ｃ、ＤＤＲ（ｎ）−ＩＦモジュール２１１−ｎ用のＩＯバッファ２２ｄ、ＳＲＡＭ−ＩＦモジュール２１−２用のＩＯバッファ２２ｅ、ＤＰＲＡＭ−ＩＦモジュール２１−３用のＩＯバッファ２２ｆ、ＦＩＦＯ−ＩＦモジュール２１−４用のＩＯバッファ２２ｇが設けられる。
また、システムクロックＣＬＫに対応する入力バッファ２２ｈが設けられ、システムクロックＣＬＫは入力バッファ２２ｈを介してＰＬＬ部２４に供給される。
またモード指示信号Ｍｄに対応する入力バッファ２２ｉが設けられ、モード指示信号Ｍｄは入力バッファ２２ｉを介してモード解釈部２５に供給される。
すなわち、ＳＤＲ−ＩＦモジュール２１１−０用のＩＯバッファ２２ａ、ＤＤＲ−ＩＦモジュール２１１−１用のＩＯバッファ２２ｂ、ＤＤＲ２−ＩＦモジュール２１１−２用のＩＯバッファ２２ｃ、ＤＤＲ（ｎ）−ＩＦモジュール２１１−ｎ用のＩＯバッファ２２ｄ、ＳＲＡＭ−ＩＦモジュール２１−２用のＩＯバッファ２２ｅ、ＤＰＲＡＭ−ＩＦモジュール２１−３用のＩＯバッファ２２ｆ、ＦＩＦＯ−ＩＦモジュール２１−４用のＩＯバッファ２２ｇが設けられる。
また、システムクロックＣＬＫに対応する入力バッファ２２ｈが設けられ、システムクロックＣＬＫは入力バッファ２２ｈを介してＰＬＬ部２４に供給される。
またモード指示信号Ｍｄに対応する入力バッファ２２ｉが設けられ、モード指示信号Ｍｄは入力バッファ２２ｉを介してモード解釈部２５に供給される。
この場合、ＩＯバッファ２２ａ〜２２ｇは、それぞれ対応するインターフェースモジュール２１１−０〜２１１−ｎ、２１−２，２１−３，２１−４に応じた専用の入出力信号系やバッファアンプ、および接続端子を有する。
たとえばＳＤＲ−ＩＦモジュール２１１−０に対応するＩＯバッファ２２ａは、コマンドＣＭＤの入力端子および入力バッファと、データ入力ＤＱｉｎについての入力端子および入力バッファと、データ出力ＤＱｏｕｔについての出力端子および出力バッファを有する。もちろんＩＯバッファ２２ａ内の各バッファは、ＳＤＲに応じた電気特性とされる。
またたとえばＤＤＲ−ＩＦモジュール２１１−１に対応するＩＯバッファ２２ｂは、コマンドＣＭＤの入力端子および入力バッファと、データ入力ＤＱｉｎについての入力端子および入力バッファと、データ出力ＤＱｏｕｔについての出力端子および出力バッファと、データストローブ信号ＤＱＳについての入出力端子および入出力バッファを有する。もちろんＩＯバッファ２２ｂ内の各バッファは、ＤＤＲに応じた電気特性とされる。
たとえばＳＤＲ−ＩＦモジュール２１１−０に対応するＩＯバッファ２２ａは、コマンドＣＭＤの入力端子および入力バッファと、データ入力ＤＱｉｎについての入力端子および入力バッファと、データ出力ＤＱｏｕｔについての出力端子および出力バッファを有する。もちろんＩＯバッファ２２ａ内の各バッファは、ＳＤＲに応じた電気特性とされる。
またたとえばＤＤＲ−ＩＦモジュール２１１−１に対応するＩＯバッファ２２ｂは、コマンドＣＭＤの入力端子および入力バッファと、データ入力ＤＱｉｎについての入力端子および入力バッファと、データ出力ＤＱｏｕｔについての出力端子および出力バッファと、データストローブ信号ＤＱＳについての入出力端子および入出力バッファを有する。もちろんＩＯバッファ２２ｂ内の各バッファは、ＤＤＲに応じた電気特性とされる。
このような構成の場合、この半導体メモリ装置１を電子機器の回路基板にマウントするにあたっては、半導体メモリ装置１をどのメモリタイプで用いるかに応じて、メモリコントローラ１００と接続するＩＯバッファを、ＩＯバッファ２２ａ〜２２ｇのうちから選択することになる。
たとえば、その電子機器において半導体メモリ装置１をＤＤＲとして使用する場合、ＩＯバッファ２２ｂの端子がメモリコントローラ１００と接続されるように、たとえば基板配線の設計を行う。すると、その場合図３５に示すように、ＩＯバッファ２２ｂを介してメモリコントローラ１００ａとＤＤＲ−ＩＦモジュール２１１−１の間で各種信号の入出力が行われる状態となる。このとき他のＩＯバッファ２２ａ、２２ｃ〜２２ｇは使用されない。
当然、モード指示信号ＭｄはＤＤＲモードを示す信号とされ、モード解釈部２５はＤＤＲモードとしてのモード信号ＳｍｄをＰＬＬ部２４に与える。これによりＰＬＬ部２４はＤＤＲ−ＩＦモジュール２１１−１に処理クロック群を与えてＤＤＲ−ＩＦモジュール２１１−１を機能させるとともに、他のインターフェースモジュール２１１−０，２１１−ｎ、２１−２〜２１−４についてはクロック供給を停止し、動作オフ状態とさせる。
これにより、半導体メモリ装置１はＤＤＲとして機能する。
そしてこの構成の場合、図２で示したセレクタ２３は不要となる。
たとえば、その電子機器において半導体メモリ装置１をＤＤＲとして使用する場合、ＩＯバッファ２２ｂの端子がメモリコントローラ１００と接続されるように、たとえば基板配線の設計を行う。すると、その場合図３５に示すように、ＩＯバッファ２２ｂを介してメモリコントローラ１００ａとＤＤＲ−ＩＦモジュール２１１−１の間で各種信号の入出力が行われる状態となる。このとき他のＩＯバッファ２２ａ、２２ｃ〜２２ｇは使用されない。
当然、モード指示信号ＭｄはＤＤＲモードを示す信号とされ、モード解釈部２５はＤＤＲモードとしてのモード信号ＳｍｄをＰＬＬ部２４に与える。これによりＰＬＬ部２４はＤＤＲ−ＩＦモジュール２１１−１に処理クロック群を与えてＤＤＲ−ＩＦモジュール２１１−１を機能させるとともに、他のインターフェースモジュール２１１−０，２１１−ｎ、２１−２〜２１−４についてはクロック供給を停止し、動作オフ状態とさせる。
これにより、半導体メモリ装置１はＤＤＲとして機能する。
そしてこの構成の場合、図２で示したセレクタ２３は不要となる。
なお、ＩＯバッファ２２ａ〜２２ｇの電源供給構成によっては、モード信号Ｓｍｄにより、ＩＯバッファ２２ｂに、たとえば２．５Ｖのバッファ動作電源が供給されるようにする。あるいはＩＯバッファ２２ａ〜２２ｇに共通の電源ラインが形成されている場合、基板設計により、その電源ラインが、２．５Ｖ系の電源ラインに接続されるようにすればよい。
なお、図３４および図３５は、図２の構成に対応した他の構成例ではあるが、図６の構成に対応する同様の他の構成例として図３６および図３７に示すように構成することも可能であることはいうまでもない。なお、基本的な概念は図３４および図３５の場合と同様であることから、その詳細な説明は省略する。
以上、実施の形態について説明してきたが、実施の形態の半導体メモリ装置１を用いることで、回路規模の簡略化を実現し、消費電力の増大を抑止しつつ、各種のメモリタイプのメモリとして使用でき、しかも、外部によるリフレッシュコマンドが不要となり、アクセス状況に応じたリフレッシュを行うことが可能となり、効率の良いリフレッシュ制御を行うことができ、ひいては効率の良いメモリアクセスを行うことが可能となり、また、機器製造や設計の効率化や、製造の安定化を実現できる。
たとえばあるメモリタイプのメモリを搭載している電子機器において、そのメモリタイプのメモリの供給が不安定になった場合、そのメモリを半導体メモリ装置１に置き換え、それまでのメモリと同様の動作を実行させることで、メモリ制御回路や周辺回路の設計変更なしに、引き続き機器製造を継続できる。
また、新規に電子機器の設計を行う場合には、搭載するメモリチップとして半導体メモリ装置１を採用することで、自由度の高い設計や効率的な設計が可能となり、また将来メモリ自体の仕様変更（メモリタイプの変更）を行いたい場合にも容易に対応できることになる。
たとえばあるメモリタイプのメモリを搭載している電子機器において、そのメモリタイプのメモリの供給が不安定になった場合、そのメモリを半導体メモリ装置１に置き換え、それまでのメモリと同様の動作を実行させることで、メモリ制御回路や周辺回路の設計変更なしに、引き続き機器製造を継続できる。
また、新規に電子機器の設計を行う場合には、搭載するメモリチップとして半導体メモリ装置１を採用することで、自由度の高い設計や効率的な設計が可能となり、また将来メモリ自体の仕様変更（メモリタイプの変更）を行いたい場合にも容易に対応できることになる。
なお、本発明の半導体メモリ装置は実施の形態の構成に限定されるものではなく、更なる変形例は各種考えられる。
搭載するインターフェースモジュールは、少なくとも２つ以上であり、少なくとも２種類以上のメモリタイプとして機能できるようにすればよい。
搭載するインターフェースモジュールは、少なくとも２つ以上であり、少なくとも２種類以上のメモリタイプとして機能できるようにすればよい。
１，１Ａ・・・半導体メモリ装置、２・・・インターフェース部、３・・・メモリアレイ部、２１・・・インターフェースモジュール群、２１−１・・・ＤＲＡＭ−インターフェース（ＩＦ）モジュール群、２１０・・・共通シーケンス部、２１０１・・・コマンド検出部、２１０２・・・共通状態遷移部、２１０３・・・スイッチ群、２１１・・・専用モジュール部、２１１−０，２１ａ・・・ＳＤＲ−ＩＦモジュール、２１１−１，２１ｂ・・・ＤＤＲ−ＩＦモジュール、２１１−２，２１ｃ・・・ＤＤＲ２−ＩＦモジュール、２１１−ｎ，２１ｅ・・・ＤＤＲ（ｎ）−ＩＦモジュール、２１−２，２１ｆ・・・ＳＲＡＭ−ＩＦモジュール、２１−３，２１ｇ・・・ＤＰＲＡＭ−ＩＦモジュール、２１−４，２１ｈ・・・ＦＩＦＯ−ＩＦモジュール、２２・・・ＩＯバッファ、２３・・・セレクタ、２４・・・ＰＬＬ部、２５・・・モード解釈部、２６・・・リフレッシュ制御部、２６１・・・リフレッシュ（Ref）周期タイマ、２６２・・・リフレッシュ（Ref）周期設定部、２６３・・・バンク（bank）制御部、２６４・・・リフレッシュアドレスカウンタ、２６５・・・リフレッシュ（Ref）コマンド制御部、２６６・・・リフレッシュ禁止区間検出部、２６７・・・ロウ（Row）アドレス監視部、２６８・・・デュアルポートＲＡＭ（Dual-Port-RAM）、３０・・・ＲＡＭアレイ、３１・・・適応的変換器（Adaptive Converter）。
Claims (9)
- リフレッシュ動作を要するメモリアレイが形成されたメモリアレイ部と、
外部装置と上記メモリアレイ部との間のインターフェースを行うインターフェース部と、
上記リフレッシュ動作を制御するリフレッシュ制御部と、を有し、
上記インターフェース部は、
複数のメモリタイプにそれぞれ対応し、選択的に上記外部装置と上記メモリアレイ部との間のインターフェース処理に適用される複数のインターフェースモジュールを含み、
上記リフレッシュ制御部は、
リフレッシュ周期内においてリフレッシュコマンドを発行する機能を有し、当該リフレッシュコマンドの発行に際し、上記メモリアレイへのアクセスコマンドとリフレッシュコマンドとが衝突する場合、当該衝突を回避する機能を含む
半導体メモリ装置。 - 上記リフレッシュ制御部は、
上記リフレッシュ周期内に上記メモリアレイにアクセスを行ったアドレスに対しリフレッシュコマンドをスキップし、リフレッシュを不要とする機能を有する
請求項１記載の半導体メモリ装置。 - 上記リフレッシュ制御部は、
アクセスしたアドレスを監視し、リフレッシュ周期に二重のアクセスをしようとした場合に、リフレッシュコマンドをスキップする
請求項２記載の半導体メモリ装置。 - 上記リフレッシュ制御部は、
アドレス情報を記憶するためのメモリを含み、
リフレッシュ周期内にアクセスしたアドレスの情報を上記メモリに記憶し、リフレッシュアドレスのアクセスのタイミングで上記メモリに記憶した情報を読み出し、当該情報が一度アクセスしたアドレスの情報である場合には上記リフレッシュコマンドをスキップする
請求項３記載の半導体メモリ装置。 - 上記メモリアレイは、独立にアクセス可能な複数のバンクを含み、
上記リフレッシュ制御部は、
アクセスしているバンクとリフレッシュすべきバンクが異なる場合には、リフレッシュ動作は中断しない
請求項２記載の半導体メモリ装置。 - 上記メモリアレイは、独立にアクセス可能な複数のバンクを含み、
上記リフレッシュ制御部は、
アクセスしているバンクとリフレッシュすべきバンクが同じ場合には、リフレッシュ動作を中断する
請求項２記載の半導体メモリ装置。 - 上記メモリアレイは、独立にアクセス可能な複数のバンクを含み、
上記リフレッシュ制御部は、
バンクをリフレッシュする前に、当該バンクに対しアクセス処理を実行した場合、アクセスしたアドレスをスキップする
請求項２記載の半導体メモリ装置。 - 上記メモリアレイは、独立にアクセス可能な複数のバンクを含み、
上記リフレッシュ制御部は、
アクセスしているバンクとリフレッシュすべきバンクが異なる場合には、リフレッシュ動作は中断せず、
アクセスしているバンクとリフレッシュすべきバンクが同じ場合には、リフレッシュ動作は中断し、
バンクをリフレッシュする前に、当該バンクに対しアクセス処理を実行した場合、アクセスしたアドレスをスキップする
請求項２記載の半導体メモリ装置。 - リフレッシュ動作を要するメモリアレイが形成されたメモリアレイ部と外部装置との間で、メモリタイプに応じたインターフェース機能を有する導体メモリ装置の動作方法であって、
リフレッシュ周期内においてリフレッシュコマンドを発行し、
上記メモリアレイへのアクセスコマンドとリフレッシュコマンドとが衝突する場合、上記リフレッシュ周期内に上記メモリアレイにアクセスを行ったアドレスに対しリフレッシュコマンドをスキップし、リフレッシュを不要とする
半導体メモリ装置の動作方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008021710A JP2009181666A (ja) | 2008-01-31 | 2008-01-31 | 半導体メモリ装置およびその動作方法 |
| US12/321,906 US20090238021A1 (en) | 2008-01-31 | 2009-01-27 | Semiconductor memory device and operation method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008021710A JP2009181666A (ja) | 2008-01-31 | 2008-01-31 | 半導体メモリ装置およびその動作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009181666A true JP2009181666A (ja) | 2009-08-13 |
Family
ID=41035508
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008021710A Pending JP2009181666A (ja) | 2008-01-31 | 2008-01-31 | 半導体メモリ装置およびその動作方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20090238021A1 (ja) |
| JP (1) | JP2009181666A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009181669A (ja) * | 2008-01-31 | 2009-08-13 | Sony Corp | 半導体メモリ装置およびその動作方法 |
| JP2016526750A (ja) * | 2013-07-12 | 2016-09-05 | クアルコム，インコーポレイテッド | Ｄｒａｍサブアレイレベル自律リフレッシュメモリコントローラの最適化 |
| US9959912B2 (en) | 2016-02-02 | 2018-05-01 | Qualcomm Incorporated | Timed sense amplifier circuits and methods in a semiconductor memory |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4561782B2 (ja) * | 2007-06-21 | 2010-10-13 | ソニー株式会社 | 半導体メモリ装置、半導体メモリ装置の動作方法 |
| US9304953B2 (en) * | 2012-06-29 | 2016-04-05 | Cypress Semiconductor Corporation | Memory controller devices, systems and methods for translating memory requests between first and second formats for high reliability memory devices |
| KR102155611B1 (ko) * | 2014-02-28 | 2020-09-14 | 에스케이하이닉스 주식회사 | 데이터 저장 장치 |
| US9317464B2 (en) * | 2014-06-26 | 2016-04-19 | Intel Corporation | Method, apparatus and system for configuring coupling with input-output contacts of an integrated circuit |
| US9514800B1 (en) * | 2016-03-26 | 2016-12-06 | Bo Liu | DRAM and self-refresh method |
| KR102469065B1 (ko) * | 2016-06-03 | 2022-11-23 | 에스케이하이닉스 주식회사 | 메모리 장치 |
| TWI740581B (zh) * | 2020-07-20 | 2021-09-21 | 華邦電子股份有限公司 | 虛擬靜態隨機存取記憶體裝置 |
| US20230359373A1 (en) * | 2022-05-03 | 2023-11-09 | Qualcomm Incorporated | Selective refresh for memory devices |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07211067A (ja) * | 1994-01-14 | 1995-08-11 | Matsushita Electric Ind Co Ltd | メモリ制御装置 |
| JPH09282873A (ja) * | 1996-04-08 | 1997-10-31 | Ricoh Co Ltd | メモリ装置 |
| JP2000251467A (ja) * | 1999-03-02 | 2000-09-14 | Nec Ibaraki Ltd | メモリリフレッシュ制御装置およびその制御方法 |
| JP2002015575A (ja) * | 2000-04-28 | 2002-01-18 | Fujitsu Ltd | 自動プリチャージ機能を有するメモリ回路及び自動内部コマンド機能を有する集積回路装置 |
| JP2002074948A (ja) * | 2000-08-28 | 2002-03-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2006323583A (ja) * | 2005-05-18 | 2006-11-30 | Sony Corp | メモリカードおよびカードアダプタ |
| JP2009004033A (ja) * | 2007-06-21 | 2009-01-08 | Sony Corp | 半導体メモリ装置、半導体メモリ装置の動作方法 |
| JP2009004032A (ja) * | 2007-06-21 | 2009-01-08 | Sony Corp | 半導体メモリ装置、半導体メモリ装置の動作方法 |
| JP2009181668A (ja) * | 2008-01-31 | 2009-08-13 | Sony Corp | 半導体メモリ装置およびその動作方法 |
| JP2009181667A (ja) * | 2008-01-31 | 2009-08-13 | Sony Corp | 半導体メモリ装置およびその動作方法 |
| JP2009181669A (ja) * | 2008-01-31 | 2009-08-13 | Sony Corp | 半導体メモリ装置およびその動作方法 |
| JP2009181473A (ja) * | 2008-01-31 | 2009-08-13 | Sony Corp | 半導体メモリ装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7099234B2 (en) * | 2004-06-28 | 2006-08-29 | United Memories, Inc. | Low power sleep mode operation technique for dynamic random access memory (DRAM) devices and integrated circuit devices incorporating embedded DRAM |
| JP5007485B2 (ja) * | 2004-08-26 | 2012-08-22 | ソニー株式会社 | 半導体記憶装置およびそのアクセス方法、並びにメモリ制御システム |
| US7532532B2 (en) * | 2005-05-31 | 2009-05-12 | Micron Technology, Inc. | System and method for hidden-refresh rate modification |
-
2008
- 2008-01-31 JP JP2008021710A patent/JP2009181666A/ja active Pending
-
2009
- 2009-01-27 US US12/321,906 patent/US20090238021A1/en not_active Abandoned
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07211067A (ja) * | 1994-01-14 | 1995-08-11 | Matsushita Electric Ind Co Ltd | メモリ制御装置 |
| JPH09282873A (ja) * | 1996-04-08 | 1997-10-31 | Ricoh Co Ltd | メモリ装置 |
| JP2000251467A (ja) * | 1999-03-02 | 2000-09-14 | Nec Ibaraki Ltd | メモリリフレッシュ制御装置およびその制御方法 |
| JP2002015575A (ja) * | 2000-04-28 | 2002-01-18 | Fujitsu Ltd | 自動プリチャージ機能を有するメモリ回路及び自動内部コマンド機能を有する集積回路装置 |
| JP2002074948A (ja) * | 2000-08-28 | 2002-03-15 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2006323583A (ja) * | 2005-05-18 | 2006-11-30 | Sony Corp | メモリカードおよびカードアダプタ |
| JP2009004033A (ja) * | 2007-06-21 | 2009-01-08 | Sony Corp | 半導体メモリ装置、半導体メモリ装置の動作方法 |
| JP2009004032A (ja) * | 2007-06-21 | 2009-01-08 | Sony Corp | 半導体メモリ装置、半導体メモリ装置の動作方法 |
| JP2009181668A (ja) * | 2008-01-31 | 2009-08-13 | Sony Corp | 半導体メモリ装置およびその動作方法 |
| JP2009181667A (ja) * | 2008-01-31 | 2009-08-13 | Sony Corp | 半導体メモリ装置およびその動作方法 |
| JP2009181669A (ja) * | 2008-01-31 | 2009-08-13 | Sony Corp | 半導体メモリ装置およびその動作方法 |
| JP2009181473A (ja) * | 2008-01-31 | 2009-08-13 | Sony Corp | 半導体メモリ装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009181669A (ja) * | 2008-01-31 | 2009-08-13 | Sony Corp | 半導体メモリ装置およびその動作方法 |
| JP2016526750A (ja) * | 2013-07-12 | 2016-09-05 | クアルコム，インコーポレイテッド | Ｄｒａｍサブアレイレベル自律リフレッシュメモリコントローラの最適化 |
| US9959912B2 (en) | 2016-02-02 | 2018-05-01 | Qualcomm Incorporated | Timed sense amplifier circuits and methods in a semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| US20090238021A1 (en) | 2009-09-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2009181666A (ja) | 半導体メモリ装置およびその動作方法 | |
| JP4561782B2 (ja) | 半導体メモリ装置、半導体メモリ装置の動作方法 | |
| CN111066084B (zh) | 用于提供活动及非活动时钟信号的设备及方法 | |
| US7693000B2 (en) | Semiconductor device | |
| JP4082519B2 (ja) | 半導体集積回路装置、データ処理システム及びメモリシステム | |
| US5581512A (en) | Synchronized semiconductor memory | |
| JP4561783B2 (ja) | 半導体メモリ装置、半導体メモリ装置の動作方法 | |
| US9218871B2 (en) | Semiconductor memory device, information processing system including the same, and controller | |
| JP5528724B2 (ja) | 半導体記憶装置及びこれを制御するメモリコントローラ、並びに、情報処理システム | |
| JP2013030246A (ja) | 情報処理システム | |
| JP3272914B2 (ja) | 同期型半導体装置 | |
| JP2009501399A (ja) | コマンド信号と動作状態に基づいてコマンドをデコードするためのシステムおよび方法 | |
| US5818777A (en) | Circuit for implementing and method for initiating a self-refresh mode | |
| US20090097329A1 (en) | Semiconductor storage device and high-speed address-latching method | |
| JP2009181669A (ja) | 半導体メモリ装置およびその動作方法 | |
| JP2015076110A (ja) | 半導体装置及びこれを備えるデータ処理システム | |
| JP2009181667A (ja) | 半導体メモリ装置およびその動作方法 | |
| US9030895B2 (en) | Memory device with pin register to set input/output direction and bitwidth of data signals | |
| US20040177210A1 (en) | Method and apparatus for multi-functional inputs of a memory device | |
| JP2009181473A (ja) | 半導体メモリ装置 | |
| US20090319708A1 (en) | Electronic system and related method with time-sharing bus | |
| JP2009181668A (ja) | 半導体メモリ装置およびその動作方法 | |
| US8004929B2 (en) | Semiconductor memory device and control method thereof | |
| JP2000331498A (ja) | 半導体記憶装置 | |
| USRE44590E1 (en) | Clock control device for toggling an internal clock of a synchronous DRAM for reduced power consumption |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101019 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120622 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120710 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20121204 |