JPH09282873A - メモリ装置 - Google Patents

メモリ装置

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JPH09282873A
JPH09282873A JP8110589A JP11058996A JPH09282873A JP H09282873 A JPH09282873 A JP H09282873A JP 8110589 A JP8110589 A JP 8110589A JP 11058996 A JP11058996 A JP 11058996A JP H09282873 A JPH09282873 A JP H09282873A
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JP
Japan
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refresh
address
memory
main memory
page
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Application number
JP8110589A
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English (en)
Inventor
Yutaro Nishimura
勇太郎 西村
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Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
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Publication date
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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

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Abstract

(57)【要約】 【課題】 不必要なリフレッシュ動作を省略することに
より，消費電力の増大および計算機の処理速度の低下を
防止する。 【解決手段】 ＤＲＡＭで構成されたメインメモリ１０
１と，定期的にリフレッシュリクエストを発生するリフ
レッシュタイマ１０２と，リフレッシュアドレスを発生
するリフレッシュアドレスカウンタ１０４と，リードラ
イトアクセスのためのアドレスおよびリフレッシュアド
レスからメインメモリ１０１に与えるロウアドレスおよ
びカラムアドレスを生成するアドレス発生回路１０５
と，メインメモリ１０１の各ページが所定時間以内にア
クセスされたか否かを管理するページアクセステーブル
１０６と，ページアクセステーブル１０６を参照して，
リフレッシュの対象アドレスのページが所定時間以内に
アクセスされていた場合，リフレッシュ動作を省略する
メモリコントローラ１０３とを備えている。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は，ＤＲＡＭ（Ｄｙｎ
ａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）に対するデータのリード／ライトおよびリフレッシ
ュ動作を制御するメモリ装置に関する。
【０００２】
【従来の技術】近年，画像・音声などのアプリケーショ
ンが多くなるにしたがって，計算機のメインメモリも大
容量化されつつある。そのメインメモリには，ＳＲＡＭ
より処理速度が遅いものの，容量が大きく単位記憶容量
当たりの単価が安いＤＲＡＭが一般的に使用されてい
る。ただし，ＤＲＡＭは，内部のデータを保持するため
に一定期間おきにリフレッシュ動作（すなわち記憶情報
の再書き込み）が必要である。
【０００３】このため，従来は定期的にリフレッシュの
リクエストを発生するリフレッシュカウンタを用意し，
該リフレッシュカウンタからの信号を検出することによ
り，ＤＲＡＭのリフレッシュ動作を実行している。
【０００４】ところが，このリフレッシュは時間的コス
トおよび消費電力の面で，できるだけ省略することが望
ましい。そこで，例えば，特開平５−２４２６７１号公
報『ＤＲＡＭリフレッシュ装置』では，スチルカメラの
画像領域に対するメモリだけリフレッシュを行う方法が
開示されている。ただし，この装置においては，画像の
ような矩形領域しか対応することができない。
【０００５】
【発明が解決しようとする課題】しかしながら，上記従
来の技術によれば，リフレッシュを定期的に行う必要が
あるため，トータルでは膨大な時間がかかり，計算機の
速度に対し影響を与えるという問題点があった。
【０００６】また，特に大容量のメモリに対して行う場
合は消費電力が大きくなるため，回路の動作が不安定に
なるという問題点もあった，
【０００７】さらに，なるべく不必要なリフレッシュは
行わない方が望ましく，消費電力の増大はバッテリーで
駆動しているシステムにおいても，大きな問題となる。
【０００８】本発明は上記に鑑みてなされたものであっ
て，不必要なリフレッシュ動作を省略することにより，
消費電力の増大および計算機の処理速度の低下を防止す
ることを目的とする。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係るメモリ装置にあっては，ＤＲＡＭ
で構成されたメインメモリを有するメモリ装置におい
て，定期的に前記メインメモリのリフレッシュリクエス
トを発生するリフレッシュタイマと，前記メインメモリ
のリフレッシュアドレスを発生するリフレッシュアドレ
スカウンタと，リードライトアクセスのためのアドレス
および前記リフレッシュアドレスから前記メインメモリ
に与えるロウアドレスおよびカラムアドレスを生成する
アドレス発生回路と，前記メインメモリの各ページが所
定時間以内にアクセスされたか否かを管理するページア
クセステーブルと，前記リフレッシュリクエストに基づ
いて前記メインメモリをリフレッシュする際に，前記ペ
ージアクセステーブルを参照して，リフレッシュの対象
アドレスのページが，所定時間以内にアクセスされてい
た場合，リフレッシュ動作を省略するリフレッシュ制御
手段と，を備えたものである。
【００１０】すなわち，メインメモリに対するアクセス
があった場合，リード／ライトされたページはリフレッ
シュを行ったと同じ効果になり，改めてリフレッシュす
る必要がないので，ページアクセステーブルでページ毎
に所定時間以内にアクセスされたか否かを管理し，定時
間以内にアクセスされたページに対するリフレッシュ動
作を省略する。
【００１１】また，請求項２に係るメモリ装置にあって
は，ＤＲＡＭで構成されたメインメモリを有するメモリ
装置において，定期的に前記メインメモリのリフレッシ
ュリクエストを発生するリフレッシュタイマと，前記メ
インメモリのリフレッシュアドレスを発生するリフレッ
シュアドレスカウンタと，リードライトアクセスのため
のアドレスおよび前記リフレッシュアドレスから前記メ
インメモリに与えるロウアドレスおよびカラムアドレス
を生成するアドレス発生回路と，前記メインメモリの物
理メモリ上で有効な領域を管理する物理メモリアクセス
テーブルと，前記リフレッシュリクエストに基づいて前
記メインメモリをリフレッシュする際に，前記物理メモ
リアクセステーブルを参照して，物理メモリの有効な領
域のみのリフレッシュ動作を行い，物理メモリが有効で
ない領域のリフレッシュ動作を省略するリフレッシュ制
御手段と，を備えたものである。
【００１２】すなわち，実際に使用されていないメモリ
領域は，データが変化しても構わないので，リフレッシ
ュする必要がない。したがって，物理メモリ中にマッピ
ングされている領域を管理するための物理メモリマップ
テーブルを備え，リフレッシュ時にこのテーブルを参照
し，該当する物理メモリがマッピングされていない場合
（使用されていない場合）にはリフレッシュ動作を省略
する。
【００１３】また，請求項３に係るメモリ装置にあって
は，ＤＲＡＭで構成されたメインメモリを有するメモリ
装置において，定期的に前記メインメモリのリフレッシ
ュリクエストを発生するリフレッシュタイマと，前記メ
インメモリのリフレッシュアドレスを発生するリフレッ
シュアドレスカウンタと，リードライトアクセスのため
のアドレスおよび前記リフレッシュアドレスから前記メ
インメモリに与えるロウアドレスおよびカラムアドレス
を生成するアドレス発生回路と，メモリ装置を利用して
いるＣＰＵにキャッシュされているページを管理するキ
ャッシュページテーブルと，前記リフレッシュリクエス
トに基づいて前記メインメモリをリフレッシュする際
に，前記キャッシュページテーブルを参照して，キャッ
シュされているページのリフレッシュ動作を省略するリ
フレッシュ制御手段と，を備えたものである。
【００１４】すなわち，ＣＰＵにキャッシュされたメモ
リ領域は，キャッシュが有効であり，実際のメインメモ
リは有効でなく，リフレッシュする必要がないので，キ
ャッシュされている領域を管理するキャッシュページテ
ーブルを備え，リフレッシュ時にこのテーブルを参照
し，該当する物理メモリがキャッシュされている領域で
あった場合には，リフレッシュ動作を省略する。
【００１５】
【発明の実施の形態】以下，本発明の実施の形態を添付
図面を参照し，〔実施の形態１〕，〔実施の形態２〕，
〔実施の形態３〕の順に説明する。
【００１６】〔実施の形態１〕メモリのリード／ライト
を行えばリフレッシュを行ったのと同じ効果になり，改
めてリフレッシュを行う必要がなくなる。そこで，この
実施の形態１では，直前にアクセスしたページのリフレ
ッシュを省略することにより，消費電力の増大，計算機
速度の低下を防止する。以下，その構成および動作を詳
述する。
【００１７】（実施の形態１の構成）図１は，実施の形
態１に係るメモリ装置の構成を示すブロック図である。
図において，このメモリ装置は，ＤＲＡＭで構成するメ
インメモリ１０１と，リフレッシュタイマ１０２と，リ
フレッシュ制御手段としてのメモリコントローラ１０３
と，リフレッシュアドレスカウンタ１０４と，アドレス
発生回路１０５と，ページアクセステーブル１０６とか
ら構成されている。以下，これら各構成要素の機能を詳
細に説明する。
【００１８】メインメモリ１０１は，アドレスバス，デ
ータバスに接続されている。ＤＲＡＭを動作させるため
の制御信号，すなわち，ＲＡＳ（ロウアドレスストロー
ブ），ＣＡＳ（カラムアドレスストローブ），Ｗ（ライ
ト），ＯＥ（アウトプットイネーブル）の各信号は，メ
モリコントローラ１０３から送られる。これら制御信号
は，組み合わせにより，メモリのリード，ライト，リフ
レッシュを行うことができる。
【００１９】リフレッシュタイマ１０２は，定期的にリ
フレッシュのリクエストを発生し，メモリコントローラ
１０３にメインメモリ１０１のリフレッシュを要求する
ものである。また，ＲＡＳオンリーリフレッシュモード
を使用するため，リフレッシュアドレスカウンタ１０４
にアドレスのインクリメントを指示し，アドレス発生回
路１０５にリフレッシュ用のアドレスを選択し，出力す
るように指示を出すものである。
【００２０】メモリコントローラ１０３は，バス（Ｂｕ
ｓ）からのメモリリード，メモリライトの要求を受け付
け，メインメモリ１０１に対する制御信号（すなわち，
ＲＡＳ，ＣＡＳ，Ｗ，ＯＥ）によりメインメモリ１０１
の動作を制御するものである。また，これと同時にアド
レスをマルチプレクスするための制御信号ＳＥＬをアド
レス発生回路１０５に送る。また，リフレッシュタイマ
１０２からのリフレッシュリクエストを検知すると，メ
インメモリ１０１のリフレッシュサイクルを行うよう
に，ＲＡＳ，ＣＡＳ信号を制御する。
【００２１】リフレッシュアドレスカウンタ１０４は，
ＲＡＳオンリーリフレッシュによるリフレッシュを行う
場合，メインメモリ１０１に送るロウアドレスを発生す
る。リフレッシュタイマ１０２からのリクエストにより
リフレッシュアドレスカウンタ値をインクリメントし，
メインメモリ１０１に与えるロウアドレスを変える。ア
ドレスがメモリの最後まで達したならば０に戻る。
【００２２】アドレス発生回路１０５は，バス（Ｂｕ
ｓ）からのメモリリード，メモリライトに対して，メモ
リコントローラ１０３からの制御信号ＳＥＬにより，ア
ドレスをロウアドレスとカラムアドレスに分け，メイン
メモリ１０１に送る。また，ＲＡＳオンリーリフレッシ
ュ時には，リフレッシュアドレスカウンタ１０４で生成
されたロウアドレスをメインメモリ１０１に送る。
【００２３】ページアクセステーブル１０６は，リフレ
ッシュが必要なアドレスを管理しているテーブルであ
り，ページ単位のアドレスとリフレッシュ実行フラグか
らなっている。メインメモリ１０１上にあるページがア
クセスされたら，そのページアドレスに対するリフレッ
シュ実行フラグを落とし，そのページアドレスのリフレ
ッシュを行わないようにする。一定時間経過後，リフレ
ッシュ実行フラグを立て，リフレッシュのリクエストを
受け付けるようにする。換言すれば，ページアクセステ
ーブル１０６は，メインメモリ１０１の各ページが所定
時間以内にアクセスされたか否かを管理するテーブルで
ある。
【００２４】（実施の形態１の動作）次に，以上のよう
に構成されたメモリ装置の動作について説明する。バス
（Ｂｕｓ）からメモリリード／メモリライトリクエスト
があった場合，メモリコントローラ１０３はリフレッシ
ュタイマ１０２からリフレッシュの要求があるか否かを
チェックする。
【００２５】リフレッシュの要求がなかった場合には，
そのままメモリのリード／ライトを実行し，リフレッシ
ュ要求があった場合には，バス（Ｂｕｓ）からのアクセ
スをペンディングし，メインメモリ１０１のリフレッシ
ュを実行する。その後，リフレッシュが終了した時点で
ペンディングされていたバス（Ｂｕｓ）のリード／ライ
トアクセスを実行する。
【００２６】メモリのリード／ライトは，バス（Ｂｕ
ｓ）からの要求であるＡＳ（アドレス・ストローブ），
ＤＳ（データ・ストローブ）をメモリコントローラ１０
３が検知することにより開始される。このとき，バス
（Ｂｕｓ）からのアドレスをアドレス発生回路１０５の
中にあるマルチプレクサで時分割し，ＲＡＳ，ＣＡＳの
信号に合わせて分割されたロウアドレスとカラムアドレ
スをメモリに送る。
【００２７】そして，リードのときはデータバス上にデ
ータが有効になった時点，ライトのときはデータがメモ
リに書き込まれた時点でバス上にＡＣＫ信号を応答し，
メモリのリード／ライトが終了したことを知らせる。
【００２８】また，ＯＳではページと呼ばれる単位ごと
にメモリを読み書きする場合が多く，テーブルを用意す
ればページごとのメモリアクセス状況を管理することが
できる。
【００２９】ページアクセステーブル１０６は，図２に
示すようにアクセスがあったページを管理しているデー
ブルであり，同時にリフレッシュが必要であるページを
示している。このページアクセステーブル１０６は，リ
フレッシュのためのページアドレスとリフレッシュ実行
フラグからなっている。リフレッシュ実行フラグは１ビ
ットで示され，たとえば０のときにリフレッシュは不必
要であり，１のときにリフレッシュが必要であるものと
する。
【００３０】メインメモリ１０１上にあるページアドレ
スがアクセスされたら，そのページアドレスに対するリ
フレッシュ実行フラグを０にし，そのページアドレスの
リフレッシュを実行しないようにする。たとえばメモリ
の（ｍ）および（ｍ＋１）にアクセスした場合，図２に
示すように（ｍ）と（ｍ＋１）のリフッシュ実行フラグ
が０になる。
【００３１】また，一定時間経過後，すなわち，一定回
数のリフレッシュタイマ１０２からのリクエスト信号
（バーＲＦ＿ＲＱ）を受け付けた後，リフレッシュ実行
フラグを１とし，リフレッシュのリクエストを受け付け
るようにする。
【００３２】リフレッシュアドレスカウンタ１０４は，
リフレッシュタイマ１０２からのリクエスト信号（バー
ＲＦ＿ＲＱ）を受け付けると，アドレス値をインクリメ
ントする。次に，アドレスカウンタで示されるロウアド
レスのＲＡＳオンリーリフレッシュの動作に入るが，こ
のとき，ページアドレステーブル１０６を参照し，その
ロウアドレスに対するリフレッシュ実行フラグが０であ
るか１であるかを判定する。
【００３３】ここでリフレッシュ実行フラグが１の場合
には，そのままリフレッシュサイクルに入り，アドレス
発生回路１０５からロウアドレスをメインメモリ１０１
に与え，メモリコントローラ１０３からＲＡＳ信号を与
えることにより，リフレッシュを完成させる。
【００３４】一方，リフレッシュ実行フラグが０の場合
にはリフレッシュが必要でないので，リフレッシュサイ
クルに移行せずにそのまま抜ける。たとえばページアク
セステーブル１０６が図２に示すようになっていた場
合，そのタイミングは図３に示すタイミングチャートに
基づいたものとなる。
【００３５】（実施の形態１の効果）したがって，上記
実施の形態１において，アクセスしたページを管理する
ページアクセステーブル１０６を備え，アクセスしたら
ページアクセステーブル１０６のリフレッシュ実行フラ
グを立て，リフレッシュ時にこのテーブルを参照し，所
定時間以内にアクセスしたページであった場合にリフレ
ッシュを省略するため，消費電力の増大および計算機速
度の低下を防止することができる。
【００３６】〔実施の形態２〕実際に使用されていない
メモリ領域は，データが変化しても構わないので，リフ
レッシュを行う必要がなくなる。そこで，この実施の形
態２では，メモリの使用状況を管理しているテーブルを
参照し，使用していないメモリ領域のリフレッシュを省
略することにより，消費電力の増大，計算機速度の低下
を防止する。たとえばＯＳではページと呼ばれる単位ご
とにメモリを有効にする場合が多く，このテーブルを用
意すればページごとのメモリ使用状況を管理することが
できる。以下，その構成および動作を詳述する。
【００３７】（実施の形態２の構成）図４は，実施の形
態２に係るメモリ装置の構成を示すブロック図である。
このメモリ装置は，前述した図１の構成に対し，ページ
アクセステーブル１０６を削除し，新たに物理メモリマ
ップテーブル４０１を付加した構成となっている。な
お，他の構成要素およびその機能は実施の形態１と同様
であるため，図１と同一符号を付して，その説明は省略
する。
【００３８】物理メモリマップテーブル４０１は，ＯＳ
が使用している物理メモリを管理しているテーブルであ
り，図５に示すようにページ単位のアドレスとリフレッ
シュ実行フラグとから構成されている。ＯＳがメインメ
モリ１０１上にあるページを使用する場合，そのページ
アドレスに対するリフレッシュ実行フラグを立て，その
ページアドレスのリフレッシュを実行するようにするも
のである。また，ＯＳがそのアドレスを使用しない場合
は，リフレッシュ実行フラグを落とし，リフレッシュを
省略するようにする。
【００３９】（実施の形態２の動作）次に，以上のよう
に構成されたメモリ装置の動作について説明する。な
お，この実施の形態２におけるメモリリード／ライトは
前述の実施の形態１と同様の動作であるため，ここでの
説明は省略する。
【００４０】ＯＳではメインメモリ１０１のすべてを使
用しているわけではなく，ページ単位にメモリを有効／
無効にしている。そこで，物理メモリが有効であるかど
うかをページごとに管理する物理メモリマップテーブル
４０１を用意し，リフレッシュ時にこのテーブルを参照
し，メモリが有効であるページのみをリフレッシュす
る。
【００４１】物理メモリマップテーブル４０１は，図５
に示すように物理メモリが有効であるページを管理して
いるテーブルであり，リフレッシュ実行フラグは１ビッ
トで示され，たとえば０のときにリフレッシュが不必要
であり，１のときににリフレッシュが必要であるものと
する。
【００４２】ＯＳがメモリのある領域（ページ）を有効
にしたとき，そのページアドレスに対するリフレッシュ
実行フラグを１にし，そのページアドレスのリフレッシ
ュを実行する。一方，ＯＳがメモリのある領域（ペー
ジ）を無効にしたとき，そのページアドレスに対するリ
フレッシュ実行フラグを０にし，そのページアドレスの
リフレッシュを行わないようにする。
【００４３】また，物理メモリのマッピング領域が図６
に示すような場合，使用している領域は，たとえば斜線
部分で示すように部分的なものとなる。この場合，物理
メモリマップテーブル４０１は，図５に示すように，有
効なページのみリフレッシュ実行フラグが１になる。
【００４４】リフレッシュアドレスカウンタ１０４は，
リフレッシュタイマ１０２からにリクエスト信号（バー
ＲＦ＿ＲＱ）を受け付けると，アドレス値をインクリメ
ントする。次に，アドレスカウンタで示されるロウアド
レスのＲＡＳオンリーリフレッシュの動作に入るが，こ
のとき，物理メモリマップテーブル４０１を参照し，そ
のロウアドレスに対するリフレッシュ実行フラグが０か
１かを判定する。
【００４５】ここでリフレッシュ実行フラグが１の場合
には，そのままリフレッシュサイクルに入り，アドレス
発生回路１０５からロウアドレスをメインメモリ１０１
に与え，メモリコントローラ１０３からＲＡＳ信号を与
えることにより，リフレッシュを完成させる。
【００４６】一方，リフレッシュ実行フラグが０の場合
にはリフレッシュが必要でないので，リフレッシュサイ
クルに移行せずにそのまま抜ける。
【００４７】（実施の形態２の効果）したがって，上記
実施の形態２において，物理メモリ中にマッピングされ
ている領域を管理するための物理メモリマップテーブル
４０１を備え，リフレッシュ時にこのテーブルを参照
し，該当する物理メモリがマッピングされず使用されて
いない場合にリフレッシュを省略するため，消費電力の
増大および計算機速度の低下を防止することができる。
【００４８】〔実施の形態３〕キャッシュのあるシステ
ムを考えた場合，キャッシュされたメモリ領域はキャッ
シュが有効であり，実際のメインメモリは有効ではな
い。そのため，該当する領域のリフレッシュを行ってデ
ータを保持する必要がない。すなわちライトバックされ
たメインメモリ上のデータが有効になって初めて，リフ
レッシュが必要になる。そこで，この実施の形態３で
は，キャッシュされたメモリ領域のリフレッシュを省略
することにより，消費電力の増大，計算機速度の低下を
防止する。以下，その構成および動作を詳述する。
【００４９】（実施の形態３の構成）図７は，実施の形
態３に係るメモリ装置の構成を示すブロック図である。
このメモリ装置は，前述した図１の構成に対し，ページ
アクセステーブル１０６を削除し，新たにキャッシュペ
ージテーブル７０１を付加した構成となっている。な
お，他の構成要素およびその機能は実施の形態１と同様
であるため，図１と同一符号を付して，その説明は省略
する。
【００５０】キャッシュページテーブル７０１は，ＣＰ
Ｕにキャッシュされたメモリ領域を管理しているテーブ
ルであり，図８に示すようにページ単位のアドレスとリ
フレッシュ実行フラグとからなっている。ＣＰＵがメイ
ンメモリ１０１上にあるページをキャッシュした場合，
そのページアドレスに対するリフレッシュ実行フラグを
落とし，そのページアドレスのリフレッシュを省略する
ようにする。また，そのアドレスがキャッシュされない
場合は，リフレッシュ実行フラグを立て，リフレッシュ
を実行するようにする。
【００５１】（実施の形態３の動作）次に，以上のよう
に構成されたメモリ装置の動作について説明する。な
お，この実施の形態３におけるメモリリード，ライトは
前述の実施の形態１と同様の動作であるため，ここでの
説明は省略する。
【００５２】キャッシャのあるシステムを考えた場合，
キャッシュされたメモリ領域はキャッシュ領域が有効で
あり，実際のメインメモリ１０１は有効ではない。その
ため，該当する領域のリフレッシュを行ってデータを保
持する必要がなくなる。すなわち，ライトバックされて
メインメモリ１０１上のデータが有効になって初めて，
リフレッシュが必要となる。
【００５３】そこで物理メモリがキャッシュされている
かどうかをページごとに管理するキャッシュページテー
ブル７０１を用意し，リフレッシュ時に，このキャッシ
ュページテーブル７０１を参照し，メモリがキャッシュ
されていないページのみをリフレッシュする。
【００５４】キャッシュページテーブル７０１は，図８
に示すようにキャッシュされているページを管理してい
るテーブルであり，同時にリフレッシュが必要であるペ
ージを示している。このキャッシュページテーブル７０
１は，リフレッシュのためのページアドレスとリフレッ
シュ実行フラグとからなっている。
【００５５】リフレッシュ実行フラグは１ビットで示さ
れ，たとえば０のときにリフレッシュが不必要であり，
１のときににリフレッシュが必要であるものとする。
【００５６】メモリのある領域（ページ）がキャッシュ
されたとき，そのページアドレスに対するリフレッシュ
実行フラグを０にし，そのページアドレスのリフレッシ
ュを行わないようにする。一方，キャッシュされていな
い場合には，そのページアドレスに対するリフレッシュ
実行フラグを１にし，そのページアドレスのリフレッシ
ュを実行するようにする。
【００５７】リフレッシュアドレスカウンタ１０４は，
リフレッシュタイマ１０２からのリクエスト信号（バー
ＲＦ＿ＲＱ）を受け付けると，アドレス値をインクリメ
ントする。次に，アドレスカウンタで示されるロウアド
レスのＲＡＳオンリーリフレッシュの動作に入るが，こ
のとき，キャッシュページテーブル７０１を参照し，そ
のロウアドレスに対するリフレッシュ実行フラグが０か
１かを判定する。
【００５８】ここでリフレッシュ実行フラグが１の場合
には，そのままリフレッシュサイクルに入り，アドレス
発生回路１０５からロウアドレスをメインメモリ１０１
に与え，メモリコントローラ１０３からＲＡＳ信号を与
えることにより，リフレッシュを完成させる。
【００５９】一方，リフレッシュ実行フラグが０の場合
にはリフレッシュが必要でないので，リフレッシュサイ
クルに移行せずにそのまま抜ける。
【００６０】（実施の形態３の効果）したがって，上記
実施の形態３において，キャッシュされている領域を管
理するキャッシュページテーブル７０１を備え，リフレ
ッシュ時にこのテーブルを参照し，該当する物理メモリ
がキャッシュされている領域であった場合にリフレッシ
ュを省略するため，消費電力の増大および計算機速度の
低下を防止することができる。
【００６１】
【発明の効果】以上説明したように，本発明のメモリ装
置（請求項１）は，ＤＲＡＭで構成されたメインメモリ
を有するメモリ装置において，定期的に前記メインメモ
リのリフレッシュリクエストを発生するリフレッシュタ
イマと，前記メインメモリのリフレッシュアドレスを発
生するリフレッシュアドレスカウンタと，リードライト
アクセスのためのアドレスおよび前記リフレッシュアド
レスから前記メインメモリに与えるロウアドレスおよび
カラムアドレスを生成するアドレス発生回路と，前記メ
インメモリの各ページが所定時間以内にアクセスされた
か否かを管理するページアクセステーブルと，前記リフ
レッシュリクエストに基づいて前記メインメモリをリフ
レッシュする際に，前記ページアクセステーブルを参照
して，リフレッシュの対象アドレスのページが，所定時
間以内にアクセスされていた場合，リフレッシュ動作を
省略するリフレッシュ制御手段と，を備えたため，不必
要なリフレッシュ動作を省略することにより，消費電力
の増大および計算機の処理速度の低下を防止することが
できる。
【００６２】また，本発明のメモリ装置（請求項２）
は，ＤＲＡＭで構成されたメインメモリを有するメモリ
装置において，定期的に前記メインメモリのリフレッシ
ュリクエストを発生するリフレッシュタイマと，前記メ
インメモリのリフレッシュアドレスを発生するリフレッ
シュアドレスカウンタと，リードライトアクセスのため
のアドレスおよび前記リフレッシュアドレスから前記メ
インメモリに与えるロウアドレスおよびカラムアドレス
を生成するアドレス発生回路と，前記メインメモリの物
理メモリ上で有効な領域を管理する物理メモリアクセス
テーブルと，前記リフレッシュリクエストに基づいて前
記メインメモリをリフレッシュする際に，前記物理メモ
リアクセステーブルを参照して，物理メモリの有効な領
域のみのリフレッシュ動作を行い，物理メモリが有効で
ない領域のリフレッシュ動作を省略するリフレッシュ制
御手段と，を備えたため，不必要なリフレッシュ動作を
省略することにより，消費電力の増大および計算機の処
理速度の低下を防止することができる。
【００６３】また，本発明のメモリ装置（請求項３）
は，ＤＲＡＭで構成されたメインメモリを有するメモリ
装置において，定期的に前記メインメモリのリフレッシ
ュリクエストを発生するリフレッシュタイマと，前記メ
インメモリのリフレッシュアドレスを発生するリフレッ
シュアドレスカウンタと，リードライトアクセスのため
のアドレスおよび前記リフレッシュアドレスから前記メ
インメモリに与えるロウアドレスおよびカラムアドレス
を生成するアドレス発生回路と，メモリ装置を利用して
いるＣＰＵにキャッシュされているページを管理するキ
ャッシュページテーブルと，前記リフレッシュリクエス
トに基づいて前記メインメモリをリフレッシュする際
に，前記キャッシュページテーブルを参照して，キャッ
シュされているページのリフレッシュ動作を省略するリ
フレッシュ制御手段と，を備えたため，不必要なリフレ
ッシュ動作を省略することにより，消費電力の増大およ
び計算機の処理速度の低下を防止することができる。
【図面の簡単な説明】
【図１】実施の形態１に係るメモリ装置の構成を示すブ
ロック図である。
【図２】実施の形態１に係るページアクセステーブル例
を示す説明図である。
【図３】実施の形態１に係るＲＡＳオンリーリフレッシ
ュのタイミングを示すタイミングチャートである。
【図４】実施の形態２に係るメモリ装置の構成を示すブ
ロック図である。
【図５】実施の形態２に係る物理メモリマップテーブル
例を示す説明図である。
【図６】実施の形態２に係る物理メモリのマッピング領
域を示す説明図である。
【図７】実施の形態３に係るメモリ装置の構成を示すブ
ロック図である。
【図８】実施の形態３に係るキャッシュページテーブル
例を示す説明図である。
【符号の説明】
１０１ メインメモリ １０２ リフレッシュタイマ １０３ メモリコントローラ １０４ リフレッシュアドレスカウンタ １０５ アドレス発生回路 １０６ ページアクセステーブル ４０１ 物理メモリマップテーブル ７０１ キャッシュページテーブル

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ＤＲＡＭで構成されたメインメモリを有
    するメモリ装置において，定期的に前記メインメモリの
    リフレッシュリクエストを発生するリフレッシュタイマ
    と，前記メインメモリのリフレッシュアドレスを発生す
    るリフレッシュアドレスカウンタと，リードライトアク
    セスのためのアドレスおよび前記リフレッシュアドレス
    から前記メインメモリに与えるロウアドレスおよびカラ
    ムアドレスを生成するアドレス発生回路と，前記メイン
    メモリの各ページが所定時間以内にアクセスされたか否
    かを管理するページアクセステーブルと，前記リフレッ
    シュリクエストに基づいて前記メインメモリをリフレッ
    シュする際に，前記ページアクセステーブルを参照し
    て，リフレッシュの対象アドレスのページが，所定時間
    以内にアクセスされていた場合，リフレッシュ動作を省
    略するリフレッシュ制御手段と，を備えたことを特徴と
    するメモリ装置。
  2. 【請求項２】 ＤＲＡＭで構成されたメインメモリを有
    するメモリ装置において，定期的に前記メインメモリの
    リフレッシュリクエストを発生するリフレッシュタイマ
    と，前記メインメモリのリフレッシュアドレスを発生す
    るリフレッシュアドレスカウンタと，リードライトアク
    セスのためのアドレスおよび前記リフレッシュアドレス
    から前記メインメモリに与えるロウアドレスおよびカラ
    ムアドレスを生成するアドレス発生回路と，前記メイン
    メモリの物理メモリ上で有効な領域を管理する物理メモ
    リアクセステーブルと，前記リフレッシュリクエストに
    基づいて前記メインメモリをリフレッシュする際に，前
    記物理メモリアクセステーブルを参照して，物理メモリ
    の有効な領域のみのリフレッシュ動作を行い，物理メモ
    リが有効でない領域のリフレッシュ動作を省略するリフ
    レッシュ制御手段と，を備えたことを特徴とするメモリ
    装置。
  3. 【請求項３】 ＤＲＡＭで構成されたメインメモリを有
    するメモリ装置において，定期的に前記メインメモリの
    リフレッシュリクエストを発生するリフレッシュタイマ
    と，前記メインメモリのリフレッシュアドレスを発生す
    るリフレッシュアドレスカウンタと，リードライトアク
    セスのためのアドレスおよび前記リフレッシュアドレス
    から前記メインメモリに与えるロウアドレスおよびカラ
    ムアドレスを生成するアドレス発生回路と，メモリ装置
    を利用しているＣＰＵにキャッシュされているページを
    管理するキャッシュページテーブルと，前記リフレッシ
    ュリクエストに基づいて前記メインメモリをリフレッシ
    ュする際に，前記キャッシュページテーブルを参照し
    て，キャッシュされているページのリフレッシュ動作を
    省略するリフレッシュ制御手段と，を備えたことを特徴
    とするメモリ装置。
JP8110589A 1996-04-08 1996-04-08 メモリ装置 Pending JPH09282873A (ja)

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