JP2013239228A - メモリ装置、メモリシステム及びその動作方法 - Google Patents

メモリ装置、メモリシステム及びその動作方法 Download PDF

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Abstract

【課題】メモリ装置、メモリシステム及びその動作方法を提供する。
【解決手段】本発明の実施形態によるメモリ装置の動作方法は、（ａ）第１メモリセルをアクセスする度に、第１メモリセルに隣接した第２メモリセルのディスターブ量をカウントして、第２メモリセルに対するディスターブカウント値をアップデートする段階と、（ｂ）第２メモリセルのディスターブカウント値を、既定のスレッショルド値及び最大ディスターブカウント値と比較した結果によってリフレッシュ動作スケジュールを調整する段階と、（ｃ）調整されたスケジュールによって、第２メモリセルをリフレッシュした場合、第２メモリセルのディスターブカウント値及び最大ディスターブカウント値をリセットする段階と、を含む。
【選択図】図２

Description

本発明は、メモリ装置に係り、より詳細には、リフレッシュ（Ｒｅｆｒｅｓｈ）動作を制御することによって、メモリセルへのアクセス時に発生するディスターブによる動的リフレッシュ特性劣化を減少させるメモリ装置、メモリシステム及びその動作方法に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの半導体メモリ素子のワードライン（Ｗｏｒｄ Ｌｉｎｅ：ＷＬ）には、メモリセルにアクセスするためのトランジスタをイネーブル（Ｅｎａｂｌｅ）するために高電圧が印加される。この際、前記高電圧によって発生する電場（Ｅｌｅｃｔｒｉｃ Ｆｉｅｌｄ）は、隣接セルにあるアクセストランジスタのスレッショルド電圧を低めることができる。その結果、前記隣接セルのリーク量が増加するが、これをパスゲート効果（Ｐａｓｓ Ｇａｔｅ Ｅｆｆｅｃｔ）と言う。リーク電流によるデータの損失を阻むために、ＤＲＡＭは、セルに保存されたデータが完全に損失される以前にデータを取り出して読み取り、再びセルに書き込む動作が要求される。前記のような動作をリフレッシュ動作と言い、リフレッシュ動作は、ＤＲＡＭ内部で一定の周期（ｐｅｒｉｏｄｉｃａｌｌｙ）で行うか、システムの要請によって行われる。
リフレッシュ動作特性には、静的リフレッシュ（Ｓｔａｔｉｃ Ｒｅｆｒｅｓｈ）特性と動的リフレッシュ（Ｄｙｎａｍｉｃ Ｒｅｆｒｅｓｈ）特性とがある。この際、メモリセルアレイのうち、所定のセルに対する第１リフレッシュ動作と前記セルに対して次に行われる第２リフレッシュ動作との間の時間間隔をリフレッシュインターバル（Ｒｅｆｒｅｓｈ Ｉｎｔｅｒｖａｌ）と言う。
静的リフレッシュ特性は、リフレッシュインターバルの間にＤＲＡＭに対するアクセスが小さいか、または行われていない場合についてのセルのリフレッシュ特性を言う。動的リフレッシュ特性は、リフレッシュインターバルの間にＤＲＡＭセルに対するアクセスが、静的リフレッシュ特性に比べて、相対的に頻繁に行われる場合のセルのリフレッシュ特性を言う。
静的リフレッシュの場合、動的リフレッシュに比べて、隣接セルまたは隣接ラインの影響が小さく、他のセルのアクセス時に発生するパワーノイズ（Ｐｏｗｅｒ Ｎｏｉｓｅ）による影響も小さい。
一方、動的リフレッシュの場合、ＤＲＡＭセルに対するアクセスが頻繁であるので、アクセス頻度によって、それぞれのセルが受ける影響が変わる。この際、何れか１つのＤＲＡＭセルに対するアクセスによって、残りの各セルが受ける影響の程度をディスターブ（Ｄｉｓｔｕｒｂ）と言う。
ＤＲＡＭメモリセルアレイのセル間の間隔が広い場合には、アクセスが残りの各セルにディスターブ影響を与える傾向が小さい。しかし、スケーリング（Ｓｃａｌｉｎｇ）でメモリセル間の間隔が狭まる場合、隣接したセルまたは隣接して通り過ぎるラインによる干渉、すなわち、ディスターブが影響を与える傾向が大きい。
ランダムアクセスメモリ（一例として、ＤＲＡＭ）の場合、特定のアドレスに対するアクセスを制限することができないので、一部の特定セルにアクセスが集中されうる。アクセスが集中されれば、ディスターブの影響を受けて当該セルのリフレッシュ特性は、急激に悪化する。
したがって、リフレッシュ特性を改善するために、ディスターブが集中されるセルに対してリフレッシュをさらに頻繁にさせる必要がある。
本発明が解決しようとする技術的課題は、ディスターブが集中されたセルに対するリフレッシュ動作を制御することによって、動的リフレッシュ特性を改善しうるメモリ装置、メモリシステム及びその動作方法を提供するところにある。
前記技術的課題を解決するために、本発明の一実施形態による第１メモリセルと前記第１メモリセルに隣接した第２メモリセルとを含む複数のメモリセルを含むメモリ装置の動作方法は、（ａ）第１メモリセルをアクセスする度に、前記第１メモリセルに隣接した第２メモリセルのディスターブ量をカウントして、前記第２メモリセルに対するディスターブカウント値をアップデートする段階と、（ｂ）前記第２メモリセルのディスターブカウント値を、既定のスレッショルド値及び最大ディスターブカウント値と比較した結果によって、リフレッシュ動作スケジュールを調整する段階と、（ｃ）前記調整されたスケジュールによって、前記第２メモリセルをリフレッシュした場合、前記第２メモリセルのディスターブカウント値及び前記最大ディスターブカウント値をリセットする段階と、を含む。
前記ディスターブ量は、前記第１メモリセルに対する累積アクセスタイム（Ａｃｃｅｓｓ ｔｉｍｅ）を単位時間で割った値であり得る。
前記ディスターブカウント値は、前記第１メモリセルがアクセスされる度に、以前のアクセスタイムに保存されたディスターブカウント値に、前記第１メモリセルの現在アクセスタイムの間に周期的にカウントされる値を加えて、アップデートされる。
前記（ｂ）段階は、前記第２メモリセルのディスターブカウント値が、前記スレッショルド値以上であり、前記最大ディスターブカウント値を超過する場合、前記スケジュール内の前記第２メモリセルに対するリフレッシュ動作順序を繰り上げる段階と、前記最大ディスターブカウント値を前記第２メモリセルのディスターブカウント値にアップデートする段階と、を含みうる。
前記（ｃ）段階は、前記メモリ装置が、パワーアップ（Ｐｏｗｅｒ Ｕｐ）された後、非正規リフレッシュフラグを活性化して、スケジュールによってリフレッシュ動作を行うように制御し、前記メモリ装置が、テストモードである場合、前記非正規リフレッシュフラグは非活性化して、リフレッシュ動作を停止させることができる。
前記第２メモリセルをリフレッシュする場合、前記非正規リフレッシュフラグはリセットされうる。
前記動作方法は、前記メモリ装置が、パワーアップされて初期化される場合、前記メモリ装置の前記ディスターブカウント値を初期化する段階をさらに含む。
前記技術的課題を解決するために、本発明の一実施形態によるメモリ装置は、複数のメモリセルを含むメモリセルアレイと、前記複数のメモリセルのうち少なくとも１つの第１メモリセルにアクセスする時、第１メモリセルに隣接した第２メモリセルに対する現在ディスターブカウント値をリードし、前記現在ディスターブカウント値を、既定のスレッショルド値及び最大ディスターブカウント値と比較し、前記第１メモリセルの現在アクセスタイムの間に、前記第２メモリセルのディスターブ量をカウントして、前記ディスターブカウント値をアップデートするコントロールロジックと、前記第２メモリセルのワードラインアドレスを計算し、前記ディスターブカウント値の比較結果によって、前記第２メモリセルに対する現在リフレッシュスケジュールを調整して、前記第２メモリセルのリフレッシュ動作を行い、パワーアップ信号に基づいてリフレッシュ動作遂行の初期化有無を制御するリフレッシュユニットと、を含む。
前記メモリセルアレイは、データを保存する複数の前記第１メモリセルを含むノーマルセルアレイと、前記ディスターブカウント値を保存する複数のディスターブカウントセルを含むディスターブカウントセルアレイと、を含みうる。
少なくとも１つの前記ディスターブカウントセルは、前記第１メモリセルと同一ワードラインに属する。
前記コントロールロジックは、ホストからクロック信号、アクティブ命令及びアドレスを受信して、前記クロック信号に基づいて、前記命令に相応する制御信号にデコーディングし、前記アドレスを前記第１メモリセルにアクセスするためのローアドレスとカラムアドレスとにデコーディングするアドレスコメントデコーダと、リードされた前記現在ディスターブカウント値を、前記スレッショルド値及び最大ディスターブカウント値と比較するカウント値比較部と、前記第１メモリセルがアクセスされる度に、以前のアクセスタイムに保存されたディスターブカウント値に、前記第１メモリセルの現在アクセスタイムの間に周期的にカウントされる値を加えて、アップデートするカウント値アップデート部と、前記メモリ装置の初期化時点から現在動作時点までの前記第２メモリセルに対する前記ディスターブカウント値のうち、最大ディスターブカウント値を保存し、前記アップデートされたディスターブカウント値が、現在最大ディスターブカウント値よりも大きければ、前記アップデートされたディスターブカウント値を最大ディスターブカウント値にアップデートする最大ディスターブカウント値保存部と、を含みうる。
前記リフレッシュユニットは、前記コントロールロジックから受信した前記第１メモリセルに対するアドレスに基づいて、前記第２メモリセルに対するアドレスを計算する隣接アドレス計算部と、前記第２メモリセルに対する前記現在ディスターブカウント値が、前記スレッショルド値以上であり、前記最大ディスターブカウント値を超過すれば、前記第２メモリセルの前記アドレスを次の非正規リフレッシュアドレスに保存し、前記第２メモリセルに対する非正規リフレッシュ動作を実行するかどうか非正規リフレッシュフラグ（Ｒｅｆｒｅｓｈ Ｆｌａｇ）に反映する次の非正規リフレッシュアドレス及び非正規リフレッシュフラグ保存部と、前記非正規リフレッシュフラグによって、前記第２メモリセルの非正規リフレッシュ動作を優先的に行うように、前記現在リフレッシュスケジュールを調整するリフレッシュコントローラと、を含みうる。
前記リフレッシュユニットは、前記パワーアップ信号に基づいて、前記メモリセルアレイ全体をいずれもリフレッシュし、前記ディスターブカウント値を初期化するように制御する内部リフレッシュ信号を出力する周期的内部リフレッシュコマンド生成部をさらに含みうる。
前記コントロールロジックは、前記内部リフレッシュ信号によってカウント有効フラグを活性化して、前記カウント値アップデート部、前記カウント値比較部、及び前記最大ディスターブカウント値保存部をリセットするカウント有効フラグユニットを含みうる。
前記カウント値アップデート部は、前記第２メモリセルに対する非正規リフレッシュ動作遂行後、前記第２メモリセルに対するディスターブカウント値をリセットすることができる。
前記リフレッシュコントローラは、前記第２メモリセルに対する前記現在ディスターブカウント値が、前記スレッショルド値以上であり、前記最大ディスターブカウント値を超過すれば、前記第２メモリセルに対する非正規リフレッシュ動作順序を前記現在リフレッシュスケジュールの間に挿入して優先処理することができる。
前記リフレッシュコントローラは、前記第２メモリセルに対する前記現在ディスターブカウント値が、前記スレッショルド値以上であり、前記最大ディスターブカウント値を超過すれば、前記第２メモリセルに対する非正規リフレッシュ動作順序を前記現在リフレッシュスケジュールと並行処理されるようにスケジューリングすることができる。
前記カウント有効フラグユニットは、前記メモリ装置が、テストモードである場合、前記第２メモリセルに対する非正規リフレッシュ動作を行わないように、前記カウント有効フラグを非活性化することができる。
前記メモリ装置は、前記第２メモリセルに対する現在ディスターブカウント値を前記ディスターブカウントセルからリード（Ｒｅａｄ）し、前記アップデートされたディスターブカウント値を前記ディスターブカウントセルにライト（Ｗｒｉｔｅ）するカウントライトリードブロックをさらに含みうる。
前記技術的課題を解決するために、本発明の一実施形態による複数のメモリセルを含むメモリシステムの動作方法は、（ａ）少なくとも１つの第１メモリセルにアクセス（Ａｃｃｅｓｓ）する間に、前記第１メモリセルのワードラインに隣接した第２メモリセルのディスターブ量（Ｄｉｓｔｕｒｂ Ｖａｌｕｅ）をカウントしてディスターブカウント値をアップデート（ｕｐｄａｔｅ）する段階と、（ｂ）前記アップデートされたディスターブ量を最大ディスターブカウント値及び既定のスレッショルド値を比較した結果に基づいて、前記第２メモリセルに対するリフレッシュ動作の順序を変更する段階と、（ｃ）前記順序によって、前記第２メモリセルに対するリフレッシュ動作が行われれば、前記第２メモリセルのディスターブカウント値をリセット（Ｒｅｓｅｔ）する段階と、を含む。
前記ディスターブ量は、前記第１メモリセルに対する累積アクセスタイムの間にカウンターを周期的に増加させた値である。
前記（ｂ）段階は、前記第２メモリセルのディスターブ量が、前記スレッショルド値と同一または大きく、前記最大ディスターブカウント値よりも大きな場合、前記第２メモリセルのリフレッシュ動作を優先順位にスケジューリングする段階と、前記第２メモリセルのディスターブ量を新たな最大ディスターブカウント値にアップデートする段階と、前記第２メモリセルに対するリフレッシュ動作を行うか否かを表わす非正規リフレッシュフラグをアップデートする段階と、を含みうる。
前記非正規リフレッシュフラグが活性化された場合、前記動作方法は、前記第２メモリセルに対するリフレッシュ動作を行う段階と、前記第２メモリセルの最大ディスターブカウント値及び前記第２メモリセルのディスターブ量をリセットした後、前記非正規リフレッシュフラグをリセットする段階と、をさらに含みうる。
前記動作方法は、前記メモリシステムをパワーアップした場合、前記メモリシステムのあらゆるワードラインをイネーブルして、あらゆる前記ディスターブカウント値をリセットする段階をさらに含む。
前記技術的課題を解決するために、本発明の他の一実施形態による複数のメモリセルを含むメモリ装置の動作方法は、（ａ）少なくとも１つの対象メモリセルにアクセスする間に、残りのメモリセルのそれぞれに対するディスターブカウント値をカウントする段階と、（ｂ）前記各ディスターブカウント値に基づいて、前記残りのメモリセルのそれぞれに対するリフレッシュ動作の順序を変更する段階と、（ｃ）前記順序によって、前記リフレッシュ動作が行われれば、前記リフレッシュ動作が行われたメモリセルの前記ディスターブカウント値をリセットする段階と、を含む。
前記（ａ）段階は、前記対象メモリセルへのアクセスタイムをカウントした値を前記残りのメモリセルへの以前のリフレッシュ動作以後に累積して、前記ディスターブカウント値とする。
前記（ｂ）段階は、前記ディスターブ量のうち、何れか１つが既定のスレッショルド値と同一または同じであり、最大ディスターブカウント値よりも大きな場合、前記ディスターブ量に相応するメモリセルに対するリフレッシュ動作順位を優先にスケジューリングする段階と、前記ディスターブ量を新たな最大ディスターブカウント値にアップデートする段階と、前記メモリセルに対する非正規リフレッシュフラグをアップデートする段階と、を含みうる。
前記（ｃ）段階は、前記順位によって、前記非正規リフレッシュフラグが活性化されれば、前記メモリセルに対する前記リフレッシュ動作を行う段階と、前記最大ディスターブカウント値及び前記メモリセルのディスターブ量をリセットした後、前記メモリセルに対する前記非正規リフレッシュフラグを非活性化する段階と、を含みうる。
本発明のメモリ装置、メモリシステム及びその動作方法によれば、ディスターブが集中されたセルに対してリフレッシュ動作をさらに頻繁に行うことによって、当該セルのリフレッシュ特性を改善し、メモリ装置のデータ信頼性を向上させることができる。
本発明の実施形態によるメモリ装置の簡単なブロック図である。 本発明の一実施形態によるメモリ装置を具体的に示すブロック図である。 本発明の一実施形態によるメモリ装置の動作方法を示すフローチャートである。 図３に示されたメモリ装置の動作方法のうち、初期化される場合を示すフローチャートである。 図３に示されたメモリ装置の動作方法のうち、アクティブ状態である場合を示すフローチャートである。 図３に示されたメモリ装置の動作方法のうち、リフレッシュ状態である場合を示すフローチャートである。 本発明の実施形態によるメモリセルのリフレッシュ方法の動作を説明する表である。 本発明の実施形態によるメモリセルのリフレッシュ方法の動作を説明する表である。 本発明の実施形態によるメモリセルのリフレッシュ方法の動作を説明する表である。 本発明の実施形態によるメモリセルのリフレッシュ方法の動作を説明する表である。 本発明の実施形態によるメモリセルのリフレッシュ方法の動作を説明する表である。 本発明の実施形態によるメモリセルのリフレッシュ方法の動作を説明する表である。 本発明の実施形態によるメモリセルのリフレッシュ方法の動作を説明する表である。 本発明の実施形態によるメモリセルのリフレッシュ方法の動作を説明する表である。 本発明の実施形態によるメモリセルのリフレッシュ方法の動作を説明する表である。 本発明の実施形態によるメモリセルのリフレッシュ方法の動作を説明する表である。 図１に示されたメモリ装置を含むコンピュータシステムの一実施形態を示す。 図１に示されたメモリ装置を含むコンピュータシステムの他の実施形態を示す。 図１に示されたメモリ装置を含むコンピュータシステムのさらに他の実施形態を示す。 図１に示されたメモリ装置を含むコンピュータシステムのさらに他の実施形態を示す。 図１に示されたメモリ装置を含むメモリシステムのさらに他の実施形態を示す。 図１に示されたメモリ装置を含むデータ処理システムの一実施形態を示す。 図１に示されたメモリ装置を含むマルチチップパッケージの一実施形態を概略的に示す概念図である。 図１８に示されたマルチチップパッケージの一実施形態を立体的に示す概念図である。
以下、添付図面を参照して、本発明の望ましい実施形態を説明することによって、本発明を詳しく説明する。
図１は、本発明の実施形態によるメモリ装置の簡単なブロック図であり、図２は、本発明の一実施形態によるメモリ装置を具体的に示すブロック図である。
図１のメモリ装置１００は、多数のセルアレイ（Ｃｅｌｌ Ａｒｒａｙ）１０、少なくとも１つのローマルチプレクサ（ＲＯＷ ＭＵＸ）３１、少なくとも１つのローバッファ（ＲＯＷ Ｂｕｆｆｅｒ）３２、少なくとも１つのローデコーダ（ＲＯＷ Ｄｅｃｏｄｅｒ）３３、バンクコントロールロジック（Ｂａｎｋ Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）４０、少なくとも１つのカラムバッファ（Ｃｏｌｕｍｎ Ｂｕｆｆｅｒ）５１０、少なくとも１つのカラムデコーダ（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ）５２、センスアンプ（Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ）６１、出力ドライバー（Ｏｕｔｐｕｔ Ｄｒｉｖｅｒ）６５、入力バッファ（Ｉｎｐｕｔ ｂｕｆｆｅｒ）６７、入出力コントロールユニット（Ｉ／Ｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）７０、コントロールロジック（Ｃｏｎｔｒｏｌ Ｌｏｇｉｃ）２００、及びリフレッシュユニット（Ｒｅｆｒｅｓｈ Ｕｎｉｔ）２５０を含む。
セルアレイ１０のそれぞれは、ノーマルセルアレイ（Ｎｏｒｍａｌ Ｃｅｌｌ Ａｒｒａｙ）１１及びディスターブカウントセルアレイ（Ｄｉｓｔｕｒｂ Ｃｏｕｎｔ Ｃｅｌｌ Ａｒｒａｙ）２０を含む。ノーマルセルアレイ１１は、データを保存するためのセル、すなわち、複数のノーマルセルを含む。ディスターブカウントセルアレイ２０は、ノーマルセルのうち、メモリアクセスが集中される攻撃セル（Ａｇｇｒｅｓｓｏｒ ｃｅｌｌ）によって、前記攻撃セルに隣接／近接した特定セル（Ｖｉｃｔｉｍ ｃｅｌｌ）が受けるディスターブカウント値を保存するためのセルを含む。また、ディスターブカウントセルアレイ２０は、前記攻撃セルに隣接／近接した前記特定セル（ｘ＝ｋ）が属しているワードラインＷＬｋに付いている他のセルが受けるディスターブカウント値を保存するためのセルを含む。
例えば、多数のセルアレイ１０のそれぞれは、動的ランダムアクセスメモリ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：以下、ＤＲＡＭと称する）として具現可能である。しかし、本発明の概念は、メモリの種類に限定するものではない。
コントロールロジック２００は、複数の信号ＣＫ、Ｃｏｍｍａｎｄ、Ａｄｄに応答して、各構成要素（ｅｌｅｍｅｎｔｓ）２５０、３１、４０、５１、７０を制御する。
クロック信号ＣＫは、クロックドライバー（図示せず）から出力される。複数の命令／アドレス信号Ｃｏｍｍａｎｄ、Ａｄｄは、メモリ装置１００に連結されたメモリコントローラ（図示せず）から出力される。
コントロールロジック２００は、アドレスコマンドデコーダ（Ａｄｄｒｅｓｓ Ｃｏｍｍａｎｄ Ｄｅｃｏｄｅｒ）２１０とディスターブカウントユニット（Ｄｉｓｔｕｒｂ Ｃｏｕｎｔ Ｕｎｉｔ：ＤＣ Ｕｎｉｔ）２２０とを含む。
アドレスコマンドデコーダ２１０は、複数の信号ＣＫ、Ｃｏｍｍａｎｄ、Ａｄｄをデコーディング（ｄｅｃｏｄｉｎｇ）し、該デコーディングの結果によって、各構成要素を制御するための命令及び／またはアドレス（例えば、Ｓｅｌ＿ＷＬ）を生成させる。
例えば、アドレスコマンドデコーダ２１０は、セルアレイ１０のデータをリードするために、アクティブ命令（Ａｃｔｉｖｅ Ｃｏｍｍａｎｄ）、リード命令（Ｒｅａｄ Ｃｏｍｍａｎｄ）などを出力し、データが保存された対象セルのアドレスＡｄｄを共に出力することができる。例えば、アドレスコマンドデコーダ２１０は、セルアレイ１０の特定セルのデータを保存するために、リフレッシュ命令（Ｒｅｆｒｅｓｈ ｃｏｍｍａｎｄ）を出力し、リフレッシュ対象セルのアドレスＡｄｄを共に出力することができる。
バンクコントロールロジック４０は、コントロールロジック２００から出力された命令に基づいてリフレッシュ動作に対するスケジューリング（ｓｃｈｅｄｕｌｉｎｇ）を行い、各バンク１０−１ないし１０−ｋは、前記スケジュールによってリフレッシュ動作を行うことができる。バンクコントロールロジック４０は、複数のバンクのそれぞれを選択することができる。実施形態によって、セルアレイ１０を含んだバンクの数は変わりうる。
ディスターブカウントユニット２２０は、メモリアクセスが集中される第１メモリセル（Ａｇｇｒｅｓｓｏｒ Ｃｅｌｌ）に隣接（または、近接）した第２メモリセル（Ｖｉｃｔｉｍ ｃｅｌｌ）が受けるディスターブ量を計算する。説明の便宜上、ディスターブカウントユニット２２０についてのさらに詳しい説明は、図２で行う。
リフレッシュユニット２５０は、リフレッシュ命令を行うために、コントロールロジック２００から出力された命令に応答して、ローアドレス（ＲＯＷ Ａｄｄ）を生成させる。
すなわち、メモリセルまたはバンクリフレッシュ命令に応答して、バンクコントロールロジック４０は、リフレッシュ遂行対象であるバンク（Ｂａｎｋ）が、他のバンクに切替えられる以前に、複数のバンクのうちの何れか１つに含まれたローをカウントする。説明の便宜上、リフレッシュユニット２５０についてのさらに詳しい説明は、図２で行う。
ローマルチプレクサ３１は、選択信号（図示せず）に応答して、リフレッシュユニット２５０によって生成されたローアドレス（または、ワードラインアドレス）とコントロールロジック２００から出力されるローアドレスとのうちの何れか１つを選択する。リフレッシュ動作が行われる時、ローマルチプレクサ３１は、リフレッシュユニット２５０から出力されたローアドレスを選択する。ライト動作またはリード動作が行われる時、ローマルチプレクサ３１は、コントロールロジック２００から出力されたローアドレスを選択する。
少なくとも１つのローバッファ３２は、ローマルチプレクサ３１から出力されるローアドレスを一時的に保存する。
少なくとも１つのローデコーダ３３は、バンクコントロールロジック４０によってスイッチされたバンクに対応する場合に動作する。ローデコーダ３３は、相応するローバッファ３２から出力されたローアドレスをデコーディングし、該デコーディングの結果によって、複数のロー（または、ワードライン）のうちの何れか１つのロー（または、ワードライン）を選択する。
複数のバンクのそれぞれは１０−１ないし１０−Ｎ（Ｎは、自然数）、バンクＢａｎｋ １ないしバンクＢａｎｋ Ｎにラベルされた複数のセルアレイと少なくとも１つのセンスアンプ（Ｓ／Ａ）６１とを含む。
複数のセルアレイ１０のそれぞれは、複数のワードライン（または、ロー）、複数のビットライン（または、カラム）、及びデータを保存するための複数のノーマルセルアレイ１１及びディスターブカウント値を保存するためのディスターブカウントセルアレイ２０を含む。
センスアンプ６１は、セルのデータ保存有無によって、各ビットラインの電圧変化を感知して増幅する。
少なくとも１つのカラムバッファ５１は、コントロールロジック２００から出力されるカラムアドレスを一時的に保存する。
少なくとも１つのカラムデコーダ５２は、バンクコントロールロジック４０によってスイッチされたバンクに対応する場合に動作する。カラムデコーダ５２は、相応するカラムバッファ５１から出力されたカラムアドレスをデコーディングし、該デコーディングの結果によって、複数のカラム（または、ビットライン）のうちの何れか１つのカラム（または、ビットライン）を選択する。
入出力コントロールユニット７０は、コントロールロジック２００から出力された制御信号によって、センスアンプ６１によって感知増幅された複数の信号をデータとして出力ドライバー６５または入力バッファ６７に伝送する。
ライト動作の間に、入出力コントロールユニット７０は、コントロールロジック２００から出力された制御信号によって、入力バッファ６７から受信されたデータＤＱｉ（ｉは、自然数）をドライバー（図示せず）を通じてノーマルセルアレイ１１に伝送する。
リード動作の間に、入出力コントロールユニット７０は、コントロールロジック２００から出力された制御信号によって、センスアンプ６１から感知増幅された複数の信号をデータとして出力ドライバー６５に伝送する。出力ドライバー６５は、データをメモリコントローラ（図示せず）に出力する。
入出力コントロールユニット７０は、カウントライトリードブロック（Ｃｏｕｎｔ Ｗｒｉｔｅ Ｒｅａｄ Ｂｌｏｃｋ）７５を含みうる。カウントライトリードブロック７５は、ディスターブカウントセルアレイ２０にアクセスして、ディスターブカウントセルに保存された現在ディスターブカウント値（ｃｏｕｎｔ ｖａｌｕｅ）をリードし、アップデートされたディスターブカウント値（ｕｐｄａｔｅｄ ｃｏｕｎｔ ｖａｌｕｅ）をライトする。
図２を参照すると、ディスターブカウントユニット（ＤＣ Ｕｎｉｔ）２２０は、カウント値アップデート部（Ｃｏｕｎｔ ｖａｌｕｅ ｕｐｄａｔｅｒ）２２１、カウント値比較部（Ｃｏｕｎｔ Ｖａｌｕｅ Ｃｏｍｐａｒａｔｏｒ）２２２、最大ディスターブカウント値保存部（Ｍａｘ Ｃｏｕｎｔ Ｖａｌｕｅ Ｓｔｏｒａｇｅ）２２３、及びカウント有効フラグユニット（Ｃｏｕｎｔ Ｖａｌｉｄ Ｆｌａｇ）２２４を含む。
カウント値アップデート部２２１は、アクティブ（ａｃｔｉｖｅ）区間（第１メモリセルにアクセスする時間）の間に、最小ｔＲＣ（Ｒｅｆｒｅｓｈ ｔｉｍｅ／Ｎｕｍｂｅｒｏｆ ｃｙｃｌｅｓ）に換算したカウント値を現在ディスターブカウント値（ｃｕｒｒｅｎｔ ｃｏｕｎｔ ｖａｌｕｅ）に加えて、アップデートする。一例として、前記第１メモリセルがアクセスされる度に、以前のアクセスタイムに保存されたディスターブカウント値に、前記第１メモリセルの現在アクセスタイムの間に周期的にカウントされる値を加えて、アップデートすることができる。
カウント値比較部２２２は、ディスターブカウントセルアレイ２０から受信した隣接または近接セルの現在カウント値（Ｃｏｕｎｔ ｖａｌｕｅ）を、既定のスレッショルド値（Ｔｈｒｅｓｈｏｌｄ）または最大ディスターブカウント値（Ｍａｘ Ｃｏｕｎｔ Ｖａｌｕｅ）と比較する。この際、既定のスレッショルド値は、カウント値比較部２２２にセッティングされており、最大ディスターブカウント値は、最大ディスターブカウント値保存部２２３から受信される。カウント値比較部２２２は、比較結果を次の非正規リフレッシュアドレス及び非正規リフレッシュフラグ保存部（Ｎｅｘｔ Ｉｒｒｅｇｕｌａｒ Ｒｅｆｒｅｓｈ Ａｄｄｒｅｓｓ＆Ｉｒｒｅｇｕｌａｒ Ｒｅｆｒｅｓｈ Ｆｌａｇ Ｓｔｏｒａｇｅ）２５２に伝送する。
例えば、現在ディスターブカウント値が、前記スレッショルド値と同一または大きく、最大ディスターブカウント値よりも大きければ（ｃｏｕｎｔ ｖａｌｕｅ≧Ｔｈｒｅｓｈｏｌｄ、ｃｏｕｎｔ ｖａｌｕｅ＞Ｍａｘ Ｃｏｕｎｔ Ｖａｌｕｅ）、当該第２メモリセルを次の非正規リフレッシュ動作の対象とする。カウント値比較部２２２は、前記第２メモリセルが、次の非正規リフレッシュ動作の対象となる場合、非正規リフレッシュアドレス及び非正規リフレッシュフラグ保存部２５２に知らせる。
しかし、現在ディスターブカウント値が、前記スレッショルド値よりも小さいか、最大ディスターブカウント値よりも同一または小さければ（ｃｏｕｎｔ ｖａｌｕｅ＜Ｔｈｒｅｓｈｏｌｄ、ｃｏｕｎｔ ｖａｌｕｅ≦Ｍａｘ Ｃｏｕｎｔ Ｖａｌｕｅ）、当該セルを次の非正規リフレッシュ動作の対象としない。
最大ディスターブカウント値保存部２２３は、メモリ装置１００の初期化時点から現在動作時点までの第２メモリセルに対するディスターブカウント値のうち、最大値を保存する。
例えば、ディスターブカウントセルアレイ２０からカウントライトリードブロック７５を通じて出力された第２メモリセルの現在ディスターブカウント値が、以前に保存された最大ディスターブカウント値よりも大きければ（ｃｏｕｎｔ ｖａｌｕｅ＞ｃｕｒｒｅｎｔ ＭＡＸ ｃｏｕｎｔ ｖａｌｕｅ）、前記現在ディスターブカウント値を新たな最大ディスターブカウント値に保存（または、アップデート）する。
カウント有効フラグユニット２２４は、カウント有効フラグの活性化有無によってディスターブカウント動作に対する停止有無を制御する。カウント有効フラグは、ディスターブカウント値が非確定的である時、すなわち、カウント値が有効ではない時、非活性化される。また、カウント有効フラグユニット２２４は、メモリ装置１００がテストモードなどでメモリセルのダイナミックリフレッシュ（Ｄｙｎａｍｉｃ Ｒｅｆｒｅｓｈ）特性を測定する場合、カウント有効フラグを非活性化して、ディスターブカウント動作または非正規リフレッシュ動作に対する停止有無を制御することができる。
すなわち、カウント有効フラグユニット２２４は、ディスターブカウントユニット２２０のディスターブカウント値がいずれもリセットされれば、カウント有効フラグを活性化して、ディスターブカウントユニット２２０のカウント機能を活性化させる。
メモリ装置１００をパワーアップする場合、カウント値が有効ではないこともある。したがって、メモリ装置１００を初期化しなければならず、初期化時にディスターブカウントセルアレイ２０の各ワードラインをいずれもイネーブルさせて、リセットされた値にアップデートしなければならない。この際、メモリ装置１００の特性ごとに初期化時間は異なりうるが、メモリ装置をテストすることのように、多数のワードライン（ＷＬ）をイネーブルして、同じデータを書き込む方法でリセットすることができる。
一例として、パワーアップマスタ信号（Ｐｏｗｅｒ Ｕｐ Ｍａｓｔｅｒ Ｓｉｇｎａｌ）に基づいて、周期的内部リフレッシュ命令生成部（Ｐｅｒｉｏｄｉｃ Ｉｎｔｅｒｎａｌ Ｒｅｆｒｅｓｈ Ｃｏｍｍａｎｄ Ｇｅｎｅｒａｔｏｒ）２５４が活性化されれば、周期的内部リフレッシュ命令生成部２５４は、カウント有効フラグユニット２２４に制御信号を伝送する。カウント有効フラグユニット２２４は、前記制御信号によって非活性化（ｄｉｓａｂｌｅ）されて、ディスターブカウンティング機能を停止させる。すなわち、各構成要素２２１、２２２、２２３に保存された値をリセットする。
一例として、周期的内部リフレッシュ命令生成部２５４が非活性化されれば、カウント有効フラグユニット２２４は、カウント有効フラグ（Ｅｎａｂｌｅ）をカウント値比較部２２２に伝送して、ディスターブカウンティング機能を活性化させる。
図２のリフレッシュユニット２５０は、メモリ装置１００内の構成要素２２０、７５などのリフレッシュ動作を制御する。リフレッシュユニット２５０は、隣接アドレス計算部（Ａｄｊａｃｅｎｔ Ａｄｄｒｅｓｓ Ｃａｌｃｕｌａｔｏｒ）２５１、次の非正規リフレッシュアドレス及び非正規リフレッシュフラグ保存部２５２、リフレッシュコントローラ（Ｒｅｆｒｅｓｈ Ｃｏｎｔｒｏｌｌｅｒ）２５３、及び周期的内部リフレッシュ命令生成部２５４を含む。
隣接アドレス計算部２５１は、アドレスコマンドデコーダ２１０から受信した現在セルＷＬｘ、すなわち、第１メモリセルのアドレスに基づいて、隣接または近接したワードラインのセル、すなわち、第２メモリセルのアドレス（ＷＬ（ｘ±ｋ）、ｋは、自然数）を計算する。
次の非正規リフレッシュアドレス及び非正規リフレッシュフラグ保存部２５２は、非正規リフレッシュフラグと次リフレッシュ動作を行うセルのアドレスを保存する。非正規リフレッシュフラグは、次の非正規リフレッシュ動作を行うか否かを知らせる。すなわち、前記第２メモリセルに対する前記現在ディスターブカウント値が、前記スレッショルド値以上であり、前記最大ディスターブカウント値を超過すれば、前記第２メモリセルの前記アドレスを次の非正規リフレッシュアドレスに保存し、前記第２メモリセルに対するリフレッシュ動作を実行するかどうかを非正規リフレッシュフラグに反映する。
リフレッシュコントローラ２５３は、メモリ装置１００の正規リフレッシュ動作と非正規リフレッシュ動作とを組み合わせて、前記メモリ装置１００のリフレッシュ動作を全般的に制御する。例えば、非正規リフレッシュフラグによってリフレッシュ動作順序をスケジューリングすることができる。
一例として、現在スケジュール内で前記非正規リフレッシュ動作を優先的に行うように、現在スケジュール内に非正規リフレッシュ動作スケジュールを挿入することができる。または、前記現在スケジュール内で非正規リフレッシュ動作を現在スケジュールと並行させうる。
一例として、リフレッシュコントローラ２５３は、周期的内部リフレッシュ命令生成部２５４の制御によってリフレッシュスケジュールをリセットすることができる。
周期的内部リフレッシュ命令生成部２５４は、パワーアップマスタ信号に基づいて、メモリ装置内部で全体ワードラインアドレス（または、ノーマルメモリセルアレイ全体）に対するリフレッシュを行い、ディスターブカウント値を初期化する。
より具体的に説明すれば、周期的内部リフレッシュ命令生成部２５４は、パワーアップマスタ信号によって内部リフレッシュ信号をカウント有効フラグユニット（Ｃｏｕｎｔ Ｖａｌｉｄ Ｆｌａｇ Ｕｎｉｔ）２２４に伝送する。
カウント有効フラグユニット２２４は、前記内部リフレッシュ信号によって、各構成要素２２１、２２２、２２３にあらかじめ保存されていたディスターブカウント値をリセットするように制御する。この際、パワーアップマスタ信号は、実施形態によって、外部システム（図示せず）またはメモリコントローラ（図示せず）から受信されうる。
図３は、本発明の一実施形態によるメモリ装置の動作方法を示すフローチャートである。
図３を参考にすると、メモリ装置１００に電力が供給されれば、電源がオンになり（ステップＳ１０）、メモリ装置１００は、あらゆるワードラインをイネーブルして、ディスターブカウントセルアレイのあらゆる前記ディスターブカウント値を初期化することができる（ステップＳ２０）。例えば、メモリ装置１００は、複数のメモリセルのそれぞれのワードラインをいずれもイネーブルして、同じデータ値にリセットして初期化することができる。
メモリ装置が初期化された後、遊休状態で（ステップＳ３０）、メモリ装置１００は、ホスト（図示せず）の命令に基づいて動作するアクティブ状態になるか（Ａｃｔｉｖｅ Ｓｔａｔｅ、ステップＳ４０）、データ信頼性のために自体的にメモリセルをリフレッシュするリフレッシュ状態（Ｒｅｆｒｅｓｈ Ｓｔａｔｅ、ステップＳ５０）になる。
メモリ装置１００が、アクティブ状態になれば、メモリ装置１００は、対象メモリセルへのアクセスタイムの間に残りのメモリセルに対するそれぞれのディスターブ量をカウントする（ステップＳ４０）。そして、メモリ装置１００は、ホストの命令に基づいてリード動作／ライト動作／イレーズ（Ｅｒａｓｅ）動作などを行い（ステップＳ６０）、ディスターブ量をカウントする動作を反復的に行う。メモリ装置１００は、前記命令による動作遂行が終われば、対象メモリセルをプリチャージ（Ｐｒｅｃｈａｒｇｅ）して、再び遊休状態（Ｉｄｌｅ Ｓｔａｔｅ）になる。
メモリ装置１００が、リフレッシュ状態になれば、メモリ装置１００は、対象メモリセルを除いた残りのメモリセルに対してリフレッシュ動作を行う（ステップＳ５０）。この際、リフレッシュ動作は、正規リフレッシュ動作及び非正規リフレッシュ動作を含む。メモリ装置１００は、メモリセルのそれぞれに対して既定の規則で定められるスケジューリングによって、正規リフレッシュ動作を行うことができる。一方、メモリ装置１００は、メモリセルのそれぞれのディスターブ量を考慮して、最大ディスターブ量を有したメモリセルの場合、前記スケジューリングに先にまたは並行して非正規リフレッシュ動作を行うことができる（ステップＳ５０）。メモリ装置１００は、リフレッシュ動作が終われば、再び遊休状態になる。
図４は、図３に示されたメモリ装置の動作方法のうち、初期化される場合を示すフローチャートである。
図３及び図４を参照すると、メモリ装置１００に電力が供給されてパワーオン（Ｐｏｗｅｒ−Ｏｎ）になった場合、周期的内部リフレッシュ命令生成部３５４がイネーブルされる（ステップＳ２１）。パワーオンであるか否かは、パワーアップマスタ信号によって決定される。周期的内部リフレッシュ命令生成部２５４がイネーブルされれば、リフレッシュコントローラ２５３は、現在リフレッシュアドレス（Ｃｕｒｒｅｎｔ Ｒｅｆｒｅｓｈ Ａｄｄｒｅｓｓ）に相応するディスターブカウント値がリセット（または、クリア（Ｃｌｅａｒ））されるように（ステップＳ２２）制御する。そして、周期的内部リフレッシュ命令生成部２５４は、カウント有効フラグを非活性化して、ディスターブカウントユニット２５０のカウント機能を非活性化させる。これは、あらゆるメモリセルのディスターブカウント値がリセットされるまで反復される（ステップＳ２３）。
図５は、図３に示されたメモリ装置の動作方法のうち、アクティブ状態である場合を示すフローチャートである。
図５を参考にすると、アドレスコマンドデコーダ２１０が、アクティブ命令を受信すれば、メモリ装置１００は、ノーマルセルアレイ１１でアクティブ命令に相応する当該アドレス（対象メモリセルと言う）のワードラインをイネーブルし、対象メモリセルのワードラインに連結されたディスターブカウントセルからディスターブカウント値を読み取る（ステップＳ４１）。ディスターブカウント値は、前記対象メモリセル以外の残りのセル、例えば、前記対象メモリセルに隣接（または、近接）したセルのディスターブ量を表わす。
例えば、ディスターブ量は、前記対象メモリセルのワードラインＷＬｘのアクセスタイムを単位時間、すなわち、最小イネーブルサイクル（Ｍｉｎｉｍｕｍ ｔＲＣまたはＭｉｎｉｍｕｍ ｔＲＡＳ）で割った値で表すことができる。一例として、ディスターブカウント値（Ｄｉｓｔｕｒｂ Ｃｏｕｎｔ（ｘ））は、隣接または近接セル（Ｄｉｓｔｕｒｂ（ｘ−ｋ）及びＤｉｓｔｕｒｂ（ｘ＋ｋ）、すなわち、対象メモリセルの左側または右側のワードラインに位置した少なくとも１つ以上のセル、以下、残りのメモリセル、ｋは、１以上の自然数）のディスターブカウント値で割ることができる。残りのメモリセル（ｘ−ｋまたはｘ＋ｋ）がリフレッシュされる場合、前記残りのメモリセルに対するディスターブカウント値は、リフレッシュ動作後、０にリセット（または、クリア）される。
メモリ装置１０は、対象メモリセル（ｘ）にアクセスしたので、残りのメモリセル（ｘ−ｋ、ｘ＋ｋ）は、累積的にディスターブをさらに受ける。これにより、初期化されない限り、ディスターブ量をカウントし、対象メモリセル（ｘ）のワードラインに連結されたディスターブカウントセルに保存されたディスターブカウント値に、前記カウントされた値を加えて、ディスターブカウント値をアップデートする。そして、アップデートされたディスターブカウント値は、リードした前記ディスターブカウントセルにライトして保存する（ステップＳ４２）。すなわち、ディスターブ量は、累積アクセスタイムを単位時間で割った値であり得る。
アップデートされたディスターブカウント値は、所定の値と比較して、その比較結果によって、リフレッシュ動作を実行するかどうかを決定する（ステップＳ４３）。一例として、アップデートされたディスターブカウント値が、以前の段階で保存されていた現在最大ディスターブカウント値または既定のスレッショルド値よりも大きければ、前記ディスターブカウント値に相応する残りのメモリセルのアドレスを次の非正規リフレッシュ動作を行うアドレスに保存する（ステップＳ４４）。アップデートされたディスターブカウント値が、以前の段階で保存された現在最大ディスターブカウント値よりも大きければ、アップデートされたディスターブカウント値を新たな最大ディスターブカウント値に保存する（ステップＳ４５）。
一方、アップデートされたディスターブカウント値が、以前の段階で保存されていた現在最大ディスターブカウント値及び既定のスレッショルド値よりも小さければ、リフレッシュ動作を行わず、次の非正規リフレッシュ動作のアドレス及び最大ディスターブカウント値に保存しない（ステップＳ４３）。
すなわち、アクティブ命令遂行時に、メモリ装置１００は、アクティブ命令に相応する対象メモリセル（ｘ）のワードラインＷＬｘにのみアクセス可能であるので、隣接または近接したセル（ｘ±ｋ）（残りのメモリセル）のディスターブカウント値は、対象メモリセル（ｘ）のワードラインに連結されたディスターブカウントセル２０に保存する。
一例として、残りのメモリセルのうち、何れか１つのメモリセル（ｘ＋ｋまたはｘ−ｋ）を中心に両側（左側、右側）で対象メモリセル（ｘ）がマルチアクセスされる場合（すなわち、２つ以上の対象メモリセルの各ワードラインが集中的または反復的にアクセスされる場合）、前記残りのメモリセルが受けるディスターブ量は、両側の対象メモリのそれぞれから受けるディスターブ量の和になる。この際、対象メモリセルのワードラインに連結されたディスターブカウントセルに保存される残りのメモリセルに対するディスターブ量は、どちらか一つの側のディスターブ量のみ保存して、正確なディスターブ量が分からず、誤差が発生する恐れがある。
しかし、この際にも、アクティブ命令遂行を続ければ、両側の対象メモリセルのそれぞれのディスターブカウント値が増加して、結局、残りのメモリセルが非正規リフレッシュ動作の対象セルになることができ、最大ディスターブカウント値反映時に、このような点を考慮して、前記誤差を減らすことができる。さらに詳しい説明は、図９Ａ以下の説明で行う。
図６は、図３に示されたメモリ装置の動作方法のうち、リフレッシュ状態である場合を示すフローチャートである。
図６を参照すると、アドレスコマンドデコーダ２１０が、リフレッシュ命令を受ければ、メモリ装置１００は、リフレッシュ動作を行う。リフレッシュ動作は、正規リフレッシュ動作と非正規リフレッシュ動作とを含む。リフレッシュ命令に基づいて、メモリ装置１００は、非正規リフレッシュ動作を実行するかどうかを判断する（ステップＳ５１）。
非正規リフレッシュ動作を行わない場合、すなわち、メモリ装置１００は、非正規リフレッシュフラグ（Ｆｌａｇ）が非活性化（Ｏｆｆ）し、既存のスケジュールによってリフレッシュ動作を行う（ステップＳ５２）。
しかし、非正規リフレッシュ動作を行う場合、メモリ装置１００は、非正規リフレッシュフラグを活性化（Ｏｎ）して、リフレッシュスケジュールを調整する。一例として、正規リフレッシュ動作と並行して、残りのメモリセルに対する非正規リフレッシュ動作を行うことができる。一例として、正規リフレッシュ動作の間に残りのメモリセルに対する非正規リフレッシュ動作を優先的に挿入して行うことができる（ステップＳ５３）。
前記残りのメモリセルの非正規リフレッシュ動作が完了すれば、メモリ装置１００は、非正規リフレッシュ動作のための前記残りのメモリセルのアドレスをクリア（または、リセット）する（ステップＳ５４）。また、非正規リフレッシュ動作遂行後、以前に保存された前記現在最大ディスターブカウント値をクリア（または、リセット）する（ステップＳ５５）。
そして、非正規リフレッシュ動作を行った残りのメモリセルのディスターブカウント値を保存している対象メモリセル（ｘ）のワードラインにアクセスして、残りのメモリセルに対するディスターブカウント値をクリア（または、リセット）する（ステップＳ５６）。
したがって、メモリセルアクセス動作時に、ディスターブに最も脆弱なメモリセル（すなわち、ディスターブ量が最も大きなメモリセル）に対して優先的にリフレッシュ動作を行うようにリフレッシュスケジュールを調整する。その結果、前記メモリセルのリフレッシュインターバルタイム（Ｒｅｆｒｅｓｈ Ｉｎｔｅｒｖａｌ ｔｉｍｅ）内のディスターブ量を制限して、メモリ装置のデータ信頼度が高くし、装置の性能を向上させることができる。
図７は、本発明の実施形態によるメモリセルのリフレッシュ方法の動作を説明する表である。
メモリ装置１００は、アクティブ命令に基づいて第１メモリセル（対象メモリセル）へのアクセスを何回反復し、アクセスされる対象メモリセルに隣接／近接した残りのメモリセル（第２メモリセル）のディスターブ量をモニタリングする。メモリ装置１００は、ディスターブ量が最も高くて、リフレッシュ特性が最も脆弱な第２メモリセルに対する非正規リフレッシュ動作を他のメモリセルに対するリフレッシュ動作よりも優先的に実行する。リフレッシュインターバル内の最大ディスターブカウント値は、前記非正規リフレッシュ動作を行う度にリセットされるので、引き続き増加せず、一定のレベルに制限される。
図７を参照すると、メモリ装置１００が、ＲＯＷ＝３に位置した第１メモリセル（ｘ）に対して反復的に（または、集中的に）アクセスし、この際、スレッショルド値は、１５９と仮定する。第１メモリセルへの最初のアクセス前（Ｔ＝０）にメモリ装置１００がパワーアップされるので、装置に既に保存されていた第２メモリセル（ＲＯＷ ２、ＲＯＷ ４）のディスターブカウント値を初期化する。すなわち、ＲＯＷ＝３に連結されたディスターブカウントセルに保存された値（Ｄｉｓｔｕｒｂ（ｘ−１）、Ｄｉｓｔｕｒｂ（ｘ＋１））を初期化する（（ＲＯＷ ２、ＲＯＷ ４）＝（０、０））。
メモリ装置１００は、初期化後、ホストの命令による動作を行うために、第１メモリセルにアクセスする。前記第１メモリセルにアクセスが反復されれば（Ｔ＝１〜１５９）、メモリ装置１００は、前記第１メモリセルのワードライン（ＲＯＷ＝３）のアクセスタイムの間にディスターブ量をカウントし、増加させる。例えば、Ｔ＝１で、第２メモリセルＲＯＷ＝２（Ｌｅｆｔ）とＲＯＷ＝４（Ｒｉｇｈｔ）でのディスターブカウント値（１、１）が、Ｔ＝２で、第２メモリセルＲＯＷ＝２とＲＯＷ＝４でのディスターブカウント値（２、２）に増加し、前記第２メモリセルの各ディスターブカウント値は、カウントされる度にＲＯＷ＝３に連結されたディスターブカウントセル２０に保存及びアップデートされる。
図７の表で、灰色部分（ＲＯＷ＝３）は、アクセスされる第１メモリセル１１と同一ワードラインに連結されたディスターブカウントセルアレイ２０内に保存される第２メモリセルとに対するディスターブカウント値を表わす。すなわち、アクティブ命令が行われる第１メモリセルの第１アドレス（ＲＯＷ＝３）のみアクセス可能であるために、ディスターブカウントセルは、アクセス命令が行われる第１メモリセルと同一ワードライン上に位置する。
保存されるディスターブカウント値は、第１メモリセルのワードラインイネーブル時間（アクセスされる時間）の間に、第１メモリセルに隣接した第２メモリセル（ＲＯＷ＝２、４）のディスターブ量をカウントする。
前記第１メモリセルに対するアクティブ命令が繰り返し行われれば、隣接した両側の第２メモリセル（ＲＯＷ＝２（Ｌｅｆｔ） ａｎｄ ＲＯＷ＝４（Ｒｉｇｈｔ））のそれぞれのディスターブカウント値が増加し、結局、第２メモリセルのうち少なくとも１つが非正規リフレッシュの対象となる。
非正規リフレッシュ動作を実行するかどうかを決定する方法は、ディスターブカウントセルに保存された現在ディスターブカウント値（Ｃｕｒｒｅｎｔ Ｄｉｓｔｕｒｂ Ｃｏｕｎｔ Ｖａｌｕｅ）が、スレッショルド値（ｔｈｒｅｓｈｏｌｄ＝１５９）よりも大きくなれば（Ｔ＝１６０）、図７で、ＲＯＷ＝２のワードラインに属した隣接した第２メモリセルに対して非正規リフレッシュ動作を優先的にスケジューリングする。リフレッシュスケジュールによって、前記第２メモリセルのリフレッシュ動作順序が来れば、動作を行い（Ｒｅｆｒｅｓｈ ２）、前記第２メモリセルのディスターブカウント値をリセットする（ＲＯＷ＝２、Ｄｉｓｔｕｒｂ Ｃｏｕｎｔ Ｖａｌｕｅ＝０）。
以後、引き続き第１メモリセル（ＲＯＷ＝３）に反復的にアクセスすれば（Ｔ＝１６１〜３１９）、隣接した第２メモリセルのディスターブカウント値が継続的に増加する（ＲＯＷ＝２の場合、０から引き続きカウント、ＲＯＷ＝４の場合、１６０から引き続きカウントされる）。第２メモリセルのうち、ＲＯＷ＝２は、リフレッシュ動作が行われたが、ＲＯＷ＝４は、リフレッシュ動作が行われていないために、ＲＯＷ＝４に対するディスターブ量はさらに増加する。
ＲＯＷ＝３にある第１メモリセルに引き続きアクセスが反復されれば（Ｔ＝１６１〜３１９）、ＲＯＷ＝４にある第２メモリセルは、最大ディスターブカウント値を超過するので（Ｔ＝３２０）、非正規リフレッシュ動作を優先的にスケジューリングする。リフレッシュスケジュールによって順序が来れば、ＲＯＷ＝４である第２メモリセルに対する非正規リフレッシュ動作を行う（Ｒｅｆｒｅｓｈ ４）。そして、第１メモリセルのワードラインをイネーブルして、ディスターブカウントセルに保存されたＲＯＷ＝４である第２メモリセルのディスターブカウント値をリセットする。
以後の第１メモリセル（ＲＯＷ＝３）をアクセスする度に、前述したように、第２メモリセルに対するディスターブカウント値を引き続きカウントする。メモリ装置は、スレッショルド値または最大ディスターブカウント値と比較された前記ディスターブカウント値に基づいて、第２メモリセルに対する非正規リフレッシュ動作を行う。
このように、メモリセルアレイのうち、重畳されない少なくとも１つのメモリセルに反復的にアクセスする場合のディスターブ最大量は、次の式による。この際、ｎは、反復的にアクセスされるセルが属したワードライン（すなわち、ＲＯＷ）の数である。
ディスターブ量は、ワードラインがイネーブルされた全体時間であるので、これを整数化するために、累積的にイネーブルされた時間を合わせて、単位時間（ｔＲＡＳｍｉｎまたはｔＲＣｍｉｎである場合のワードラインアクセスタイム）で割って整数化しなければならない。例えば、ｔＲＥＦが６４ｍｓ、リフレッシュサイクルタイム（Ｒｅｆｒｅｓｈｃｙｃｌｅ ｔｉｍｅ）が８Ｋで第１メモリセルに集中的にアクセスすると仮定する時、第１メモリセルが属したワードラインへのアクセスタイム（ｔＲＣｍｉｎ）が５０ｎｓとする。この際、ｔＲＥＦＩは７．８ｕｓになるので、ｔＲＥＦＩの間に受ける最大ディスターブ量（ＭａｘＤｉｓｔｕｒｂ）は、数式１によって７．８ｕｓ／５０ｎｓ＝１６０になる。
図８Ａ及び図８Ｂは、本発明の実施形態によるメモリセルのリフレッシュ方法の動作を説明する表である。図８Ａ及び図８Ｂの実施形態は、２本のワードラインにアクセスが集中される点で、１本のワードラインのみ集中的にアクセスされる図７と異なる。
メモリ装置１００が、２本以上のワードライン、例えば、ＲＯＷ＝３、ＲＯＷ＝６に位置した第１メモリセルに対して集中的にアクセスし、この際、スレッショルド値は、１５９と仮定する。
図８Ａで、最初のアクセス前（Ｔ＝０）にメモリ装置１００がパワーアップされるので、既に保存されていた第２メモリセル（ＲＯＷ＝２、ＲＯＷ＝４、ＲＯＷ＝５、ＲＯＷ＝７）に対するディスターブカウント値を初期化する。すなわち、ＲＯＷ＝３、６に連結されたディスターブカウントセルに保存された値（Ｄｉｓｔｕｒｂ（ｘ−１）、Ｄｉｓｔｕｒｂ（ｘ＋１））のそれぞれを初期化する（図９Ａで、（ＲＯＷ ２、ＲＯＷ ４）＝（０、０）及び（ＲＯＷ ５、ＲＯＷ ７）＝（０、０））。
メモリ装置１００は、初期化後、ＲＯＷ＝３、６に位置した第１メモリセル（ｘ＝３、６）にアクセスする。前記第１メモリセルにアクセスが集中的に反復されれば（Ｔ＝１〜１５９）、メモリ装置１００は、第１メモリセルにアクセスする度に第２メモリセル（ＲＯＷ＝２、４、５、７）に対するディスターブ量をカウントする。
第２メモリセルのディスターブカウント値のそれぞれ（（ＲＯＷ ２、ＲＯＷ ４）、（ＲＯＷ ５、ＲＯＷ ７））は、アクセスされる第１メモリセル（ＲＯＷ＝３、６）のディスターブカウントセルのそれぞれに保存される。メモリ装置１００は、アクティブ命令が行われる第１アドレス（ＲＯＷ＝３、６）に相応する第１メモリセルのみイネーブルしてアクセスし、残りのセルが属したＲＯＷ ２、４、５、７は、イネーブルしないためである。
ディスターブカウントセルからリードされた残りのセル（ＲＯＷ ２、４、５、７）の現在ディスターブカウント値（１６０）が、スレッショルド値（ｔｈｒｅｓｈｏｌｄ＝１５９）よりも大きくなれば（Ｔ＝１６０）、メモリ装置は、ＲＯＷ＝２の第２メモリセルをリフレッシュする（Ｒｅｆｒｅｓｈ ２）。そして、メモリ装置は、リフレッシュされた第２メモリセル（ＲＯＷ＝２）に対するディスターブカウント値をリセットする（ＲＯＷ＝３で、（ＲＯＷ ２、ＲＯＷ ４）＝（０、１６０））。
引き続き第１メモリセル（ＲＯＷ＝３、６）に集中的にアクセスすれば（Ｔ＝３２１〜４７９）、第２メモリセルのディスターブカウント値が継続的に増加する（ＲＯＷ＝２の場合、０から引き続きカウント、ＲＯＷ＝４、５、７の場合、１６０から引き続きカウントされる）。
第２メモリセルのうち、ＲＯＷ＝２は、リフレッシュ動作が行われたが、ＲＯＷ＝４、５、７は、リフレッシュ動作が行われていないために、ＲＯＷ＝４、５、７に対するディスターブカウント値は引き続き増加する。
第１メモリセル（ＲＯＷ＝３、６）に引き続きアクセスが集中されれば（Ｔ＝３２１〜４８０）、ＲＯＷ＝４である第２メモリセルの実際ディスターブカウント値は、最大ディスターブカウント値（２４０）に至るので（Ｔ＝４８０）、メモリ装置は、ＲＯＷ＝４である第２メモリセルに対するリフレッシュ動作を優先的に行うようにスケジュールを調整する。メモリ装置は、調整されたスケジュールによって、ＲＯＷ＝４である第２メモリセルに対して非正規リフレッシュ動作を行い（Ｒｅｆｒｅｓｈ ４）、ＲＯＷ＝４のディスターブカウント値をリセットする（ＲＯＷ３で、（ＲＯＷ ２、ＲＯＷ ４）＝（８０、０））。
メモリ装置は、引き続き第１メモリセル（ＲＯＷ＝３、６）にアクセスする度に第２メモリセルに対するディスターブカウント値を引き続きカウントする。第１メモリセル（ＲＯＷ＝３、６）に引き続きアクセスが集中されれば、第１メモリセルＲＯＷ＝６によって受けたＴ＝６４０でＲＯＷ＝５である第２メモリセルのディスターブカウント値（（ＲＯＷ２、ＲＯＷ ４）＝（３２０、３２０））は、スレッショルド値（ｔｈｅｒｅｓｈｏｌｄ＝１５９）を超過するだけではなく、最大ディスターブカウント値（２４０）を超過する。この際、メモリ装置は、ＲＯＷ＝４である第２メモリセルに対して非正規リフレッシュ動作を行う（ＲＯＷ ２、ＲＯＷ ４）＝（０、３２０）。
図８Ｂでも、同様に、第１メモリセルがアクセスされる度に第２メモリセルのディスターブカウント値を引き続きアップデートし、前記ディスターブカウント値は、スレッショルド値または最大ディスターブカウント値との比較された結果、非正規リフレッシュ動作の順序を決定する。すなわち、メモリ装置は、第２メモリセルに対するディスターブカウント値に基づいて、正規リフレッシュ動作中にも、非正規リフレッシュ動作を行うように動作順序のスケジュールを調整することができる。
その結果、図７の実施形態のように、１本のワードラインを非重畳的にアクセスする時よりは、最大ディスターブカウント値の大きさが増加するが、最大ディスターブカウント値が大きくなることを考慮しても、メモリ装置１００が、現在ディスターブカウント値に基づいてリフレッシュスケジュールを調整するために、第１メモリセルに引き続きアクセスが集中されても、最大ディスターブカウント値は究極的に制限される（図８Ｂで、最大ディスターブカウント値＝４００に制限される）。
このように、メモリ装置が、少なくとも２つ以上のメモリセルに集中的または反復的にアクセスを行う場合、少なくとも１つの隣接／近接メモリセルは、それぞれディスターブを受けるが、この際、ディスターブ最大量は、次の式による。この際、ｎは、集中的にアクセスするセルが属したワードラインの数である。
ディスターブ量は、ワードラインがイネーブルされた全体時間であるので、これを整数化するために、累積的にイネーブルされた時間を合わせて、単位時間（ｔＲＡＳｍｉｎまたはｔＲＣｍｉｎである場合のワードラインアクセスタイム）で割って整数化しなければならない。前記数式２は、増加関数であって、ｎが無限大である時、最大ディスターブカウント値は、４８０で収斂する。４８０ｘｔＲＣは、２４ｕｓになり（この際、ｔＲＣ＝５０ｎｓ）、これは、残りのメモリセルのうち少なくとも１つが対象メモリセルから重畳的にディスターブを受けない場合のワーストケース（ｗｏｒｓｔ ｃａｓｅ）になる。
図９Ａ及び図９Ｂは、本発明の実施形態によるメモリセルのリフレッシュ方法の動作を説明する表である。図９Ａ及び図９Ｂの実施形態は、隣接した２本のワードラインにアクセスが集中される点で、隣接していない２本のワードラインにアクセスが集中される図８Ａ及び図８Ｂと異なる。
メモリ装置１００が、２本以上のワードライン、例えば、ＲＯＷ３、ＲＯＷ５に位置した第１メモリセルに対して集中的にアクセスし、この際、スレッショルド値は、１５９と仮定する。
図９Ａで、最初のアクセス前（Ｔ＝０）にメモリ装置１００がパワーアップされるので、既に保存されていた第２メモリセル（ＲＯＷ＝２、ＲＯＷ＝４、ＲＯＷ＝６）に対するディスターブカウント値を初期化する。すなわち、ＲＯＷ＝３、５に連結されたディスターブカウントセルに保存された値（Ｄｉｓｔｕｒｂ（ｘ−１）、Ｄｉｓｔｕｒｂ（ｘ＋１））のそれぞれを初期化する（図９Ａで、（ＲＯＷ ２、ＲＯＷ ４）＝（０、０）及び（ＲＯＷ ４、ＲＯＷ ６）＝（０、０））。
メモリ装置１００は、初期化後、ＲＯＷ＝３に位置した第１メモリセル（ｘ）にアクセスする。前記第１メモリセルにアクセスが集中的に反復されれば（Ｔ＝１〜１５９）、メモリ装置１００は、第１メモリセルにアクセスする度に第２メモリセル（ＲＯＷ＝２、４、６）に対するディスターブカウント値をカウントする。図７と異なって、本実施形態の場合、アクセスが集中されるワードラインの第２メモリセルのうち、ＲＯＷ＝４である第２メモリセルは、ＲＯＷ＝３及びＲＯＷ＝５からそれぞれ重畳的にディスターブを受ける。
第２メモリセルのディスターブカウント値のそれぞれ（（ＲＯＷ ２、ＲＯＷ ４）、（ＲＯＷ ４、ＲＯＷ ６））は、アクセスされる第１メモリセル（ＲＯＷ＝３、５）のディスターブカウントセルのそれぞれに保存される。メモリ装置１００は、アクティブ命令が行われる第１アドレス（ＲＯＷ＝３、５）に相応する第１メモリセルのみアクセス可能であるためである。この際、ＲＯＷ＝４の第２メモリセルは、ディスターブを重畳的に受けるので、第１メモリセル（ＲＯＷ＝３、５）のディスターブカウントセルのそれぞれに保存されたディスターブカウント値を合算した値が、実際のディスターブ量（図９Ａで、Ｅｆｆｅｃｔｉｖｅ ４）になる。
ディスターブカウントセルからリードされた現在ディスターブカウント値（１６０）が、スレッショルド値（ｔｈｒｅｓｈｏｌｄ＝１５９）よりも大きくなれば（Ｔ＝１６０）、メモリ装置は、ＲＯＷ＝２の第２メモリセルをリフレッシュする（Ｒｅｆｒｅｓｈ ２）。そして、メモリ装置は、リフレッシュされた第２メモリセル（ＲＯＷ＝２）に対するディスターブカウント値をリセットする（ＲＯＷ＝２、Ｄｉｓｔｕｒｂ Ｃｏｕｎｔ Ｖａｌｕｅ＝０）。
引き続き第１メモリセル（ＲＯＷ＝３、５）に集中的にアクセスすれば（Ｔ＝３２１〜４７９）、第２メモリセルのディスターブカウント値が継続的に増加する（ＲＯＷ＝２の場合、０から引き続きカウント、ＲＯＷ＝４、６の場合、１６０から引き続きカウントされる）。
第２メモリセルのうち、ＲＯＷ＝２は、リフレッシュ動作が行われたが、ＲＯＷ＝４、６は、リフレッシュ動作が行われていないために、ＲＯＷ＝４、６に対するディスターブカウント値は引き続き増加する。
第１メモリセル（ＲＯＷ＝３、５）に引き続きアクセスが集中されれば（Ｔ＝３２１〜４８０）、ＲＯＷ＝４である第２メモリセルの実際ディスターブカウント値は、最大ディスターブカウント値に至るので（Ｔ＝４８０）、メモリ装置は、ＲＯＷ＝４である第２メモリセルに対するリフレッシュ動作を優先的に行うようにスケジュールを調整する。メモリ装置は、調整されたスケジュールによって、ＲＯＷ＝４である第２メモリセルに対して非正規リフレッシュ動作を行い（Ｒｅｆｒｅｓｈ ４）、ＲＯＷ＝４のディスターブカウント値をリセットする（ＲＯＷ３で、（ＲＯＷ ２、ＲＯＷ ４）＝（８０、０））。
メモリ装置は、引き続き第１メモリセル（ＲＯＷ＝３、５）にアクセスする度に第２メモリセルに対するディスターブカウント値を引き続きカウントする。第１メモリセル（ＲＯＷ＝３、５）に引き続きアクセスが集中されれば、第１メモリセルＲＯＷ＝５によって受けたＴ＝６４０でＲＯＷ＝４である第２メモリセルの実際ディスターブカウント値（ｅｆｆｅｃｔｉｖｅ ４＝１６０）は、スレッショルド値（ｔｈｅｒｅｓｈｏｌｄ＝１５９）を超過する。この際、メモリ装置は、ＲＯＷ＝４である第２メモリセルに対して非正規リフレッシュ動作を行う。
図９Ｂでも、同様に、第１メモリセルがアクセスされる度に第２メモリセルのディスターブカウント値を引き続きアップデートし、前記ディスターブカウント値は、スレッショルド値または最大ディスターブカウント値との比較された結果、非正規リフレッシュ動作の順序を決定する。すなわち、メモリ装置は、第２メモリセルに対するディスターブカウント値に基づいて、正規リフレッシュ動作中にも、非正規リフレッシュ動作を行うように動作順序のスケジュールを調整することができる。
その結果、図７の実施形態のように、少なくとも１本のワードラインを非重畳的にアクセスする時よりは、最大ディスターブカウント値の大きさが増加するが、第２メモリセルにディスターブが重畳されることを考慮しても、メモリ装置が、現在ディスターブカウント値に基づいてリフレッシュスケジュールを調整するために、第１メモリセルに引き続きアクセスが集中されても、最大ディスターブカウント値は究極的に制限される。
このように、メモリ装置が、少なくとも２つ以上のメモリセルに集中的にアクセスを行う場合、少なくとも１つの隣接／近接メモリセルは、重畳されたディスターブを受けるが、この際、最大ディスターブカウント値（ＭａｘＤｉｓｔｒｕｂ）は、数式３による。この際、ｎは、集中的にアクセスするセルが属したワードラインの数である。
図１０Ａ及び図１０Ｂは、本発明の実施形態によるメモリセルのリフレッシュ方法の動作を説明する表である。図１０Ａ及び図１０Ｂの実施形態は、３本のワードラインにアクセスが集中される点で、１本のワードラインのみ集中的にアクセスされる図７と異なる。
メモリ装置１００が、２本以上のワードライン、例えば、ＲＯＷ＝１、ＲＯＷ＝４、ＲＯＷ＝７に位置した第１メモリセルに対して集中的にアクセスし、この際、スレッショルド値は、１５９と仮定する。
図１０Ａで、最初のアクセス前（Ｔ＝０）にメモリ装置１００がパワーアップされるので、既に保存されていた第２メモリセル（ＲＯＷ＝０、２、３、５、６、８）に対するディスターブカウント値を初期化する。すなわち、ＲＯＷ＝１、４、７に連結されたディスターブカウントセルに保存された値（Ｄｉｓｔｕｒｂ（ｘ−１）、Ｄｉｓｔｕｒｂ（ｘ＋１））のそれぞれを初期化する（図１０Ａで、（ＲＯＷ ０、ＲＯＷ ２）＝（０、０）、（ＲＯＷ３、ＲＯＷ ５）＝（０、０）及び（ＲＯＷ ６、ＲＯＷ ８）＝（０、０））。
メモリ装置１００は、初期化後、ＲＯＷ＝１、４、７に位置した第１メモリセル（対象メモリセル）にアクセスする。前記第１メモリセルにアクセスが集中的に反復されれば（Ｔ＝１〜４８０）、メモリ装置１００は、第１メモリセルにアクセスする度に第２メモリセル（ＲＯＷ＝０、２、３、５、６、８）に対するディスターブ量をカウントする。説明の便宜上、第２メモリセルは、最も隣接したワードラインの第１メモリセル以外に他の第１メモリセルからは重畳的にディスターブを受けないと仮定する。例えば、ＲＯＷ＝２にある第２メモリセルは、ＲＯＷ＝４またはＲＯＷ＝７から重畳的にディスターブを受けず、ＲＯＷ＝１によってのみディスターブを受けると仮定する。
第２メモリセルのディスターブカウント値のそれぞれ（（ＲＯＷ ０、ＲＯＷ ２）、（ＲＯＷ ３、ＲＯＷ ５）、（ＲＯＷ ６、ＲＯＷ ８））は、アクセスされる第１メモリセル（ＲＯＷ＝１、４、７）のディスターブカウントセルのそれぞれに保存される。メモリ装置１００は、アクティブ命令が行われる第１アドレス（ＲＯＷ＝１、４、７）に相応する第１メモリセルのみイネーブルしてアクセスし、残りのセルが属したＲＯＷ ０、２、３、５、６、８は、イネーブルしないためである。
ディスターブカウントセルからリードされた残りのセル（ＲＯＷ ０、２、３、５、６、８）の現在ディスターブカウント値（１６０）が、スレッショルド値（ｔｈｒｅｓｈｏｌｄ＝１５９）よりも大きくなれば（Ｔ＝４８０）、メモリ装置は、ＲＯＷ＝０の第２メモリセルをリフレッシュする（Ｒｅｆｒｅｓｈ ０）。そして、メモリ装置は、リフレッシュされた第２メモリセル（ＲＯＷ＝０）に対するディスターブカウント値をリセットする（ＲＯＷ＝１で、（ＲＯＷ ０、ＲＯＷ ２）＝（０、１６０））。
引き続き第１メモリセル（ＲＯＷ＝１、４、７）に集中的にアクセスすれば（Ｔ＝４８１〜６３９）、第２メモリセルのディスターブカウント値が継続的に増加する（ＲＯＷ＝０の場合、０から引き続きカウント、ＲＯＷ＝２、３、５、６、８の場合、１６０から引き続きカウントされる）。第２メモリセルのうち、ＲＯＷ＝０は、リフレッシュ動作が行われたが、ＲＯＷ＝２、３、５、６、８は、リフレッシュ動作が行われていないために、ＲＯＷ＝２、３、５、６、８に対するディスターブカウント値は引き続き増加する。
第１メモリセル（ＲＯＷ＝１、４、７）に引き続きアクセスが集中されれば（Ｔ＝４８１〜６４０）、ＲＯＷ＝２である第２メモリセルの実際ディスターブカウント値は、最大ディスターブカウント値（２１４）に至るので（Ｔ＝６４０）、メモリ装置は、ＲＯＷ＝２である第２メモリセルに対するリフレッシュ動作を優先的に行うようにスケジュールを調整する。メモリ装置は、調整されたスケジュールによって、ＲＯＷ＝２である第２メモリセルに対して非正規リフレッシュ動作を行い（Ｒｅｆｒｅｓｈ ２）、ＲＯＷ＝２のディスターブカウント値をリセットする（ＲＯＷ＝１で、（ＲＯＷ ０、ＲＯＷ ２）＝（５４、０））。
図１０Ａ及び図１０Ｂで、メモリ装置１００は、引き続き第１メモリセル（ＲＯＷ＝１、４、７）にアクセスする度に第２メモリセルに対するディスターブカウント値を引き続きカウントする。第１メモリセル（ＲＯＷ＝１、４、７）に引き続きアクセスが集中されれば、Ｔ＝８００、９６０、１１２０、１２８０のそれぞれで第２メモリセルのディスターブカウント値が、スレッショルド値（ｔｈｅｒｅｓｈｏｌｄ＝１５９）を超過するか、最大ディスターブカウント値（４２６）を超過して、第２メモリセルに対して非正規リフレッシュ動作を行う（Ｒｅｆｒｅｓｈ ３、５、６、８）。
同様に、第１メモリセルがアクセスされる度に第２メモリセルのディスターブカウント値を引き続きアップデートし、前記ディスターブカウント値は、スレッショルド値または最大ディスターブカウント値と比較された結果、非正規リフレッシュ動作の順序を決定する。すなわち、メモリ装置は、第２メモリセルに対するディスターブカウント値に基づいて、正規リフレッシュ動作中にも、非正規リフレッシュ動作を行うように動作順序のスケジュールを調整することができる。
その結果、図７の実施形態のように、１本のワードラインのみ非重畳的にアクセスする時よりは、最大ディスターブカウント値の大きさが増加するが、最大ディスターブカウント値が大きくなることを考慮しても、メモリ装置１００が、現在ディスターブカウント値に基づいてリフレッシュスケジュールを調整するために、第１メモリセルに引き続きアクセスが集中されても、最大ディスターブカウント値は究極的に制限される（図１０Ｂで、最大ディスターブカウント値＝４２６に制限される）。
このように、メモリ装置が、少なくとも２つ以上のメモリセルに集中的にアクセスを行う場合、少なくとも１つの隣接／近接メモリセルは、それぞれディスターブを受けるが、この際、制限される最大ディスターブカウント値は、数式４による。この際、ｎは、集中的にアクセスするセルが属したワードラインの数である。
ディスターブ量は、ワードラインがイネーブルされた全体時間であるので、これを整数化するために、累積的にイネーブルされた時間を合わせて、単位時間（ｔＲＡＳｍｉｎまたはｔＲＣｍｉｎである場合のワードラインアクセスタイム）で割って整数化しなければならない。
図１１Ａないし図１１Ｃは、本発明の実施形態によるメモリセルのリフレッシュ方法の動作を説明する表である。図１１Ａ及び図１１Ｃの実施形態は、４本の隣接したワードラインにアクセスが集中され、残りのメモリセルのうち少なくとも３本のワードラインに位置したメモリセルが重畳的にディスターブを受ける点で、１本のワードラインのみ集中的にアクセスされる図７と異なる。
メモリ装置１００が、４本のワードライン、例えば、ＲＯＷ＝１、３、５、７に位置した第１メモリセルに対して集中的にアクセスし、この際、スレッショルド値は、１５９と仮定する。
図１１Ａで、最初のアクセス前（Ｔ＝０）にメモリ装置１００がパワーアップされるので、既に保存されていた第２メモリセル（ＲＯＷ＝０、２、４、６、８）に対するディスターブカウント値を初期化する。
メモリ装置１００は、初期化後、ＲＯＷ＝１、３、５、７に位置した第１メモリセル（対象メモリセル）にアクセスする。前記第１メモリセルにアクセスが集中的に反復されれば、メモリ装置１００は、第１メモリセル（ＲＯＷ＝１、３、５、７）にアクセスする度に第２メモリセル（ＲＯＷ＝０、２、４、６、８）に対するディスターブ量をカウントする。この際、ＲＯＷ＝２、４、６は、第１メモリセルの中間に位置して、両側でそれぞれディスターブを重畳的に受ける。
第２メモリセルのディスターブカウント値のそれぞれは、アクセスされる第１メモリセル（ＲＯＷ＝１、３、５、７）のディスターブカウントセルのそれぞれに保存される。この際、ＲＯＷ＝１、３、５、７にそれぞれ保存されるＲＯＷ＝２、４、６のディスターブカウント値は、ＲＯＷ＝１、３、５、７のそれぞれによるディスターブのみ考慮したことであるので、ＲＯＷ＝２、４、６が実際に受けたディスターブは、ＲＯＷ １、３、５、７によって受けたディスターブ量のそれぞれの和になる（例えば、Ｔ＝６４０で、ＲＯＷ＝２がＲＯＷ＝１によって受けたディスターブカウント値は１６０、ＲＯＷ＝２がＲＯＷ＝３によって受けたディスターブカウント値が１６０であるので、ＲＯＷ＝２が受けた実際ディスターブカウント値（Ｅ２）は、１６０＋１６０＝３２０になる）。
ディスターブカウントセルからリードされた残りのセル（ＲＯＷ＝０、２、４、６、８）の現在ディスターブカウント値が、スレッショルド値（ｔｈｒｅｓｈｏｌｄ＝１５９）よりも大きくなれば、メモリ装置は、ＲＯＷ＝０の第２メモリセルをリフレッシュする（Ｒｅｆｒｅｓｈ ０ ａｔ Ｔ＝６４０）。そして、メモリ装置は、リフレッシュされた第２メモリセル（ＲＯＷ＝０）に対するディスターブカウント値をリセットする。
図１１Ａないし図１１Ｃで、メモリ装置１００は、引き続き第１メモリセル（ＲＯＷ＝１、３、５、７）にアクセスする度に第２メモリセルに対するディスターブカウント値をカウントし、スレッショルド値または最大ディスターブカウント値と比較して非正規リフレッシュ順序を調整する。第１メモリセル（ＲＯＷ＝１、３、５、７）に引き続きアクセスが集中されれば、Ｔ＝８００、９６０、１１２０、１２８０、１４４０、１６００、１７６０のそれぞれで第２メモリセルのディスターブカウント値が、スレッショルド値（ｔｈｅｒｅｓｈｏｌｄ＝１５９）を超過するか、最大ディスターブカウント値（７２０）を超過して、第２メモリセルに対して非正規リフレッシュ動作を行う（Ｔ＝８００、９６０、１１２０、１２８０、１４４０、１６００、１７６０のそれぞれでＲｅｆｒｅｓｈ ２、２、４、４、６、６、８）。すなわち、重畳的にディスターブを受ける第２メモリセルは、ディスターブカウント値を両側のワードラインごとに考慮するので、リフレッシュ動作も重畳的になされうる。
その結果、図７の実施形態のように、１本のワードラインのみ非重畳的にアクセスする時、または図１０Ａ及び図１０Ｂの実施形態のように、２本以上のワードラインを非重畳的にアクセスする時よりは、最大ディスターブカウント値の大きさが増加するが、最大ディスターブカウント値が大きくなることを考慮しても、メモリ装置１００が、現在ディスターブカウント値に基づいてリフレッシュスケジュールを調整するために、第１メモリセルに引き続きアクセスが集中されても、最大ディスターブカウント値は究極的に制限される（図１１Ｂで、最大ディスターブカウント値＝７２０に制限され、引き続き反復されるループで最大ディスターブカウント値＝５６０に制限される）。
このように、メモリ装置が、少なくとも２つ以上のメモリセルに集中的にアクセスを行う場合、少なくとも１つの隣接／近接メモリセルは、それぞれディスターブを受けるが、この際、制限される最大ディスターブカウント値は、数式５による。この際、ｎは、集中的にアクセスするセルが属したワードラインの数である。
ディスターブ量は、ワードラインがイネーブルされた全体時間であるので、これを整数化するために、累積的にイネーブルされた時間を合わせて、単位時間（ｔＲＡＳｍｉｎまたはｔＲＣｍｉｎである場合のワードラインアクセスタイム）で割って整数化しなければならない。前記数式５は、ｎの全区間で増加関数であって、ｎが無限大で９６０に収斂する。ｔＲＣ＝５０ｎｓで、ｎ＊ｔＲＣ＝９６０＊５０ｎｓであって、４８ｕｓになるが、この場合が、ワーストケースになる。
図１２は、図１に示されたメモリ装置を含むコンピュータシステムの一実施形態を示す。
図１２を参照すると、図１に示されたメモリ装置１００を含むコンピュータシステム３００は、携帯電話（ｃｅｌｌｕｌａｒ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、または無線通信装置として具現可能である。
コンピュータシステム３００は、メモリ装置１００とメモリ装置１００の動作を制御することができるメモリコントローラ３２０とを含む。メモリコントローラ３２０は、ホスト３１０の制御によって、メモリ装置１００のデータアクセス動作、例えば、ライト動作またはリード動作を制御することができる。
メモリ装置１００のデータは、ホスト３１０とメモリコントローラ３２０との制御によって、ディスプレイ３３０を通じてディスプレイされうる。無線送受信器３４０は、アンテナＡＮＴを通じて無線信号を送受信することができる。例えば、無線送受信器３４０は、アンテナＡＮＴを通じて受信された無線信号をホスト３１０で処理される信号に変更することができる。したがって、ホスト３１０は、無線送受信器３４０から出力された信号を処理し、該処理された信号をメモリコントローラ３２０またはディスプレイ３３０に伝送しうる。メモリコントローラ３２０は、ホスト３１０によって処理された信号をメモリ装置１００に保存することができる。
また、無線送受信器３４０は、ホスト３１０から出力された信号を無線信号に変更し、該変更された無線信号をアンテナＡＮＴを通じて外部装置に出力することができる。
入力装置３５０は、ホスト３１０の動作を制御するための制御信号またはホスト３１０によって処理されるデータを入力することができる装置であって、タッチパッド（ｔｏｕｃｈ ｐａｄ）とコンピュータマウス（ｃｏｍｐｕｔｅｒ ｍｏｕｓｅ）のようなポインティング装置（ｐｏｉｎｔｉｎｇ ｄｅｖｉｃｅ）、キーパッド（ｋｅｙｐａｄ）、またはキーボードとして具現可能である。
ホスト３１０は、メモリコントローラ３２０から出力されたデータ、無線送受信器３４０から出力されたデータ、または入力装置３５０から出力されたデータが、ディスプレイ３３０を通じてディスプレイされるように、ディスプレイ３３０の動作を制御することができる。実施形態によって、メモリ装置１００の動作を制御することができるメモリコントローラ３２０は、ホスト３１０の一部として具現可能であり、また、ホスト３１０と別途のチップとして具現可能である。
図１３は、図１に示されたメモリ装置を含むコンピュータシステムの他の実施形態を示す。図１３を参照すると、図１に示されたメモリ装置１００を含むコンピュータシステム４００は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、ネットワークサーバ（Ｎｅｔｗｏｒｋ Ｓｅｒｖｅｒ）、タブレット（ｔａｂｌｅｔ）ＰＣ、ネットブック（ｎｅｔ−ｂｏｏｋ）、ｅリーダー（ｅ−ｒｅａｄｅｒ）、ＰＤＡ、ＰＭＰ（Ｐｏｒｔａｂｌｅ Ｍｕｌｔｉｍｅｄｉａ Ｐｌａｙｅｒ）、ＭＰ３プレーヤー、またはＭＰ４プレーヤーとして具現可能である。
コンピュータシステム４００は、ホスト４１０、メモリ装置１００とメモリ装置１００のデータ処理動作を制御することができるメモリコントローラ４２０、ディスプレイ４３０、及び入力装置４４０とを含む。
ホスト４１０は、入力装置４４０を通じて入力されたデータによって、メモリ装置１００に保存されたデータをディスプレイ４３０を通じてディスプレイすることができる。例えば、入力装置４４０は、タッチパッドまたはコンピュータマウスのようなポインティング装置、キーパッド、またはキーボードとして具現可能である。ホスト４１０は、コンピュータシステム４００の全般的な動作を制御し、メモリコントローラ４２０の動作を制御することができる。
実施形態によって、メモリ装置１００の動作を制御することができるメモリコントローラ４２０は、ホスト４１０の一部として具現可能であり、また、ホスト４１０と別途のチップとして具現可能である。
図１４は、図１に示されたメモリ装置を含むコンピュータシステムのさらに他の実施形態を示す。図１４を参照すると、図１に示されたメモリ装置１００を含むコンピュータシステム５００は、イメージ処理装置（Ｉｍａｇｅ Ｐｒｏｃｅｓｓ Ｄｅｖｉｃｅ）、例えば、デジタルカメラまたはデジタルカメラ付き携帯電話またはスマートフォンとして具現可能である。
コンピュータシステム５００は、ホスト５１０、メモリ装置１００とメモリ装置１００のデータ処理動作、例えば、ライト動作またはリード動作を制御することができるメモリコントローラ５２０とを含む。また、コンピュータシステム５００は、イメージセンサー５３０及びディスプレイ５４０をさらに含む。
コンピュータシステム５００のイメージセンサー５３０は、光学イメージをデジタル信号に変換し、該変換されたデジタル信号は、ホスト５１０またはメモリコントローラ５２０に伝送される。ホスト５１０の制御によって、前記変換されたデジタル信号は、ディスプレイ５４０を通じてディスプレイされるか、またはメモリコントローラ５２０を通じてメモリ装置１００に保存することができる。
また、メモリ装置１００に保存されたデータは、ホスト５１０またはメモリコントローラ５２０の制御によって、ディスプレイ５４０を通じてディスプレイされる。
実施形態によって、メモリ装置１００の動作を制御することができるメモリコントローラ５２０は、ホスト５１０の一部として具現可能であり、また、ホスト５１０と別個のチップとして具現可能である。
図１５は、図１に示されたメモリ装置を含むコンピュータシステムのさらに他の実施形態を示す。図１５を参照すると、図１に示されたメモリ装置１００を含むコンピュータシステム６００は、メモリ装置１００及びメモリ装置１００の動作を制御することができるホスト６１０を含む。メモリ装置１００は、フラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）のような不揮発性メモリとして具現されることを例示する。また、コンピュータシステム６００は、システムメモリ６２０、メモリインターフェース６３０、ＥＣＣブロック６４０、及びホストインターフェース６５０をさらに含む。
コンピュータシステム６００は、ホスト６１０の動作メモリ（ｏｐｅｒａｔｉｏｎ ｍｅｍｏｒｙ）として使われるシステムメモリ６２０を含む。システムメモリ６２０は、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）のような不揮発性メモリとして具現可能であり、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような揮発性メモリとして具現可能である。
コンピュータシステム６００に接続されたホストは、メモリインターフェース６３０とホストインターフェース６５０とを通じてメモリ装置１００とデータ通信を行うことができる。
ホスト６１０の制御によって、エラー訂正コード（Ｅｒｒｏｒ ＣｏｒｒｅｃｔｉｏｎＣｏｄｅ：ＥＣＣ）ブロック６４０は、メモリインターフェース６３０を通じてメモリ装置１００から出力されたデータに含まれたエラービットを検出し、前記エラービットを訂正し、エラー訂正されたデータをホストインターフェース６５０を通じてホスト（ＨＯＳＴ）に伝送しうる。ホスト６１０は、バス６７０を通じてメモリインターフェース６３０、ＥＣＣブロック６４０、ホストインターフェース６５０、及びシステムメモリ６２０の間でデータ通信を制御することができる。
コンピュータシステム６００は、フラッシュメモリドライブ、ＵＳＢメモリドライブ、ＩＣ−ＵＳＢメモリドライブ、またはメモリスティック（ｍｅｍｏｒｙ ｓｔｉｃｋ）として具現可能である。
図１６は、図１に示されたメモリ装置を含むメモリシステムのさらに他の実施形態を示す。図１６を参照すると、図１に示されたメモリ装置１００を含むメモリシステム７００は、ホストコンピュータ（ｈｏｓｔ ｃｏｍｐｕｔｅｒ）７１０とメモリカード（ｍｅｍｏｒｙ ｃａｒｄ）またはスマートカード（ｓｍａｒｔ ｃａｒｄ）として具現可能である。メモリシステム７００は、ホストコンピュータ７１０とメモリカード７３０とを含む。
ホストコンピュータ７１０は、ホスト７４０及びホストインターフェース７２０を含む。メモリカード７３０は、メモリ装置１００、メモリコントローラ７５０、及びカードインターフェース７６０を含む。メモリコントローラ７５０は、メモリ装置１００とカードインターフェース７６０との間でデータの交換を制御することができる。
実施形態によって、カードインターフェース７６０は、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）カードインターフェースまたはＭＭＣ（Ｍｕｌｔｉ−Ｍｅｄｉａ Ｃａｒｄ）インターフェースであり得るが、これに限定されるものではない。
メモリカード７３０が、ホストコンピュータ７１０に装着されれば、カードインターフェース５７０は、ホスト７４０のプロトコルによってホスト７４０とメモリコントローラ７５０との間でデータ交換をインターフェースすることができる。
実施形態によって、カードインターフェース７６０は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＩＣ（ＩｎｔｅｒＣｈｉｐ）−ＵＳＢプロトコルを支援することができる。ここで、カードインターフェースとは、ホストコンピュータ７１０が使うプロトコルを支援することができるハードウェア、前記ハードウェアに搭載されたソフトウェア、または信号伝送方式を意味する。
メモリシステム７００が、ＰＣ、タブレットＰＣ、デジタルカメラ、デジタルオーディオプレーヤー、携帯電話、コンソールビデオゲームハードウェア、またはデジタルセットトップボックスのようなホストコンピュータ７１０のホストインターフェース７２０と接続される時、ホストインターフェース７２０は、ホスト７４０の制御によって、カードインターフェース７６０とメモリコントローラ７５０とを通じてメモリ装置１００とデータ通信を行うことができる。
図１７は、図１に示されたメモリ装置を含むデータ処理システムの一実施形態を示す。図１７に示されたＭＯＤ（Ｅ／Ｏ）は、電気信号を光信号に変換する電−光変換器として使われる光変調器を意味し、ＤＥＭ（Ｏ／Ｅ）は、光信号を電気信号に変換する光−電変換器として使われる光復調器を意味する。
図１７を参照すると、データ処理システム８００は、ＣＰＵ８１０、複数のデータバス８０１−１〜８０１−３、及び複数のメモリモジュール８４０を含む。
複数のメモリモジュール８４０のそれぞれは、複数のデータバス８０１−１〜８０１−３のそれぞれに接続された複数のカプラー８１１−１、８１１−２、及び８１１−３のそれぞれを通じて光信号を送受信することができる。実施形態によって、複数のカプラー８１１−１、８１１−２、及び８１１−３のそれぞれは、電気的なカプラー（ｅｌｅｃｔｒｉｃａｌ ｃｏｕｐｌｅｒ）または光学的なカプラー（ｏｐｔｉｃａｌ ｃｏｕｐｌｅｒ）として具現可能である。
ＣＰＵ８１０は、少なくとも１つの光変調器ＭＯＤ（Ｅ／Ｏ）と少なくとも１つの光復調器ＤＥＭ（Ｏ／Ｅ）とを含む第１光送受信器８１６、及びメモリコントローラ８１２を含む。少なくとも１つの光復調器ＤＥＭ（Ｏ／Ｅ）は、光−電変換器として使われる。
メモリコントローラ８１２は、ＣＰＵ８１０の制御下で第１光送受信器８１６の動作、例えば、送信動作または受信動作を制御することができる。
例えば、ライト動作時に、第１光送受信器８１６の第１光変調器ＭＯＤ（Ｅ／Ｏ）は、メモリコントローラ８１２の制御下でアドレスと制御信号とを光変調器によって変調された光信号を生成させ、該生成された光信号ＡＤＤ／ＣＴＲＬを光通信バス８０１−３に伝送しうる。
第１光送受信器８１６が、光信号ＡＤＤ／ＣＴＲＬを光通信バス８０１−３に伝送した後、第１光送受信器８１６の第２光変調器ＭＯＤ（Ｅ／Ｏ）は、変調された光ライトデータＷＤＡＴＡを生成させ、該生成された光ライトデータＷＤＡＴＡを光通信バス８０１−２に伝送しうる。
各メモリモジュール８４０は、第２光送受信器８３０及び複数のメモリ装置１００を含む。各メモリモジュール８４０は、光学的ＤＩＭＭ（Ｏｐｔｉｃａｌ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）、光学的Ｆｕｌｌｙ Ｂｕｆｆｅｒｅｄ ＤＩＭＭ、光学的ＳＯ−ＤＩＭＭ（Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｄｕａｌ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）、Ｏｐｔｉｃａｌ ＲＤＩＭＭ（Ｒｅｇｉｓｔｅｒｅｄ ＤＩＭＭ）、Ｏｐｔｉｃａｌ ＬＲＤＩＭＭ（Ｌｏａｄ Ｒｅｄｕｃｅｄ ＤＩＭＭ）、ＵＤＩＭＭ（Ｕｎｂｕｆｆｅｒｅｄ ＤＩＭＭ）、光学的ＭｉｃｒｏＤＩＭＭ、または光学的ＳＩＭＭ（Ｓｉｎｇｌｅ Ｉｎ−ｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）として具現可能である。
図１７を参照すると、第２光送受信器８３０に具現された光復調器ＤＥＭ（Ｏ／Ｅ）は、光通信バス８０１−２を通じて入力された光ライトデータＷＤＡＴＡを復調し、該復調された電気信号を複数のメモリ装置１００のうちの少なくとも１つのメモリ装置に伝送しうる。実施形態によって、各メモリモジュール８４０は、光復調器ＤＥＭ（Ｏ／Ｅ）から出力された電気信号をバッファリングするための電気的なバッファ８３３をさらに含みうる。
例えば、電気的なバッファ８３３は、復調された電気信号をバッファリングし、該バッファリングされた電気信号を複数のメモリ装置１００のうちの少なくとも１つのメモリ装置に伝送しうる。
リード動作時に、メモリ装置１００から出力された電気信号は、第２光送受信器８３０に具現された光変調器ＭＯＤ（Ｅ／Ｏ）によって光リードデータＲＤＡＴＡに変調される。光リードデータＲＤＡＴＡは、光通信バス８０１−１を通じてＣＰＵ８１０に具現された第１光復調器ＤＥＭ（Ｏ／Ｅ）に伝送される。第１光復調器ＤＥＭは、光リードデータＲＤＡＴＡを復調し、該復調された電気信号をメモリコントローラ８１２に伝送する。
図１８は、図１に示されたメモリ装置を含むマルチチップパッケージの一実施形態を概略的に示す概念図である。
図１８を参照すると、マルチチップパッケージ９００は、パッケージ基板９１０上に順次に積層される多数の半導体装置９３０〜９５０（Ｃｈｉｐ ＃１〜Ｃｈｉｐ ＃３）を含みうる。多数の半導体装置９３０〜９５０のそれぞれは、前述したメモリ装置１００を含みうる。多数の半導体装置９３０〜９５０のそれぞれの動作を制御するためのメモリコントローラ（図示せず）は、多数の半導体装置９３０〜９５０のうち、１つ以上の半導体装置の内部に備えられることもあり、パッケージ基板９１０上に具現されることもある。多数の半導体装置９３０〜９５０間の電気的連結のために、シリコン貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ ｖｉａ、図示せず）、連結線（図示せず）、バンプ（ｂｕｍｐ、図示せず）、ソルダボール９２０などが使われる。
一例として、第１半導体装置９３０は、ロジックダイ（ｌｏｇｉｃ ｄｉｅ）であって、入出力インターフェース装置及びメモリコントローラを含み、第２半導体装置９４０と第３半導体装置９５０は、複数のメモリ装置が積層されたダイ（ｄｉｅ）であって、それぞれメモリセルアレイを含みうる。この際、第２半導体装置９４０のメモリ装置と第３半導体装置９５０は、実施形態によって、同じ種類のメモリ装置でも、他種のメモリ装置でもあり得る。
他の一例として、第１半導体装置ないし第３半導体装置９３０〜９５０のそれぞれは、それぞれのメモリコントローラを含みうる。この際、メモリコントローラは、実施形態によって、メモリセルアレイと同一なダイにも、メモリセルアレイと異なるダイにもあり得る。さらに他の一例として、第１半導体装置（Ｄｉｅ １）９３０は、光学インターフェース装置を含みうる。メモリコントローラは、第１半導体装置９３０または第２半導体装置９４０に位置し、メモリ装置は、第２半導体装置９４０または第３半導体装置９５０に位置して、メモリコントローラとシリコン貫通電極（ＴＳＶ）とに連結されうる。
また、前記実施形態は、メモリコントローラとメモリセルアレイダイとが積層された構造のハイブリッドメモリキューブ（Ｈｙｂｒｉｄ Ｍｅｍｏｒｙ Ｃｕｂｅ：以下、ＨＭＣと称する）として具現可能である。ＨＭＣとして具現することによって、帯域幅の増加によるメモリ装置の性能向上、メモリ装置が占める面積を減少または最小化することによって、電力消耗及び生産コストを減少させることができる。
図１９は、図１８に示されたマルチチップパッケージの一実施形態を立体的に示す概念図である。図１９を参照すると、マルチチップパッケージ９００’は、シリコン貫通電極（ＴＳＶ）９６０を通じて相互連結された積層構造の多数のダイ（Ｄｉｅ１〜Ｄｉｅ３）９３０〜９５０を含む。ダイ（Ｄｉｅ１〜Ｄｉｅ３）９３０〜９５０のそれぞれは、メモリ装置１００の機能を具現するための複数の回路ブロック（図示せず）、周辺回路（Ｐｅｒｉｐｈｅｒｙ ｃｉｒｃｕｉｔ）を含みうる。前記ダイ９３０〜９５０は、セルレイヤードと指称され、複数の回路ブロックは、メモリブロックとして具現可能である。
シリコン貫通電極９６０は、銅（Ｃｕ）などの金属を含む導電性物質からなり、シリコン基板の中央に配され、シリコン基板は、シリコン貫通電極９６０を取り囲んでいる構造を有する。シリコン貫通電極９６０とシリコン基板との間に絶縁領域（図示せず）が配置される。
本発明の実施形態によるメモリ装置の動作方法は、またコンピュータで読み取り可能な記録媒体にコンピュータで読み取り可能なコードとして具現することが可能である。コンピュータで読み取り可能な記録媒体は、コンピュータシステムによって読み取れるデータが保存されるあらゆる種類の記録装置を含む。
コンピュータで読み取り可能な記録媒体の例としては、ＲＯＭ、ＲＡＭ、ＣＤ−ＲＯＭ、磁気テープ、フロッピー（登録商標）ディスク、光データ保存装置などがある。
また、コンピュータで読み取り可能な記録媒体は、ネットワークで連結されたコンピュータシステムに分散されて、分散方式でコンピュータで読み取り可能なコードとして保存されて実行可能である。そして、本発明を具現するための機能的な（ｆｕｎｃｔｉｏｎａｌ）プログラム、コード及びコードセグメントは、本発明が属する技術分野のプログラマーによって容易に推論されうる。
本発明は、図面に示された一実施形態を参考にして説明されたが、これは例示的なものに過ぎず、当業者ならば、これより多様な変形及び均等な他実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されるべきである。
本発明は、メモリ装置、メモリシステム及びその動作方法関連の技術分野に適用可能である。
１０−１〜１０−Ｎ メモリセルアレイ
１１ ノーマルセルアレイ
２０ ディスターブカウントセルアレイ
３１ ローマルチプレクサ
３２ ローバッファ
３３ ローデコーダ
４０ バンクコントロールロジック
５１ カラムバッファ
５２ カラムデコーダ
６１ センスアンプ
７０ 入出力コントロールユニット
１００ メモリ装置
２００ コントロールロジック
２１０ アドレスコマンドデコーダ
２２０ ディスターブカウントユニット
２２１ カウント値アップデート部
２２２ カウント値比較部
２２３ 最大ディスターブカウント値保存部
２２４ カウント有効フラグユニット
２５０ リフレッシュユニット
２５１ 隣接アドレス計算部
２５２ 次の非正規リフレッシュアドレス及び非正規リフレッシュフラグ保存部
２５３ リフレッシュコントローラ
２５４ 周期的内部リフレッシュ命令生成部

Claims (30)

  1. 第１メモリセルと前記第１メモリセルに隣接した第２メモリセルとを含む複数のメモリセルを含むメモリ装置の動作方法において、
    前記第１メモリセルをアクセスする度に、前記第２メモリセルのディスターブ量をカウントする段階と、
    前記カウントに基づいて、前記第２メモリセルに対するディスターブカウント値をアップデートする段階と、
    前記第２メモリセルのディスターブカウント値、既定のスレッショルド値及び最大ディスターブカウント値に基づいてリフレッシュスケジュールを調整する段階と、
    前記調整されたスケジュールによって、前記第２メモリセルをリフレッシュした場合、前記第２メモリセルのディスターブカウント値及び前記最大ディスターブカウント値をリセットする段階と、
    を含むメモリ装置の動作方法。
  2. 前記ディスターブ量は、
    前記第１メモリセルに対する累積アクセスタイム（Ａｃｃｅｓｓ ｔｉｍｅ）を単位時間で割った値である請求項１に記載のメモリ装置の動作方法。
  3. 前記アップデートする段階は、
    前記第１メモリセルがアクセスされる度に、以前にアクセスタイムに保存されたディスターブカウント値に、前記第１メモリセルの現在アクセスタイムの間に周期的にカウントされる値を加える段階を含む請求項１に記載のメモリ装置の動作方法。
  4. 前記リフレッシュスケジュールを調整する段階は、
    前記第２メモリセルのディスターブカウント値が、前記スレッショルド値以上であり、前記最大ディスターブカウント値を超過する場合、前記スケジュール内の前記第２メモリセルに対するリフレッシュ動作順序を繰り上げる段階と、
    前記最大ディスターブカウント値を前記第２メモリセルのディスターブカウント値にアップデートする段階と、
    を含む請求項１に記載のメモリ装置の動作方法。
  5. 前記第２メモリセルのディスターブカウント値及び前記最大ディスターブカウント値をリセットする段階は、
    前記メモリ装置が、パワーアップ（Ｐｏｗｅｒ Ｕｐ）された後、非正規リフレッシュフラグを活性化して、スケジュールによってリフレッシュ動作を行うように制御する段階と、
    前記メモリ装置が、テストモードである場合、前記非正規リフレッシュフラグを非活性化して、リフレッシュ動作を停止させる段階と、
    を含む請求項１に記載のメモリ装置の動作方法。
  6. 前記第２メモリセルをリフレッシュする場合、前記非正規リフレッシュフラグは、リセットされる請求項５に記載のメモリ装置の動作方法。
  7. 前記動作方法は、
    前記メモリ装置が、パワーアップされて初期化される場合、前記メモリ装置の前記ディスターブカウント値を初期化する段階をさらに含む請求項１に記載のメモリ装置の動作方法。
  8. 第１メモリセルと前記第１メモリセルに隣接した第２メモリセルとを含む複数のメモリセルを含むメモリセルアレイと、
    前記第１メモリセルにアクセスする時、前記第２メモリセルに対する現在ディスターブカウント値をリードし、前記現在ディスターブカウント値を、既定のスレッショルド値及び最大ディスターブカウント値と比較し、前記第１メモリセルの現在アクセスタイムの間に、前記第２メモリセルのディスターブ量をカウントし、前記カウントに基づいて、前記ディスターブカウント値をアップデートするコントロールロジックと、
    前記第２メモリセルのワードラインアドレスを計算し、前記ディスターブカウント値の比較結果によって、前記第２メモリセルに対する現在リフレッシュスケジュールを調整して、前記第２メモリセルのリフレッシュ動作を行い、パワーアップ信号に基づいてリフレッシュ動作遂行の初期化有無を制御するリフレッシュユニットと、
    を含むメモリ装置。
  9. 前記メモリセルアレイは、
    データを保存する複数のデータメモリセルを含むノーマルセルアレイと、
    前記ディスターブカウント値を保存する複数のディスターブカウントセルを含むディスターブカウントセルアレイと、を含み、
    前記複数のデータメモリセルは、前記第１及び第２メモリセルを含み、
    少なくとも１つの前記ディスターブカウントセルは、前記第１メモリセルと同一ワードラインに属した請求項８に記載のメモリ装置。
  10. 前記コントロールロジックは、
    ホストからクロック信号、アクティブ命令及びアドレスを受信して、前記クロック信号に基づいて、前記命令に相応する制御信号にデコーディングし、前記アドレスを前記第１メモリセルにアクセスするためのローアドレスとカラムアドレスとにデコーディングするアドレスコマンドデコーダと、
    リードされた前記現在ディスターブカウント値を、前記スレッショルド値及び最大ディスターブカウント値と比較するカウント値比較部と、
    前記第１メモリセルがアクセスされる度に、以前にアクセスタイムに保存されたディスターブカウント値に、前記第１メモリセルの現在アクセスタイムの間に周期的にカウントされる値を加えて、アップデートするカウント値アップデート部と、
    前記メモリ装置の初期化時点から現在動作時点までの前記第２メモリセルに対する前記ディスターブカウント値のうち、最大ディスターブカウント値を保存し、前記アップデートされたディスターブカウント値が、現在最大ディスターブカウント値よりも大きければ、前記アップデートされたディスターブカウント値を最大ディスターブカウント値にアップデートする最大ディスターブカウント値保存部と、
    を含む請求項８に記載のメモリ装置。
  11. 前記リフレッシュユニットは、
    前記コントロールロジックから受信した前記第１メモリセルに対するアドレスに基づいて、前記第２メモリセルに対するアドレスを計算する隣接アドレス計算部と、
    前記第２メモリセルに対する前記現在ディスターブカウント値が、前記スレッショルド値以上であり、前記最大ディスターブカウント値を超過すれば、前記第２メモリセルの前記アドレスを次の非正規リフレッシュアドレスに保存し、前記第２メモリセルに対する非正規リフレッシュ動作を実行するかどうか表わす非正規リフレッシュフラグ（Ｒｅｆｒｅｓｈ Ｆｌａｇ）を保存する次の非正規リフレッシュアドレス及び非正規リフレッシュフラグ保存部と、
    前記非正規リフレッシュフラグによって、前記第２メモリセルの非正規リフレッシュ動作を優先的に行うように、前記現在リフレッシュスケジュールを調整するリフレッシュコントローラと、
    を含む請求項８に記載のメモリ装置。
  12. 前記リフレッシュユニットは、
    前記パワーアップ信号に基づいて、前記メモリセルアレイ全体をいずれもリフレッシュし、前記ディスターブカウント値を初期化するように制御する内部リフレッシュ信号を出力する周期的内部リフレッシュコマンド生成部をさらに含み、
    前記コントロールロジックは、
    前記内部リフレッシュ信号によってカウント有効フラグを活性化して、前記カウント値アップデート部、前記カウント値比較部、及び前記最大ディスターブカウント値保存部をリセットするカウント有効フラグユニットを含む請求項１０に記載のメモリ装置。
  13. 前記カウント値アップデート部は、
    前記第２メモリセルに対する非正規リフレッシュ動作遂行後、前記第２メモリセルに対するディスターブカウント値をリセットする請求項１０に記載のメモリ装置。
  14. 前記リフレッシュコントローラは、
    前記第２メモリセルに対する前記現在ディスターブカウント値が、前記スレッショルド値以上であり、前記最大ディスターブカウント値を超過すれば、前記第２メモリセルに対する非正規リフレッシュ動作順序を前記現在リフレッシュスケジュールの間に挿入して優先処理する請求項１１に記載のメモリ装置。
  15. 前記リフレッシュコントローラは、
    前記第２メモリセルに対する前記現在ディスターブカウント値が、前記スレッショルド値以上であり、前記最大ディスターブカウント値を超過すれば、前記第２メモリセルに対する非正規リフレッシュ動作順序を前記現在リフレッシュスケジュールと並行処理されるようにスケジューリングする請求項１１に記載のメモリ装置。
  16. 前記カウント有効フラグユニットは、
    前記メモリ装置が、テストモードである場合、前記第２メモリセルに対する非正規リフレッシュ動作を行わないように、前記カウント有効フラグを非活性化する請求項１２に記載のメモリ装置。
  17. 前記第２メモリセルに対する現在ディスターブカウント値を前記ディスターブカウントセルからリード（Ｒｅａｄ）し、前記アップデートされたディスターブカウント値を前記ディスターブカウントセルにライト（Ｗｒｉｔｅ）するカウントライトリードブロックをさらに含む請求項９に記載のメモリ装置。
  18. 少なくとも１つの第１メモリセルと前記少なくとも１つの第１メモリセルに隣接した第２メモリセルとを含む複数のメモリセルを含むメモリシステムの動作方法において、
    前記少なくとも１つの第１メモリセルにアクセス（Ａｃｃｅｓｓ）する間に、前記第２メモリセルのディスターブ量（Ｄｉｓｔｕｒｂ Ｖａｌｕｅ）をカウントする段階と、
    前記カウントに基づいて、前記第２メモリセルのディスターブカウント値をアップデート（ｕｐｄａｔｅ）する段階と、
    前記アップデートされたディスターブ量、最大ディスターブカウント値及び既定のスレッショルド値に基づいて、前記第２メモリセルに対するリフレッシュ（Ｒｅｆｒｅｓｈ）動作の順序を変更する段階と、
    前記順序によって、前記第２メモリセルに対するリフレッシュ動作が行われれば、前記第２メモリセルのディスターブカウント値をリセット（Ｒｅｓｅｔ）する段階と、を含み、
    前記ディスターブ量は、前記第１メモリセルに対する累積アクセスタイムの間にカウンターを周期的に増加させた値であるメモリシステムの動作方法。
  19. 前記リフレッシュ動作の順序を変更する段階は、
    前記第２メモリセルのディスターブ量が、前記スレッショルド値と同一または大きく、前記最大ディスターブカウント値よりも大きな場合、前記第２メモリセルのリフレッシュ動作を優先順位にスケジューリングする段階と、
    前記第２メモリセルのディスターブ量を新たな最大ディスターブカウント値にアップデートする段階と、
    前記第２メモリセルに対するリフレッシュ動作を行うか否かを表わす非正規リフレッシュフラグをアップデートする段階と、
    を含む請求項１８に記載のメモリシステムの動作方法。
  20. 前記非正規リフレッシュフラグが活性化された場合、前記動作方法は、
    前記第２メモリセルに対するリフレッシュ動作を行う段階と、
    前記第２メモリセルの最大ディスターブカウント値及び前記第２メモリセルのディスターブ量をリセットした後、前記非正規リフレッシュフラグをリセットする段階と、
    をさらに含む請求項１９に記載のメモリシステムの動作方法。
  21. 前記動作方法は、
    前記メモリシステムをパワーアップした場合、前記メモリシステムのあらゆるワードラインをイネーブルして、あらゆる前記ディスターブカウント値をリセットする段階をさらに含む請求項１８に記載のメモリシステムの動作方法。
  22. 少なくとも１つの対象メモリセルと残りのメモリセルとを含む複数のメモリセルを含むメモリ装置の動作方法において、
    （ａ）前記少なくとも１つの対象メモリセルにアクセスする間に、前記残りのメモリセルのそれぞれに対するディスターブカウント値をカウントする段階と、
    （ｂ）前記各ディスターブカウント値に基づいて、前記残りのメモリセルのそれぞれに対するリフレッシュ動作の順序を変更する段階と、
    （ｃ）前記順序によって、前記リフレッシュ動作が行われれば、前記リフレッシュ動作が行われたメモリセルの前記ディスターブカウント値をリセットする段階と、
    を含むメモリ装置の動作方法。
  23. 前記（ａ）段階は、
    前記対象メモリセルへのアクセスタイムをカウントした値を前記残りのメモリセルへの以前のリフレッシュ動作以後に累積して、前記ディスターブカウント値とする請求項２２に記載のメモリ装置の動作方法。
  24. 前記（ｂ）段階は、
    前記ディスターブ量のうち、何れか１つが既定のスレッショルド値と同一または同じであり、最大ディスターブカウント値よりも大きな場合、前記ディスターブ量に相応するメモリセルに対するリフレッシュ動作順位を優先にスケジューリングする段階と、
    前記ディスターブ量を新たな最大ディスターブカウント値にアップデートする段階と、
    前記メモリセルに対する非正規リフレッシュフラグをアップデートする段階と、
    を含む請求項２２に記載のメモリ装置の動作方法。
  25. 前記（ｃ）段階は、
    前記順位によって、前記非正規リフレッシュフラグが活性化されれば、前記メモリセルに対する前記リフレッシュ動作を行う段階と、
    前記最大ディスターブカウント値及び前記メモリセルのディスターブ量をリセットした後、前記メモリセルに対する前記非正規リフレッシュフラグを非活性化する段階と、
    を含む請求項２４に記載のメモリ装置の動作方法。
  26. 複数のメモリセルを含むメモリ装置の動作方法において、
    １つ以上のメモリセルのワードラインに隣接したメモリセルの一時的ディスターブ（ｄｉｓｔｕｒｂ）量を算出する段階であって、前記一時的ディスターブ量は、前記１つ以上のメモリセルのアクセスによる前記メモリセルのディスターブ量を表わす段階と、
    前記１つ以上のメモリセルがアクセスされる度に、前記一時的ディスターブ量をディスターブ量に加えて、前記ディスターブ量をアップデートする段階と、
    前記ディスターブ量が、臨界値を超過すれば、前記メモリセルをリフレッシュが必要なセルに表示する段階と、
    を含むメモリ装置の動作方法。
  27. 前記一時的ディスターブ量は、前記１つ以上のメモリセルの累積アクセス時間を単位時間で割った値である請求項２６に記載のメモリ装置の動作方法。
  28. 前記メモリセルをリフレッシュが必要なセルに表示する段階は、
    前記ディスターブ量が、最大ディスターブ量を超過すれば、前記メモリセルをリフレッシュが必要なセルに表示する段階と、
    前記最大ディスターブ量を前記ディスターブ量にアップデートする段階と、
    を含む請求項２７に記載のメモリ装置の動作方法。
  29. 前記メモリセルをリフレッシュが必要なセルに表示する段階は、
    前記メモリセルが表示されれば、前記メモリセルに対するリフレッシュ動作を行う段階と、
    前記メモリセルに対するリフレッシュ動作を行った後、前記ディスターブ量をリセットする段階と、
    前記最大ディスターブ量が、前記ディスターブ量にアップデートされれば、前記メモリセルに対するリフレッシュ動作を行った後、前記最大ディスターブ量をリセットする段階と、
    を含む請求項２８に記載のメモリ装置の動作方法。
  30. 前記メモリセルが表示されれば、正規リフレッシュ動作を行う前に、前記メモリセルに対する前記リフレッシュ動作を行うように、前記複数のメモリセルに対してリフレッシュスケジュールを調節する段階をさらに含む請求項２９に記載のメモリ装置の動作方法。
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