KR20230022710A - 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법, 이를 포함하는 반도체 메모리 시스템 - Google Patents

반도체 메모리 장치, 반도체 메모리 장치의 동작 방법, 이를 포함하는 반도체 메모리 시스템 Download PDF

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Abstract

본 발명의 일 실싱예에 따른 반도체 메모리 장치는 제1 메모리 셀 어레이, 제2 메모리 셀 어레이, 해머링 제어 회로를 포함한다. 제1 메모리 셀 어레이는 제1 로우 해머 메모리 셀을 포함한다. 제2 메모리 셀은 제2 로우 해머 메모리 셀을 포함한다. 해머링 제어 회로는 제1 워드 라인에 대한 액티브 동작 횟수를 제2 로우 해머 메모리 셀에 저장하도록 제어하고 제2 워드 라인에 대한 액티브 동작 횟수를 제1 로우 해머 메모리 셀에 저장하도록 제어한다.

Description

반도체 메모리 장치, 반도체 메모리 장치의 동작 방법, 이를 포함하는 반도체 메모리 시스템{SEMICONDUCTOR MEMORY APPARATUS, OPERATING METHOD OF SEMICONDUCTOR MEMORY APPARATUS, AND SEMICONDUCTOR MEMORY SYSTEM INCLUDING THEREOF}
본 발명은 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법, 및 이를 포함하는 반도체 메모리 시스템에 관한 것으로, 더욱 상세하게는 로우 해머링(row hammering)에 대한 문제점을 예방할 수 있는 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법, 및 이를 포함하는 반도체 메모리 시스템에 관한 것이다.
일반적으로 반도체 메모리 장치는 데이터를 저장하기 위하여 많은 수의 메모리 셀(memory cell)을 탑재하고 있다. 요즈음 회로 설계 및 공정 기술이 점점 발전함에 따라 반도체 메모리 장치에 탑재된 메모리 셀의 개수는 기아급수적으로 증가하고 있으며 하나의 메모리 셀이 차지하는 회로 면적은 점점 줄어들고 있는 추세이다. 다시 말하면, 일정 면적에 탑재되는 메모리 셀의 개수는 점점 증가하고 있다.
메모리 셀은 워드 라인(word line)과 비트 라인(bit line)에 연결되어 있다. 반도체 메모리 장치는 워드 라인을 활성화시키고 비트 라인을 통해 데이터를 송수신한다. 반도체 메모리 장치는 메모리 셀로 수신된 데이터를 저장하여 쓰기 동작을 수행하고, 메모리 셀에서 송신된 데이터를 출력하여 읽기 동작을 수행한다. 그래서 반도체 메모리 장치는 쓰기 동작과 읽기 동작 이전에 워드 라인을 활성화시키는 액티브 동작을 수반한다.
한편, 메모리 셀의 개수가 점점 증가함에 따라 복수의 메모리 셀 각각에 연결된 워드 라인 간의 간격은 점점 줄어들고 있다. 위에서 설명하였듯이, 워드 라인은 액티브 동작시 활성화 상태를 유지하고 이후 비활성화 상태를 유지하는 신호 라인이다. 그래서 워드 라인에 대한 액티브 동작이 계속적으로 수행되는 경우 해당 워드 라인은 활성화 상태와 비활성화 상태가 반복되어 토글링(toggling)하게 된다. 따라서, 해당 워드 라인에 인접한 워드 라인은 해당 워드 라인의 토글링으로 인한 커플링 현상이 유발된다.
이 경우 액티브 동작이 수행되는 워드 라인에 인접한 워드 라인은 비활성화 상태가 유지되어야 함에도 불구하고 커플링 현상으로 인하여 안정적인 비활성화 상태를 유지하지 못하게 된다. 따라서, 인접한 워드 라인에 연결된 메모리 셀에 저장된 데이터는 불안정한 비활성화 상태를 가지는 워드 라인으로 누설된다. 즉, 특정 워드 라인에 액티브 동작이 계속적으로 수행되는 경우 인접한 워드 라인에 연결된 메모리 셀은 저장된 데이터를 소실하는 문제점을 가지고 있다.
이하, 설명의 편의를 위하여 액티브 동작이 특정 워드 라인에 집중되는 것을 로우 해머링(row hammering)이라 정의하기로 한다. 반도체 메모리 장치는 로우 해머링에 의한 문제점을 극복하기 위하여 로우 해머링이 발생하는 경우 인접한 워드 라인에 대한 리프레쉬 동작을 수행하고 있다. 하지만, 로우 해머링을 검출하기 위해서는 복수의 워드 라인 각각에 대한 액티브 동작 횟수를 카운팅 하기 위한 회로, 카운팅 값을 저장하기 위한 회로 등을 필요로 한다. 그리고 이렇게 추가되는 회로들은 반도체 메모리 장치를 설계하는데 있어서 부담을 가중시키는 요인으로 작용한다.
본 발명의 일 실시예는 최소한의 회로 구성으로 워드 라인에 대한 액티브 동작 횟수를 저장할 수 있는 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법, 및 이를 포함하는 반도체 메모리 시스템을 제공하는데 목적이 있다.
본 발명의 일 실시예는 워드 라인의 액티브 동작 횟수를 통해 인접한 워드 라인에 대한 리프레쉬 동작을 수행할 수 있는 반도체 메모리 장치, 반도체 메모리 장치의 동작 방법, 및 이를 포함하는 반도체 메모리 시스템을 제공하는데 목적이 있다.
본 발명의 해결과제는 이상에서 언급한 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 복수의 제1 노말 메모리 셀 중 적어도 하나의 상기 제1 노말 메모리 셀이 제1 로우 해머 메모리 셀을 포함하는 제1 메모리 셀 어레이; 복수의 제2 노말 메모리 셀 중 적어도 하나의 상기 제2 노말 메모리 셀이 제2 로우 해머 메모리 셀을 포함하는 제2 메모리 셀 어레이; 및 및 상기 제1 노말 메모리 셀에 연결된 제1 워드 라인에 대한 액티브 동작 횟수를 상기 제2 로우 해머 메모리 셀에 저장하도록 제어하고 상기 제2 노말 메모리 셀에 연결된 제2 워드 라인에 대한 액티브 동작 횟수를 상기 제1 로우 해머 메모리 셀에 저장하도록 제어하는 해머링 제어 회로를 포함하는 반도체 메모리 장치가 제공될 수 있다.
본 발명의 일 실시예에 따르면, 복수의 제1 노말 메모리 셀 중 적어도 하나의 상기 제1 노말 메모리 셀이 제1 로우 해머 메모리 셀을 포함하는 제1 메모리 셀 어레이, 복수의 제2 노말 메모리 셀 중 적어도 하나의 상기 제2 노말 메모리 셀이 제2 로우 해머 메모리 셀을 포함하는 제2 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 동작 방법에 있어서, 액티브 커맨드 신호와 어드레스 신호에 기초하여 상기 제1 노말 메모리 셀에 연결된 제1 워드 라인에 대한 액티브 동작을 수행하는 단계; 상기 제1 워드 라인의 액티브 동작 횟수에 대응하는 제1 카운팅 값에 대한 읽기 동작을 수행하는 단계; 상기 제1 워드 라인의 액티브 동작 횟수를 반영하여 상기 제1 카운팅 값에 대한 연산 동작을 수행하는 단계; 및 상기 제2 로우 해머 메모리 셀에 상기 제1 카운팅 값에 대한 쓰기 동작을 수행하는 단계를 포함하는 반도체 메모리 장치의 동작 방법이 제공될 수 있다.
본 발명의 일 실시예에 따르면, 복수의 제1 노말 메모리 셀 중 적어도 하나의 상기 제1 노말 메모리 셀이 제1 로우 해머 메모리 셀을 포함하는 제1 메모리 셀 어레이, 복수의 제2 노말 메모리 셀 중 적어도 하나의 상기 제2 노말 메모리 셀이 제2 로우 해머 메모리 셀을 포함하는 제2 메모리 셀 어레이, 상기 제1 노말 메모리 셀에 연결된 제1 워드 라인에 대한 액티브 동작 횟수에 대응하는 제1 카운팅 값을 상기 제2 로우 해머 메모리 셀에 저장하도록 제어하고 상기 제2 노말 메모리 셀에 연결된 제2 워드 라인에 대한 액티브 동작 횟수에 대응하는 제2 카운팅 값을 상기 제1 로우 해머 메모리 셀에 저장하도록 제어하는 해머링 제어 회로, 및 상기 제1 및 제2 카운팅 값 각각과 최대 로우 해머링 값을 비교하여 로우 해머링을 검출한 검출 신호를 생성하고 해당 워드 라인에 대응하는 어드레스 신호를 래칭하는 어드레스 래칭 회로를 포함하는 반도체 메모리 장치; 및 상기 검출 신호에 기초하여 해머링 리프레쉬 커맨드 신호를 포함하는 외부 커맨드 신호를 제공하는 컨트롤 장치를 포함하되, 상기 해머링 제어 회로는 상기 해머링 리프레쉬 커맨드 신호와 상기 어드레스 래칭 회로에 래칭된 어드레스 신호에 기초하여 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대한 리프레쉬 동작을 수행하는 것을 특징으로 하는 반도체 메모리 시스템이 제공될 수 있다.
본 발명의 일 실시예는 액티브 동작 횟수를 저장하는데 있어서 사용되는 회로의 면적을 최소화할 수 있는 효과가 있다.
본 발명의 일 실시예는 로우 해머링에 대한 문제를 해결하는데 있어서 사용되는 회로의 면적을 최소화할 수 있는 효과가 있다.
본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1 은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 보여주기 위한 블록도이다.
도 2 는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 보다 자세한 구성을 보여주기 위한 블록도이다.
도 3 은 도 2 의 해머링 구동 제어 회로의 구성을 보여주기 위한 블록도이다.
도 4 는 도 2 의 어드레스 래칭 회로의 구성을 보여주기 위한 블록도이다.
도 5 는 도 2 의 워드 라인 구동 회로의 구성을 보여주기 위한 블록도이다.
도 6 는 도 1 내지 도 5 의 반도체 메모리 장치의 동작 방법을 보여주기 위한 순서도이다.
도 7 은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구성을 보여주기 위한 블록도이다.
도 8 은 본 발명의 일 실시예에 따른 반도체 메모리 시스템의 구성을 보여주기 위한 블록도이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백히 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다" 또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
도 1 은 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 구성을 보여주기 위한 블록도이다.
도 1 을 참조하면, 반도체 메모리 장치(100)는 제1 메모리 셀 어레이(110), 제2 메모리 셀 어레이(120), 및 해머링 제어 회로(130)를 포함할 수 있다.
제1 메모리 셀 어레이(110)는 복수의 제1 노말 메모리 셀(111) 중 적어도 하나의 제1 노말 메모리 셀(111)이 제1 로우 해머 메모리 셀(112)을 포함하는 구성일 수 있다. 여기서, 제1 노말 메모리 셀(111)은 쓰기 동작시 데이터를 저장할 수 있다. 그리고 이후 다시 설명하겠지만, 제1 로우 해머 메모리 셀(112)은 제2 노말 메모리 셀(121)에 연결된 제2 워드 라인(WL2)에 대한 액티브 동작 횟수를 저장할 수 있다. 제1 로우 해머 메모리 셀(112)은 제2 워드 라인(WL2)에 대한 액티브 동작 횟수를 저장하기 위하여 제1 노말 메모리 셀(111)과 동일한 메모리 셀 구조를 가지는 복수의 메모리 셀을 포함할 수 있다.
이하, 설명의 편의를 위하여, 액티브 동작 횟수가 저장되는 복수의 메모리 셀을 '카운팅 메모리 셀'이라 정의하기로 한다. 이어서, 제2 워드 라인(WL2)은 행 방향으로 복수개 설계될 수 있다. 제1 로우 해머 메모리 셀(112)은 복수의 제2 워드 라인(WL2) 각각에 대응하여 행 방향으로 복수의 카운팅 메모리 셀을 포함할 수 있다. 즉, 제1 로우 해머 메모리 셀(112)은 제2 워드 라인(WL2)에 대응하는 개수의 카운팅 메모리 셀을 포함할 수 있다.
제2 메모리 셀 어레이(120)는 복수의 제2 노말 메모리 셀(121) 중 적어도 하나의 제2 노말 메모리 셀(121)이 제2 로우 해머 메모리 셀(122)을 포함하는 구성일 수 있다. 여기서, 제2 노말 메모리 셀(121)은 쓰기 동작시 데이터를 저장할 수 있다. 그리고 이후 다시 설명하겠지만, 제2 로우 해머 메모리 셀(122)은 제1 노말 메모리 셀(111)에 연결된 제1 워드 라인(WL1)에 대한 액티브 동작 횟수를 저장할 수 있다. 제2 로우 해머 메모리 셀(122)은 제1 워드 라인(WL1)에 대한 액티브 동작 횟수를 저장하기 위하여 복수의 카운팅 메모리 셀을 포함할 수 있다. 제2 로우 해머 메모리 셀(122)은 제1 로우 해머 메모리 셀(112)과 마찬가지로 제1 워드 라인(WL1)에 대응하는 개수의 카운팅 메모리 셀을 포함할 수 있다.
해머링 제어 회로(130)는 제1 노말 메모리 셀(111)에 연결된 제1 워드 라인(WL1)에 대한 액티브 동작 횟수를 제2 로우 해머 메모리 셀(122)에 저장하도록 제어하기 위한 구성일 수 있다. 해머링 제어 회로(130)는 제1 워드 라인(WL1)에 대한 액티브 동작 횟수를 카운팅하여 제1 카운팅 값(CNT1)을 생성할 수 있다. 이후 도 2 에서 다시 설명하겠지만, 해머링 제어 회로(130)는 카운팅 쓰기 동작을 통해 제1 카운팅 값(CNT1)을 제2 로우 해머 메모리 셀(122)에 저장하도록 제어할 수 있다.
이어서, 해머링 제어 회로(130)는 제2 노말 메모리 셀(121)에 연결된 제2 워드 라인(WL2)에 대한 액티브 동작 횟수를 제1 로우 해머 메모리 셀(112)에 저장하도록 제어하기 위한 구성일 수 있다. 해머링 제어 회로(130)는 제2 워드 라인(WL2)에 대한 액티브 동작 횟수를 카운팅하여 제2 카운팅 값(CNT2)을 생성할 수 있다. 이후 도 2 에서 다시 설명하겠지만, 해머링 제어 회로(130)는 카운팅 쓰기 동작을 통해 제2 카운팅 값(CNT2)을 제1 로우 해머 메모리 셀(112)에 저장하도록 제어할 수 있다.
이어서, 해머링 제어 회로(130)는 액티브 커맨드 신호(ACT)와 어드레스 신호(ADD)에 기초하여 제1 및 제2 워드 라인(WL1, WL2)에 대한 액티브 동작을 수행할 수 있다. 여기서, 액티브 커맨드 신호(ACT)는 액티브 동작시 활성화되는 신호일 수 있고, 어드레스 신호(ADD)는 외부에서 입력되는 로우 어드레스(row address) 정보를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 액티브 동작은 노말 액티브 동작과 카운팅 액티브 동작으로 구분될 수 있다. 다시 말하면, 해머링 제어 회로(130)는 액티브 커맨드 신호(ACT)와 어드레스 신호(ADD)에 기초하여 노말 액티브 동작과 카운팅 액티브 동작을 수행할 수 있다.
여기서, 노말 액티브 동작은 노말 데이터에 대한 쓰기 동작 및 읽기 동작을 위한 액티브 동작을 포함할 수 있다. 이하, 설명의 편의를 위하여, 노말 액티브 동작에 기초하여 수행되는 쓰기 동작을 '노말 쓰기 동작'이라 정의하고 읽기 동작을 '노말 읽기 동작'이라 정의하기로 한다. 즉, 위에서 설명한 제1 및 제2 노말 메모리 셀(111, 121)은 노말 액티브 동작 이후 노말 데이터에 대한 노말 쓰기 동작 및 노말 읽기 동작을 수행할 수 있다.
그리고 카운팅 액티브 동작은 제1 및 제2 워드 라인(WL1, WL2) 각각의 액티브 동작 횟수인 제1 및 제2 카운팅 값(CNT1, CNT2)에 대한 쓰기 동작 및 읽기 동작을 위한 액티브 동작을 포함할 수 있다. 이하, 설명의 편의를 위하여 카운팅 액티브 동작에 기초하여 수행되는 쓰기 동작을 '카운팅 쓰기 동작'이라 정의하고 읽기 동작을 '카운팅 읽기 동작'이라 정의하기로 한다. 즉, 위에서 설명한 제1 및 제2 로우 해머 메모리 셀(112, 122)은 카운팅 액티브 동작 이후 제1 및 제2 카운팅 값(CNT1, CNT2)에 대한 카운팅 쓰기 동작 및 카운팅 읽기 동작을 수행할 수 있다.
그래서 해머링 제어 회로(130)는 제1 워드 라인(WL1)에 대한 노말 액티브 동작시 제2 워드 라인(WL2)에 대한 카운팅 액티브 동작을 수행할 수 있다. 그리고 해머링 제어 회로(130)는 제2 워드 라인(WL2)에 대한 노말 액티브 동작시 제1 워드 라인(WL1)에 대한 카운팅 액티브 동작을 수행할 수 있다. 참고로, 액티브 동작 횟수는 노말 액티브 동작시 카운팅 될 수 있고, 카운팅 액티브 동작시 카운팅 되지 않을 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 제1 및 제2 워드 라인(WL1, WL2) 중 어느 하나의 워드 라인에 대한 노말 액티브 동작시 다른 하나의 워드 라인에 대한 카운팅 액티브 동작을 수행할 수 있다. 따라서, 반도체 메모리 장치(100)는 카운팅 액티브 동작을 통해 제1 워드 라인(WL1)에 대한 노말 액티브 동작 횟수를 제2 로우 해머 메모리 셀(122)에 저장할 수 있고 제2 워드 라인(WL2)에 대한 노말 액티브 동작 횟수를 제1 로우 해머 메모리 셀(112)에 저장할 수 있다. 또한, 이후 다시 설명하겠지만, 반도체 메모리 장치(100)는 노말 액티브 동작 횟수에 대한 카운팅 동작을 통해 로우 해머링을 검출할 수 있다.
도 2 는 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)의 보다 자세한 구성을 보여주기 위한 블록도이다.
도 2 를 참조하면, 반도체 메모리 장치(100)는 제1 메모리 셀 어레이(110), 제2 메모리 셀 어레이(120), 해머링 제어 회로(130)를 포함할 수 있다.
제1 메모리 셀 어레이(110)는 제1 노말 메모리 셀(111)과 제1 로우 해머 메모리 셀(112)을 포함하는 구성일 수 있다. 제1 노말 메모리 셀(111)과 제1 로우 해머 메모리 셀(112)은 제1 로컬 데이터 라인(LIO1)를 통해 데이터를 송수신 할 수 있다. 다시 말하면, 제1 노말 메모리 셀(111)은 노말 쓰기 동작 및 노말 읽기 동작시 제1 로컬 데이터 라인(LIO1)을 통해 노말 데이터를 송수신 할 수 있다. 그리고 제1 로우 해머 메모리 셀(112)은 카운팅 쓰기 동작 및 카운팅 읽기 동작시 제1 로컬 데이터 라인(LIO1)을 통해 도 1 에서 설명한 제2 카운팅 값(CNT2)을 송수신 할 수 있다.
제2 메모리 셀 어레이(120)는 제2 노말 메모리 셀(121)과 제2 로우 해머 메모리 셀(122)을 포함하는 구성일 수 있다. 제2 노말 메모리 셀(121)과 제2 로우 해머 메모리 셀(122)은 제2 로컬 데이터 라인(LIO2)를 통해 데이터를 송수신 할 수 있다. 다시 말하면, 제2 노말 메모리 셀(121)은 노말 쓰기 동작 및 노말 읽기 동작시 제2 로컬 데이터 라인(LIO2)을 통해 노말 데이터를 송수신 할 수 있다. 그리고 제2 로우 해머 메모리 셀(122)은 카운팅 쓰기 동작 및 카운팅 읽기 동작시 제2 로컬 데이터 라인(LIO2)을 통해 도 1 에서 설명한 제1 카운팅 값(CNT1)을 송수신 할 수 있다.
해머링 제어 회로(130)는 워드 라인 구동 회로(131), 제1 읽기 및 쓰기 구동 회로(132), 제2 읽기 및 쓰기 구동 회로(133), 해머링 구동 제어 회로(134), 및 해머링 연산 회로(135)를 포함할 수 있다.
워드 라인 구동 회로(131)는 액티브 커맨드 신호(ACT)와 어드레스 신호(ADD)에 기초하여 제1 및 제2 워드 라인(WL1, WL2)을 활성화시키기 위한 구성일 수 있다. 위에서 설명하였듯이, 제1 워드 라인(WL1)이 노말 액티브 동작에 대응하여 활성화되면 제2 워드 라인(WL2)은 카운팅 액티브 동작에 대응하여 활성화될 수 있다. 그리고 제2 워드 라인(WL2)이 노말 액티브 동작에 대응하여 활성화되면 제1 워드 라인(WL1)은 카운팅 액티브 동작에 대응하여 활성화될 수 있다.
제1 읽기 및 쓰기 구동 회로(132)는 제1 로컬 데이터 라인(LIO1)과 연결되며 제1 메모리 셀 어레이(110)에 대한 읽기 동작 및 쓰기 동작을 수행하기 위한 구성일 수 있다. 제1 읽기 및 쓰기 구동 회로(132)는 노말 액티브 동작에 대응하는 노말 읽기 커맨드 신호(RD)와 노말 쓰기 커맨드 신호(WT)에 기초하여 제1 노말 메모리 셀(111)에 대한 노말 읽기 동작 및 노말 쓰기 동작을 수행할 수 있다. 노말 읽기 동작 및 노말 쓰기 동작을 통해 송수신된 노말 데이터는 글로벌 데이터 라인(GIO)을 통해 외부와 송수신될 수 있다. 그리고 제1 읽기 및 쓰기 구동 회로(132)는 카운팅 액티브 동작에 대응하는 제1 카운팅 읽기 커맨드 신호(HM_RD1)와 제1 카운팅 쓰기 커맨드 신호(HM_WT1)에 기초하여 제1 로우 해머 메모리 셀(112)에 대한 카운팅 읽기 동작 및 카운팅 쓰기 동작을 수행할 수 있다. 카운팅 읽기 동작 및 카운팅 쓰기 동작을 통해 송수신된 제2 카운팅 값(CNT2)은 이후 설명될 해머링 연산 회로(135)와 송수신 될 수 있다.
즉, 제1 읽기 및 쓰기 구동 회로(132)는 노말 액티브 동작에 대응하는 노말 읽기 동작 및 노말 쓰기 동작을 수행할 수 있고, 카운팅 액티브 동작에 대응하는 카운팅 읽기 동작 및 카운팅 쓰기 동작을 수행할 수 있다.
제2 읽기 및 쓰기 구동 회로(133)는 제2 로컬 데이터 라인(LIO2)과 연결되며 제2 메모리 셀 어레이(120)에 대한 읽기 동작 및 쓰기 동작을 수행하기 위한 구성일 수 있다. 제2 읽기 및 쓰기 구동 회로(133)는 노말 읽기 커맨드 신호(RD)와 노말 쓰기 커맨드 신호(WT)에 기초하여 제2 노말 메모리 셀(121)에 대한 노말 읽기 동작 및 노말 쓰기 동작을 수행할 수 있다. 노말 읽기 동작 및 노말 쓰기 동작을 통해 송수신된 노말 데이터는 글로벌 데이터 라인(GIO)을 통해 외부와 송수신될 수 있다. 그리고 제2 읽기 및 쓰기 구동 회로(133)는 카운팅 액티브 동작에 대응하는 제2 카운팅 읽기 커맨드 신호(HM_RD2)와 제2 카운팅 쓰기 커맨드 신호(HM_WT2)에 기초하여 제2 로우 해머 메모리 셀(122)에 대한 카운팅 읽기 동작 및 카운팅 쓰기 동작을 수행할 수 있다. 카운팅 읽기 동작 및 카운팅 쓰기 동작을 통해 송수신된 제1 카운팅 값(CNT1)은 이후 설명될 해머링 연산 회로(135)와 송수신 될 수 있다.
즉, 제2 읽기 및 쓰기 구동 회로(133)는 노말 액티브 동작에 대응하는 노말 읽기 동작 및 노말 쓰기 동작을 수행할 수 있고, 카운팅 액티브 동작에 대응하는 카운팅 읽기 동작 및 카운팅 쓰기 동작을 수행할 수 있다.
해머링 구동 제어 회로(134)는 액티브 커맨드 신호(ACT)와 어드레스 신호(ADD)에 기초하여 제1 및 제2 읽기 및 쓰기 구동 회로(132, 133) 각각에 대응하는 카운팅 읽기 커맨드 신호(HM_RD1, HM_RD2)와 카운팅 쓰기 커맨드 신호(HM_WT1, HM_WT2)를 생성하기 위한 구성일 수 있다. 여기서, 카운팅 읽기 커맨드 신호(HM_RD1, HM_RD2)는 위에서 설명한 제1 및 제2 카운팅 읽기 커맨드 신호(HM_RD1, HM_RD2)를 포함할 수 있고, 카운팅 쓰기 커맨드 신호(HM_WT1, HM_WT2)는 위에서 설명한 제1 및 제2 카운팅 쓰기 커맨드 신호(HM_WT1, HM_WT2)를 포함할 수 있다. 그리고 어드레스 신호(ADD)는 카운팅 액티브 동작이 수행되는 메모리 셀 어레이에 대응하는 어드레스 정보를 포함할 수 있다.
예컨대, 제1 메모리 셀 어레이(110)와 제2 메모리 셀 어레이(120)는 로우 어드레스 정보 중 하나의 어드레스 비트로 구분될 수 있다. 해머링 구동 제어 회로(134)는 제1 메모리 셀 어레이(110)와 제2 메모리 셀 어레이(120)을 구분할 수 있는 어드레스 신호(ADD)를 통해 제1 및 제2 카운팅 읽기 커맨드 신호(HM_RD1, HM_RD2)를 선택적으로 활성화시킬 수 있다. 그리고 해머링 구동 제어 회로(134)는 제1 메모리 셀 어레이(110)와 제2 메모리 셀 어레이(120)을 구분할 수 있는 어드레스 신호(ADD)를 통해 제1 및 제2 카운팅 쓰기 커맨드 신호(HM_WT1, HM_WT2)를 선택적으로 활성화시킬 수 있다.
이하, 해머링 구동 제어 회로(134)에 대하여 보다 자세히 알아보기로 한다. 도 3 은 도 2 의 해머링 구동 제어 회로(134)의 구성을 보여주기 위한 블록도이다.
도 3 을 참조하면, 해머링 구동 제어 회로(134)는 제1 지연 회로(310), 제2 지연 회로(320), 및 해머링 커맨드 출력 회로(330)를 포함할 수 있다.
제1 지연 회로(310)는 액티브 커맨드 신호(ACT)를 카운팅 읽기 동작에 대응하는 시간만큼 지연시켜 출력하기 위한 구성일 수 있다. 여기서, 카운팅 읽기 동작에 대응하는 시간은 액티브 커맨드 신호(ACT)에 기초하여 카운팅 액티브 동작을 수행하고 이후 카운팅 읽기 동작을 수행할 수 있는 시점까지의 시간을 포함할 수 있다. 다시 말하면, 제1 지연 회로(310)는 액티브 커맨드 신호(ACT)가 활성화된 이후 카운팅 읽기 동작이 가능한 시점에 활성화되는 소스 읽기 커맨드 신호(S_RD)를 생성할 수 있다.
제2 지연 회로(320)는 액티브 커맨드 신호(ACT)를 카운팅 쓰기 동작에 대응하는 시간만큼 지연시켜 출력하기 위한 구성일 수 있다. 여기서, 카운팅 쓰기 동작에 대응하는 시간은 액티브 커맨드 신호(ACT)에 기초하여 카운팅 액티브 동작을 수행하고 카운팅 읽기 동작을 수행하고 제1 및 제2 카운팅 값(CNT1, CNT2)에 대한 카운팅 동작을 수행한 이후 카운팅 쓰기 동작을 수행할 수 있는 시점까지의 시간을 포함할 수 있다. 다시 말하면, 제2 지연 회로(320)는 액티브 커맨드 신호(ACT)와 시드 읽기 커맨드 신호(S_RD)가 순차적으로 활성화된 이후 카운팅 쓰기 동작이 가능한 시점에 활성화되는 소스 쓰기 커맨드 신호(S_WT)를 생성할 수 있다.
해머링 커맨드 출력 회로(330)는 어드레스 신호(ADD)와 제1 및 제2 지연 회로(410, 420)의 출력 신호(S_RD, S_WT)에 기초하여 제1 및 제2 카운팅 읽기 커맨드 신호(HM_RD1, HM_RD2)와 제1 및 제2 카운팅 쓰기 커맨드 신호(HM_WT1, HM_WT2)를 생성하기 위한 구성일 수 있다. 여기서, 제1 및 제2 카운팅 읽기 커맨드 신호(HM_RD1, HM_RD2)는 소스 읽기 커맨드 신호(S_RD)에 기초하여 활성화되는 신호일 수 있다. 그리고 제1 및 제2 카운팅 쓰기 커맨드 신호(HM_WT1, HM_WT2)는 소스 쓰기 커맨드 신호(S_WT)에 기초하여 활성화되는 신호일 수 있다. 그리고 위에서 설명하였듯이, 해머링 커맨드 출력 회로(330)는 어드레스 신호(ADD)에 기초하여 제1 및 제2 카운팅 읽기 커맨드 신호(HM_RD1, HM_RD2)를 선택적으로 활성화시킬 수 있고, 제1 및 제2 카운팅 쓰기 커맨드 신호(HM_WT1, HM_WT2)를 선택적으로 활성화시킬 수 있다.
다시 도 2 를 참조하면, 해머링 연산 회로(135)는 노말 액티브 동작시 제1 및 제2 읽기 및 쓰기 구동 회로(132, 133)에서 출력되는 제1 및 제2 카운팅 값(CNT1, CNT2)을 입력받아 가산 연산하여 출력하기 위한 구성일 수 있다. 해머링 연산 회로(135)는 가산 회로로 구현될 수 있다.
보다 자세히 설명하면, 해머링 연산 회로(135)는 제1 워드 라인(WL1)에 대한 노말 액티브 동작시 제2 읽기 및 쓰기 구동 회로(133)로부터 제1 카운팅 값(CNT1)을 입력받을 수 있다. 해머링 연산 회로(135)는 제1 카운팅 값(CNT1)을 입력받아 제1 카운팅 값(CNT1)에 +1 을 수행하여 다시 제2 읽기 및 쓰기 구동 회로(133)로 출력할 수 있다. 제2 읽기 및 쓰기 구동 회로(133)는 제2 카운팅 쓰기 커맨드 신호(HM_WT2)에 기초하여 제1 카운팅 값(CNT1)을 제2 로우 해머 메모리 셀(122)에 다시 저장할 수 있다.
그리고 해머링 연산 회로(135)는 제2 워드 라인(WL2)에 대한 노말 액티브 동작시 제1 읽기 및 쓰기 구동 회로(132)로부터 제2 카운팅 값(CNT2)을 입력받을 수 있다. 해머링 연산 회로(135)는 제2 카운팅 값(CNT2)을 입력받아 제2 카운팅 값(CNT2)에 +1 을 수행하여 다시 제1 읽기 및 쓰기 구동 회로(132)로 출력할 수 있다. 제1 읽기 및 쓰기 구동 회로(132)는 제1 카운팅 쓰기 커맨드 신호(HM_WT1)에 기초하여 제2 카운팅 값(CNT2)을 제1 로우 해머 메모리 셀(112)에 다시 저장할 수 있다.
도 1 에서 설명한 구성을 통해, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 워드 라인에 대한 액티브 동작 횟수를 업데이트하여 저장할 수 있다.
한편, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 어드레스 래칭 회로(140)를 포함할 수 있다.
어드레스 래칭 회로(140)는 제1 및 제2 카운팅 값(CNT1, CNT2) 각각과 최대 로우 해머링 값에 기초하여 로우 해머링을 검출하기 위한 구성일 수 있다. 그리고 어드레스 래칭 회로(140)는 로우 해머링을 검출하여 해당 워드 라인에 대응하는 어드레스 신호(ADD)를 래칭하기 위한 구성일 수 있다.
이하, 어드레스 래칭 회로(140)에 대하여 보다 자세히 알아보기로 한다. 도 4 는 도 2 의 어드레스 래칭 회로(140)의 구성을 보여주기 위한 블록도이다.
도 4 를 참조하면, 어드레스 래칭 회로(140)는 비교 회로(410), 래칭 회로(420)를 포함할 수 있다.
비교 회로(410)는 제1 및 제2 카운팅 값(CNT1, CNT2) 각각과 최대 로우 해머링 값을 비교하여 검출 신호(DET)를 생성하기 위한 구성일 수 있다. 여기서, 최대 로우 해머링 값은 로우 해머링에 의한 문제점이 발생하는 액티브 동작 횟수에 대한 최대 값을 포함할 수 있다. 비교 회로(410)는 제1 카운팅 값(CNT1)이 최대 로우 해머링 값에 해당하는 경우 검출 신호(DET)를 생성할 수 있다. 그리고 비교 회로(410)는 제2 카운팅 값(CNT2)이 최대 로우 해머링 값에 해당하는 경우 검출 신호(DET)를 생성할 수 있다.
래칭 회로(420)는 검출 신호(DET)에 기초하여 어드레스 신호(ADD)를 래칭하기 위한 구성일 수 있다. 위에서 설명하였듯이, 검출 신호(DET)는 제1 및 제2 카운팅 값(CNT1, CNT2)이 최대 로우 해머링 값에 해당하는 경우 활성화되는 신호이다. 따라서, 래칭 회로(420)는 제1 및 제2 워드 라인(WL1, WL2)에 대한 노말 액티브 동작 횟수가 최대 로우 해머링 값이 되는 경우 해당 워드 라인에 대응하는 어드레스 신호(ADD)를 래칭할 수 있다. 래칭 회로(420)에 래칭된 어드레스 신호(LAT_ADD)는 워드 라인 구동 회로(130)에 제공될 수 있다.
도 4 에서 설명한 구성을 통해, 어드레스 래칭 회로(140)는 제1 및 제2 워드 라인(WL1, WL2)에 로우 해머링이 발생하는 경우 해당 워드 라인에 대응하는 어드레스 신호(ADD)를 래칭할 수 있다.
다시 도 2 를 참조하면, 워드 라인 구동 회로(130)는 해머링 리프레쉬 커맨드 신호(HM_REF)에 기초하여 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대한 리프레쉬 동작을 수행할 수 있다.
이하, 워드 라인 구동 회로(130)에 대하여 보다 자세히 알아보기로 한다. 도 5 는 도 2 의 워드 라인 구동 회로(130)의 구성을 보여주기 위한 블록도이다.
도 5 를 참조하면, 워드 라인 구동 회로(130)는 액티브 구동 회로(510), 어드레스 변환 회로(520), 및 리프레쉬 구동 회로(530)를 포함할 수 있다.
액티브 구동 회로(510)는 액티브 커맨드 신호(ACT)와 어드레스 신호(ADD)에 기초하여 제1 및 제2 워드 라인(WL1, WL2)을 활성화시키기 위한 구성일 수 있다. 위에서 설명하였듯이, 액티브 구동 회로(510)는 액티브 커맨드 신호(ACT)에 기초하여 제1 및 제2 워드 라인(WL1, WL2) 중 어느 하나의 워드 라인에 노말 액티브 동작을 수행할 수 있고 다른 하나의 워드 라인에 카운팅 액티브 동작을 수행할 수 있다.
어드레스 변환 회로(520)는 도 2 의 어드레스 래칭 회로(140)에 래칭된 어드레스 신호(LAT_ADD)를 변환하여 리프레쉬 어드레스 신호(REF_ADD)를 생성하기 위한 구성일 수 있다. 위에서 설명하였듯이, 래칭된 어드레스 신호(LAT_ADD)는 로우 해머링이 발생한 워드 라인에 대응하는 어드레스 신호(ADD)일 수 있다. 그리고 로우 해머링이 발생한 워드 라인에 인접한 워드 라인은 래칭된 어드레스 신호(LAT_ADD)에서 +1, -1에 대응할 수 있다. 따라서, 어드레스 변환 회로(520)는 래칭된 어드레스 신호(LAT_ADD)에 +1, -1을 수행하여 리프레쉬 어드레스 신호(REF_ADD)를 생성할 수 있다.
리프레쉬 구동 회로(530)는 해머링 리프레쉬 커맨드 신호(HM_REF)에 기초하여 리프레쉬 어드레스 신호(REF_ADD)에 대응하는 워드 라인에 대한 리프레쉬 동작을 수행하는 구성일 수 있다.
도 5 에서 설명한 구성을 통해, 워드 라인 구동 회로(131)는 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대한 리프레쉬 동작을 수행할 수 있다.
다시 도 2 를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 워드 라인의 액티브 동작 횟수를 카운팅하여 저장할 수 있다. 그리고 반도체 메모리 장치(100)는 저장된 제1 및 제2 카운팅 값(CNT1, CNT2)을 통해 로우 해머링을 검출하고 인접한 워드 라인에 대한 리프레쉬 동작을 수행할 수 있다. 여기서, 리프레쉬 동작은 인접한 워드 라인에 대한 리프레쉬 액티브 동작과 인접한 워드 라인에 연결된 메모리 셀에 대한 리프레쉬 읽기 동작 및 리프레쉬 쓰기 동작을 포함할 수 있다.
한편, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 해머링 리프레쉬 제어 회로(150), 커맨드 디코딩 회로(160)를 포함할 수 있다.
해머링 리프레쉬 제어 회로(150)는 제1 및 제2 워드 라인(WL1, WL2)에 대한 로우 해머링 검출시 해머링 리프레쉬 커맨드 신호(HM_REF)를 생성하기 위한 구성일 수 있다. 해머링 리프레쉬 제어 회로(150)는 리프레쉬 커맨드 신호(REF)와 검출 신호(DET)에 기초하여 해머링 리프레쉬 커맨드 신호(HM_REF)를 생성할 수 있다.
도 2 에서 설명한 구성을 통해, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 로우 해머링이 검출시 활성화되는 검출 신호(DET)에 기초하여 해머링 리프레쉬 커맨드 신호(HM_REF)를 생성할 수 있다.
커맨드 디코딩 회로(160)는 외부 커맨드 신호(CMD)에 기초하여 복수의 내부 커맨드 신호(ACT, RD, WT, REF)를 생성하기 위한 구성일 수 있다. 커맨드 디코딩 회로(160)는 액티브 커맨드 신호(ACT), 노말 읽기 커맨드 신호(RD), 노말 쓰기 커맨드 신호(WT), 리프레쉬 커맨드 신호(REF) 등을 생성할 수 있다. 여기서, 리플레쉬 커맨드 신호(REF)는 오토 리프레쉬 동작 및 셀프 리프레쉬 동작을 제어하기 위한 커맨드 신호일 수 있다.
도 6 는 도 1 내지 도 5 의 반도체 메모리 장치(100)의 동작 방법을 보여주기 위한 순서도이다. 설명의 편의를 위하여, 제1 워드 라인(WL1)에 로우 해머링이 발생하는 경우를 일례로 한다.
도 1 내지 도 6 을 참조하면, 반도체 메모리 장치(100)의 동작 방법은 제1 워드 라인(WL1)에 대한 액티브 동작을 수행하는 단계(S610), 제1 카운팅 값(CNT1)에 대한 읽기 동작을 수행하는 단계(S620), 제1 카운팅 값(CNT1)에 대한 연산 동작을 수행하는 단계(S630), 제1 카운팅 값(CNT1)에 대한 쓰기 동작을 수행하는 단계(S640)를 포함할 수 있다.
제1 워드 라인(WL1)에 대한 액티브 동작을 수행하는 단계(S610)는 액티브 커맨드 신호(ACT)와 어드레스 신호(ADD)에 기초하여 제1 노말 메모리 셀(111)에 연결된 제1 워드 라인(WL1)에 대한 액티브 동작을 수행하기 위한 단계일 수 있다. 액티브 동작을 수행하는 단계(S610)는 노말 액티브 동작을 포함할 수 있다.
액티브 동작을 수행하는 단계(S610)는 도 2 의 워드 라인 구동 회로(131)에서 수행될 수 있다. 워드 라인 구동 회로(131)는 액티브 커맨드 신호(ACT)와 어드레스 신호(ADD)에 기초하여 제1 워드 라인(WL1)에 대한 노말 액티브 동작을 수행할 수 있다. 이후, 제1 읽기 및 쓰기 구동 회로(132)는 노말 읽기 커맨드 신호(RD)에 기초하여 제1 노말 메모리 셀(111)에 저장된 노말 데이터를 출력하는 노말 읽기 동작을 수행할 수 있다. 그리고 제1 읽기 및 쓰기 구동 회로(132)는 노말 쓰기 커맨드 신호(WT)에 기초하여 노말 데이터를 제1 노말 메모리 셀(111)에 저장하는 노말 쓰기 동작을 수행할 수 있다.
제1 카운팅 값(CNT1)에 대한 읽기 동작을 수행하는 단계(S620)는 제1 워드 라인(WL1)의 액티브 동작 횟수에 대응하는 제1 카운팅 값(CNT1)에 대한 읽기 동작을 수행하기 위한 단계일 수 있다. 읽기 동작을 수행하는 단계(S620)는 카운팅 액티브 동작과 카운팅 읽기 동작을 포함할 수 있다.
읽기 동작을 수행하는 단계(S620)는 도 2 의 워드 라인 구동 회로(131), 제2 로우 해머 메모리 셀(122), 및 제2 읽기 및 쓰기 구동 회로(133)에서 수행될 수 있다. 워드 라인 구동 회로(131)는 액티브 커맨드 신호(ACT)와 어드레스 신호(ADD)에 기초하여 제2 로우 해머 메모리 셀(122)에 연결된 제2 워드 라인(WL2)에 대한 카운팅 액티브 동작을 수행할 수 있다. 그리고 제2 읽기 및 쓰기 구동 회로(133)는 제2 카운팅 읽기 커맨드 신호(HM_RD2)에 기초하여 제2 로우 해머 메모리 셀(122)에 저장된 제1 카운팅 값(CNT1)에 대한 카운팅 읽기 동작을 수행할 수 있다. 즉, 읽기 동작을 수행하는 단계(S620)를 통해 제1 카운팅 값(CNT1)은 제2 로우 해머 메모리 셀(122)에서 제2 로컬 데이터 라인(LIO2)을 거쳐 제2 읽기 및 쓰기 구동 회로(133)로 출력될 수 있다.
제1 카운팅 값(CNT1)에 대한 연산 동작을 수행하는 단계(S630)는 제1 워드 라인(WL1)의 액티브 동작 횟수를 반영하여 제1 카운팅 값(CNT1)에 대한 연산 동작을 수행하기 위한 단계일 수 있다. 연산 동작을 수행하는 단계(S630)는 제1 워드 라인(WL1)에 대한 액티브 동작시 제1 카운팅 값(CNT1)에 가산 연산을 수행할 수 있다. 연산 동작을 수행하는 단계(S630)는 제1 워드 라인(WL1)에 대한 노말 액티브 동작을 수행하는 경우 제1 카운팅 값(CNT1)에 +1을 수행할 수 있다. 연산 동작을 수행하는 단계(S630)는 도 2 의 해머링 연산 회로(135)에서 수행될 수 있다. 해머링 연산 회로(135)는 제1 카운팅 값(CNT1)을 입력받아 +1을 수행하고 이를 다시 제1 카운팅 값(CNT1)으로 출력할 수 있다.
제1 카운팅 값(CNT1)에 대한 쓰기 동작을 수행하는 단계(S640)는 제2 로우 해머 메모리 셀(122)에 제1 카운팅 값(CNT1)에 대한 쓰기 동작을 수행하기 위한 단계일 수 있다.
쓰기 동작을 수행하는 단계(S640)는 도 2 의 제2 읽기 및 쓰기 구동 회로(133)와 제2 로우 해머 메모리 셀(122)에서 수행될 수 있다. 제2 읽기 및 쓰기 구동 회로(133)는 제2 카운팅 쓰기 커맨드 신호(HM_WT1)에 기초하여 제2 로우 해머 메모리 셀(122)에 연산이 완료된 제1 카운팅 값(CNT1)에 대한 카운팅 쓰기 동작을 수행할 수 있다. 즉, 쓰기 동작을 수행하는 단계(S640)를 통해 제1 카운팅 값(CNT1)은 제2 읽기 및 쓰기 구동 회로(133)에서 제2 로컬 데이터 라인(LIO2)을 거쳐 제2 로우 해머 메모리 셀(122)로 저장될 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 제1 워드 라인(WL1)에 발생한 로우 해머링 정보를 제2 로우 해머 메모리 셀(122)에 저장할 수 있고, 제2 워드 라인(WL2)에 발생한 로우 해머링 정보를 제1 로우 해머 메모리 셀(112)에 저장할 수 있다.
이어서, 반도체 메모리 장치(100)의 동작 방법은 제1 카운팅 값(CNT1)과 최대 로우 해머링 값을 비교하는 단계(S650), 및 인접한 워드 라인에 대한 리프레쉬 동작을 수행하는 단계(S660)를 포함할 수 있다.
제1 카운팅 값(CNT1)과 최대 로우 해머링 값을 비교하는 단계(S650)는 도 2 의 어드레스 래칭 회로(140)에서 수행될 수 있다. 어드레스 래칭 회로(140)는 제1 카운팅 값(CNT1)과 최대 로우 해머링 값을 비교하여 검출 신호(DET)를 생성할 수 있다. 그리고 어드레스 래칭 회로(140)는 로우 해머링이 발생한 제1 워드 라인(WL1)에 대응하는 래칭된 어드레스 신호(LAT_ADD)를 생성할 수 있다.
인접한 워드 라인에 대한 리프레쉬 동작을 수행하는 단계(S660)는 비교하는 단계(S650)에서 생성되는 검출 신호(DET)에 기초하여 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대한 리프레쉬 동작을 수행하기 위한 단계일 수 있다.
리프레쉬 동작을 수행하는 단계(S660)는 도 2 의 워드 라인 구동 회로(131)에서 수행될 수 있다. 워드 라인 구동 회로(131)는 해머링 리프레쉬 커맨드 신호(HM_REF)와 래칭된 어드레스 신호(LAT_ADD)에 기초하여 로우 해머링이 발생한 제1 워드 라인(WL1)에 인접한 워드 라인에 대한 리프레쉬 동작을 수행할 수 있다.
한편, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 제1 카운팅 값(CNT1)을 제2 로우 해머 메모리 셀(122)에 저장할 수 있고, 제2 카운팅 값(CNT2)을 제1 로우 해머 메모리 셀(112)에 저장할 수 있다. 이때, 제1 및 제2 카운팅 값(CNT1, CNT2)은 반도체 메모리 장치(100)의 초기화 동작 구간 및 리프레쉬 동작 이후 리셋 될 수 있다.
이와 관련하여, 도 7 은 본 발명의 일 실시예에 따른 반도체 메모리 장치(700)의 구성을 보여주기 위한 블록도이다. 설명의 편의를 위하여 제1 로우 해머 메모리 셀(710)에 대한 리셋 동작을 대표로 설명하기로 한다.
반도체 메모리 장치(700)는 제1 메모리 셀 어레이(710), 리셋 회로(720)를 포함할 수 있다. 여기서, 제1 메모리 셀 어레이(710)는 도 1 의 제1 메모리 셀 어레이(110)에 대응하는 구성일 수 있다. 즉, 제1 메모리 셀 어레이(710)는 제1 노말 메모리 셀(711), 제1 로우 해머 메모리 셀(712)을 포함할 수 있다.
리셋 회로(720)는 리셋 동작시 제1 로우 해머 메모리 셀(712)에 저장된 데이터를 리셋시켜주기 위한 구성일 수 있다. 리셋 회로(720)에 대하여 보다 자세히 설명하면, 리셋 회로(720)는 워드 라인 구동 회로(721), 초기화 구동 회로(722)를 포함할 수 있다.
워드 라인 구동 회로(721)는 리셋 동작에 대응하는 리셋 신호(RST)에 기초하여 제1 로우 해머 메모리 셀(712)에 연결되는 제1 워드 라인(WL1)에 대한 액티브 동작을 수행하기 위한 구성일 수 있다. 여기서, 리셋 신호(RST)는 초기화 동작 구간 및 리프레쉬 동작 이후 활성화되는 신호일 수 있다. 도면에는 도시되지 않았지만, 워드 라인 구동 회로(721)는 리셋 신호(RST)에 기초하여 제2 워드 라인(WL2)에 대한 액티브 동작을 수행할 수 있다.
초기화 구동 회로(722)는 리셋 신호(RST)에 기초하여 제1 로우 해머 메모리 셀(712)에 초기화 데이터 값(RST_DAT)에 대한 쓰기 동작을 수행하기 위한 구성일 수 있다. 여기서, 초기화 데이터 값(RST_DAT)은 '0'을 포함할 수 있다. 다시 말하면, 초기화 구동 회로(722)는 리셋 신호(RST)에 기초하여 초기화 데이터 값(RST_DAT)인 '0'을 제1 로우 해머 메모리 셀(712)에 저장할 수 있다. 즉, 제1 로우 해머 메모리 셀(712)은 반도체 메모리 장치(100)의 초기화 동작 구간 및 리프레쉬 동작 이후 리셋 될 수 있다. 초기화 구동 회로(722)는 일례로 도 2 의 제1 읽기 및 쓰기 구동 회로(132)에 대응할 수 있다. 도면에는 도시되지 않았지만, 초기화 구동 회로(722)는 리셋 신호(RST)에 기초하여 제2 로우 해머 메모리 셀에 초기화 데이터 값(RST_DAT)에 대한 쓰기 동작을 수행할 수 있다. 이때, 초기화 구동 회로(722)는 일례로 도 2 의 제2 읽기 및 쓰기 구동 회로(133)에 대응할 수 있다.
도 8 은 본 발명의 일 실시예에 따른 반도체 메모리 시스템(800)의 구성을 보여주기 위한 블록도이다.
도 8 을 참조하면, 반도체 메모리 시스템(800)은 컨트롤 장치(810), 반도체 메모리 장치(820)를 포함할 수 있다. 여기서, 반도체 메모리 장치(820)는 도 1 내지 도 7 에서 설명한 구성일 수 있다. 특히, 도 2 에서 설명하였듯이, 반도체 메모리 장치(820)는 검출 신호(DET)를 생성할 수 있다.
컨트롤 장치(810)는 검출 신호(DET)에 기초하여 해머링 리프레쉬 커맨드 신호(HM_REF)를 포함하는 외부 커맨드 신호(CMD)를 제공하기 위한 구성일 수 있다. 참고로, 도 2 에서는 해머링 리프레쉬 커맨드 신호(HM_REF)를 해머링 리프레쉬 제어 회로(150)에서 제공하였다. 도 8 의 컨트롤 장치(810)는 반도체 메모리 장치(820)로부터 검출 신호(DET)를 제공받을 수 있다. 따라서, 컨트롤 장치(810)는 해머링 리프레쉬 커맨드 신호(HM_REF)를 생성할 수 있다.
한편, 컨트롤 장치(810)는 반도체 메모리 장치(820)를 제어하기 위하여 외부 커맨드 신호(CMD)를 제공할 수 있다. 외부 커맨드 신호(CMD)는 도 2 의 커맨드 디코딩 회로(160)에 입력될 수 있으며, 커맨드 디코딩 회로(160)는 해머링 리프레쉬 커맨드 신호(HM_REF)를 생성할 수 있다. 따라서, 반도체 메모리 장치(820)는 도 2 의 해머링 리프레쉬 제어 회로(150)를 제거해 줄 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 시스템(800)은 로우 해머링을 검출한 검출 신호(DET)를 컨트롤 장치(810)에 제공할 수 있다. 따라서, 컨트롤 장치(810)는 반도체 메모리 장치(820)의 로우 해머링에 대한 리프레쉬 동작을 제어할 수 있다.
본 명세서에서 설명되는 실시예와 첨부된 도면은 본 발명에 포함되는 기술적 사상의 일부를 예시적으로 설명하는 것에 불과하다. 따라서, 본 명세서에 개시된 실시예는 본 발명의 기술적 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아님은 자명하다. 본 발명의 명세서 및 도면에 포함된 기술적 사상의 범위 내에서 당업자가 용이하게 유추할 수 있는 변형예와 구체적인 실시예는 모두 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100 : 반도체 메모리 장치 110 : 제1 메모리 셀 어레이
111 : 제1 노말 메모리 셀 112 : 제1 로우 해머 메모리 셀
120 : 제2 메모리 셀 어레이 121 : 제2 노말 메모리 셀
122 : 제2 로우 해머 메모리 셀 130 : 해머링 제어 회로

Claims (25)

  1. 복수의 제1 노말 메모리 셀 중 적어도 하나의 상기 제1 노말 메모리 셀이 제1 로우 해머 메모리 셀을 포함하는 제1 메모리 셀 어레이;
    복수의 제2 노말 메모리 셀 중 적어도 하나의 상기 제2 노말 메모리 셀이 제2 로우 해머 메모리 셀을 포함하는 제2 메모리 셀 어레이; 및
    상기 제1 노말 메모리 셀에 연결된 제1 워드 라인에 대한 액티브 동작 횟수를 상기 제2 로우 해머 메모리 셀에 저장하도록 제어하고 상기 제2 노말 메모리 셀에 연결된 제2 워드 라인에 대한 액티브 동작 횟수를 상기 제1 로우 해머 메모리 셀에 저장하도록 제어하는 해머링 제어 회로를 포함하는
    반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 제1 로우 해머 메모리 셀은 상기 제2 워드 라인에 대응하는 개수의 카운팅 메모리 셀을 포함하고, 상기 제2 로우 해머 메모리 셀은 상기 제1 워드 라인에 대응하는 개수의 카운팅 메모리 셀을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 해머링 제어 회로는 액티브 커맨드 신호와 어드레스 신호에 기초하여 상기 제1 및 제2 워드 라인 중 어느 하나의 워드 라인에 대한 노말 액티브 동작과 다른 하나의 워드 라인에 대한 카운팅 액티브 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 액티브 동작 횟수는 상기 노말 액티브 동작시 카운팅되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서,
    상기 제1 노말 메모리 셀과 상기 제1 로우 해머 메모리 셀은 제1 로컬 데이터 라인을 통해 데이터를 송수신하고, 상기 제2 노말 메모리 셀과 상기 제2 로우 해머 메모리 셀은 제2 로컬 데이터 라인을 통해 데이터를 송수신하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 해머링 제어 회로는
    액티브 커맨드 신호와 어드레스 신호에 기초하여 상기 제1 및 제2 워드 라인을 활성화시키는 워드 라인 구동 회로;
    상기 제1 로컬 데이터 라인과 연결되며 상기 제1 메모리 셀 어레이에 대한 읽기 동작 및 쓰기 동작을 수행하는 제1 읽기 및 쓰기 구동 회로;
    상기 제2 로컬 데이터 라인과 연결되며 상기 제2 메모리 셀 어레이에 대한 읽기 동작 및 쓰기 동작을 수행하는 제2 읽기 및 쓰기 구동 회로;
    상기 액티브 커맨드 신호와 상기 어드레스 신호에 기초하여 상기 제1 및 제2 읽기 및 쓰기 구동 회로 각각에 대응하는 카운팅 읽기 커맨드 신호와 카운팅 쓰기 커맨드 신호를 생성하는 해머링 구동 제어 회로; 및
    노말 액티브 동작시 상기 제1 및 제2 읽기 및 쓰기 구동 회로에서 출력되는 제1 및 제2 카운팅 값을 입력받아 가산 연산하여 출력하는 해머링 연산 회로를 포함하는
    반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 제1 및 제2 읽기 및 쓰기 구동 회로는 상기 카운팅 읽기 커맨드 신호에 기초하여 카운팅 읽기 동작을 수행하고, 상기 카운팅 쓰기 커맨드 신호에 기초하여 카운팅 쓰기 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서,
    상기 제1 카운팅 값은 상기 제1 워드 라인에 대한 상기 액티브 동작 횟수에 대응하고, 상기 제2 카운팅 값은 상기 제2 워드 라인에 대한 상기 액티브 동작 횟수에 대응하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제6항에 있어서,
    상기 해머링 구동 제어 회로는
    상기 액티브 커맨드 신호를 카운팅 읽기 동작에 대응하는 시간만큼 지연시켜 출력하는 제1 지연 회로;
    상기 액티브 커맨드 신호를 카운팅 쓰기 동작에 대응하는 시간만큼 지연시켜 출력하는 제2 지연 회로; 및
    상기 어드레스 신호와 상기 제1 및 제2 지연 회로의 출력 신호에 기초하여 상기 카운팅 읽기 커맨드 신호와 상기 카운팅 쓰기 커맨드 신호를 출력하는 해머링 커맨드 출력 회로를 포함하는
    반도체 메모리 장치.
  10. 제1항에 있어서,
    상기 제1 및 제2 카운팅 값 각각과 최대 로우 해머링 값에 기초하여 로우 해머링을 검출하고 해당 워드 라인에 대응하는 어드레스 신호를 래칭하는 어드레스 래칭 회로를 더 포함하는
    반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 어드레스 래칭 회로는
    상기 제1 및 제2 카운팅 값 각각과 상기 최대 로우 해머링 값을 비교하여 검출 신호를 생성하는 비교 회로; 및
    상기 검출 신호에 기초하여 상기 어드레스 신호를 래칭하는 래칭 회로를 포함하는
    반도체 메모리 장치.
  12. 제10항에 있어서,
    상기 워드 라인 구동 회로는 해머링 리프레쉬 커맨드 신호에 기초하여 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대한 리프레쉬 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 워드 라인 구동 회로는
    상기 액티브 커맨드 신호와 상기 어드레스 신호에 기초하여 상기 제1 및 제2 워드 라인을 활성화시키는 액티브 구동 회로;
    상기 어드레스 래칭 회로에 래칭된 어드레스 신호를 변환하여 리프레쉬 어드레스 신호를 생성하는 어드레스 변환 회로; 및
    상기 해머링 리프레쉬 커맨드 신호에 기초하여 상기 리프레쉬 어드레스 신호에 대응하는 워드 라인에 대한 리프레쉬 동작을 수행하는 리프레쉬 구동 회로를 포함하는
    반도체 메모리 장치.
  14. 제12항에 있어서,
    상기 제1 및 제2 워드 라인에 대한 로우 해머링 검출시 상기 해머링 리프레쉬 커맨드 신호를 생성하는 해머링 리프레쉬 제어 회로를 더 포함하는 반도체 메모리 장치.
  15. 제1항에 있어서,
    리셋 동작시 상기 제1 및 제2 로우 해머 메모리 셀에 저장된 데이터를 리셋시켜주는 리셋 회로를 더 포함하는 반도체 메모리 장치.
  16. 제15항에 있어서,
    상기 리셋 회로는
    상기 리셋 동작에 대응하는 리셋 신호에 기초하여 상기 제1 및 제2 로우 해머 메모리 셀 각각에 연결되는 상기 제1 및 제2 워드 라인에 대한 액티브 동작을 수행하는 워드 라인 구동 회로; 및
    상기 리셋 신호에 기초하여 상기 제1 및 제2 로우 해머 메모리 셀에 초기화 데이터 값에 대한 쓰기 동작을 수행하는 초기화 구동 회로를 포함하는
    반도체 메모리 장치.
  17. 복수의 제1 노말 메모리 셀 중 적어도 하나의 상기 제1 노말 메모리 셀이 제1 로우 해머 메모리 셀을 포함하는 제1 메모리 셀 어레이, 복수의 제2 노말 메모리 셀 중 적어도 하나의 상기 제2 노말 메모리 셀이 제2 로우 해머 메모리 셀을 포함하는 제2 메모리 셀 어레이를 포함하는 반도체 메모리 장치의 동작 방법에 있어서,
    액티브 커맨드 신호와 어드레스 신호에 기초하여 상기 제1 노말 메모리 셀에 연결된 제1 워드 라인에 대한 액티브 동작을 수행하는 단계;
    상기 제1 워드 라인의 액티브 동작 횟수에 대응하는 제1 카운팅 값에 대한 읽기 동작을 수행하는 단계;
    상기 제1 워드 라인의 액티브 동작 횟수를 반영하여 상기 제1 카운팅 값에 대한 연산 동작을 수행하는 단계; 및
    상기 제2 로우 해머 메모리 셀에 상기 제1 카운팅 값에 대한 쓰기 동작을 수행하는 단계를 포함하는
    반도체 메모리 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 액티브 동작을 수행하는 단계는 상기 제1 워드 라인에 대한 노말 액티브 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  19. 제17항에 있어서,
    상기 읽기 동작을 수행하는 단계는 상기 제2 로우 해머 메모리 셀에 연결된 제2 워드 라인에 대한 카운팅 액티브 동작을 수행하고, 상기 제2 로우 해머 메모리 셀에 저장된 상기 제1 카운팅 값에 대한 카운팅 읽기 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법
  20. 제17항에 있어서,
    상기 연산 동작을 수행하는 단계는 상기 제1 워드 라인에 대한 상기 액티브 동작시 상기 제1 카운팅 값에 가산 연산을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  21. 제17항에 있어서,
    상기 쓰기 동작을 수행하는 단계는 상기 제2 로우 해머 메모리 셀에 상기 제1 카운팅 값에 대한 카운팅 쓰기 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  22. 제17항에 있어서,
    상기 제1 카운팅 값과 최대 로우 해머링 값을 비교하는 단계; 및
    상기 비교하는 단계에서 생성되는 검출 신호에 기초하여 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대한 리프레쉬 동작을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  23. 제22항에 있어서,
    반도체 메모리 장치의 초기화 동작 구간 및 상기 리프레쉬 동작을 수행하는 단계 이후 상기 제1 및 제2 로우 해머 메모리 셀에 대한 리셋 동작을 수행하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  24. 제23항에 있어서,
    상기 리셋 동작을 수행하는 단계는 상기 제1 및 제2 워드 라인에 대한 액티브 동작을 수행하고, 상기 제1 및 제2 로우 해머 메모리 셀에 초기화 데이터 값에 대한 쓰기 동작을 수행하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  25. 복수의 제1 노말 메모리 셀 중 적어도 하나의 상기 제1 노말 메모리 셀이 제1 로우 해머 메모리 셀을 포함하는 제1 메모리 셀 어레이, 복수의 제2 노말 메모리 셀 중 적어도 하나의 상기 제2 노말 메모리 셀이 제2 로우 해머 메모리 셀을 포함하는 제2 메모리 셀 어레이, 상기 제1 노말 메모리 셀에 연결된 제1 워드 라인에 대한 액티브 동작 횟수에 대응하는 제1 카운팅 값을 상기 제2 로우 해머 메모리 셀에 저장하도록 제어하고 상기 제2 노말 메모리 셀에 연결된 제2 워드 라인에 대한 액티브 동작 횟수에 대응하는 제2 카운팅 값을 상기 제1 로우 해머 메모리 셀에 저장하도록 제어하는 해머링 제어 회로, 및 상기 제1 및 제2 카운팅 값 각각과 최대 로우 해머링 값에 기초하여 로우 해머링을 검출한 검출 신호를 생성하고 해당 워드 라인에 대응하는 어드레스 신호를 래칭하는 어드레스 래칭 회로를 포함하는 반도체 메모리 장치; 및
    상기 검출 신호에 기초하여 해머링 리프레쉬 커맨드 신호를 포함하는 외부 커맨드 신호를 제공하는 컨트롤 장치를 포함하되,
    상기 해머링 제어 회로는 상기 해머링 리프레쉬 커맨드 신호와 상기 어드레스 래칭 회로에 래칭된 어드레스 신호에 기초하여 로우 해머링이 발생한 워드 라인에 인접한 워드 라인에 대한 리프레쉬 동작을 수행하는 것을 특징으로 하는
    반도체 메모리 시스템.
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