KR100543210B1 - 에러 명령어 입력시 오동작을 방지하기 위한 반도체메모리 장치 - Google Patents

에러 명령어 입력시 오동작을 방지하기 위한 반도체메모리 장치 Download PDF

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Abstract

본 발명은 액티브되지 않은 뱅크에 오류명령어가 입력되어도 뱅크 내부에서는 오동작이 수행되지 않는 반도체 메모리 장치를 제공하기 위해 것으로, 이를 위해 본 발명은 다수의 뱅크를 구비하고, 상기 다수의 뱅크는 선택적으로 액티브되어 동작하는 반도체 메모리 장치에 있어서, 상기 다수의 뱅크를 제어하기 위해 상기 다수의 뱅크에 각각 구비된 뱅크 제어부; 및 선택된 하나의 뱅크제어부가 제어하는 뱅크가 액티브되지 않은 상태에서 상기 뱅크 제어부로 입력되는 명령어가 오류명령어로 감지되면, 상기 뱅크 제어부는 상기 명령어를 무시하도록 제어하기 위해 상기 다수의 뱅크에 각각 구비된 오류명령어 감지부를 구비하는 반도체 메모리 장치를 제공한다.
반도체, 명령어, 셀프리프레쉬, 오토리프레쉬, 뱅크제어부.

Description

에러 명령어 입력시 오동작을 방지하기 위한 반도체 메모리 장치{Semiconductor Memory device for preventing error function when error command is inputted}
도1은 통상적인 반도체 메모리 장치의 블럭구성도.
도2는 도1에 도시된 뱅크제어부를 나타내는 회로도.
도3a은 뱅크가 액티브된 상태에서 도2의 뱅크제어부 동작을 나타내는 파형도.
도3b는 뱅크가 액티브되지 않은 상태에서 도2의 뱅크제어부 동작을 나타내는 파형도.
도4은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도.
도5는 도4에 도시된 4개의 뱅크중에서 한 뱅크를 나타내는 블럭구성도.
도6은 도5에 도시된 뱅크제어부를 나타내는 회로도.
도7는 도6에 도시된 에러신호 전달부를 나타내는 회로도.
도8은 도5에 도시된 에러명령어 감지부를 나타내는 회로도.
도9a 및 도9b는 도8에 도시된 에러명령어 감지부의 동작파형도.
도10a는 노멀동작에서의 도6에 도시된 뱅크제어부의 동작파형도.
도10b는 에러명령어가 입력되었을 때 도6에 도시된 뱅크제어부의 동작파형도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치에 에러 명령어가 입력될 때에도 오동작이 일어나지 않도록 유지해 줄 수 있는 반도체 메모리 장치에 관한 것이다.
도1은 통상적인 반도체 메모리 장치의 블럭구성도이다.
도1을 참조하여 살펴보면, 메모리 장치는 외부 명령어(/WE,/CS,/RAS,/CAS...)를 입력받아 구비된 뱅크를 제어하기 위한 명령어 제어부(100)와, 4개의 뱅크(200 ~ 500)를 구비한다.
하나의 뱅크(200)는 명령어 제어부(100)에서 출력되는 제어신호를 입력받아 뱅크(200) 내부의 구성블럭을 제어하기 위한 뱅크제어부(210)와, 뱅크제어부(210)에 의해 제어되어 뱅크내부의 리프레쉬를 수행하기 위한 리프레쉬 제어블럭(250)과, 뱅크제어부(210)의 제어신호(ad)에 의해 래치된 어드레스를 전달하기 위한 어드레스 래치부(220)와, 어드레스 래치부(220)에서 출력되는 어드레스신호를 디코딩하여 셀영역으로 출력하기 위한 셀영역(240)을 구비한다. 리프레쉬난 디램등의 메 모리 장치에서 데이터를 저장하는 단위셀에 캐패시터를 사용하기 때문에, 정기적으로 캐패시터에 저장된 데이터를 재저장하는 동작을 말한다.
도1을 참조하여 메모리 장치의 동작을 살펴본다. 여기서는 명령어 제어부(100)가 제1 뱅크를 제어하는 것에 대해 설명한다.
먼저 외부에서 입력되는 명령어에 따라 명령어 제어부(100)는 4개의 뱅크에 각각 구비된 뱅크제어부로 제어신호를 출력한다. 제1 뱅크(200)에 구비된 뱅크제어부(220)는 명령어제어부(210)에서 출력되는 제어신호를 입력받아 제1 뱅크(200)에서 데이터 리드 및 라이트와 셀 리프레쉬 동작이 적절히 수행되도록 제어한다.
한편, 어드레쉬 래치부(220)에서는 뱅크제어부(210)에서 출력되는 제어신호(ad)에 의해 래치하고 있던 어드레스 신호를 어드레스 디코더(230)로 전달하고, 어드레스 디코더에서는 입력된 어드레스에 해당하는 셀영역의 단위셀을 선택하기 위한 디코딩된 신호를 셀영역으로 출력한다. 또한 리프레쉬 제어블륵(240)은 뱅크 제어부의 제어신호(ref_st)에 의해 어드레스 디코더등의 블럭을 제어하여 셀영역에 리프레쉬를 수행한다.
도2는 도1에 도시된 뱅크제어부를 나타내는 회로도이다.
도2에 도시된 회로는 명령어제어부(100)에서 출력되는 다수의 제어신호중에서 본 기술에 필요한 신호가 입력되는 부분을 나타내는 것이다. 여기서 'bank' 신호는 제1 뱅크(200)를 선택하기 위한 신호이고, 'rowp' 신호는 로우어드레스 활성화신호이고, 'rast'는 리드동작이나 라이트동작이 수행되는 구간에는 인에이블되고, 프리차지 동작시에는 디스에이블되는 신호이다. 또한 'srefp'신호는 셀프리프 레쉬 동작시 발생디는 펄스신호이고, 'arefp' 신호는 오트리프레쉬 동작시 발생하는 펄스신호이다.
도3a은 뱅크가 액티브된 상태에서 도2의 뱅크제어부 동작을 나타내는 파형도이고, 도3b는 뱅크가 액티브되지 않은 상태에서 도2의 뱅크제어부 동작을 나타내는 파형도이다.
먼저, 도1,2와 도3a를 참조하여 뱅크가 액티브되었을 때의 뱅크제어부의 동작을 살펴본다.
제1 뱅크(200)가 액티브 되었다면, 뱅크선택신호(bank)는 하이로 인에이블되고, 로우어드레스 활성화 신호(rowp)가 펄스형태로 입력된다. 이 때 뱅크선택신호(bank)가 하이이고, 로우어드레스 활성화신호(rowp)의 반전된 신호(X)가 하이레벨인 상태에서, 로우어드레스 활성화신호(rowp)가 펄스형태로 뱅크제어부로 입력되면 인버터(I2)를 통해 로우레벨의 펄스신호로 제어신호(ad)가 출력된다. 어드레스 래치부(220)는 제어신호(ad)가 입력되면 래치하고 있던 어드레스신호를 어드레스 디코더(230)로 전달한다.
이어서 라스제어신호(rast)가 액티브구간에는 하이로 인에이블되고, 프리차지 구간에는 로우레벨로 디스에이블된다. 액티브구간은 셀영역의 데이터를 리드(read)하거나 라이트(write)하기 위한 것이고, 프리차지구간은 도시되지는 않았지만 셀영역에 구비된 센스앰프의 비트라인 전위를 일정하게 유지(통상 전원전압의 1/2VDD)시키는 구간이다.
한편, 오토리프레쉬 신호(arefp)나 셀프리프레쉬 신호(srefp)는 리프레쉬동 작을 위한 신호인데, 뱅크제어부(200)에서 리프레쉬 동작구간에 입력되는 오토리프레쉬 신호(arefp)나 셀프리프레쉬 신호(srefp)를 입력받아 리프레쉬 시작신호(ref_st)를 생성하여 출력한다. 따라서 노멀 리드나 라이트가 수행되어야 하는 액티브구간에서는 오토리프레쉬 신호(arefp)나 셀프리프레쉬 신호(srefp)는 입력되지 않는다.
그러나 노멀 리드나 라이트가 수행되어야하는 액티브구간에서도 때에 따라서는 시스템의 오류등으로 인해, 오토리프레쉬 신호(arefp)나 셀프리프레쉬 신호(srefp)가 발생할 수도 있다.(도3a의 'A'나 'B' 경우)
라스제어신호(rast)가 하이상태로 입력되는 액티브구간에서는 피모스트랜지스터(MP1)가 항상 턴온상태이기 때문에, 노드(N1)은 오토리프레쉬 신호(arefp)나 셀프리프레쉬 신호(srefp)에 상관없이 하이레벨을 유지하고, 인버터(I1)에서 출력되는 리프레쉬 시작신호(ref_st)는 항상 로우레벨로 디스에이블 상태를 유지한다.(도3b의 'C'나 'D' 경우)
즉, 노멀 리드나 라이트가 수행되어야하는 액티브구간에서는 오토리프레쉬 신호(arefp)나 셀프리프레쉬 신호(srefp)가 발생해도 뱅크내부의 동작은 영향을 받지 않는다.
이어서, 도1,2와 도3b를 참조하여 뱅크가 액티브되지 않았을 때의 뱅크제어부의 동작을 살펴본다.
먼저 뱅크가 액티브되지 않았기 때문에, 뱅크선택신호(bank)와 라스제어신호(rast)는 항상 로우레벨로 디스이에블되어 있고, 노드(X)는 항상 하이 레벨로 유지되고 있다. 또한 로우어드레스 활성화신호(rowp)도 항상 로우레벨이기 때문에 제어신호(ad)는 항상 로우레벨을 유지하고 있다.
한편, 뱅크가 액티브되지 않았을 때는 라스제어신호(rast)가 항상 로우레벨을 유지하고 있기 때문에 앤모스트랜지스터(MN1)가 항상턴온상태를 유지하게 된다.
이 때 오토리프레쉬 신호(arefp)나 셀프리프레쉬 신호(srefp)가 시스템 오류등으로 발생되어 입력된다면, 노드(Y)를 로우레벨로 변화시키고, 이로 인해 인버터(I1)를 통해 출력되는 리프레쉬 시작신호(ref_st)가 생성되어 리프레쉬 제어블럭(250)으로 된다.
따라서 리프레쉬 동작이 예정된 구간이 아님에도 불구하고, 오류 명령어에 의해 생성된 리프레쉬 시작신호(ref_st)에 의해 액티브되지 않은 뱅크내부에서 리프레쉬 동작을 수행하게 되는 것이다.
리프레쉬 동작은 일정한 간격으로 정확하게 이루어져야 안정적으로 메모리가 구동될 수 있는데, 정해진 구간이 아닌때에 리프레쉬 동작을 수행하면 메모리 동작의 안정적인 동작을 유지할 수 없고, 때에 따라서는 심각한 동작상의 오류를 발생시킬 수도 있다.
따라서 하나의 뱅크가 액티브 되었을 때, 액티브되지 않은 뱅크에서도 잘못 입력되는 명령어신호를 제어할 수 있는 뱅크제어부를 가지는 메모리 장치가 필요하다.
본 발명은 상기의 목적을 달성하기 위해 제안되는 것으로, 액티브되지 않은 뱅크에 오류명령어가 입력되어도 뱅크 내부에서는 오동작이 수행되지 않는 반도체 메모리 장치를 제공하기 위한 것이다.
상기의 목적을 달성하기 위해 본 발명은 다수의 뱅크를 구비하고, 상기 다수의 뱅크는 선택적으로 액티브되어 동작하는 반도체 메모리 장치에 있어서, 상기 다수의 뱅크를 제어하기 위해 상기 다수의 뱅크에 각각 구비된 뱅크 제어부; 및 선택된 하나의 뱅크제어부가 제어하는 뱅크가 액티브되지 않은 상태에서 상기 뱅크 제어부로 입력되는 명령어가 오류명령어로 감지되면, 상기 뱅크 제어부는 상기 명령어를 무시하도록 제어하기 위해 상기 다수의 뱅크에 각각 구비된 오류명령어 감지부를 구비하는 반도체 메모리 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도4은 본 발명의 바람직한 실시예에 따른 반도체 메모리 장치를 나타내는 블럭구성도이다.
도4를 참조하여 살펴보면, 본 실시예에 따른 메모리 장치는 다수의 뱅크(600 ~ 900)를 구비하고, 상기 다수의 뱅크(600~900)는 선택적으로 액티브되어 동작하는 반도체 메모리 장치에 있어서, 다수의 뱅크(600~900)를 제어하기 위해 다수의 뱅크(600~900)에 각각 구비된 뱅크 제어부(610,710,810,910)와, 선택된 하나의 뱅크제어부(예컨대 610)가 제어하는 뱅크(600)가 액티브되지 않은 상태에서 뱅크 제어부(610)로 입력되는 명령어가 오류명령어로 감지되면, 뱅크 제어부(610)는 상기 명령어를 무시하도록 제어하기 위해 다수의 뱅크(600~900)에 각각 구비된 오류명령어 감지부(620,720,820,920)를 구비한다. 여기서 각 뱅크에 입력되는 명령어는 도시되지는 않았지만 외부에서 입력되는 명령어를 입력받는 명령어제어부(도1 참조)에서 출력되는 신호이다.
도5는 도4에 도시된 4개의 뱅크중에서 한 뱅크(예컨대 제1 뱅크)를 나타내는 블럭구성도이다. 여기서 뱅크 제어부(610)로 입력되는 명령어는 리프레시 동작에 관한 명령어인 오토리프레쉬 명령어 또는 셀프리프레쉬 명령어인 경우를 예로 들어서 도시하였다.
도5에 도시된 뱅크제어부(610)는 뱅크액티브신호(bank), 로우어드레스 활성화신호(rowp), 라스제어신호(rast), 셀프리프레쉬 명령어(arefp) 및 오토리프레쉬 명령어(srefp)를 입력받아 래치된 어드레스를 내부로 전달하는 제어신호(ad)와, 리프레쉬 시작신호(ref_st)를 출력한다.
한편으로 에러명령어 감지부(620)는 뱅크제어부(610)으로 입력되는 셀프리프레쉬 명령어(arefp), 오토리프레쉬 명령어(srefp) 및 로우어드레스 활성화신호(rowp)를 입력받아 뱅크제어부로 오류감지 신호(illegal)를 출력한다.
에러명렁어 감지부는 액티브된 뱅크(예컨대 제2 뱅크)가 리드동작 또는 라이 트 동작중에, 액티브되지 않은 나머지 뱅크(예컨대 제1 뱅크)로 셀프리프레쉬 명령어(arefp) 또는 오토리프레쉬 명령어(srefp)가 입력되면, 즉 리프레쉬 동작을 수행하는 구간이 아닐 때, 오류감지신호(illegal)를 뱅크제어부(610)로 출력한다.
도6은 도5에 도시된 뱅크제어부를 나타내는 회로도이다.
뱅크 제어부(610)는 셀프리프레쉬 명령어(arefp) 또는 오트리프레쉬 명령어 신호(srefp)를 입력받는 논리합 로직게이트(611)와, 대응되는 뱅크(예컨대 제1 뱅크)가 리드 또는 라이트동작시, 논리합 로직게이트(611)을 디스에이블시키기 위한 제어부(612)와, 논리합 로직게이트(611)의 출력신호(N1)를 버퍼링하여 리프레쉬 시작신호로 출력하기 위한 출력부(614)와, 오류감지신호(illegal)가 입력될 때 상기 논리합 로직게이트(611)의 출력(N1)을 무시하고, 오류감지신호(illegal)를 출력부(614)로 전달하기 위해 논리합 로직게이트(611)과 출력부(614) 사이에 접속된 신호전달부(613)를 구비한다.
또한, 뱅크제어부(610)는 뱅크액티브신호(bank)와, 로우어드레스 활성화신호(rowp) 라스제어신호(rast)를 입력받아 뱅크의 코어영역으로 래치되어 있던 어드레스를 전달하기 위한 제어신호(ad)를 출려가는 어드레스 제어부(615)를 더 구비한다.
도7는 도6에 도시된 에러신호 전달부를 나타내는 회로도이다.
도7을 참조하여 살펴보면, 에러신호 전달부(613)는 뱅크제어부(610)의 노드(N1)에 인가되는 신호를 지연시켜 출력하기 위한 캐패시터(C1 ~ C3) 및 인버터(I3~I6)와, 에러명령어 감지부(610)에서 출력되는 오류감지신호(illegal)와 인버터(I6)의 출력을 입력받는 노어게이트(NR1)와, 노어게이트의 출력을 입력받는 인버터(I7)를 구비한다.
도8은 도5에 도시된 에러명령어 감지부(620)를 나타내는 회로도이다.
도8을 참조하여 살펴보면, 에러명령어 감지부(620)는 셀프리프레쉬 명령어(arefp) 또는 오트리프레쉬 명령어 신호(srefp)가 입력되면 오류인지신호(ill)를 출력하기 위한 논리 조합부(622)와, 오류인지신호(ill)를 래치하여 출력하기 위한 제1 래치부(623)와, 제1 래치부(623)에 래치된 신호를 오류감지신호(illegal)로 출력하기 위한 출력부(624)와, 뱅크제어부(610)에 대응되는 뱅크(제1 뱅크)가 액티브되지 않았을 때에 출력부(624)를 인에이블시키기 위한 인에이블부(621)를 구비한다. 여기서 뱅크제어부(610)에 대응되는 뱅크(제1 뱅크)가 액티브되지 않았을 때를 판단하기 위해 로우 어드레스 활성화 신호(rowp)를 사용한다.
도9a 및 도9b는 도8에 도시된 에러명령어 감지부의 동작파형도이다. 또한, 도10a는 노멀동작에서의 도5에 도시된 뱅크제어부의 동작파형도이며,도10b는 에러명령어가 입력되었을 때 도5에 도시된 뱅크제어부의 동작파형도이다.
이하에서는 도4 내지 도10b를 참조하여 본 실시예에 따른 반도체 장치에 대해서 설명한다.
먼저 본 실시예에서는 제2 뱅크가 액티브된 상태에서 리드, 라이트동작을 수행하고, 이때에 제1 액티브는 액티브되지 않았다고 가정한다.
도8에 도시된 에러명령어 감지부(620)로 입력되는 로우어드레스 활성화신호(rowp)가 전술한 바와 같이 액티브된 뱅크에서 래치된 어드레스신호를 내부영역으로 전달시키기 위한 신호이다. 에러명령어 감지부(620)로 펄스형태의 로우어드레스 활성화신호(rowp)를 입력되면, 인버터(I8)의 출력은 로우로 되어 낸드게이트(ND2)의 출력은 하이레벨로 되고, 낸드게이트(ND1)의 출력은 로우레벨, 인버터(I9)의 출력은 하이레벨이 된다.
인버터(I9)의 출력이 하이레벨로 되면, 낸드게이트(ND5)는 인버터로 동작을 하게 되는데, 이 때부터는 출력부(624)가 인에이블상태로 되어 제1 래치(623)에서 래치된 신호를 반전하여 출력하게 된다.
한편, 셀프리프레쉬 명령어(arefp) 또는 오트리프레쉬 명령어 신호(srefp)가 하이레벨로 논리조합부(622)로 입력되면, 노어게이트(NR2)의 출력은 로우레벨로 된다. 이어서 낸드게이트(ND4)의 출력이 하이레벨로 되고, 낸드게이트(ND3)의 출력이 로우레벨로 되어, 인버터(I10)의 출력은 하이로 된다.
따라서, 인버터(I11)에서 출력되는 오류감지신호(illegal)은 하이로 인에이블되어 에러신호전달부로 출력된다. 도9a는 로우어드레스 활성화신호(rowp)가 입력되고 나서, 오토리프레쉬 명령어(arefp)가 에러명령어 감지부(620)로 입력되는 경우의 동작파형도이고, 도9b는 로우어드레스 활성화신호(rowp)가 입력되고 나서, 셀프리프레쉬 명령어(srefp)가 에러명령어 감지부(620)로 입력되는 경우의 동작파형도를 나타낸다.
오류감지신호(illegal)가 뱅크제어부(620)의 에러신호 전달부(613)로 입력되면, 신호전달부(613)의 출력은 노드(N1)에 인가되는 신호레벨에 상관없이 항상 하 이 레벨로 디스에이블 되어 출력된다.
따라서 뱅크제어부(610)에 대응되는 제1 뱅크(600)가 액티브되지 않았을 때에 셀프리프레쉬 명령어(arefp) 또는 오트리프레쉬 명령어 신호(srefp)가 뱅크제어부(610)로 입력되더라도 에러명령어 감지부에서 생성된 오류감지신호(illegal)로 인해 리프레쉬 시작신호(ref_st)는 인에이블되지않아 뱅크 내부에서 리프레쉬동작을 수행하지 한게 된다.
도10a에는 제1 뱅크가 액티브되지 않았들 때에 뱅크제어부(610)로 정상적인 명령어신호가 입력되는 경우이고, 도10b에는 제1 뱅크(600)가 액티브되지 않았을 때에 뱅크제어부(620)로 오류명령어로 오토리프레쉬 신호(arefp)가 입력되는 경우를 나타낸 것이다. 오류명령어로 오토리프레쉬 신호(arefp)가 입력되더라도, 오류감지신호(illegal)이 인에이블되어 뱅크내부로는 리프레쉬 시작신호(ref_st)가 인에이블되어 출력되지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 의해 액티브되지 않은 뱅크에 오류명령어가 입력되었을 때 내부적으로 오동작을 방지할 수 있어, 메모리 반도체 장치의 안정적인 동작을 기대할 수 있다.

Claims (4)

  1. 다수의 뱅크를 구비하고, 상기 다수의 뱅크는 선택적으로 액티브되어 동작하는 반도체 메모리 장치에 있어서,
    상기 다수의 뱅크를 제어하기 위해 상기 다수의 뱅크에 각각 구비된 뱅크 제어부; 및
    선택된 하나의 뱅크 제어부가 제어하는 뱅크가 액티브되지 않은 상태에서 상기 뱅크 제어부로 입력되는 명령어가 오류 명령어로 감지되면, 상기 뱅크 제어부는 상기 명령어를 무시하도록 제어하기 위해 상기 다수의 뱅크에 각각 구비된 오류 명령어 감지부를 포함하되,
    상기 뱅크 제어부로 입력되는 명령어는,
    상기 다수의 뱅크 중 액티브된 뱅크가 리드동작 또는 라이트 동작 중에, 액티브되지 않은 나머지 다수의 뱅크로 입력되는 셀프 리프레쉬 명령어 또는 오토리프레쉬 명령어인
    반도체 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 오류 명령어 감지부는,
    상기 셀프 리프레쉬 명령어 및 상기 오토리프레쉬 명령어 신호 중 어느 하나가 입력되면 오류인지신호를 출력하는 논리 조합수단;
    상기 논리 조합수단으로부터 출력되는 상기 오류인지신호를 래치하여 출력하기 위한 래치수단;
    상기 뱅크 제어부 중 선택된 하나의 뱅크 제어부에 대응되는 뱅크가 액티브되지 않았을 때 활성화되는 로우 어드레스 활성화신호에 따라 인에이블신호를 출력하는 인에이블 수단; 및
    상기 인에이블 수단으로부터 출력되는 상기 인에이블신호에 따라 인에이블되어 상기 래치수단에 래치된 상기 오류인지신호를 오류감지신호로 출력하기 위한 제1 출력수단
    을 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    제 3 항에 있어서, 상기 뱅크 제어부는,
    상기 셀프 리프레쉬 명령어 및 상기 오토리프레쉬 명령어 신호 중 어느 하나를 입력받아 논리합하여 출력하는 논리합수단;
    라스제어신호에 따라 상기 뱅크제어부에 대응되는 뱅크가 리드 또는 라이트동작시 상기 논리합수단의 동작을 제어하는 제어부;
    상기 오류 명령어 감지부로부터 출력되는 상기 오류감지신호와 상기 출력수단으로부터 출력되는 출력신호를 입력받고, 상기 오류감지신호가 활성화되는 경우 상기 출력수단의 출력신호를 무시하고, 상기 오류감지신호를 출력하는 신호 전달부; 및
    상기 신호 전달부로부터 출력되는 출력신호가 출력되는 제2 출력수단
    을 포함하는 반도체 메모리 장치.
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