JP5294535B2 - 半導体メモリ装置 - Google Patents
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Description
610 メモリセルアレイ
620 ビットラインセンス増幅回路
630 ローカルセンス増幅回路
640 データセンス増幅回路
650 制御部
660 ローカル入出力ラインプリチャージ制御部
BL、/BL ビットライン
LIO、/LIO ローカル入出力ライン
GIO、/GIO グローバル入出力ライン
PIOSE センシングイネーブル信号
DIO、/DIO データ入出力ライン
S1 第1信号
S2 第2信号
LSAEN ローカルセンス制御信号
ACT_CMD ローアクティブ命令
CSL カラム選択ライン信号
LGIOMUX 制御信号
VBL 電圧
VINT 動作電圧
Claims (21)
- 複数のメモリセルアレイブロックと、
前記メモリセルアレイブロックに連結されたビットライン対のデータを増幅して、ローカル入出力ライン対に伝送するビットラインセンス増幅回路と、
ローカルセンス制御信号に応答して、前記ローカル入出力ライン対のデータを増幅してグローバル入出力ライン対に伝送するローカルセンス増幅回路と、
センシングイネーブル信号に応答して、前記グローバル入出力ライン対に連結されたデータ入出力ライン対のデータを増幅して、外部に出力するデータセンス増幅回路と、
第1信号(S1)及び第2信号(S2)とに応答して、前記ローカルセンス制御信号を一定の時間だけ活性化させる制御部と、を備え、
前記制御部は、
ローアクティブ命令に応答して活性化される前記第1信号に応答して、一定の活性区間を有する第1パルス信号を発生するパルス発生部と、
前記第1パルス信号と前記第2信号とが何れも活性化されれば、前記ローカルセンス制御信号を活性化させ、前記第1パルス信号が非活性化されれば、前記第2信号が活性化されても、前記ローカルセンス制御信号を活性化しないローカルセンス制御信号発生部と、を含む
ことを特徴とする半導体メモリ装置。 - 前記第1信号は、
ローアクティブ命令に応答して活性化される信号であり、
前記ローカルセンス増幅回路は、
前記第1信号が活性化された後に一定の時間だけ活性化される
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 前記第1信号は、
前記ビットラインセンス増幅回路を活性化させるビットラインセンスイネーブル信号であり、
前記ローカルセンス増幅回路は、
前記ビットラインセンスイネーブル信号が活性化された後に一定の時間だけ活性化される
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 前記第2信号は、
前記ビットライン対と前記ローカル入出力ライン対とを連結するカラム選択ライン信号に位相が同期されて、活性化または非活性化される
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 前記パルス発生部は、
前記第1信号を遅延させる第1遅延部と、
前記第1遅延部の出力を反転させる第1インバータと、
前記第1インバータの出力及び前記第1信号の論理積を演算して前記第1パルス信号を発生する第1論理積手段と、を含む
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 前記ローカルセンス制御信号発生部は、
前記第2信号に応答して、前記第1パルス信号を伝送または遮断する第1伝送ゲートと、
前記第1伝送ゲートの出力をラッチするラッチ部と、
前記第2信号に応答して、前記ラッチ部の出力を伝送または遮断する第2伝送ゲートと、
前記第2伝送ゲートの出力を反転させる第2インバータと、前記第2インバータの出力及び前記第2信号の論理積を演算して前記ローカルセンス制御信号を発生する第2論理積手段と、を含む
ことを特徴とする請求項1に記載の半導体メモリ装置。 - プリチャージ制御信号に応答して、前記ローカル入出力ライン対をプリチャージさせるローカル入出力ラインプリチャージ制御部を更に備え、
前記制御部は、
前記ローカルセンス制御信号が非活性化されれば、前記プリチャージ制御信号を一定の時間だけ活性化させるプリチャージ制御信号発生部を含む
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 前記プリチャージ制御信号発生部は、
前記ローカルセンス制御信号を反転させる第3インバータと、
前記第3インバータの出力を遅延させる第2遅延部と、
前記第2遅延部の出力を反転させる第4インバータと、
前記第3インバータの出力及び前記第4インバータの出力の論理積を演算して前記プリチャージ制御信号を発生する第3論理積手段と、を含む
ことを特徴とする請求項7に記載の半導体メモリ装置。 - 前記制御部は、
メモリコアの外部の周辺領域に配置される
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 前記データセンス増幅回路は、
電流センス増幅回路または電圧センス増幅回路である
ことを特徴とする請求項1に記載の半導体メモリ装置。 - 複数のメモリセルアレイブロックと、
前記メモリアレイブロックに連結されたビットライン対のデータを増幅して、ローカル入出力ライン対に伝送するビットラインセンス増幅回路と、
ローカルセンス制御信号に応答して、前記ローカル入出力ライン対のデータを増幅して、グローバル入出力ライン対に伝送するローカルセンス増幅回路と、
センシングイネーブル信号に応答して、前記グローバル入出力ライン対に連結されたデータ入出力ライン対のデータを増幅して外部に出力するデータセンス増幅回路と、
制御信号が非活性化されれば、前記ローカルセンス制御信号を非活性化させ、前記制御信号が活性化されれば、ローアクティブ命令に応答して活性化される第1信号及び第2信号に応答して、前記ローカルセンス制御信号を一定の時間だけ活性化させる制御部と、を備え、
前記制御信号は、読み出し時のtRCDの向上が重要な場合に制御信号を活性化するか、または読み出し時の消費電流の低減が重要な場合に制御信号を非活性化し、
前記制御部は、
前記制御信号と前記第2信号との論理積を演算して第3信号を発生する第3信号発生部と、
前記第1信号に応答して、一定の活性区間を有する第1パルス信号を発生するパルス発生部と、
前記第1パルス信号が非活性化されれば、前記第3信号が活性化されても、前記ローカルセンス制御信号を活性化せず、前記第1パルス信号と前記第3信号とが何れも活性化されれば、前記ローカルセンス制御信号を活性化させるローカルセンス制御信号発生部と、
を備える
ことを特徴とする半導体メモリ装置。 - 前記制御信号は、
MRSまたはヒューズ手段によって活性化されるか、または非活性化される
ことを特徴とする請求項11に記載の半導体メモリ装置。 - 前記第1信号は、
ローアクティブ命令に応答して活性化される信号であり、
前記ローカルセンス増幅回路は、
前記第1信号が活性化された後に一定の時間だけ活性化される
ことを特徴とする請求項11に記載の半導体メモリ装置。 - 前記第1信号は、
前記ビットラインセンス増幅回路を活性化させるビットラインセンスイネーブル信号であり、
前記ローカルセンス増幅回路は、
前記ビットラインセンスイネーブル信号が活性化された後に一定の時間だけ活性化される
ことを特徴とする請求項11に記載の半導体メモリ装置。 - 前記第2信号は、
前記ビットライン対と前記ローカル入出力ライン対とを連結するカラム選択ライン信号に位相が同期されて活性化または非活性化される
ことを特徴とする請求項11に記載の半導体メモリ装置。 - 前記パルス発生部は、
前記第1信号を遅延させる第1遅延部と、
前記第1遅延部の出力を反転させる第1インバータと、
前記第1インバータの出力及び前記第1信号の論理積を演算して、前記第1パルス信号を発生する第1論理積手段と、を含む
ことを特徴とする請求項11に記載の半導体メモリ装置。 - 前記ローカルセンス制御信号発生部は、
前記第3信号に応答して、前記第1パルス信号を伝送または遮断する第1伝送ゲートと、
前記第1伝送ゲートの出力をラッチするラッチ部と、
前記第3信号に応答して、前記ラッチ部の出力を伝送または遮断する第2伝送ゲートと、
前記第2伝送ゲートの出力を反転させる第2インバータと、
前記第2インバータの出力及び前記第3信号の論理積を演算して、前記ローカルセンス制御信号を発生する第2論理積手段と、を含む
ことを特徴とする請求項11に記載の半導体メモリ装置。 - プリチャージ制御信号に応答して、前記ローカル入出力ライン対をプリチャージさせるローカル入出力ラインプリチャージ制御部を更に備え、
前記制御部は、
前記ローカルセンス制御信号が非活性化されれば、前記プリチャージ制御信号を一定の時間だけ活性化させるプリチャージ制御信号発生部と、を含む
ことを特徴とする請求項11に記載の半導体メモリ装置。 - 前記プリチャージ制御信号発生部は、
前記ローカルセンス制御信号を反転させる第3インバータと、
前記第3インバータの出力を遅延させる第2遅延部と、
前記第2遅延部の出力を反転させる第4インバータと、
前記第3インバータの出力及び前記第4インバータの出力の論理積を演算して、前記プリチャージ制御信号を発生する第3論理積手段と、を含む
ことを特徴とする請求項18に記載の半導体メモリ装置。 - 前記制御部は、
メモリコアの外部の周辺領域に配置される
ことを特徴とする請求項11に記載の半導体メモリ装置。 - 前記データセンス増幅回路は、
電流センス増幅回路または電圧センス増幅回路である
ことを特徴とする請求項11に記載の半導体メモリ装置。
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