JP5294535B2 - 半導体メモリ装置 - Google Patents

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Description

本発明は、半導体メモリ装置に係り、特に、必要な場合のみにターンオンさせうるローカルセンス増幅回路を備える半導体メモリ装置に関する。
ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のような半導体メモリ装置において、読み出し動作によって読み出されるデータは、多くのセンス増幅回路を経て半導体メモリ装置の外部に出力される。メモリセルから読み出されるデータは低電圧レベルを有するため、まず、ビットラインセンス増幅回路によって電圧レベルが増幅される。そして、増幅されたデータは、データセンス増幅回路によって再び増幅されて外部に出力される。このようなデータの読み出し経路は、図１を参照すればより詳細に分かる。
図１は、一般的な半導体メモリ装置の構造を簡略に説明する図面である。図１を参照すれば、一般的な半導体メモリ装置１００は、メモリセル１１０、メモリセル１１０に連結されたビットライン対ＢＬ、／ＢＬ、ビットライン対ＢＬ、／ＢＬをプリチャージさせる等化回路１２０、カラム選択ライン信号ＣＳＬによってビットライン対ＢＬ、／ＢＬに連結されるローカル入出力ライン対ＬＩＯ、／ＬＩＯ、ローカル入出力ライン対ＬＩＯ、／ＬＩＯに制御信号ＬＧＩＯＭＵＸによって連結されるグローバル入出力ライン対ＧＩＯ、／ＧＩＯ、グローバル入出力ライン対ＧＩＯ、／ＧＩＯに制御信号ＩＯＭＵＸによって連結されるデータ入出力ライン対ＤＩＯ、／ＤＩＯ及びデータセンス増幅回路１３０を備える。
メモリセル１１０に保存されたデータは、前記したように、ビットラインセンス増幅回路（図示せず）及びデータセンス増幅回路１３０によって増幅されて、ハイレベルまたはローレベルデータとして読み出される。
より詳細には、半導体メモリ装置１００の読み出し動作は、まず、／ＲＡＳアクティブ命令（図示せず）を活性化させてデータを読み出そうとするローアドレスのメモリセルに連結されたワードラインを活性化させる。ワードラインが活性化されれば、これに連結されたあらゆるメモリセルのデータが対応するビットラインに伝送される。
そして、ビットラインセンス増幅回路（図示せず）を動作させて、ビットライン対ＢＬ、／ＢＬのデータをその論理レベルに応じてハイレベル及びローレベルに増幅させる。その後、／ＣＡＳアクティブ命令（図示せず）により活性化されるカラム選択ライン信号ＣＳＬによって、ビットライン対ＢＬ、／ＢＬのデータをデータ入出力ライン対ＤＩＯ、／ＤＩＯまで伝送する。
ところが、最近の半導体メモリ装置は、高容量化及び低電圧化が著しく、高容量化が進むにつれ、それぞれのデータライン対の負荷容量は大きくなり、低電圧化が進むにつれ、それぞれの増幅回路に入力されるデータライン対の電圧レベル差は小さくなる。
したがって、増幅回路が小さな電圧レベル差を有するデータを認識して増幅することが次第に難しくなるという問題点が発生する。また、最近、半導体メモリ装置は、高速動作化が要求されている。高速動作化のための主要パラメータの一つであるｔＲＣＤは、／ＲＡＳアクティブ命令と／ＣＡＳアクティブ命令との間の時間（／ＲＡＳｔｏ／ＣＡＳ ｄｅｌａｙ ｔｉｍｅ）を意味する。ｔＲＣＤが短いほど、ＤＲＡＭメモリを使用するシステムの高速動作が可能になる。
図２Ａは、半導体メモリ装置のパラメータであるｔＲＣＤを説明する図面である。図２Ｂは、ビットライン対のデータ増幅とｔＲＣＤの長さとの関係を説明する図面である。
図２Ｂのように、ｔＲＣＤを最短時間まで減らす時に、半導体メモリ装置１００の内部動作を説明すれば、ｔＲＣＤが減るほど、ビットライン対ＢＬ、／ＢＬのデータが完全に増幅される前にカラム選択ライン信号ＣＳＬが活性化されるため、データセンス増幅回路１３０に入力されるデータ入出力ライン対ＤＩＯ、／ＤＩＯの電圧差、あるいは電流差は小さくなる。もし、この電圧差あるいは電流差が、データセンス増幅回路１３０が感知できる値より小さくなれば、誤ったデータが読み出され得る。
データセンス増幅回路１３０が感知できる最小電流差あるいは最小電圧差の発生時、ｔＲＣＤの最小値となる。
したがって、データセンス増幅回路１３０とビットラインセンス増幅回路（図示せず）との間にデータをあらかじめ増幅するセンス増幅回路を追加すれば、ｔＲＣＤを向上させて半導体メモリ装置の性能を向上させうる。
また、追加されたセンス増幅回路を必要な時にのみ動作させれば、センス増幅回路の追加による消費電流の増加を抑制できる。
本発明が達成しようとする技術的課題は、例えば、必要に応じてオン／オフ制御が可能なローカルセンス増幅回路を提供するところにある。
前記技術的課題を達成するための本発明の実施形態に係る半導体メモリ装置は、複数のメモリアレイブロック、ローカル入出力ライン及び反転ローカル入出力ラインを含むローカル入出力ライン対と、グローバル入出力ライン及び反転グローバル入出力ラインを含むグローバル入出力ライン対と、ローカルセンス増幅回路及びデータセンス増幅回路と、を備える。
ローカルセンス増幅回路は、ローカルセンス制御信号に応答して、前記ローカル入出力ライン対のデータを増幅して前記グローバル入出力ライン対に伝達する。グローバルセンス増幅回路は、センシングイネーブル信号に応答して、前記グローバル入出力ライン対に連結されたデータ入出力ライン対のデータを増幅して外部に出力する。前記データセンス増幅回路は、電流センス増幅回路である。
前記半導体メモリ装置は、負荷トランジスタ部及び選択スイッチ部を更に備える。負荷トランジスタ部は、負荷信号に応答して、前記グローバル入出力ライン対に電流を流す。選択スイッチ部は、選択信号に応答して、前記データセンス増幅回路を前記複数のメモリブロックのうち、何れか一つと連結する。
前記負荷トランジスタ部は、第１負荷トランジスタ及び第２負荷トランジスタを備える。第１負荷トランジスタは、第１電圧に第１端が連結され、第２端が前記グローバル入出力ラインに連結され、ゲートに前記負荷信号が印加される。第２負荷トランジスタは、前記第１電圧に第１端が連結され、第２端が前記反転グローバル入出力ラインに連結され、ゲートに前記負荷信号が印加される。
前記半導体メモリ装置は、プリチャージ制御信号に応答して、前記ローカル入出力ライン対を所定の電圧レベルにプリチャージするローカル入出力ラインプリチャージ制御部を更に備える。
前記技術的課題を達成するための本発明の他の実施形態に係る半導体メモリ装置は、複数のメモリセルアレイブロック、ビットラインセンス増幅回路、ローカルセンス増幅回路、データセンス増幅回路及び制御部を備える。
ビットラインセンス増幅回路は、前記メモリアレイブロックに連結されたビットライン対のデータを増幅してローカル入出力ライン対に伝送する。ローカルセンス増幅回路は、ローカルセンス制御信号に応答して、前記ローカル入出力ライン対のデータを増幅してグローバル入出力ライン対に伝送する。
データセンス増幅回路は、センシングイネーブル信号に応答して、前記グローバル入出力ライン対に連結されたデータ入出力ライン対のデータを増幅して外部に出力する。制御部は、第１信号及び第２信号に応答して、前記ローカルセンス制御信号を一定の時間だけ活性化させる。前記第１信号は、ローアクティブ命令に応答して活性化される信号であり、前記ローカルセンス増幅回路は、前記第１信号が活性化された後に一定の時間だけ活性化される。
前記第１信号は、前記ビットラインセンス増幅回路を活性化させるビットラインセンスイネーブル信号であり、前記ローカルセンス増幅回路は、前記ビットラインセンスイネーブル信号が活性化された後に一定の時間だけ活性化される。前記第２信号は、前記ビットライン対と前記ローカル入出力ライン対とを連結するカラム選択ライン信号に位相が同期されて活性化または非活性化される。
前記制御部は、パルス発生部及びローカルセンス制御信号発生部を備える。
パルス発生部は、前記第１信号に応答して、一定の活性区間を有する第１パルス信号を発生する。ローカルセンス制御信号発生部は、前記第１パルス信号と前記第２信号とが何れも活性化されれば、前記ローカルセンス制御信号を活性化させ、前記第２信号が非活性化されれば、前記ローカルセンス制御信号を非活性化させる。
前記半導体メモリ装置は、プリチャージ制御信号に応答して、前記ローカル入出力ライン対をプリチャージさせるローカル入出力ラインプリチャージ制御部を更に備え、前記制御部は、前記ローカルセンス制御信号が非活性化されれば、前記プリチャージ制御信号を一定の時間だけ活性化させるプリチャージ制御信号発生部を更に備える。
前記制御部は、メモリコアの外部の周辺領域に配置される。前記データセンス増幅回路は、電流センス増幅回路または電圧センス増幅回路でありうる。
前記技術的課題を達成するための本発明の他の実施形態に係る半導体メモリ装置は、複数のメモリセルアレイブロック、ビットラインセンス増幅回路、ローカルセンス増幅回路、データセンス増幅回路及びローカルセンス増幅回路制御部を備える。
ビットラインセンス増幅回路は、前記メモリアレイブロックに連結されたビットライン対のデータを増幅してローカル入出力ライン対に伝送する。ローカルセンス増幅回路は、所定の信号に応答して、前記ローカル入出力ライン対のデータを増幅してグローバル入出力ライン対に伝送する。
データセンス増幅回路は、センシングイネーブル信号に応答して、前記グローバル入出力ライン対に連結されたデータ入出力ライン対のデータを増幅して外部に出力する。
ローカルセンス増幅回路制御部は、制御信号及びローカルセンス制御信号に応答して、前記ローカルセンス増幅回路を制御する前記信号を発生する。前記ローカルセンス増幅回路は、前記制御信号が活性化されれば、前記ローカルセンス制御信号に応答して動作し、前記制御信号が非活性化されれば、常に非活性化される。前記ローカルセンス増幅回路制御部は、前記制御信号と前記ローカルセンス制御信号とを論理積して前記信号を発生する。
前記制御信号は、ＭＲＳ（Ｍｏｄｅ Ｒｅｇｉｓｔｅｒ Ｓｅｔ）またはヒューズ手段によって活性化されるか、または非活性化される。
前記技術的課題を達成するための本発明の実施形態に係る半導体メモリ装置は、複数のメモリセルアレイブロック、ビットラインセンス増幅回路、ローカルセンス増幅回路、データセンス増幅回路及び制御部を備える。ビットラインセンス増幅回路は、前記メモリアレイブロックに連結されたビットライン対のデータを増幅してローカル入出力ライン対に伝送する。ローカルセンス増幅回路は、ローカルセンス制御信号に応答して、前記ローカル入出力ライン対のデータを増幅してグローバル入出力ライン対に伝送する。
データセンス増幅回路は、センシングイネーブル信号に応答して、前記グローバル入出力ライン対に連結されたデータ入出力ライン対のデータを増幅して外部に出力する。
制御部は、外部入力信号が非活性化されれば、前記ローカルセンス制御信号を非活性化させ、前記外部入力信号が活性化されれば、第１信号及び第２信号に応答して、前記ローカルセンス制御信号を一定の時間だけ活性化させる。
前記外部入力信号は、ＭＲＳまたはヒューズ手段によって活性化されるか、または非活性化される。前記第１信号は、ローアクティブ命令に応答して活性化される信号であり、前記ローカルセンス増幅回路は、前記第１信号が活性化された後に一定の時間だけ活性化される。前記第１信号は、前記ビットラインセンス増幅回路を活性化させるビットラインセンスイネーブル信号であり、前記外部入力信号が活性化されれば、前記ローカルセンス増幅回路は、前記ビットラインセンスイネーブル信号が活性化された後に一定の時間だけ活性化される。
前記第２制御信号は、前記ビットライン対と前記ローカル入出力ライン対とを連結するカラム選択ライン信号に位相が同期されて活性化または非活性化される。
前記制御部は、第３信号発生部、パルス発生部及びローカルセンス制御信号発生部を備える。第３信号発生部は、前記外部入力信号と前記第２信号とを論理積して第３信号を発生する。パルス発生部は、前記第１信号に応答して、一定の活性区間を有する第１パルス信号を発生する。
ローカルセンス制御信号発生部は、前記第３信号が非活性化されれば、前記ローカルセンス制御信号を非活性化させ、前記第１パルス信号と前記第３信号とが何れも活性化されれば、前記ローカルセンス制御信号を活性化させる。前記半導体メモリ装置は、プリチャージ制御信号に応答して、前記ローカル入出力ライン対をプリチャージさせるローカル入出力ラインプリチャージ制御部を更に備える。前記制御部は、前記ローカルセンス制御信号が非活性化されれば、前記プリチャージ制御信号を一定の時間だけ活性化させるプリチャージ制御信号発生部を更に備える。
前記技術的課題を達成するための半導体メモリ装置の動作方法は、複数のメモリアレイブロックと、前記メモリアレイブロックのビットライン対のデータを増幅し、増幅されたデータをローカル入出力ライン対に伝送するビットラインセンス増幅回路と、ローカルセンス制御信号に応答して、前記ローカル入出力ライン対のデータを増幅して前記グローバル入出力ライン対に伝達するローカルセンス増幅回路と、センシングイネーブル信号に応答して、グローバル入出力ライン対に連結されたデータ入出力ライン対のデータを増幅して外部に出力するデータセンス増幅回路と、を備える半導体メモリ装置の動作方法に関する。
前記動作方法は、所定の信号に応答して、前記ローカル入出力ライン対のデータをローカルセンス増幅して前記グローバル入出力ライン対に伝送するステップと、ローカルセンス制御信号及び制御信号に応答して、前記ローカルセンス増幅ステップを制御する前記所定の信号を発生するステップと、前記制御信号が活性化されれば、前記データを増幅し、前記制御信号が非活性化されれば、前記データを増幅しないために、前記ローカルセンス制御信号に応答して前記データのローカルセンス増幅を制御するステップと、を含む。
本発明に係る半導体メモリ装置は、例えば、動作条件に応じてローカルセンス増幅回路をオン／オフさせうるため、ｔＲＣＤを向上させつつ消費電流を減少させうる。また、ローカルセンス増幅回路と、データ読み出し動作時にプリチャージ及び等化動作が不要な電流型データセンス増幅回路とを結合することで動作速度を改善できる。
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の好ましい実施形態を説明することで、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
図３は、本発明の好ましい実施形態に係る半導体メモリ装置の構造を説明する回路図である。図４は、図３の半導体メモリ装置のデータ読み出し動作を説明するタイミング図である。
図３及び図４を参照すれば、本発明の好ましい実施形態に係る半導体メモリ装置３００は、複数のメモリアレイブロック３１０と、ローカル入出力ラインＬＩＯ及び反転ローカル入出力ライン／ＬＩＯを備えるローカル入出力ライン対ＬＩＯ、／ＬＩＯと、グローバル入出力ラインＧＩＯ及び反転グローバル入出力ライン／ＧＩＯを備えるグローバル入出力ライン対ＧＩＯ、／ＧＩＯと、ローカルセンス増幅回路３２０と、ローカル入出力ラインプリチャージ制御部３６０と、データセンス増幅回路３３０と、を備える。ローカルセンス増幅回路３２０は、読み出し命令に応答して発生するローカルセンス制御信号ＬＳＡＥＮに応答して、ローカル入出力ライン対ＬＩＯ、／ＬＩＯのデータを増幅してグローバル入出力ライン対ＧＩＯ、／ＧＩＯに伝達する。
ローカル入出力ラインプリチャージ制御部３６０は、メモリ装置のローアクティブ時には動作電圧ＶＩＮＴに、プリチャージ動作時には動作電圧ＶＩＮＴの約１／２の大きさの電圧ＶＢＬに、ローカル入出力ライン対ＬＩＯ、／ＬＩＯをそれぞれプリチャージする。
データセンス増幅回路３３０は、電流センス増幅回路であって、読み出し命令に応答して発生するセンシングイネーブル信号ＰＩＯＳＥに応答して、グローバル入出力ライン対ＧＩＯ、／ＧＩＯに連結されたデータ入出力ライン対ＤＩＯ、／ＤＩＯの電流差を増幅して外部に出力する。すなわち、図３の半導体メモリ装置３００は、ローカルセンス増幅回路３２０と電流型データセンス増幅回路３３０とが連結される構造を有する。
以下、図３の半導体メモリ装置３００の動作を図４を参考として詳細に説明する。ここでは、データ”１”が保存されたメモリセルのデータを読み出すと仮定して説明する。
ローアクティブ命令ＡＣＴ＿ＣＭＤ以前のプリチャージ状態では、ローカル入出力ラインＬＩＯ、／ＬＩＯは、プリチャージ制御信号ＬＩＯＥＱＰにより所定の電圧レベルＶＢＬにプリチャージされる。
ローアクティブ命令ＡＣＴ＿ＣＭＤの入力により、ローカル入出力ライン対ＬＩＯ、／ＬＩＯは、プリチャージ制御信号ＬＩＯＥＱＡにしたがって動作電圧ＶＩＮＴにプリチャージされる。また、メモリブロック内の活性化されたワードラインＷＬと連結されたメモリセルのデータは、ビットライン対ＢＬ、／ＢＬに伝送され、ビットライン対ＢＬ、／ＢＬのデータは、ビットラインセンス増幅制御信号ＢＬＳＡＥＮに応答してビットラインセンス増幅回路３１５によって増幅される。
読み出し命令ＲＤ＿ＣＭＤの入力により、ローカル入出力ライン対ＬＩＯ、／ＬＩＯは、プリチャージ制御信号ＬＩＯＥＱＡによるプリチャージが遮断され、動作電圧ＶＩＮＴにプリチャージされた状態でフローティング状態にされる。以後、カラム選択ライン信号ＣＳＬが活性化されて、ビットライン対ＢＬ、／ＢＬのデータがローカル入出力ライン対ＬＩＯ、／ＬＩＯに伝送されて電荷分配が進む。ローカル入出力ラインＬＩＯは、動作電圧ＶＩＮＴレベルを維持し、反転ローカル入出力ライン／ＬＩＯは、動作電圧ＶＩＮＴレベルより小さな電圧になる（i）。カラム選択ライン信号ＣＳＬは、バースト長に応じて複数回にわたって活性化されうる。ローカルセンス増幅回路３２０は、ローカルセンス制御信号ＬＳＡＥＮに応答して、ローカル入出力ライン対ＬＩＯ、／ＬＩＯのデータを増幅してグローバル入出力ライン対ＧＩＯ、／ＧＩＯに伝達する（ii）。ローカルセンス増幅回路３２０の動作により、ローカル入出力ラインＬＩＯは、動作電圧を維持し、反転グローバル入出力ライン／ＬＩＯは、接地電圧に向って増幅される。
制御信号ＩＯＭＵＸに応答するトランジスタＣＴＲ１、ＣＴＲ２は、データの書き込み動作時にグローバル入出力ライン対ＧＩＯ、／ＧＩＯとローカル入出力ライン対ＬＩＯ、／ＬＩＯとを連結させる。データの読み出し動作時にはターンオフ状態を維持する。
選択スイッチ部３５０は、選択信号ＳＥＬＳに応答して、グローバル入出力ライン対ＧＩＯ、／ＧＩＯをデータ入出力ライン対ＤＩＯ、／ＤＩＯに連結する。すなわち、選択スイッチ部３５０は、データ入出力ライン対ＤＩＯ、／ＤＩＯに連結されるバンクを選択する役割を行う。
選択信号ＳＥＬＳがローレベルに活性化されれば、トランジスタＳＳＴＲ１、ＳＳＴＲ２がターンオンされて、グローバル入出力ライン対ＧＩＯ、／ＧＩＯがデータ入出力ライン対ＤＩＯ、／ＤＩＯに連結される（iii）。
図３には、一つの選択スイッチ部３５０と、それに連結されるグローバル入出力ライン対ＧＩＯ、／ＧＩＯのみが示されているが、これは、説明の便宜のためのものであり、データ入出力ライン対ＤＩＯ、／ＤＩＯには複数のグローバル入出力ライン対（図示せず）及び複数のメモリアレイ（図示せず）が連結されうる。負荷トランジスタ部３４０は、第１負荷トランジスタＬＴＲ１及び第２負荷トランジスタＬＴＲ２を備える。第１負荷トランジスタＬＴＲ１は、第１電圧Ｖ１に第１端が連結され、第２端がグローバル入出力ラインＧＩＯに連結され、ゲートに負荷信号ＬＯＡＤＳが印加される。第１電圧Ｖ１は、所定の電圧レベルである。
第２負荷トランジスタＬＴＲ２は、第１電圧Ｖ１に第１端が連結され、第２端が反転グローバル入出力ライン／ＧＩＯに連結され、ゲートに負荷信号ＬＯＡＤＳが印加される。
第１負荷トランジスタＬＴＲ１及び第２負荷トランジスタＬＴＲ２は、負荷信号ＬＯＡＤＳに応答して、グローバル入出力ライン対ＧＩＯ、／ＧＩＯ及びデータ入出力ライン対ＤＩＯ、／ＤＩＯに一定の電流を供給する。反転グローバル入出力ライン／ＧＩＯに供給される電流は、ローカルセンス増幅回路３２０を介して接地電圧ＶＳＳに伝達されるため、反転データ入出力ライン／ＤＩＯには、少量の電流のみ供給されるが、グローバル入出力ラインＧＩＯに供給される電流は、ローカルセンス増幅回路３２０を介して伝達されずにグローバル入出力ラインＤＩＯに供給される。
データセンス増幅回路３３０は、センシングイネーブル信号ＰＩＯＳＥに応答して、データ入出力ライン対ＤＩＯ、／ＤＩＯに入力される電流差を認識して増幅した後、電圧に変換して出力ノードＮＯＵＴ１、ＮＯＵＴ２を介して外部に出力する。
読み出し命令時のバースト長に応じて複数回にわたってカラム選択ライン信号ＣＳＬが活性化されてデータを読み出すためには、ローカル入出力ライン対ＬＩＯ、／ＬＩＯは、その度に動作電圧ＶＩＮＴにプリチャージされなければならない。すなわち、第一のカラム選択ライン信号ＣＳＬがディセーブルされれば、ローカルセンス制御信号ＬＳＡＥＮもディセーブルされ、ローカル入出力ライン対ＬＩＯ、／ＬＩＯは、プリチャージ制御信号ＬＩＯＥＱＡにより再び動作電圧ＶＩＮＴにプリチャージされる。プリチャージ制御信号ＬＩＯＥＱＡは、カラム選択ライン信号ＣＳＬが非活性化されれば、すなわち、ローカルセンス制御信号ＬＳＡＥＮが非活性化されれば、ハイレベルに活性化されてプリチャージ動作を制御する。以下、読み出し動作は、前記説明と同じであるため、その詳細な説明を省略する。
このように、図３の半導体メモリ装置３００は、ローカルセンス増幅回路３２０と電流型データセンス増幅回路３３０とを利用して、データセンス増幅回路３３０にデータが伝達される前にローカルセンス増幅回路３２０においてデータの電圧差を増幅するため、ｔＲＣＤを向上させうる。また、電流型データセンス増幅回路３３０は、データ読み出し動作時、別途にプリチャージ及び等化動作が必要ないため、電圧型データセンス増幅回路と比較する時に高速動作に有利である。したがって、図３の半導体メモリ装置３００は、動作周波数が改善される効果もある。
図５は、本発明の他の実施形態に係る半導体メモリ装置の構造を説明するブロック図である。図５を参照すれば、本発明の他の実施形態に係る半導体メモリ装置５００は、複数のメモリセルアレイブロック５１０、ビットラインセンス増幅回路５２０、ローカルセンス増幅回路５３０、ローカル入出力ラインプリチャージ制御部５２５、データセンス増幅回路５４０及びローカルセンス増幅回路制御部５５０を備える。
メモリセルアレイ５１０、ビットラインセンス増幅回路５２０及びデータセンス増幅回路５４０は、図３の半導体メモリ装置３００の内部構造と同じであり、動作原理も同じである。したがって、動作の詳細な説明を省略する。但し、データセンス増幅回路５４０は、電圧型または電流型でありうる。ローカルセンス増幅回路制御部５５０は、ＭＲＳまたはヒューズ手段に連結される制御信号ＣＯＮと、読み出し命令により発生するローカルセンス制御信号ＬＳＡＥＮとの論理積を演算して、ローカルセンス増幅回路５３０の活性化を決定する信号ＬＳＡＥＮを発生する。ローカルセンス増幅回路制御部５５０は、論理積手段を備え得る。半導体メモリ装置５００の動作において、ｔＲＣＤの向上が重要な場合には、ＭＲＳまたはヒューズ手段に連結された制御信号ＣＯＮをイネーブルさせ、読み出し命令時のローカルセンス制御信号ＬＳＡＥＮによりローカルセンス増幅回路５３０を動作させる。
逆に、半導体メモリ装置５００の動作において、ｔＲＣＤの向上よりも電流消費の減少の方が重要な場合には、制御信号ＣＯＮをディセーブルさせることにより、常にローカルセンス増幅回路５３０を動作させない。ＭＲＳやヒューズによって常に活性化されるか、または非活性化される制御信号号ＣＯＮを発生する外部入力信号のローカルセンス増幅回路制御部５５０の構造及び動作は、当業者ならば理解できるため、その詳細な説明を省略する。
図６は、本発明の他の実施形態に係る半導体メモリ装置の構造を説明するブロック図である。図６を参照すれば、本発明の他の実施形態に係る半導体メモリ装置６００は、複数のメモリセルアレイ６１０、ビットラインセンス増幅回路６２０、ローカルセンス増幅回路６３０、ローカル入出力ラインプリチャージ制御部６６０、データセンス増幅回路６４０及び制御部６５０を備える。
ビットラインセンス増幅回路６２０は、メモリセルアレイブロック５１０に連結されたビットライン対ＢＬ、／ＢＬのデータを増幅して、ローカル入出力ライン対ＬＩＯ、／ＬＩＯに伝送する。
ローカルセンス増幅回路６３０は、ローカルセンス制御信号ＬＳＡＥＮに応答して、ローカル入出力ライン対ＬＩＯ、／ＬＩＯのデータを増幅してグローバル入出力ライン対ＧＩＯ、／ＧＩＯに伝送する。
データセンス増幅回路６４０は、センシングイネーブル信号ＰＩＯＳＥに応答して、グローバル入出力ライン対ＧＩＯ、／ＧＩＯに連結されたデータ入出力ライン対ＤＩＯ、／ＤＩＯのデータを増幅して外部に出力する。データセンス増幅回路６４０は、電流センス増幅回路または電圧センス増幅回路でありうる。
図６のメモリセルアレイブロック６１０、ビットラインセンス増幅回路６２０、ローカル入出力ラインプリチャージ制御部６６０、ローカルセンス増幅回路６３０及びデータセンス増幅回路６４０は、一般的な半導体メモリ装置の内部構造と同じであり、動作原理も同一である。したがって、それぞれの構成要素についての動作の詳細な説明を省略する。
制御部６５０は、第１信号Ｓ１及び第２信号Ｓ２に応答して、ローカルセンス制御信号ＬＳＡＥＮを一定の条件のみで活性化させる。ローカルセンス制御信号ＬＳＡＥＮが一定の条件のみで活性化されるというのは、ローカルセンス増幅回路６３０が一定の条件のみで動作するという意味である。
第１信号Ｓ１は、ローアクティブ命令に応答して活性化される信号である。本発明の実施形態では、ローアクティブ命令ＡＣＴ＿ＣＭＤによってビットラインセンス増幅回路６２０を活性化させるビットラインセンスイネーブル信号であり、第２信号Ｓ２は、読み出し命令によって発生するカラム選択ライン信号ＣＳＬと同じ位相を有する信号である。
より詳細には、ローアクティブ命令ＡＣＴ＿ＣＭＤに応答してビットラインセンスイネーブル信号が活性化された後、一定の遅延時間を最短ｔＲＣＤ区間に設定し、読み出し命令によるカラム選択ライン信号ＣＳＬが前記遅延時間内に活性化される場合にのみローカルセンス増幅回路６３０を動作させ、前記遅延時間よりも遅くカラム選択ライン信号ＣＳＬが活性化される場合には、ローカルセンス増幅回路６３０を動作させない。最短ｔＲＣＤで動作する場合にのみローカルセンス増幅回路６３０を動作させ、その他の場合には、ローカルセンス増幅回路６３０を動作させなければ、常にローカルセンス増幅回路６３０を動作させる時よりも消費電流を減少させうるという長所がある。
図７は、図６の制御部の構造を説明する回路図である。図８は、図６の半導体メモリ装置の動作を説明するタイミング図である。以下、図６〜図８を参照して、本発明の実施形態に係る半導体メモリ装置６００の動作を詳細に説明する。
制御部６５０は、パルス発生部７１０及びローカルセンス制御信号発生部７３０を備える。パルス発生部７１０は、第１信号Ｓ１に応答して、一定の活性区間を有する第１パルス信号ＰＲＣＤを発生する（i）。ここで、第１信号Ｓ１は、前述したように、ローアクティブ命令後にビットラインセンス増幅回路６２０を活性化させるビットラインセンスイネーブル信号である。
より詳細には、パルス発生部７１０は、第１信号Ｓ１を遅延させる第１遅延部Ｄ１と、第１遅延部Ｄ１の出力を反転させる第１インバータＩＮＶ１と、第１インバータＩＮＶ１の出力及び第１信号Ｓ１の論理積を演算して第１パルス信号ＰＲＣＤを発生する第１論理積手段７２０とを備える。第１論理積手段７２０は、反転論理積手段（ＮＡＮＤ手段）Ｎ１とインバータＩ１で具現されうる。
遅延部Ｄ１によって第１パルス信号ＰＲＣＤの活性区間が決定される。パルス発生部７１０は、第１信号Ｓ１が入力されれば、一定の活性区間を有するパルス信号を発生する自動パルス発生器である。このような自動パルス発生器の構造は多様であり、図７に開示されたパルス発生部７１０の構造に限定されるものではない。
ローカルセンス制御信号発生部７３０は、第１パルス信号ＰＲＣＤと第２信号Ｓ２とが何れも活性化されれば、ローカルセンス制御信号ＬＳＡＥＮを活性化させ、第２信号Ｓ２が非活性化されれば、ローカルセンス制御信号ＬＳＡＥＮを非活性化させる。第２信号Ｓ２は、ビットライン対ＢＬ、／ＢＬとローカル入出力ライン対ＬＩＯ、／ＬＩＯとを連結するカラム選択ライン信号ＣＳＬと同じ位相を有し、活性化または非活性化される。第１パルス信号ＰＲＣＤを第２信号Ｓ２と関連させることで、ローカルセンス制御信号ＬＳＡＥＮをカラム選択ライン信号ＣＳＬに同期させ得る。ローカルセンス制御信号発生部７３０は、第２信号Ｓ２に応答して第１パルス信号ＰＲＣＤを伝送または遮断する第１伝送ゲートＴＲＭ１と、インバータＩ２、Ｉ３で構成されて第１伝送ゲートＴＲＭ１の出力をラッチするラッチ部７３５と、第２信号Ｓ２に応答してラッチ部７３５の出力を伝送または遮断する第２伝送ゲートＴＲＭ２と、第２伝送ゲートＴＲＭ２の出力を反転させる第２インバータＩＮＶ２と、第２インバータＩＮＶ２及び第２信号Ｓ２の論理積を演算してローカルセンス制御信号ＬＳＡＥＮを発生する第２論理積手段７４０と、を備える。
第２論理積手段７４０は、反転論理積手段Ｎ２とインバータＩ４とで具現されうる。第２信号Ｓ２がローレベルであれば、第１パルス信号ＰＲＣＤがラッチ部７３５に保存され、第２信号Ｓ２がハイレベルであれば、第１パルス信号ＰＲＣＤが第２伝送ゲートＴＲＭ２を通過して、第２論理積手段７４０によってローカルセンス制御信号ＬＳＡＥＮとして発生する。第１パルス信号ＰＲＣＤの活性化区間中にカラム選択ライン信号ＣＳＬによってデータがローカル入出力ライン対ＬＩＯ、／ＬＩＯに載せられ、カラム選択ライン信号ＣＳＬに位相が同期されて活性化される第２信号Ｓ２によってローカルセンス制御信号ＬＳＡＥＮが活性化される（iii）。
それにより、ローカル入出力ライン対ＬＩＯ、／ＬＩＯのデータがローカルセンス増幅回路６３０によって増幅されてグローバル入出力ライン対ＧＩＯ、／ＧＩＯに伝えられ（iv）、センシングイネーブル信号ＰＩＯＳＥによって活性化されたデータセンス増幅回路６４０は、グローバル入出力ライン対ＧＩＯ、／ＧＩＯからデータ入出力ライン対ＤＩＯ、／ＤＩＯに伝送されたデータを増幅して外部に出力する（v）。
ローカルセンス制御信号制１パルス信号ＰＲＣＤが一定の活性化区間以後に非活性化されれば、第２信号Ｓ２が活性化されてもローカルセンス制御信号ＬＳＡＥＮは活性化されないため、ローカルセンス増幅回路６３０は、第１信号Ｓ１、すなわちビットラインセンスイネーブル信号が活性化された後に一定の時間だけ動作される。
半導体メモリ装置６００は、プリチャージ制御信号ＬＩＯＥＱＡに応答して、ローカル入出力ライン対ＬＩＯ、／ＬＩＯをプリチャージするローカル入出力ラインプリチャージ制御部６６０を更に備える。そして、制御部６５０は、ローカルセンス制御信号ローカルセンス制御信号ＬＳＡＥＮが非活性化されれば、プリチャージ制御信号ＬＩＯＥＱＡを一定の時間だけ活性化させるプリチャージ制御信号発生部７５０を更に備える。
ローカル入出力ラインプリチャージ制御部６６０は、カラム選択ライン信号ＣＳＬが非活性状態である場合、すなわち、ローカルセンス増幅回路６３０が動作しない間にローカル入出力ライン対ＬＩＯ、／ＬＩＯをプリチャージする。
プリチャージ制御信号発生部７５０は、ローカルセンス制御信号ローカルセンス制御信号ＬＳＡＥＮを反転させる第３インバータＩＮＶ３と、第３インバータＩＮＶ３の出力を遅延させる第２遅延部Ｄ２と、第２遅延部Ｄ２の出力を反転させる第４インバータＩＮＶ４と、第３インバータＩＮＶ３の出力及び第４インバータＩＮＶ４の出力の論理積を演算してプリチャージ制御信号ＬＩＯＥＱＡを発生する第３論理積手段７６０と、を備える。
第３論理積手段７６０は、反転論理積手段Ｎ３とインバータＩ５とで具現されうる。プリチャージ制御信号ＬＩＯＥＱＡは、ローカルセンス制御信号ローカルセンス制御信号ＬＳＡＥＮが非活性化されれば、一定の時間活性化される（vi）。ローカルセンス制御信号プリチャージ制御信号ＬＩＯＥＱＡの活性化時間は、第２遅延部Ｄ２によって決定される。
このように、制御部６５０の動作によって半導体メモリ装置６００のローカルセンス増幅回路６３０は、ビットラインセンスイネーブル信号が活性化された後に一定の時間だけ動作することで、ｔＲＣＤの向上と共に消費電流を減少させうる。制御部６５０は、メモリコアの外部の周辺領域に配置される。
図９は、本発明の更に他の実施形態に係る半導体メモリ装置の構造を説明するブロック図である。図１０は、図９の制御部の構造を説明する回路図である。
図９及び図１０を参照すれば、本発明の実施形態に係る半導体メモリ装置９００は、複数のメモリセルアレイブロック６１０、ビットラインセンス増幅回路６２０、ローカルセンス増幅回路６３０、ローカル入出力ラインプリチャージ制御部６６０、データセンス増幅回路６４０及び制御部９１０を備える。図９の半導体メモリ装置９００の制御部９１０は、制御信号ＣＯＮが非活性化されれば、ローカルセンス制御信号ＬＳＡＥＮを非活性化させ、制御信号ＣＯＮが活性化されれば、第１信号Ｓ１及び第２信号Ｓ２に応答して、ローカルセンス制御信号ＬＳＡＥＮを一定の場合だけ活性化させる。
制御部９１０は、図５のローカルセンス増幅回路制御部５５０の機能と図６の制御部６５０の機能とを共に行う。すなわち、半導体メモリ装置９００の動作において、ｔＲＣＤの向上よりも電流消費の減少の方が重要な場合には、制御部９１０は、制御信号ＣＯＮに応答して、ローカルセンス制御信号ＬＳＡＥＮを非活性化させてローカルセンス増幅回路６３０を動作させない。
逆に、半導体メモリ装置９００の動作において、ｔＲＣＤの向上と電流消費の減少とが共に重要な場合には、制御部９１０は活性化された制御信号ＣＯＮを受信し、図６の制御部６５０と共に第１信号Ｓ１及び第２信号Ｓ２に応答して、ローカルセンス制御信号ローカルセンス制御信号ＬＳＡＥＮを一定の場合にのみ活性化させる。図１０を参照すれば、制御部９１０は、第３信号発生部１０１０、パルス発生部７１０及びローカルセンス制御信号発生部７３０を備える。第３信号発生部１０１０は、制御信号ＣＯＮと第２信号Ｓ２との論理積を演算して第３信号Ｓ３を発生する。パルス発生部７１０は、第１信号Ｓ１に応答して、一定の活性区間を有する第１パルス信号ＰＲＣＤを発生する。
ローカルセンス制御信号発生部７３０は、第３信号Ｓ３が非活性化されれば、ローカルセンス制御信号ＬＳＡＥＮを非活性化させ、第１パルス信号ＰＲＣＤと第３信号Ｓ３とが何れも活性化されれば、ローカルセンス制御信号ＬＳＡＥＮを活性化させる。
第３信号発生部１０１０は、反転論理積手段Ｎ４とインバータＩ６とで具現されうる。制御信号ＣＯＮがローレベルであれば、第３信号Ｓ３は、常にローレベルとして発生する。それにより、ローカルセンスローカルセンス制御信号発生部７３０は、ローカルセンス制御信号ローカルセンス制御信号ＬＳＡＥＮを非活性化させる。制御信号ＣＯＮがハイレベルであれば、第３信号Ｓ３は、第２信号Ｓ２の論理レベルと同じになる。すなわち、第２信号Ｓ２がローカルセンス制御信号発生部７３０に印加されることと同じであり、この時の動作は、図６の制御部６５０の動作と同じである。したがって、その詳細な説明を省略する。
以上のように、図面及び明細書で最良の実施例が開示された。ここで、特定の用語が使用されたが、これは、単に本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形式の選択が可能であるということが理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決定されるべきである。
本発明は、半導体メモリ装置に関連した技術分野に好適に適用でき、特に、半導体コアのメモリセルとセンス増幅回路の回路構成に利用されうる。
一般的な半導体メモリ装置の構造を簡略に説明する図面である。 半導体メモリ装置のパラメータのｔＲＣＤを説明する図面である。 ビットライン対のデータ増幅とｔＲＣＤの長さとの関係を説明する図面である。 本発明の実施形態に係る半導体メモリ装置の構造を説明する回路図である。 図３の半導体メモリ装置のデータ読み出し動作を説明するタイミング図である。 本発明の他の実施形態に係る半導体メモリ装置の構造を説明するブロック図である。 本発明の更に他の実施形態に係る半導体メモリ装置の構造を説明するブロック図である。 図６の制御部の構造を説明する回路図である。 図６の半導体メモリ装置の動作を説明するタイミング図である。 本発明の更に他の実施形態に係る半導体メモリ装置の構造を説明するブロック図である。 図９の制御部の構造を説明する回路図である。
符号の説明
６００ 半導体メモリ装置
６１０ メモリセルアレイ
６２０ ビットラインセンス増幅回路
６３０ ローカルセンス増幅回路
６４０ データセンス増幅回路
６５０ 制御部
６６０ ローカル入出力ラインプリチャージ制御部
ＢＬ、／ＢＬ ビットライン
ＬＩＯ、／ＬＩＯ ローカル入出力ライン
ＧＩＯ、／ＧＩＯ グローバル入出力ライン
ＰＩＯＳＥ センシングイネーブル信号
ＤＩＯ、／ＤＩＯ データ入出力ライン
Ｓ１ 第１信号
Ｓ２ 第２信号
ＬＳＡＥＮ ローカルセンス制御信号
ＡＣＴ＿ＣＭＤ ローアクティブ命令
ＣＳＬ カラム選択ライン信号
ＬＧＩＯＭＵＸ 制御信号
ＶＢＬ 電圧
ＶＩＮＴ 動作電圧

Claims (21)

  1. 複数のメモリセルアレイブロックと、
    前記メモリセルアレイブロックに連結されたビットライン対のデータを増幅して、ローカル入出力ライン対に伝送するビットラインセンス増幅回路と、
    ローカルセンス制御信号に応答して、前記ローカル入出力ライン対のデータを増幅してグローバル入出力ライン対に伝送するローカルセンス増幅回路と、
    センシングイネーブル信号に応答して、前記グローバル入出力ライン対に連結されたデータ入出力ライン対のデータを増幅して、外部に出力するデータセンス増幅回路と、
    第１信号（Ｓ１）及び第２信号（Ｓ２）とに応答して、前記ローカルセンス制御信号を一定の時間だけ活性化させる制御部と、を備え、
    前記制御部は、
    ローアクティブ命令に応答して活性化される前記第１信号に応答して、一定の活性区間を有する第１パルス信号を発生するパルス発生部と、
    前記第１パルス信号と前記第２信号とが何れも活性化されれば、前記ローカルセンス制御信号を活性化させ、前記第１パルス信号が非活性化されれば、前記第２信号が活性化されても、前記ローカルセンス制御信号を活性化しないローカルセンス制御信号発生部と、を含む
    ことを特徴とする半導体メモリ装置。
  2. 前記第１信号は、
    ローアクティブ命令に応答して活性化される信号であり、
    前記ローカルセンス増幅回路は、
    前記第１信号が活性化された後に一定の時間だけ活性化される
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  3. 前記第１信号は、
    前記ビットラインセンス増幅回路を活性化させるビットラインセンスイネーブル信号であり、
    前記ローカルセンス増幅回路は、
    前記ビットラインセンスイネーブル信号が活性化された後に一定の時間だけ活性化される
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  4. 前記第２信号は、
    前記ビットライン対と前記ローカル入出力ライン対とを連結するカラム選択ライン信号に位相が同期されて、活性化または非活性化される
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  5. 前記パルス発生部は、
    前記第１信号を遅延させる第１遅延部と、
    前記第１遅延部の出力を反転させる第１インバータと、
    前記第１インバータの出力及び前記第１信号の論理積を演算して前記第１パルス信号を発生する第１論理積手段と、を含む
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  6. 前記ローカルセンス制御信号発生部は、
    前記第２信号に応答して、前記第１パルス信号を伝送または遮断する第１伝送ゲートと、
    前記第１伝送ゲートの出力をラッチするラッチ部と、
    前記第２信号に応答して、前記ラッチ部の出力を伝送または遮断する第２伝送ゲートと、
    前記第２伝送ゲートの出力を反転させる第２インバータと、前記第２インバータの出力及び前記第２信号の論理積を演算して前記ローカルセンス制御信号を発生する第２論理積手段と、を含む
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  7. プリチャージ制御信号に応答して、前記ローカル入出力ライン対をプリチャージさせるローカル入出力ラインプリチャージ制御部を更に備え、
    前記制御部は、
    前記ローカルセンス制御信号が非活性化されれば、前記プリチャージ制御信号を一定の時間だけ活性化させるプリチャージ制御信号発生部を含む
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  8. 前記プリチャージ制御信号発生部は、
    前記ローカルセンス制御信号を反転させる第３インバータと、
    前記第３インバータの出力を遅延させる第２遅延部と、
    前記第２遅延部の出力を反転させる第４インバータと、
    前記第３インバータの出力及び前記第４インバータの出力の論理積を演算して前記プリチャージ制御信号を発生する第３論理積手段と、を含む
    ことを特徴とする請求項７に記載の半導体メモリ装置。
  9. 前記制御部は、
    メモリコアの外部の周辺領域に配置される
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  10. 前記データセンス増幅回路は、
    電流センス増幅回路または電圧センス増幅回路である
    ことを特徴とする請求項１に記載の半導体メモリ装置。
  11. 複数のメモリセルアレイブロックと、
    前記メモリアレイブロックに連結されたビットライン対のデータを増幅して、ローカル入出力ライン対に伝送するビットラインセンス増幅回路と、
    ローカルセンス制御信号に応答して、前記ローカル入出力ライン対のデータを増幅して、グローバル入出力ライン対に伝送するローカルセンス増幅回路と、
    センシングイネーブル信号に応答して、前記グローバル入出力ライン対に連結されたデータ入出力ライン対のデータを増幅して外部に出力するデータセンス増幅回路と、
    制御信号が非活性化されれば、前記ローカルセンス制御信号を非活性化させ、前記制御信号が活性化されれば、ローアクティブ命令に応答して活性化される第１信号及び第２信号に応答して、前記ローカルセンス制御信号を一定の時間だけ活性化させる制御部と、を備え、
    前記制御信号は、読み出し時のｔＲＣＤの向上が重要な場合に制御信号を活性化するか、または読み出し時の消費電流の低減が重要な場合に制御信号を非活性化し、
    前記制御部は、
    前記制御信号と前記第２信号との論理積を演算して第３信号を発生する第３信号発生部と、
    前記第１信号に応答して、一定の活性区間を有する第１パルス信号を発生するパルス発生部と、
    前記第１パルス信号が非活性化されれば、前記第３信号が活性化されても、前記ローカルセンス制御信号を活性化せず、前記第１パルス信号と前記第３信号とが何れも活性化されれば、前記ローカルセンス制御信号を活性化させるローカルセンス制御信号発生部と、
    を備える
    ことを特徴とする半導体メモリ装置。
  12. 前記制御信号は、
    ＭＲＳまたはヒューズ手段によって活性化されるか、または非活性化される
    ことを特徴とする請求項１１に記載の半導体メモリ装置。
  13. 前記第１信号は、
    ローアクティブ命令に応答して活性化される信号であり、
    前記ローカルセンス増幅回路は、
    前記第１信号が活性化された後に一定の時間だけ活性化される
    ことを特徴とする請求項１１に記載の半導体メモリ装置。
  14. 前記第１信号は、
    前記ビットラインセンス増幅回路を活性化させるビットラインセンスイネーブル信号であり、
    前記ローカルセンス増幅回路は、
    前記ビットラインセンスイネーブル信号が活性化された後に一定の時間だけ活性化される
    ことを特徴とする請求項１１に記載の半導体メモリ装置。
  15. 前記第２信号は、
    前記ビットライン対と前記ローカル入出力ライン対とを連結するカラム選択ライン信号に位相が同期されて活性化または非活性化される
    ことを特徴とする請求項１１に記載の半導体メモリ装置。
  16. 前記パルス発生部は、
    前記第１信号を遅延させる第１遅延部と、
    前記第１遅延部の出力を反転させる第１インバータと、
    前記第１インバータの出力及び前記第１信号の論理積を演算して、前記第１パルス信号を発生する第１論理積手段と、を含む
    ことを特徴とする請求項１１に記載の半導体メモリ装置。
  17. 前記ローカルセンス制御信号発生部は、
    前記第３信号に応答して、前記第１パルス信号を伝送または遮断する第１伝送ゲートと、
    前記第１伝送ゲートの出力をラッチするラッチ部と、
    前記第３信号に応答して、前記ラッチ部の出力を伝送または遮断する第２伝送ゲートと、
    前記第２伝送ゲートの出力を反転させる第２インバータと、
    前記第２インバータの出力及び前記第３信号の論理積を演算して、前記ローカルセンス制御信号を発生する第２論理積手段と、を含む
    ことを特徴とする請求項１１に記載の半導体メモリ装置。
  18. プリチャージ制御信号に応答して、前記ローカル入出力ライン対をプリチャージさせるローカル入出力ラインプリチャージ制御部を更に備え、
    前記制御部は、
    前記ローカルセンス制御信号が非活性化されれば、前記プリチャージ制御信号を一定の時間だけ活性化させるプリチャージ制御信号発生部と、を含む
    ことを特徴とする請求項１１に記載の半導体メモリ装置。
  19. 前記プリチャージ制御信号発生部は、
    前記ローカルセンス制御信号を反転させる第３インバータと、
    前記第３インバータの出力を遅延させる第２遅延部と、
    前記第２遅延部の出力を反転させる第４インバータと、
    前記第３インバータの出力及び前記第４インバータの出力の論理積を演算して、前記プリチャージ制御信号を発生する第３論理積手段と、を含む
    ことを特徴とする請求項１８に記載の半導体メモリ装置。
  20. 前記制御部は、
    メモリコアの外部の周辺領域に配置される
    ことを特徴とする請求項１１に記載の半導体メモリ装置。
  21. 前記データセンス増幅回路は、
    電流センス増幅回路または電圧センス増幅回路である
    ことを特徴とする請求項１１に記載の半導体メモリ装置。
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