KR20150089539A - 프리차지 회로 및 이를 이용하는 반도체 메모리 장치 - Google Patents

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KR20150089539A KR1020140010282A KR20140010282A KR20150089539A KR 20150089539 A KR20150089539 A KR 20150089539A KR 1020140010282 A KR1020140010282 A KR 1020140010282A KR 20140010282 A KR20140010282 A KR 20140010282A KR 20150089539 A KR20150089539 A KR 20150089539A
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Abstract

프리차지 회로는 프리차지 제어부, 제 1 프리차지부 및 제 2 프리차지부를 포함한다. 상기 프리차지 제어부는 리드 신호, 라이트 신호 및 프리차지 신호에 응답하여 리드 프리차지 신호 및 라이트 프리차지 신호를 생성한다. 상기 제 1 프리차지부는 상기 리드 프리차지 신호에 응답하여 데이터 입출력 라인을 제 1 전압의 레벨로 프리차지시킨다. 상기 제 2 프리차지부는 상기 라이트 프리차지 신호에 응답하여 상기 데이터 입출력 라인을 제 2 전압 및 제 3 전압 중 하나로 프리차지시킨다.

Description

프리차지 회로 및 이를 이용하는 반도체 메모리 장치 {PRECHARGE CIRCUIT AND SEMICONDUCTOR MEMORY APPARATUS USING THE SAME}
본 발명은 메모리 장치에 관한 것으로서, 더 상세하게는 메모리 장치의 프리차지 회로에 관한 것이다.
일반적으로, 반도체 메모리 장치는 메모리 컨트롤러 또는 프로세서와 데이터 통신을 수행한다. 상기 반도체 메모리 장치는 복수의 메모리 셀을 포함하고, 상기 메모리 컨트롤러 또는 프로세서로부터 전송된 데이터를 상기 복수의 메모리 셀에 저장할 수 있다. 상기 반도체 메모리 장치는 대용량의 데이터를 저장하기 위해 무수히 많은 메모리 셀을 구비한다. 그러나, 상기 반도체 메모리 장치의 고 집적화를 위해 데이터를 전송하는 입출력 라인의 개수는 한정될 수 밖에 없으므로, 상기 반도체 메모리 장치는 계층적 입출력 라인 구조를 채용하고 있다.
도 1은 종래기술에 따른 반도체 메모리 장치(10)의 구성을 보여주는 도면이다. 도 1에서, 상기 반도체 메모리 장치(10)는 워드라인(WL) 및 비트라인(BL)과 연결된 메모리 셀(11), 비트라인 센스앰프(12), 컬럼 스위치(13), 입출력 스위치(14), 입출력 드라이빙부(15) 및 프리차지부(16)를 포함한다. 상기 메모리 셀(11)은 로우 어드레스 신호에 기초하여 선택된 워드라인(WL) 및 컬럼 어드레스 신호에 기초하여 선택된 비트라인(BL)에 의해 억세스될 수 있다. 상기 비트라인 센스앰프(12)는 상기 메모리 셀(11)이 선택되어 상기 비트라인 쌍(BL, BLB)의 전위가 변화할 때, 상기 전위 변화를 감지 증폭할 수 있다. 상기 컬럼 스위치(13)는 상기 컬럼 어드레스 신호로부터 생성된 컬럼 선택신호(YI)에 응답하여 억세스하려는 비트라인 쌍(BL, BLB)을 세그먼트 입출력 라인(SIO, SIOB)과 연결시킬 수 있다. 상기 입출력 스위치(14)는 로우 어드레스 신호로부터 생성되는 입출력 스위치 신호(IOSW)에 응답하여 상기 세그먼트 입출력 라인(SIO, SIOB)을 로컬 입출력 라인(LIO, LIOB))과 연결시킬 수 있다. 상기 입출력 드라이빙부(15)는 상기 로컬 입출력 라인(LIO, LIOB) 및 글로벌 입출력 라인(GIO)과 연결된다. 상기 입출력 드라이빙부(15)는 상기 로컬 입출력 라인(LIO, LIOB)을 통해 전송된 데이터를 증폭하여 상기 글로벌 입출력 라인(GIO)으로 출력하거나 상기 글로벌 입출력 라인(GIO)을 통해 전송된 데이터를 증폭하여 상기 로컬 입출력 라인(LIO, LIOB)으로 출력할 수 있다.
상기 프리차지부(16)는 상기 로컬 입출력 라인(LIO, LIOB)을 프리차지시킬 수 있다. 상기 프리차지부(16)는 상기 로컬 입출력 라인(LIO, LIOB)을 프리차지시켜 상기 입출력 드라이빙부(15)가 상기 로컬 입출려 라인(LIO, LIOB)을 통해 전송되는 데이터를 정확하게 감지 증폭할 수 있도록 한다. 상기 프리차지부(16)는 프리차지 신호(LIOPCG)에 응답하여 상기 로컬 입출력 라인(LIO, LIOB)을 코어 전압(VCORE)의 레벨로 프리차지시킬 수 있다.
도 2는 종래기술에 따른 반도체 메모리 장치(10)의 동작을 보여주는 도면이다. 도 2는 반도체 메모리 장치(10)의 동작에 따른 상기 로컬 입출력 라인(LIO)의 전압 레벨의 변화를 도시한다. 상기 로컬 입출력 라인(LIO)은 상기 코어 전압(VCORE) 레벨에서 접지전압(VSS) 레벨로 스윙할 수 있고, 상기 비트라인 프리차지 전압(VBLP)은 상기 코어 전압(VCORE)의 절반에 해당하는 레벨을 갖는다. 상기 프리차지부(16)는 상기 로컬 입출력 라인(LIO)을 코어 전압(VCORE) 레벨로 프리차지시킨다. 상기 반도체 메모리 장치(10)의 리드 동작이 수행되면, 상기 입출력 드라이빙부(15)는 상기 로컬 입출력 라인(LIO)을 통해 전송되는 데이터의 논리 레벨에 따라 로컬 입출력 라인(LIO)의 전압 레벨의 변화를 감지한다. 예를 들어, 상기 로컬 입출력 라인(LIO)을 통해 논리 레벨 1의 데이터가 전송되는 경우 상기 로컬 입출력 라인(LIO)의 전압 레벨 변화는 없고, 논리 레벨 0의 데이터가 전송되는 경우 상기 로컬 입출력 라인(LIO)의 전압 레벨은 ΔV 만큼 하강할 수 있다. 따라서, 상기 입출력 드라이빙부(15)는 상기 로컬 입출력 라인(LIO)의 전압 레벨 변화를 감지하여 해당하는 데이터를 상기 글로벌 입출력 라인(GIO)으로 출력할 수 있다. 리드 동작이 완료되면 상기 프리차지부(16)는 상기 로컬 입출력 라인(LIO)을 다시 상기 코어 전압(VCORE) 레벨로 프리차지 시킨다.
상기 반도체 메모리 장치(10)의 라이트 동작이 수행되면, 상기 입출력 드라이빙부(15)는 상기 글로벌 입출력 라인(GIO)을 통해 전송된 데이터의 논리 레벨에 따라 상기 로컬 입출력 라인(LIO)을 구동한다. 상기 데이터가 논리 레벨 1인 경우 상기 입출력 드라이빙부(15)는 상기 로컬 입출력 라인(LIO)을 상기 코어 전압 레벨로 구동하고, 상기 데이터가 논리 레벨 0인 경우 상기 입출력 드라이빙부(15)는 상기 로컬 입출력 라인(LIO)을 접지전압(VSS) 레벨로 구동한다. 여기서, 상기 로컬 입출력 라인(LIO)은 상기 코어 전압(VCORE) 레벨로 프리차지되어있기 때문에, 상기 입출력 드라이빙부(15)가 논리 레벨 0의 데이터를 전송하기 위해 상기 로컬 입출력 라인(LIO)을 구동하는데 소모되는 전류는 매우 커진다. 즉, 로컬 입출력 라인(LIO)을 상기 코어 전압(VCORE) 레벨에서 접지전압(VSS) 레벨까지 구동하여야 하기 때문에 많은 전류 소모가 발생한다.
이를 방지하기 위해, 상기 로컬 입출력 라인(LIO)의 프리차지 전압의 레벨을 상기 비트라인 프리차지 전압(VBLP) 레벨로 변경하는 방법이 사용될 수 있다. 하지만, 이 경우 반도체 메모리 장치의 라이트 동작 중에 소모되는 전류를 감소시킬 수 있지만, 리드 동작에서 상기 로컬 입출력 라인의 전압 레벨 변화를 감지하기 어려워서 리드 동작 특성이 악화될 수 있다.
본 발명의 실시예는 반도체 메모리 장치의 동작에 따라 데이터 입출력 라인이 프리차지되는 전압 레벨을 효율적으로 변경할 수 있는 프리차지 회로 및 이를 이용하는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 프리차지 회로는 리드 신호, 라이트 신호 및 프리차지 신호에 응답하여 리드 프리차지 신호 및 라이트 프리차지 신호를 생성하는 프리차지 제어부; 상기 리드 프리차지 신호에 응답하여 데이터 입출력 라인을 제 1 전압의 레벨로 프리차지시키는 제 1 프리차지부; 및 상기 라이트 프리차지 신호에 응답하여 상기 데이터 입출력 라인을 제 2 전압 및 제 3 전압 중 하나로 프리차지시키는 제 2 프리차지부를 포함한다.
본 발명의 실시예에 따른 프리차지 회로는 라이트 신호, 라이트 종료 신호 및 프리차지 신호에 응답하여 리드 프리차지 신호 및 라이트 프리차지 신호를 생성하는 프리차지 제어부; 상기 리드 프리차지 신호에 응답하여 데이터 입출력 라인을 제 1 전압의 레벨로 프리차지시키는 제 1 프리차지부; 및 상기 라이트 프리차지 신호에 응답하여 상기 데이터 입출력 라인을 제 2 전압 및 제 3 전압 중 하나로 프리차지시키는 제 2 프리차지부를 포함한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 데이터를 전송하는 제 1 데이터 입출력 라인; 및 리드 동작이 수행되는 중에 상기 제 1 데이터 입출력 라인을 제 1 전압의 레벨로 프리차지시키고, 라이트 동작이 수행되는 중에 상기 제 1 데이터 입출력 라인을 제 2 전압 및 제 3 전압의 레벨 중 하나로 프리차지시키는 프리차지 회로를 포함한다.
본 발명의 실시예는 반도체 메모리 장치의 동작 신뢰성을 향상시키면서 소모 전류를 감소시킬 수 있다.
도 1은 종래기술에 따른 반도체 메모리 장치의 구성을 보여주는 도면,
도 2는 종래기술에 따른 반도체 메모리 장치의 동작을 보여주는 도면,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 보여주는 도면,
도 4는 도 3의 제 1 프리차지부의 구성을 보여주는 도면,
도 5는 도 3의 제 2 프리차지부의 구성을 보여주는 도면,
도 6은 도 3의 프리차지 제어부의 구성을 보여주는 도면,
도 7a 및 7b는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 보여주는 도면,
도 8은 본 발명의 다른 실시예에 따른 프리차지 제어부의 구성을 보여주는 도면,
도 9는 도 8의 프리차지 제어부가 사용되었을 때 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 보여주는 도면,
도 10은 본 발명의 또 다른 실시예에 따른 프리차지 제어부의 구성을 보여주는 도면이다.
도 3에서, 본 발명의 실시예에 따른 반도체 메모리 장치(1)는 메모리 셀(110), 제 1 데이터 입출력 라인(LIO, LIOB) 및 프리차지 회로(200)를 포함할 수 있다. 상기 반도체 메모리 장치(1)는 메모리 컨트롤러 또는 프로세서와 데이터 통신을 수행할 수 있고, 상기 메모리 셀(110)은 상기 메모리 컨트롤러 또는 프로세서로부터 입력된 데이터를 저장할 수 있다. 상기 메모리 셀(110)은 워드라인(WL) 및 비트라인(BL)과 연결되고, 상기 워드라인(WL) 및 비트라인(BL)이 선택됨에 따라서 억세스될 수 있다. 도 3에서, 하나의 메모리 셀을 도시하였으나, 상기 반도체 메모리 장치(1)는 다수의 메모리 셀, 복수의 워드라인 및 비트라인을 포함할 수 있고, 상기 다수의 메모리 셀은 각각 할당된 워드라인 및 비트라인과 연결될 수 있다.
상기 제 1 데이터 입출력 라인(LIO, LIOB)은 상기 반도체 메모리 장치(1)의 데이터를 전송할 수 있다. 상기 제 1 데이터 입출력 라인(LIO, LIOB)은 상기 메모리 컨트롤러 또는 프로세서로부터 입력된 데이터를 상기 메모리 셀(110)까지 전송하거나 상기 메모리 셀(110)로부터 출력되는 데이터를 상기 메모리 컨트롤러 또는 프로세서로 전송하는 데이터 전송 라인의 기능을 수행할 수 있다.
상기 프리차지 회로(200)는 상기 제 1 데이터 입출력 라인(LIO, LIOB)을 프리차지시킬 수 있다. 상기 프리차지 회로(200)는 상기 반도체 메모리 장치(1)가 리드 동작을 수행할 때 상기 제 1 데이터 입출력 라인(LIO, LIOB)을 제 1 전압(V1)의 레벨로 프리차지시킬 수 있고, 상기 반도체 메모리 장치(1)가 라이트 동작을 수행할 때 상기 제 1 데이터 입출력 라인(LIO, LIOB)을 제 2 전압(V2) 및 제 3 전압(V3)의 레벨 중 하나로 프리차지시킬 수 있다.
본 발명의 실시예에서, 상기 제 3 전압(V3)의 레벨은 상기 제 1 전압(V1)의 레벨보다 낮고, 상기 제 2 전압(V2)의 레벨은 상기 제 3 전압(V3)의 레벨보다 낮은 것이 바람직하다. 예를 들어, 상기 제 1 전압(V1)은 코어 전압(VCORE)일 수 있고, 상기 제 2 전압(V2)은 비트라인 프리차지 전압(VBLP)일 수 있다. 상기 코어 전압(VCORE)은 상기 반도체 메모리 장치(1)의 코어 영역에서 사용되는 내부전압으로 전원전압으로부터 생성될 수 있다. 상기 비트라인 프리차지 전압(VBLP)은 상기 코어 전압(VCORE)의 절반에 해당하는 레벨을 갖는 전압일 수 있다. 상기 제 3 전압(V3)은 상기 코어 전압(VCORE)보다 낮은 레벨을 갖고, 상기 비트라인 프리차지 전압(VBLP)보다 높은 레벨을 갖는 어떠한 전압이 될 수 있고, 예를 들어, 상기 코어 전압(VCORE)과 상기 비트라인 프리차지 전압(VBLP)의 합의 절반에 해당하는 레벨을 갖는 전압일 수 있다.
도 3에서, 상기 프리차지 회로(200)는 프리차지 제어부(210), 제 1 프리차지부(220) 및 제 2 프리차지부(230)를 포함할 수 있다. 상기 프리차지 제어부(210)는 라이트 신호(WSTB), 리드 신호(RD) 및 프리차지 신호(LIOPCG)에 응답하여 리드 프리차지 신호(RDPCG) 및 라이트 프리차지 신호(WTPCG)를 생성할 수 있다. 상기 프리차지 제어부(210)는 상기 프리차지 신호(LIOPCG) 및 상기 리드 신호(RD)가 인에이블되면 상기 리드 프리차지 신호(RDPCG)를 인에이블시키고, 상기 프리차지 신호(LIOPCG) 및 상기 라이트 신호(WSTB)가 인에이블되면 상기 라이트 프리차지 신호(WTPCG)를 인에이블시킬 수 있다. 상기 프리차지 제어부(210)는 상기 리드 신호(RD) 및 상기 라이트 신호(WSTB)의 입력이 존재하지 않는 경우, 상기 프리차지 신호(LIOPCG)가 인에이블되면 상기 리드 프리차지 신호(RDPCG)를 인에이블시키고, 상기 프리차지 신호(LIOPCG)가 디스에이블되면 상기 리드 프리차지 신호(RDPCG) 및 상기 라이트 프리차지 신호(WTPCG)를 디스에이블시킬 수 있다.
상기 리드 신호(RD)는 상기 메모리 컨트롤러 또는 프로세서로부터 리드 커맨드를 수신하여 상기 반도체 메모리 장치(1)가 리드 동작을 수행할 때 생성될 수 있는 내부 신호이고, 상기 라이트 신호(WSTB)는 상기 메모리 컨트롤러 또는 프로세서로부터 라이트 커맨드를 수신하여 상기 반도체 메모리 장치(1)가 라이트 동작을 수행할 때 생성될 수 있는 신호이다. 상기 반도체 메모리 장치(1)는 상기 리드 커맨드 및 라이트 커맨드를 수신하면 실제로 리드 및 라이트 동작을 수행하기 위한 스트로브 신호를 생성할 수 있다. 상기 프리차지 신호(LIOPCG)는 상기 리드 동작 및 라이트 동작이 수행되지 않는 구간, 즉, 상기 리드 및 라이트 동작을 위한 스트로브 신호가 생성되지 않을 때 인에이블될 수 있다.
상기 제 1 프리차지부(220)는 상기 제 1 데이터 입출력 라인(LIO, LIOB)과 연결되고, 상기 리드 프리차지 신호(RDPCG)에 응답하여 상기 제 1 데이터 입출력 라인(LIO, LIOB)을 상기 제 1 전압(V1)의 레벨로 프리차지시킬 수 있다. 상기 제 2 프리차지부(230)는 상기 제 1 데이터 입출력 라인(LIO, LIOB)과 연결되고, 상기 라이트 프리차지 신호(WTPCG)에 응답하여 상기 제 1 데이터 입출력 라인(LIO, LIOB)을 상기 제 2 전압(V2) 및 제 3 전압(V3)의 레벨 중 하나로 프리차지시킬 수 있다.
상기 프리차지 회로(200)는 상기 제 2 프리차지부(230)로 제 2 전압(V2) 및 제 3 전압(V3) 중 하나를 제공하는 전압 공급부(240)를 더 포함할 수 있다. 상기 전압 공급부(240)는 파워 메쉬를 통해 상기 제 2 및 제 3 전압(V2, V3)을 생성할 수 있는 내부전압 생성 회로와 연결되어 상기 제 2 전압(V2) 및 제 3 전압(V3)을 수신할 수 있고, 상기 전압 선택신호(VSEL)에 응답하여 상기 제 2 전압(V2) 및 제 3 전압(V3) 중 하나를 상기 제 2 프리차지부(230)로 제공할 수 있다. 상기 전압 선택신호(VSEL)는 상기 반도체 메모리 장치(1)가 적용되는 제품에 따라 라이트 동작 중에 상기 제 1 데이터 입출력 라인(LIO, LIOB)을 프리차지 시키는 전압의 레벨을 결정할 수 있도록 입력될 수 있는 제어신호일 수 있다.
도 3에서, 상기 반도체 메모리 장치(1)는 비트라인 센스앰프(120), 제 2 데이터 입출력 라인(SIO, SIOB), 제 3 데이터 입출력 라인(GIO) 및 입출력 드라이빙부(130)를 더 포함할 수 있다. 상기 비트라인 센스앰프(120)는 비트라인 쌍(BL, BLB)과 연결되고, 상기 비트라인 쌍(BL, BLB)의 전압 레벨 차이를 감지하여 증폭하는 동작을 수행한다. 상기 제 2 데이터 입출력 라인(SIO, SIOB)은 컬럼 스위치(140)를 통해 상기 비트라인 쌍(BL, BLB)과 연결될 수 있다. 상기 컬럼 스위치(140)는 컬럼 선택신호(YI)에 응답하여 턴온되었을 때, 상기 비트라인 쌍(BL, BLB)을 각각 상기 제 2 데이터 입출력 라인(SIO, SIOB)과 연결시킬 수 있다. 상기 컬럼 선택신호(YI)는 억세스하려는 비트라인(BL)을 선택하기 위해 입력된 컬럼 어드레스 신호로부터 생성될 수 있다. 또한, 상기 제 2 데이터 입출력 라인(SIO, SIOB)은 입출력 스위치(IOSW)를 통해 상기 제 1 데이터 입출력 라인(LIO, LIOB)과 연결될 수 있다. 상기 입출력 스위치(150)는 입출력 스위치 신호(IOSW)에 응답하여 턴온되었을 때, 상기 제 2 데이터 입출력 라인(SIO, SIOB)을 상기 제 1 데이터 입출력 라인(LIO, LIOB)과 연결시킬 수 있다.
상기 제 3 데이터 입출력 라인(GIO)은 상기 입출력 드라이빙부(130)를 통해 상기 제 1 데이터 입출력 라인(LIO, LIOB)과 연결될 수 있다. 상기 입출력 드라이빙부(130)는 상기 제 1 데이터 입출력 라인(LIO, LIOB)을 통해 전송된 데이터의 레벨을 감지하여 생성된 데이터를 상기 제 3 데이터 입출력 라인(GIO)으로 출력할 수 있고, 상기 제 3 데이터 입출력 라인(GIO)을 통해 전송된 데이터의 레벨에 따라 상기 제 1 데이터 입출력 라인(LIO, LIOB)을 구동할 수 있다. 상기 제 3 데이터 입출력 라인(GIO)은 데이터 패드와 연결될 수 있고, 상기 데이터 패드는 상기 메모리 컨트롤러 또는 프로세서와 연결될 수 있다. 따라서, 상기 반도체 메모리 장치(1)의 리드 동작 중에 상기 메모리 셀(110)에 저장된 데이터는 순차적으로 비트라인(BL), 제 2 데이터 입출력 라인(SIO, SIOB), 제 1 데이터 입출력 라인(LIO, LIOB) 및 제 3 데이터 입출력 라인(GIO)을 통해 상기 메모리 컨트롤러 또는 프로세서로 출력될 수 있다. 또한, 상기 반도체 메모리 장치(1)의 라이트 동작 중에 상기 메모리 컨트롤러 또는 프로세서로부터 입력되는 데이터는 순차적으로 상기 제 3 데이터 입출력 라인(GIO), 제 1 데이터 입출력 라인(LIO, LIOB), 제 2 데이터 입출력 라인(SIO, SIOB) 및 상기 비트라인(BL)을 통해 상기 메모리 셀(110)에 저장될 수 있다.
도 4는 도 3의 제 1 프리차지부(220)의 구성을 보여주는 도면이다. 상기 제 1 프리차지부(220)는 제 1 내지 제 3 피모스 트랜지스터(P1-P3)를 포함할 수 있다. 상기 제 1 피모스 트랜지스터(P1)는 게이트로 상기 리드 프리차지 신호(RDPCG)를 수신하고, 소스 및 드레인이 상기 제 1 데이터 입출력 라인(LIO, LIOB)과 연결될 수 있다. 상기 제 2 피모스 트랜지스터(P2)는 게이트로 상기 리드 프리차지 신호(RDPCG)를 수신하고, 소스 및 드레인 중 하나로 상기 제 1 전압(V1)을 수신하며, 상기 소스 및 드레인 중 다른 하나가 상기 제 1 데이터 입출력 라인(LIO)과 연결될 수 있다. 상기 제 3 피모스 트랜지스터(P3)는 게이트로 상기 리드 프리차지 신호(RDPCG)를 수신하고, 소스 및 드레인 중 하나로 상기 제 1 전압(V1)을 수신하며, 상기 소스 및 드레인 중 다른 하나가 상기 제 1 데이터 입출력 라인(LIOB)과 연결될 수 있다. 따라서, 상기 제 1 프리차지부(220)의 제 1 내지 제 3 피모스 트랜지스터(P1-P3)는 상기 리드 프리차지 신호(RDPCG)가 로우 레벨로 인에이블되면 상기 제 1 데이터 입출력 라인(LIO, LIOB)을 제 1 전압(V1)의 레벨로 프리차지시킬 수 있다.
도 5는 도 3의 제 2 프리차지부(230)의 구성을 보여주는 도면이다. 상기 제 2 프리차지부(230)는 제 1 내지 제 3 엔모스 트랜지스터(N1-N3)를 포함할 수 있다. 상기 제 1 엔모스 트랜지스터(N1)는 게이트로 상기 라이트 프리차지 신호(WTPCG)를 수신하고, 소스 및 드레인이 상기 제 1 데이터 입출력 라인(LIO, LIOB)과 연결될 수 있다. 상기 제 2 엔모스 트랜지스터(N2)는 게이트로 상기 라이트 프리차지 신호(WTPCG)를 수신하고, 소스 및 드레인 중 하나로 상기 제 2 전압(V2) 및 제 3 전압(V3) 중 하나를 수신하며, 상기 소스 및 드레인 중 다른 하나가 상기 제 1 데이터 입출력 라인(LIO)과 연결될 수 있다. 상기 제 3 엔모스 트랜지스터(N3)는 게이트로 상기 라이트 프리차지 신호(WTPCG)를 수신하고, 소스 및 드레인 중 하나로 상기 제 2 전압(V2) 및 제 3 전압(V3) 중 하나를 수신하며, 상기 소스 및 드레인 중 다른 하나가 상기 제 1 데이터 입출력 라인(LIOB)과 연결될 수 있다. 따라서, 상기 제 2 프리차지부(230)의 제 1 내지 제 3 엔모스 트랜지스터(N1-N3)는 상기 라이트 프리차지 신호(WTPCG)가 하이 레벨로 인에이블되면 상기 제 1 데이터 입출력 라인(LIO, LIOB)을 제 2 전압(V2) 및 제 3 전압(V3)의 레벨 중 하나로 프리차지시킬 수 있다.
도 6은 도 3의 프리차지 제어부(210)의 구성을 보여주는 도면이다. 도 6에서, 상기 프리차지 제어부(210)는 제 1 내지 제 7 인버터(IV1-IV7), 제 1 및 제 2 노어 게이트(NR1, NR2), 제 1 내지 제 3 낸드 게이트(ND1-ND3)를 포함할 수 있다. 상기 제 1 인버터(IV1)는 상기 라이트 신호(WSTB)를 반전시켜 출력할 수 있다. 상기 제 2 인버터(IV2)는 상기 반도체 메모리 장치(1)를 초기화시키는 리셋 신호(RSTB)를 수신할 수 있다. 상기 제 1 노어 게이트(NR1)는 상기 리드 신호(RD) 및 상기 제 2 인버터(IV2)의 출력을 수신한다. 상기 제 1 낸드 게이트(ND1)는 상기 제 1 인버터(IV1)의 출력 및 제 2 낸드 게이트(ND2)의 출력을 수신한다. 상기 제 2 낸드 게이트(ND2)는 상기 제 1 낸드 게이트(ND1)의 출력 및 상기 제 1 노어 게이트(NR1)의 출력을 수신한다. 상기 제 3 및 제 4 인버터(IV3, IV4)는 상기 제 1 낸드 게이트(ND1)의 출력을 순차적으로 반전시켜 동작 구분 신호(WTS)를 생성할 수 있다. 상기 제 1 인버터(IV1), 상기 제 1 노어 게이트(NR1), 상기 제 1 및 제 2 낸드 게이트(ND1, ND2)는 SR 래치의 구성을 갖고, 상기 라이트 신호(WSTB)가 하이 레벨로 인에이블되면 하이 레벨을 갖는 상기 동작 구분 신호(WTS)를 출력하고, 상기 리드 신호(RD)가 하이 레벨로 인에이블되면 로우 레벨을 갖는 상기 동작 구분 신호(WTS)를 출력할 수 있다.
상기 제 5 인버터(IV5)는 상기 프리차지 신호(LIOPCG)를 반전시켜 출력할 수 있다. 상기 제 3 낸드 게이트(ND3)는 상기 제 5 인버터(IV5)의 출력 및 상기 동작 구분 신호(WTS)를 수신할 수 있고, 상기 제 6 인버터(IV6)는 상기 제 1 낸드 게이트(ND1)의 출력을 반전시켜 상기 라이트 프리차지 신호(WTPCG)를 생성할 수 있다. 상기 제 2 노어 게이트(NR2)는 상기 프리차지 신호(LIOPCG) 및 상기 동작 구분 신호(WTS)를 수신하고, 상기 제 7 인버터(IV7)는 상기 제 2 노어 게이트(NR2)의 출력을 반전시켜 상기 리드 프리차지 신호(RDPCG)를 생성할 수 있다. 상기 동작 구분 신호(WTS)는 상기 라이트 신호(WSTB)가 인에이블된 후 상기 리드 신호(RD)가 인에이블될 때까지 하이 레벨을 유지한다. 상기 동작 구분 신호(WTS)가 하이 레벨이고 상기 프리차지 신호(LIOPCG)가 로우 레벨로 인에이블되면 하이 레벨로 인에이블된 상기 라이트 프리차지 신호(WTPCG) 및 하이 레벨로 디스에이블된 상기 리드 프리차지 신호(RDPCG)가 생성될 수 있다. 상기 리드 신호(RD)가 인에이블되어 상기 동작 구분 신호(WTS)가 로우 레벨을 갖고 상기 프리자치 신호(LIOPCG)가 로우 레벨로 인에이블되면, 로우 레벨로 디스에이블된 상기 라이트 프리차지 신호(WTPCG) 및 로우 레벨로 인에이블되는 상기 리드 프리차지 신호(RDPCG)가 생성될 수 있다. 상기 프리차지 신호(LIOPCG)가 하이 레벨로 디스에이블되면, 로우 레벨로 디스에이블된 상기 라이트 프리차지 신호(WTPCG) 및 하이 레벨로 디스에이블된 상기 리드 프리차지 신호(RDPCG)가 생성될 수 있다.
도 7a 및 7b는 본 발명의 실시예에 따른 반도체 메모리 장치(1)의 동작을 보여주는 도면이다. 도 7a는 상기 로컬 입출력 라인(LIO)이 라이트 동작 중에 상기 제 2 전압(V2) 레벨로 프리차지되는 경우를 도시하고, 도 7b는 상기 로컬 입출력 라인(LIO)이 라이트 동작 중에 상기 제 3 전압(V3) 레벨로 프리차지되는 경우를 도시한다. 도 3 내지 도 7b를 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치(1)의 동작을 설명하면 다음과 같다.
상기 반도체 메모리 장치(1)로 라이트 커맨드가 입력되면 상기 라이트 신호(WSTB)가 생성될 수 있고, 상기 프리차지 제어부(210)는 상기 라이트 프리차지 신호(WTPCG)를 인에이블시키고, 상기 리드 프리차지 신호(RDPCG)를 디스에이블시킨다. 따라서, 상기 제 1 데이터 입출력 라인(LIO)은 상기 제 2 전압(V2) 레벨로 프리차지된다. 라이트 동작이 수행되면, 상기 프리차지 신호(LIOPCG)가 디스에이블되고, 상기 입출력 드라이빙부(130)에 의해 상기 제 3 데이터 입출력 라인(GIO)을 통해 전송된 데이터에 따라 상기 제 1 데이터 입출력 라인(LIO)이 구동될 수 있다. 상기 제 3 데이터 입출력 라인(GIO)을 통해 전송된 데이터가 논리 레벨 1이면 상기 제 1 데이터 입출력 라인(LIO)은 제 1 전압(V1)의 레벨로 구동될 수 있고, 상기 제 3 데이터 입출력 라인(GIO)을 통해 전송된 데이터가 논리 레벨 0이면 상기 제 1 데이터 입출력 라인(LIO)은 접지전압(VSS)의 레벨로 구동될 수 있다.
라이트 동작이 완료되고, 상기 반도체 메모리 장치(1)로 리드 커맨드가 입력되면 상기 리드 신호(RD)가 생성될 수 있고, 상기 프리차지 제어부(210)는 상기 라이트 프리차지 신호(WTPCG)를 디스에이블시키고, 상기 리드 프리차지 신호(RDPCG)를 인에이블 시킬 수 있다. 따라서, 상기 제 1 데이터 입출력 라인(LIO)의 프리차지 전압이 변경되고, 상기 제 1 데이터 입출력 라인(LIO)은 상기 제 1 전압(V1) 레벨로 프리차지된다. 리드 동작이 수행되면, 상기 프리차지 신호(LIOPCG)가 디스에이블되고, 상기 제 2 데이터 입출력 라인(SIO)을 통해 전송된 데이터의 레벨에 따라 상기 제 1 데이터 입출력 라인(LIO)의 전압 레벨이 변화될 수 있다. 상기 제 2 데이터 입출력 라인(SIO)을 통해 논리 레벨 0의 데이터가 전송되는 경우 상기 제 1 데이터 입출력 라인(LIO)은 상기 제 1 전압(V1)의 레벨로부터 ΔV 만큼 하강된 전압 레벨을 가질 수 있고, 상기 제 2 데이터 입출력 라인(SIO)을 통해 논리 레벨 1의 데이터가 전송되는 경우 상기 제 1 데이터 입출력 라인(LIO)은 상기 제 1 전압(V1)의 레벨로 유지될 수 있다. 상기 입출력 드라이빙부(130)는 상기 제 1 데이터 입출력 라인(LIO)의 전압 레벨 변화를 감지하여 해당되는 데이터를 상기 제 3 데이터 입출력 라인(GIO)으로 출력할 수 있다. 리드 동작이 완료되면, 상기 제 1 데이터 입출력 라인(LIO)은 다시 제 1 전압(V1)의 레벨로 프리차지될 수 있다.
위와 같이, 상기 프리차지 회로(200)는 상기 반도체 메모리 장치(1)가 라이트 동작을 수행할 때는 상기 제 1 데이터 입출력 라인(LIO, LIOB)을 상기 제 2 전압(V2) 레벨로 프리차지시켜 상기 입출력 드라이빙부(130)가 데이터에 따라 상기 제 1 데이터 입출력 라인(LIO, LIOB)을 구동하는데 소모되는 전류를 감소시킬 수 있다. 또한, 상기 프리차지 회로(200)는 상기 반도체 메모리 장치(1)가 리드 동작을 수행할 때는 상기 제 1 데이터 입출력 라인(LIO, LIOB)을 제 1 전압(V1) 레벨로 프리차지시켜 상기 입출력 드라이빙부(130)가 데이터에 따라 변화하는 상기 제 1 데이터 입출력 라인(LIO, LIOB)의 전압 레벨 변화를 정확하게 감지할 수 있도록 한다.
상기 반도체 메모리 장치(1)는 라이트 동작 및 리드 동작을 교대로 수행할 수 있고, 일반적으로 상기 라이트 동작과 리드 동작은 기설정된 시간을 기준으로 수행될 수 있다. 상기 기설정된 시간은 매우 짧을 수 있다. 따라서, 라이트 동작 중에 상기 제 2 전압(V2)의 레벨로 프리차지된 상기 제 1 데이터 입출력 라인(LIO, LIOB)을 리드 동작을 수행하기 위해 상기 제 1 전압(V1)의 레벨로 프리차지시키기 위한 시간이 부족해질 수 있다. 따라서, 상기 프리차지 회로(200)는 라이트 동작 중에 상기 제 1 데이터 입출력 라인(LIO, LIOB)을 제 3 전압(V3) 레벨로 프리차지시킬 수 있다. 도 7b에 도시된 바와 같이, 상기 제 1 데이터 입출력 라인(LIO)은 라이트 동작 중에 상기 제 3 전압(V3) 레벨로 프리차지될 수 있다. 이 때, 라이트 동작에서 상기 제 1 데이터 입출력 라인(LIO)이 접지전압(VSS) 레벨로 구동되는 경우 도 7a의 경우보다 전류 소모가 다소 증가할 수 있다. 하지만 상기 프리차지 전압이 변경되는 시간을 감소시켜 상기 반도체 메모리 장치(1)가 원활하고 정확하게 라이트 및 리드 동작을 교대로 수행할 수 있도록 한다.
도 8은 도 3의 프리차지 제어부(310)의 다른 실시예의 구성을 보여주고, 도 9는 상기 프리차지 제어부가 사용되었을 때 상기 반도체 메모리 장치의 동작을 보여주는 도면이다. 도 8에서, 상기 프리자치 제어부(310)는 상기 라이트 신호(WSTB), 라이트 종료신호(WTEND) 및 상기 프리차지 신호(LIOPCG)에 응답하여 상기 리드 프리차지 신호(RDPCG) 및 상기 라이트 프리차지 신호(WTPCG)를 생성할 수 있다. 상기 라이트 종료신호(WTEND)는 라이트 동작이 끝나면 바로 생성될 수 있는 신호일 수 있다. 상기 프리차지 제어부(310)는 상기 리드 신호(RD)가 상기 라이트 종료 신호(WTEND)로 대체된 것으로 제외하고는 도 6에 도시된 프리차지 제어부(210)의 구성과 동일한 구성을 가질 수 있다.
상기 프리차지 제어부(310)는 상기 프리차지 신호(LIOPCG) 및 상기 라이트 신호(WSTB)가 인에이블되면 상기 라이트 프리차지 신호(WTPCG)를 인에이블시킬 있고, 상기 프리차지 신호(LIOPCG) 및 상기 라이트 종료 신호(WTEND)가 인에이블되면 상기 리드 프리차지 신호(RDPCG)를 인에이블시킬 수 있다. 상기 프리차지 제어부(310)는 상기 반도체 메모리 장치(1)로 상기 리드 커맨드가 입력되지 않더라도 상기 반도체 메모리 장치(1)의 라이트 동작이 종료되면 상기 라이트 종료 신호(WTEND)에 응답하여 바로 상기 리드 프리차지 신호(RDPCG)를 인에이블시켜 도 9와 같이 상기 제 1 데이터 입출력 라인(LIO)이 상기 제 1 전압(V1)의 레벨로 프리차지될 수 있도록 한다. 따라서, 라이트 동작 종료 후 다음 리드 동작이 수행되기 전에 상기 제 1 데이터 입출력 라인의 전압 레벨을 상기 제 1 전압의 레벨로 빠르게 프리차지시킬 수 있다.
도 10은 본 발명의 실시예에 따른 프리차지 제어부(410)의 또 다른 실시예의 구성을 보여주는 도면이다. 상기 반도체 메모리 장치(1)는 다수의 메모리 셀을 포함하고, 상기 메모리 셀이 배치되는 코어 영역이 존재하며, 상기 코어 영역은 메모리 뱅크로 구분되어 동작할 수 있다. 즉, 상기 반도체 메모리 장치(1)는 복수의 메모리 뱅크를 포함할 수 있고, 상기 메모리 뱅크 별로 라이트 및 리드 동작이 분리되어 수행될 수 있다. 도 9에서, 상기 반도체 메모리 장치(1)가 4개의 메모리 뱅크를 포함할 때, 상기 반도체 메모리 장치(1)에서 사용될 수 있는 프리차지 제어부(410)를 도시하였다. 상기 프리차지 제어부(410)는 제 1 뱅크 프리차지 제어부(411), 제 2 뱅크 프리차지 제어부(412), 제 3 뱅크 프리차지 제어부(413) 및 제 4 뱅크 프리차지 제어부(414)를 포함할 수 있다. 상기 제 1 뱅크 프리차지 제어부(411)는 제 1 메모리 뱅크와 연결된 제 1 데이터 입출력 라인을 프리차지시키기 위해 제 1 메모리 뱅크와 관련된 라이트 신호(WSTB_BK<1>), 리드 신호(RD_BK<1>) 및 프리차지 신호(LIOPCG_BK<1>)를 수신하여 제 1 뱅크 리드 프리차지 신호(RDPCG_BK<1>) 및 제 1 뱅크 라이트 프리차지 신호(WTPCG_BK<1>)를 생성할 수 있다. 마찬가지로, 상기 제 2 내지 제 4 뱅크 프리차지 제어부(412-414)는 각각 제 2 내지 제 4 메모리 뱅크와 연결된 제 1 데이터 입출력 라인을 프리차지시키기 위해 제 2 내지 제 4 메모리 뱅크와 관련된 라이트 신호(WSTB_BK<2:4>), 리드 신호(RD_BK<2:4>) 및 프리차지 신호(LIOPCG_BK<2:4>)를 수신하여 제 2 내지 제 4 뱅크 리드 프리차지 신호(RDPCG_BK<2:4>) 및 제 2 내지 제 4 뱅크 라이트 프리차지 신호(WTPCG_BK<2:4>)를 생성할 수 있다. 상기 프리차지 제어부(410)는 상기 반도체 메모리 장치(1)가 포함하는 복수의 메모리 뱅크와 연결된 제 1 데이터 입출력 라인의 프리차지 전압의 레벨을 개별적으로 설정할 수 있기 때문에, 반도체 메모리 장치(1)의 동작에 소모되는 전류를 더욱 감소시킬 수 있을 것이다.
또한, 본 발명의 실시예에 따른 프리차지 회로는 상기 제 1 데이터 입출력 라인에 적용되는 것으로 설명되었으나, 상기 제 2 및 제 3 데이터 입출력 라인의 프리차지 방식에 대해서도 본 발명의 구성 및 동작이 수정 및/또는 변경되어 적용될 수 있을 것이다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (18)

  1. 리드 신호, 라이트 신호 및 프리차지 신호에 응답하여 리드 프리차지 신호 및 라이트 프리차지 신호를 생성하는 프리차지 제어부;
    상기 리드 프리차지 신호에 응답하여 데이터 입출력 라인을 제 1 전압의 레벨로 프리차지시키는 제 1 프리차지부; 및
    상기 라이트 프리차지 신호에 응답하여 상기 데이터 입출력 라인을 제 2 전압 및 제 3 전압 중 하나로 프리차지시키는 제 2 프리차지부를 포함하는 프리차지 회로.
  2. 제 1 항에 있어서,
    상기 프리차지 제어부는 상기 리드 신호 및 상기 프리차지 신호가 인에이블되면 상기 리드 프리차지 신호를 인에이블시키고, 상기 라이트 신호 및 상기 프리차지 신호가 인에이블되면 상기 라이트 프리차지 신호를 인에이블시키는 프리차지 회로.
  3. 제 1 항에 있어서,
    상기 프리차지 제어부는 상기 프리차지 신호가 인에이블되면 상기 리드 프리차지 신호를 인에이블 시키고, 상기 프리차지 신호가 디스에이블되면 상기 리드 프리차지 신호 및 상기 라이트 프리차지 신호를 디스에이블시키는 프리차지 회로.
  4. 제 1 항에 있어서,
    상기 제 2 전압의 레벨은 상기 제 3 전압의 레벨보다 낮고, 상기 제 3 전압의 레벨은 상기 제 1 전압의 레벨보다 낮은 프리차지 회로
  5. 라이트 신호, 라이트 종료 신호 및 프리차지 신호에 응답하여 리드 프리차지 신호 및 라이트 프리차지 신호를 생성하는 프리차지 제어부;
    상기 리드 프리차지 신호에 응답하여 데이터 입출력 라인을 제 1 전압의 레벨로 프리차지시키는 제 1 프리차지부; 및
    상기 라이트 프리차지 신호에 응답하여 상기 데이터 입출력 라인을 제 2 전압 및 제 3 전압 중 하나로 프리차지시키는 제 2 프리차지부를 포함하는 프리차지 회로.
  6. 제 5 항에 있어서,
    상기 프리차지 제어부는 상기 라이트 종료 신호 및 상기 프리차지 신호가 인에이블되면 상기 리드 프리차지 신호를 인에이블시키고, 상기 라이트 신호 및 상기 프리차지 신호가 인에이블되면 상기 라이트 프리차지 신호를 인에이블시키는 프리차지 회로.
  7. 제 5 항에 있어서,
    상기 프리차지 제어부는 상기 프리차지 신호가 인에이블되면 상기 리드 프리차지 신호를 인에이블시키고, 상기 프리차지 신호가 디스에이블되면 상기 리드 프리차지 신호 및 상기 라이트 프리차지 신호를 디스에이블시키는 프리차지 회로.
  8. 제 5 항에 있어서,
    상기 제 3 전압의 레벨은 상기 제 1 전압의 레벨보다 낮고, 상기 제 2 전압의 레벨은 상기 제 3 전압의 레벨보다 낮은 프리차지 회로.
  9. 데이터를 전송하는 제 1 데이터 입출력 라인; 및
    리드 동작이 수행되는 중에 상기 제 1 데이터 입출력 라인을 제 1 전압의 레벨로 프리차지시키고, 라이트 동작이 수행되는 중에 상기 제 1 데이터 입출력 라인을 제 2 전압 및 제 3 전압의 레벨 중 하나로 프리차지시키는 프리차지 회로를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 프리차지 회로는 라이트 신호, 리드 신호 및 프리차지 신호에 응답하여 리드 프리차지 신호 및 라이트 프리차지 신호를 생성하는 프리차지 제어부;
    상기 리드 프리차지 신호에 응답하여 상기 제 1 데이터 입출력 라인을 상기 제 1 전압의 레벨로 프리차지시키는 제 1 프리차지부; 및
    상기 라이트 프리차지 신호에 응답하여 상기 제 2 데이터 입출력 라인을 상기 제 2 및 제 3 전압의 레벨 중 하나로 프리차지시키는 제 2 프리차지부를 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 프리차지 제어부는 상기 리드 신호 대신 라이트 종료 신호에 응답하여 상기 리드 프리차지 신호 및 상기 라이트 프리차지 신호를 생성하는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    상기 프리차지 제어부는 상기 리드 신호 및 상기 프리차지 신호가 인에이블되면 상기 리드 프리차지 신호를 인에이블시키고, 상기 라이트 신호 및 상기 프리차지 신호가 인에이블되면 상기 라이트 프리차지 신호를 인에이블시키는 반도체 메모리 장치.
  13. 제 10 항에 있어서,
    상기 프리차지 제어부는 상기 프리차지 신호가 인에이블되면 상기 리드 프리차지 신호를 인에이블시키고, 상기 프리차지 신호가 디스에이블되면 상기 리드 프리차지 신호 및 상기 라이트 프리차지 신호를 디스에이블시키는 반도체 메모리 장치.
  14. 제 9 항에 있어서,
    상기 제 3 전압의 레벨은 상기 제 1 전압의 레벨보다 낮고, 상기 제 2 전압의 레벨은 상기 제 3 전압의 레벨보다 낮은 반도체 메모리 장치.
  15. 제 9 항에 있어서,
    전압 선택신호에 응답하여 상기 프리차지 회로로 제 2 및 제 3 전압 중 하나를 제공하는 전압 공급부를 더 포함하는 반도체 메모리 장치.
  16. 제 9 항에 있어서,
    상기 제 1 데이터 입출력 라인은 입출력 스위치 신호에 응답하여 턴온되는 입출력 스위치를 통해 제 2 데이터 입출력 라인과 연결되고, 상기 제 2 데이터 입출력 라인은 컬럼 선택신호에 응답하여 턴온되는 컬럼 스위치를 통해 비트라인 및 메모리 셀과 연결되는 반도체 메모리 장치.
  17. 제 9 항에 있어서,
    상기 제 1 데이터 입출력 라인은 입출력 드라이빙부를 통해 제 3 데이터 입출력 라인과 연결되는 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 입출력 드라이빙부는 상기 라이트 동작에서 상기 제 3 데이터 입출력 라인을 통해 전송된 데이터의 레벨에 따라 상기 제 1 데이터 입출력 라인을 구동하고, 상기 리드 동작에서 상기 제 1 데이터 입출력 라인의 전압 레벨 변화를 감지하여 생성된 데이터를 상기 제 3 데이터 입출력 라인으로 출력하는 반도체 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170103272A (ko) * 2016-03-03 2017-09-13 에스케이하이닉스 주식회사 반도체장치

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150144605A (ko) * 2014-06-17 2015-12-28 에스케이하이닉스 주식회사 반도체 장치
KR102636444B1 (ko) * 2016-10-04 2024-02-15 에스케이하이닉스 주식회사 프리차지 제어 장치 및 이를 포함하는 반도체 장치
KR102576767B1 (ko) * 2018-12-03 2023-09-12 에스케이하이닉스 주식회사 반도체장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4005663B2 (ja) * 1997-05-09 2007-11-07 株式会社東芝 半導体記憶装置
KR100282045B1 (ko) * 1998-08-07 2001-03-02 윤종용 강유전체 커패시터를 구비한 불 휘발성 다이나믹 랜덤 엑세스메모리
JP2001015352A (ja) * 1999-06-30 2001-01-19 Mitsubishi Electric Corp 変圧器
JP2002133876A (ja) * 2000-10-23 2002-05-10 Hitachi Ltd 半導体記憶装置
KR100528468B1 (ko) * 2003-02-26 2005-11-15 삼성전자주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR100555568B1 (ko) * 2004-08-03 2006-03-03 삼성전자주식회사 온/오프 제어가 가능한 로컬 센스 증폭 회로를 구비하는반도체 메모리 장치
KR100599213B1 (ko) * 2005-06-30 2006-07-12 삼성전자주식회사 입출력 라인 프리차지 회로, 이를 구비한 반도체 메모리장치, 및 입출력 라인 프리차지 방법
KR20070109182A (ko) * 2006-05-10 2007-11-15 주식회사 하이닉스반도체 반도체 메모리의 프리차지 장치
KR100763253B1 (ko) * 2006-05-30 2007-10-04 삼성전자주식회사 반도체 메모리 장치 및 그에 따른 프리차아지 방법
JP2008140529A (ja) * 2006-12-05 2008-06-19 Toshiba Corp 半導体記憶装置
JP2011044214A (ja) * 2009-08-24 2011-03-03 Elpida Memory Inc 半導体メモリ及び半導体装置
US8559254B2 (en) 2010-07-07 2013-10-15 Hynix Semiconductor Inc. Precharging circuit and semiconductor memory device including the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170103272A (ko) * 2016-03-03 2017-09-13 에스케이하이닉스 주식회사 반도체장치

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