CN104424981A - 数据训练器件 - Google Patents

Abstract

一种数据训练器件，包括：训练控制块，所述训练控制块被配置成当根据模式寄存器写入命令执行写入训练操作时随着字线被去激活而将用于驱动位线感测放大器的驱动信号激活；以及位线感测放大器，所述位线感测放大器被配置成根据来自训练控制块的驱动信号来存储训练数据。

Description

数据训练器件

相关申请的交叉引用

本申请要求2013年9月10日向韩国知识产权局提交的申请号为10-2013-0108444的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

各种实施例总体而言涉及一种数据训练器件，更具体而言，涉及一种通过利用位线感测放大器来改善写入训练精度的技术。

背景技术

半导体存储器件已经不断在发展以增大集成度并且提高操作速度。为了提高操作速度，已经公开了一种所谓的同步型半导体存储器件，其能够与从存储器芯片的外部提供的时钟同步操作。

DDR（双倍数据速率）同步型存储器件采用在一个时钟周期期间处理两段数据（即，每段数据1比特或更多）的方案。在DDR同步型存储器件的每个数据输入/输出引脚中，与从外部输入的时钟的上升沿和下降沿同步地连续输入和输出两段数据。因此，由于可以实现为传统的SDR同步型存储器件至少两倍宽的带宽而不增加时钟频率，所以可以实现高速操作至相应的程度。

在用低电源电压操作的低功耗DDR同步型存储器件中，重要的是减小电流损耗。为此，在低功耗DDR同步型存储器件中，内部时钟应当仅在必然需要的时段被使能，以便减小操作电流。

也就是说，在传统的低功耗DDR同步型存储器件中，在利用芯片选择信号的设定时间施加命令之后，内部时钟仅在合适的时间被使能，而在其他的时段被禁止以减小操作电流。为此，仅当数据时钟的上升沿和下降沿在数据有效窗内时，半导体存储器件可以被精确地输入数据。然而，随着存储器件的操作频率逐步地增大，芯片选择信号以逐步变得更短的设定和保持时间被施加。

半导体器件包括数据训练器件，数据训练器件用于接收预定的输入数据，并且控制预定的数据的设定和保持时间。当从半导体存储器件（例如，DRAM）中读取数据、和将数据写入半导体存储器件时，执行数据训练以控制数据之间的倾斜。

这种数据训练器件被提供用于要输入的每段数据，并且执行控制每段数据的设定时间和保持时间相对于时钟在合适的范围内的功能。这里，数据训练指一种调整和控制数据与时钟（数据选通信号）之间的设定时间和保持时间的操作。

然而，即使关于从数据引脚输入的每个数据的设定时间和保持时间被精确地设定，但是在半导体器件以较高速度操作或者在每个数据通道中发生倾斜的情况下，数据的设定时间和保持时间可能超出合适的范围。

换言之，在传送数据时钟和数据的过程中，由于物理延迟因素，所以数据时钟的上升沿和下降沿可能不在数据的有效窗内。在这种情况下，半导体存储器件会被输入错误的数据。具体地，由于在高速操作系统中数据的有效窗（UI）逐步地减小、而数据量增大，所以稳定的数据传送变得困难。

因而，在高速操作规范中，已经使用了如下方法，其中数据被锁存在DQ缓冲器的输出端子中而不通过用于控制设定时间或保持时间的电路。在这种结构中，在DQ数据快而DQS（数据选通信号）慢的情况下，需要写入训练来将DQ数据与DQS点对准。

发明内容

本文描述了一种数据训练器件，所述数据训练器件能在写入训练操作中将各种数据模式存储在位线感测放大器中，由此精确地确保数据窗。

在本发明的一个实施例中，一种数据训练器件包括：训练控制块，被配置成当根据模式寄存器写入命令执行写入训练操作时，随着字线被去激活而将用于驱动位线感测放大器的驱动信号激活；以及位线感测放大器，被配置成根据来自训练控制块的驱动信号来存储训练数据。

在本发明的一个实施例中，一种数据训练器件包括：至少一个存储体，经由数据总线与控制器电耦接，存储体包括位线感测放大器和单元阵列；训练控制块，被配置成在字线被去激活期间将用于驱动位线感测放大器的驱动信号激活。所述位线感测放大器被配置成根据来自训练控制块的驱动信号来存储训练数据，并且其中，所述单元阵列被配置成当字线被去激活时允许已经存储其中的数据被保护。

在本发明的一个实施例中，一种系统包括：处理器；控制器，被配置成接收来自处理器的请求和数据；以及存储器单元，被配置成接收来自控制器的请求和数据，其中，控制器包括：训练控制块，被配置成当根据模式寄存器写入命令执行写入训练操作时，随着字线被去激活而将用于驱动位线感测放大器的驱动信号激活；以及位线感测放大器，被配置成根据来自训练控制块的驱动信号存储训练数据。

附图说明

结合附图来描述本发明的特点、方面和实施例，其中：

图1是解释根据本公开的一个实施例的数据训练器件的构思的配置图；

图2是图1中的训练控制块的详细配置图；

图3是图2中的位线感测放大器驱动单元的详细电路图；

图4是图2中的位线感测放大器的详细电路图；

图5是根据本公开的实施例的数据训练器件的操作时序图；以及

图6说明采用根据本发明的实施例的数据训练器件的系统的框图。

具体实施方式

在下文中，将经由实施例的不同实例，参照附图来描述根据本发明的数据训练器件。

图1是解释根据本公开的一个实施例的数据训练器件的构思的配置图。

根据本公开的一个实施例的数据训练器件包括：控制器10、DQ（数据）区20、多个存储体BK0至BK7、以及训练控制块30。每个存储体BK0至BK7包括用于存储数据的单元阵列（将在随后描述）、和位线感测放大器BLSA。尽管在本公开的实施例中描述了8个存储体被示例性地作为多个存储体BK0至BK7，但是应当注意的是，本公开的实施例不限制于此，而存储体的数目可以完全改变。

首先，将描述用于将数据存储在位线感测放大器BLSA中的步骤。根据本公开的实施例的数据训练器件接收从控制器10经由DQ区20施加的数据。经由DQ区20接收的数据被经由数据总线DB传送至存储体BK0至BK7。在训练控制块30的控制下传送至存储体BK0至BK7的数据被存储在存储体BK0至BK7的位线感测放大器BLSA中。

相反，将描述读取存储在位线感测放大器BLSA中的数据的步骤。存储在存储体BK0至BK7中的位线感测放大器BLSA中的数据被经由数据总线DB传送至DQ区20。传送至DQ区20的数据被输出至外部控制器10。

控制器10比较初始传送至存储体BK0至BK7的写入数据与从位线感测放大器BLSA中读取的读取数据，并且执行数据训练操作。控制器10在写入操作中基于DQS（数据选通信号）的选通时间来扫描DQ数据。换言之，经由读取写入的数据然后确定写入数据的方案来发现最佳的数据窗。

图2是图1中的训练控制块30的详细配置图。

训练控制块30包括：训练控制信号发生单元100、选择单元110、位线感测放大器驱动单元120以及行控制单元140。

训练控制信号发生单元100被配置成产生用于执行训练操作的训练控制信号WT_TR。选择单元110被配置成选择特定存储体（或者存储矩阵）的位线感测放大器130、并且产生感测放大器控制信号。感测放大器控制信号包括：位线均衡信号BLEQ、上拉驱动信号SAP1和SAP2B、以及下拉驱动信号SAN。

通过选择单元110产生的感测放大器控制信号被输出至位线感测放大器驱动单元120。位线感测放大器驱动单元120被配置成根据感测放大器控制信号来将驱动信号提供给位线感测放大器130的上拉电源线RTO和下拉电源线SB。位线感测放大器130被配置成：根据位线均衡信号BLEQB和从上拉电源线RTO和下拉电源线SB施加的驱动信号，来存储从输入/输出线SIO和SIOB施加的写入数据。

行控制单元140被配置成根据从训练控制信号发生单元100施加的训练控制信号WT_TR，来控制将字线WL激活还是去激活。例如，施加在激活的状态下的训练控制信号WT_TR的情况下，行控制单元140禁止字线WL，以将字线WL控制成去激活的状态。即，字线WL被去激活，使得写入数据不被存储在单元阵列CA中，并且用于训练的写入数据仅被存储在位线感测放大器130中。

为了执行写入训练操作，需要各种数据模式。当各种数据段存储在存储体中时读取数据变得可能，而为此，需要额外的数据存储。在本公开的实施例中，训练数据被存储在存储体中的位线感测放大器130中。

图3是图2中的位线感测放大器驱动单元120的详细电路图。

位线感测放大器驱动单元120包括：预充电驱动部121、上拉驱动部122和123、以及下拉驱动部124。

预充电驱动部121被配置成：在预充电模式下，根据位线均衡信号BLEQ，将预充电电压VBLP提供给上拉电源线RTO和下拉电源线SB。预充电驱动部121包括多个NMOS晶体管N1至N3，多个NMOS晶体管N1至N3的栅极端子共同电耦接。

NMOS晶体管N1电耦接在预充电电压VBLP的施加端子和上拉电源线RTO之间，而NMOS晶体管N2电耦接在预充电电压VBLP的施加端子和下拉电源线SB之间。NMOS晶体管N3电耦接在上拉电源线RTO和下拉电源线SB之间。

上拉驱动部122被配置成：在过驱动时段期间，当上拉驱动信号SAP1被激活时，将电源电压VDD作为过驱动电压提供给上拉电源线RTO。上拉驱动部122包括NMOS晶体管N4。NMOS晶体管N4电耦接在电源电压VDD的施加端子和上拉电源线RTO之间，并且经由NMOS晶体管N4的栅极端子被施加上拉驱动信号SAP1。

上拉驱动部123被配置成：在激活时段期间，当上拉驱动信号SAP2B被激活时，将核心电压VCORE提供给上拉电源线RTO。上拉驱动部123包括PMOS晶体管P1。PMOS晶体管P1电耦接在核心电压VCORE的施加端子和上拉电源线RTO之间，并且经由PMOS晶体管P1的栅极端子被施加上拉驱动信号SAP2B。

下拉驱动部124被配置成：在激活时段期间，当下拉驱动信号SAN被激活时，将接地电压VSS提供给下拉电源线SB。下拉驱动部124包括NMOS晶体管N5。NMOS晶体管N5电耦接在接地电压VSS的施加端子和下拉电源线SB之间，并且经由NMOS晶体管N5的栅极端子被施加下拉驱动信号SAN。

以下将描述如上所提及配置的位线感测放大器驱动单元120的操作。

首先，在位线均衡信号BLEQ处于低电平的激活时段期间，预充电驱动部121的各个晶体管关断。根据这个事实，预充电电压VBLP不被提供给上拉电源线RTO和下拉电源线SB。

在施加激活命令之后，字线WL被激活，并且当位线对BL和BLB形成时进入过驱动时段。在过驱动时段期间，上拉驱动信号SAP1和上拉驱动信号SAP2B具有高电平，而下拉驱动信号SAN具有低电平。

也就是说，在上拉驱动信号SAP1处于高电平的情况下，上拉驱动部122的NMOS晶体管N4导通。因此，上拉电源线RTO被过驱动成电源电压VDD的电平。

在过驱动时段期间，由于上拉驱动信号SAP2B具有高电平，、而下拉驱动信号SAN具有低电平，所以上拉驱动部123和下拉驱动部124保持关断状态。

在过驱动时段之后的激活操作时段期间，上拉驱动信号SAP1转换成低电平，并且上拉驱动部122关断。另外，随着上拉驱动信号SAP2B转换成低电平，上拉驱动部123导通。根据这个事实，在激活操作时段期间，上拉电源线RTO被驱动成核心电压VCORE的电平。以这种方式，当上拉电源线RTO的电压电平在过驱动时段期间上升时，在过驱动时段之后下降至核心电压VCORE的电平。

此后，字线WL被激活直到位线均衡信号BLEQ转换成高电平。如果位线均衡信号BLEQ转换成高电平，则进入预充电时段，并且字线WL被禁止。

图4是图2中的单元阵列CA和位线感测放大器130的详细电路图。

每个存储体BK（即，图1中的BK0至BK7）包括单元阵列CA和位线感测放大器130。当字线WL被激活时，单元阵列CA存储从位线BL和BLB中施加的数据，或者将存储的数据经由位线BL和BLB输出至位线感测放大器130。

单元阵列CA的单位单元包括一个开关元件T和一个电容器C。开关元件T电耦接在位线BL和电容器C之间，并且根据字线WL选择性地执行开关操作。电容器C电耦接在单元极板电压（cell plate voltage）VCP的施加端子和开关元件T之间，并且存储数据。如果字线WL被激活，则开关元件T导通，并且从位线BL施加的数据被存储在电容器C中。

位线感测放大器130包括：预充电部131、储存部132和列选择部133。

预充电部131包括多个NMOS晶体管N6至N8，它们的栅极端子共同电耦接。NMOS晶体管N6电耦接在位线对BL和BLB之间。NMOS晶体管N7和N8串联电耦接在位线对BL和BLB之间，并且经由它们的公共漏极端子被施加预充电电压VBLP。

多个NMOS晶体管N6至N8经由它们的公共栅极端子被施加位线均衡信号BLEQ。位线均衡信号BLEQ是随着位线均衡信号BLEQB被反相器IV1反相而产生的信号，并且具有与位线均衡信号BLEQB相反的相位。

在预充电部131中，在位线均衡信号BLEQ处于高电平的情况下，全部的NMOS晶体管N6至N8导通，并且位线对BL和BLB被预充电至预充电电压VBLP的电平。相反，在位线均衡信号BLEQ处于低电平的情况下，全部的NMOS晶体管N6至N8关断。

储存部132包括：PMOS晶体管P2和P3、以及NMOS晶体管N9和N10。PMOS晶体管P2和P3以及NMOS晶体管N9和N10的栅极端子交叉耦接。

PMOS晶体管P2和NMOS晶体管N9串联电耦接在上拉电源线RTO和下拉电源线SB之间。PMOS晶体管P2和NMOS晶体管N9的公共漏极端子与位线BL电耦接。PMOS晶体管P3和NMOS晶体管N10串联耦接在上拉电源线RTO和下拉电源线SB之间。PMOS晶体管P3和NMOS晶体管N10的公共漏极端子与位线BLB电耦接。

根据这个事实，储存部132根据从上拉电源线RTO和下拉电源线SB施加的驱动信号而将数据存储在具有锁存结构的PMOS晶体管P2和P3以及NMOS晶体管N9和N10中。

列选择部133包括NMOS晶体管N11和N12。NMOS晶体管N11电耦接在位线BL和输入/输出线SIO之间，并且经由NMOS晶体管N11的栅极端子被施加列选择信号Yi。NMOS晶体管N12电耦接在位线BLB和输入/输出线SIOB之间，并且经由NMOS晶体管N12的栅极端子被施加列选择信号Yi。

因此，在列选择部133中，在列选择信号Yi处于高电平的情况下，NMOS晶体管N11和N12导通。在这种情况下，从位线对BL和LB施加的读取数据被传送至输入/输出线SIO和SIOB，或者从输入/输出线SIO和SIOB施加的写入数据被存储在储存部132中。

输入/输出线SIO和SIOB可以与图1中所示的数据总线DB相对应。在写入训练操作中，从输入/输出线SIO和SIOB施加的写入数据被存储在位线感测放大器130中。

此时，由于字线WL被行控制单元140去激活（禁止），存储在位线感测放大器130中的数据不被传送至单元阵列CA。根据这个事实，可以保护存储在单元阵列CA中的数据。此外，由于位线均衡信号BLEQ被选择单元110去激活（成低电平），所以位线对BL和BLB不被预充电。

以下将参照图5的操作时序图来描述具有如上所提及的配置的根据本公开的实施例的数据训练器件的操作过程。

首先，训练控制信号发生单元100在数据训练模式下激活并且输出用于执行训练操作的训练控制信号WT_TR。如果训练控制信号WT_TR被激活，则选择单元110选择特定存储体（或存储矩阵）的位线感测放大器130，并且输出位线均衡信号BLEQ、上拉驱动信号SAP1和SAP2B、以及下拉驱动信号SAN。

此后，通过选择单元110产生的感测放大器控制信号被输出至位线感测放大器驱动单元120。位线感测放大器驱动单元120根据感测放大器控制信号将驱动信号提供给位线感测放大器130的上拉电源线RTO和下拉电源线SB。换言之，位线感测放大器驱动单元120驱动上拉电源线RTO和下拉电源线SB，并且执行控制任务，使得数据被存储在储存部132中。

然后，位线感测放大器130根据位线均衡信号BLEQB和从上拉电源线RTO和下拉电源线SB施加的驱动信号来存储从输入/输出线SIO和SIOB施加的写入数据。

在训练控制信号WT_TR在激活状态下被施加的情况下，行控制单元140禁止字线WL以将字线WL控制成去激活状态。即，通过将字线WL去激活，写入数据不被存储在单元阵列CA中，并且用于训练的写入数据仅被存储在位线感测放大器130中。

此外，在DDR同步型存储器件的每个数据输入/输出引脚中，与从外部输入的时钟的上升沿和下降沿同步地连续输入和输出两个数据。因此，由于可以实现相比于传统的SDR同步型存储器件至少两倍宽的带宽，所以可以将高速操作实现至相应的程度。

在JEDEC（联合电子设备工程委员会）提出的DDR同步型存储器件的规范中，规定了测试执行为：经由接收模式寄存器写入（MRW）命令来进入测试模式，以测试DDR存储器件是否正常操作。

近来，随着技术的发展，半导体存储器件不断趋向于高度集成和高速操作，并且通过安装至从大尺寸的家用电子装置至小尺寸的移动装置的各种产品而被利用。根据这个事实，半导体存储器件在被大量生产，并且为了降低失效率，在执行各种测试。

通常，在完成晶片制造工艺之后，在封装之前的步骤测试半导体存储器件的性能。为此，进行设定使得当输入特定的命令和地址时，半导体存储器件进入测试模式。

具体地，当以高电平输入特定的地址信号，并且输入模式寄存器写入命令时，诸如LPDDR4规格的高性能半导体存储器件进入测试模式。

当模式寄存器写入命令MRW被激活时，根据本公开的实施例的训练控制信号发生单元100判定进入写入训练模式，并且识别写入训练模式。与时钟CLK同步输入模式寄存器写入命令MRW。

也就是说，训练控制信号发生单元100提供输入有设置在寄存器中的模式的信息的模式寄存器写入命令操作。在本公开的实施例中，根据模式寄存器写入命令MRW来区分写入训练进入操作和写入训练退出操作。

当施加模式寄存器写入命令MRW之后经过时间tRP（RAS预充电时间）时，训练控制信号发生单元100根据激活命令ACT来激活并输出训练控制信号WT_TR。从训练控制信号WT_TR被激活时的时刻起施加的写入数据被识别为有效数据。

然后，在施加激活命令ACT（即，ACT+1/2）之后经过时间tRCD（RAS至CAS延迟）时，施加写入命令WT（即，WT-1/2）。如果施加写入命令WT，则控制器10将写入数据传送至DQ区10。施加至DQ区10的写入数据经由数据总线DB传送至存储体BK的位线感测放大器130，并且被存储在其中。

通过选择单元110选中的存储体BK的位线感测放大器130可以通过位线感测放大器驱动单元120来驱动，并且可以存储经由数据总线DB施加的写入数据。另外，如果训练控制信号WT_TR被激活，则字线WL被行控制单元140禁止。根据这个事实，在数据不被另外地存储在单元阵列CA中的状态下，用于写入训练操作的写入数据仅被存储在位线感测放大器130的储存部132（即，WL+1ck+BL/2+tWTR）。

接着，如果施加读取命令RD（即，RD-1/2），则通过位线感测放大器130锁存的读取数据被输出至数据总线DB。在施加读取命令RD之后，读取操作被执行而持续时间tWTR（写入至读取时间）。

当执行读取操作之后经过时间tRTP（读取至预充电时间）时，施加预充电命令PRE。在JEDEC的规范中规定了时间tRTP，并且时间tRTP的值存储在模式寄存器设置（MRS）中。响应于在施加读取命令RD之后经过时间tRTP时的时刻通过预充电信号发生电路激活的预充电信号执行自动预充电（即，RL+tRTP）。

如果施加预充电命令PRE（即，PRE-1/2），则位线均衡信号BLEQ被激活成高电平，并且位线感测放大器130被预充电成预充电电压VBLP的电平。在特定的存储体BK被选中用以执行写入训练操作的情况下，仅选中的存储体BK被预充电。换言之，为了在读取操作之后将另外的数据模式存储在位线感测放大器130中，在执行预充电操作之后（即，tRP）再次写入数据。

此后，如果再次施加模式寄存器写入命令MRW，则训练控制信号发生单元100将训练控制信号WT_TR去激活，以退出写入训练模式。可以进行设定，使得在时间tMRD（模式寄存器设置命令周期时间）期间完成模式寄存器写入操作。

从以上描述显然的是，根据本公开的实施例，由于在写入训练操作期间各种数据模式被存储在位线感测放大器中，所以可以精确地确保数据窗。

此外，根据本公开的实施例，由于在以高速操作的产品中不需要准备额外的数据存储执行写入训练操作，所以可以减小产品的尺寸。

以上讨论的数据训练器件在存储器件、处理器以及计算机系统的设计中特别有用。例如，参见图6，利用根据本发明的实施例的存储体控制器的系统的框图被示出，并且通常由附图标记1000来表示。系统1000可以包括一个或多个处理器或中央处理单元（“CPU”）1100。CPU1100可以单独或者与其他的CPU组合使用。尽管CPU1100将主要以单数表示，但是对于本领域的技术人员将理解的是，可以实施具有任何数目的物理或逻辑CPU的系统。

芯片组1150可以可操作地与CPU1100耦接。芯片组1150是用于系统1000的CPU1100和其他的部件之间的信号的通信路径，其他的部件可以包括存储器控制器1200、输入/输出（“I/O”）总线1250、以及盘驱动器控制器1300。根据系统的配置，大量不同信号中的任何一个可以经由芯片组1150来传送，并且本领域的技术人员将理解的是，可以容易地调整遍布系统1000的信号的路径，而不改变系统的基本类型。

如上所述，存储器控制器1200可以可操作性地与芯片组1150耦接。存储器控制器1200可以包括至少一个数据训练器件，所述数据训练器件包括：训练控制块，被配置成当根据模式寄存器写入命令执行写入训练操作时随着字线被去激活而将用于驱动位线感测放大器的驱动信号激活；和位线感测放大器，被配置成根据来自训练控制块的驱动信号来存储训练数据。因而，经由芯片组1150，存储器控制器1200可以接收从CPU1100提供的请求。在可替选的实施例中，存储器控制器1200可以被集成在芯片组1150中。存储器控制器1200可以可操作地与一个或多个存储器件1350耦接。在一个实施例中，存储器件1350可以对应于并且包括以上参照图1至图5所讨论的数据训练器件，并且包括所述数据训练器件，所述数据训练器件可以包括用于限定多个存储器单元的多个字线和多个位线。存储器件1350可以是大量工业标准的存储器类型中的任何一个，包括但不限制于单列直插存储器模块（“SIMM”）和双列直插存储器模块（“DIMM”）。另外，存储器件1350可以通过存储指令和数据两者而有利于外部数据储存器件的安全去除。

芯片组1150也可以与I/O总线1250耦接。I/O总线1250可以用作用于从芯片组1150至I/O设备1410、1420以及1430的信号的通信路径。I/O设备1410、1420和1430可以包括：鼠标1410、视频显示器1420或者键盘1430。I/O总线1250可以利用大量通信协议中的任何一个来与I/O设备1410、1420以及1430通信。另外，I/O总线1250可以被集成在芯片组1150中。

盘驱动器控制器1300也可以可操作性地与芯片组1150耦接。盘驱动器控制器1300可以用作芯片组1150和一个或多个内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过存储指令和数据两者而有利于外部数据储存器件的断开连接。盘驱动器控制器1300和内部盘驱动器1450可以彼此通信，或者利用任何一种通信协议与芯片组1150通信，包括以上关于I/O总线1250提及的全部通信协议。

重要的是注意以上结合图6描述的系统1000仅仅是利用了具有以上参考图1至图5所述的数据训练器件的存储器控制器的系统的一个实例。在可替选的实施例中，诸如蜂窝电话或数码照相机，部件可以与图6中所示的实施例不同。

尽管以上应描述了某些实施例，但是对于本领域的技术人员应当理解的是，描述的实施例仅仅是实例。因此，不应当基于描述的实施例来限制本文描述的数据训练器件。确切地说，应当仅根据所附权利要求并结合以上描述和附图来限制本文描述的数据训练器件。

在上文中，根据本公开的实施例给出了详细的描述。供作参考，可以示例出包括额外的组成元件的实施例以更详细地描述本公开，尽管所述组成元件与本公开的技术构思不直接相关。此外，包括诸如用于表示信号和电路的激活状态和去激活状态的使能、禁止、高和低等的术语的配置可以根据实施例来改变。另外，晶体管的配置可以根据场合要求来改变，以实现相同的功能。也就是说，PMOS晶体管和NMOS晶体管的配置可以彼此替代，并且如果需要的话，可以利用各种晶体管来实现。由于这种电路改变具有大量的情况，并且可以由本领域的普通技术人员容易地推断出，所以本文将省略其列举。

通过以上实施例可以看出，本申请提供了以下的技术方案。

技术方案1.一种数据训练器件，包括：

训练控制块，所述训练控制块被配置成：当根据模式寄存器写入命令执行写入训练操作时，随着字线被去激活而将用于驱动位线感测放大器的驱动信号激活；以及

所述位线感测放大器，所述位线感测放大器被配置成根据来自所述训练控制块的所述驱动信号来存储训练数据。

技术方案2.如技术方案1所述的数据训练器件，其中，所述训练控制块包括：

训练控制信号发生单元，所述训练控制信号发生单元被配置成：当执行所述写入训练操作时，激活并且输出训练控制信号；

选择单元，所述选择单元被配置成：根据所述训练控制信号来选择相应的存储体，并且输出感测放大器控制信号；以及

位线感测放大器驱动单元，所述位线感测放大器驱动单元被配置成：驱动所述感测放大器控制信号，并且将所述感测放大器控制信号提供给所述位线感测放大器的电源线。

技术方案3.如技术方案2所述的数据训练器件，其中，所述位线感测放大器驱动单元包括：

预充电驱动部，所述预充电驱动部被配置成根据位线均衡信号来对所述位线感测放大器的所述电源线预充电；

第一上拉驱动部，所述第一上拉驱动部被配置成：根据第一上拉驱动信号，在过驱动时段期间，上拉驱动上拉电源线；

第二上拉驱动部，所述第二上拉驱动部被配置成：根据第二上拉驱动信号，在激活时段期间，上拉驱动上拉电源线；以及

下拉驱动部，所述下拉驱动部被配置成：根据下拉驱动信号，在所述激活时段期间下拉驱动下拉电源线。

技术方案4.如技术方案1所述的数据训练器件，其中，所述训练控制块还包括：

行控制单元，所述行控制单元被配置成：当执行所述写入训练操作时，将所述字线去激活。

技术方案5.如技术方案1所述的数据训练器件，还包括：

控制器，所述控制器被配置成将所述训练数据传送至所述位线感测放大器。

技术方案6.如技术方案5所述的数据训练器件，其中，所述控制器通过比较传送至所述位线感测放大器的写入数据与从所述位线感测放大器读取的读取数据来执行数据训练操作。

技术方案7.如技术方案5所述的数据训练器件，还包括：

数据总线，所述数据总线被配置成将从所述控制器施加的所述训练数据传送至所述位线感测放大器。

技术方案8.如技术方案1所述的数据训练器件，还包括：

数据区，所述数据区被配置成被输入所述训练数据以及输出所述训练数据。

技术方案9.如技术方案1所述的数据训练器件，还包括：

单元阵列，所述单元阵列被配置成：在所述写入训练操作中，当所述字线被去激活时，允许已经存储在所述单元阵列之中的数据被保护。

技术方案10.如技术方案1所述的数据训练器件，其中，所述位线感测放大器包括：

预充电部，所述预充电部被配置成根据所述位线均衡信号来预充电位线对；

储存部，所述储存部被配置成根据所述驱动信号来存储从所述位线对中施加的数据；以及

列选择部，所述列选择部被配置成根据列选择信号来将所述训练数据传送至所述位线对。

技术方案11.如技术方案1所述的数据训练器件，其中，所述训练控制块根据所述模式寄存器写入命令来判定是进入所述写入训练操作还是退出所述写入训练操作。

技术方案12.如技术方案1所述的数据训练器件，其中，所述训练控制块根据在施加所述模式寄存器写入命令之后施加的激活命令来激活并输出所述训练控制信号。

技术方案13.如技术方案12所述的数据训练器件，其中，从所述训练控制信号被激活的时刻起施加的写入数据被识别为有效数据。

技术方案14.如技术方案12所述的数据训练器件，其中，当在所述激活命令之后施加的写入命令被激活时，写入数据被施加至所述位线感测放大器。

技术方案15.如技术方案14所述的数据训练器件，其中，根据在所述写入命令之后施加的读取命令，存储在所述位线感测放大器中的数据被读取。

技术方案16.如技术方案15所述的数据训练器件，其中，所述位线感测放大器在所述读取命令之后被预充电。

技术方案17.一种数据训练器件，包括：

至少一个存储体，所述至少一个存储体经由数据总线与控制器电耦接，所述存储体包括位线感测放大器和单元阵列；

训练控制块，所述训练控制块被配置成在字线被去激活期间将用于驱动所述位线感测放大器的驱动信号激活；

所述位线感测放大器被配置成根据来自所述训练控制块的所述驱动信号来存储训练数据，以及

其中，所述单元阵列被配置成：当所述字线被去激活时允许已经存储在所述单元阵列中的数据被保护。

技术方案18.一种系统，包括：

处理器；

控制器，所述控制器被配置成从所述处理器接收请求和数据；以及

存储器单元，所述存储器单元被配置成从所述控制器接收所述请求和所述数据，

其中，所述控制器包括：

训练控制块，所述训练控制块被配置成：当根据模式寄存器写入命令执行写入训练操作时，随着字线被去激活而将用于驱动位线感测放大器的驱动信号激活；以及

所述位线感测放大器，所述位线感测放大器被配置成根据来自所述控制控制块的所述驱动信号来存储训练数据。

附图中的附图标记列表

30：训练控制块

100：训练控制信号发生单元

110：选择单元

120：位线感测放大器驱动单元

140：行控制单元

Claims (10)

1.一种数据训练器件，包括：

训练控制块，所述训练控制块被配置成：当根据模式寄存器写入命令执行写入训练操作时，随着字线被去激活而将用于驱动位线感测放大器的驱动信号激活；以及

所述位线感测放大器，所述位线感测放大器被配置成根据来自所述训练控制块的所述驱动信号来存储训练数据。

2.如权利要求1所述的数据训练器件，其中，所述训练控制块包括：

训练控制信号发生单元，所述训练控制信号发生单元被配置成：当执行所述写入训练操作时，激活并且输出训练控制信号；

选择单元，所述选择单元被配置成：根据所述训练控制信号来选择相应的存储体，并且输出感测放大器控制信号；以及

位线感测放大器驱动单元，所述位线感测放大器驱动单元被配置成：驱动所述感测放大器控制信号，并且将所述感测放大器控制信号提供给所述位线感测放大器的电源线。

3.如权利要求2所述的数据训练器件，其中，所述位线感测放大器驱动单元包括：

预充电驱动部，所述预充电驱动部被配置成根据位线均衡信号来对所述位线感测放大器的所述电源线预充电；

第一上拉驱动部，所述第一上拉驱动部被配置成：根据第一上拉驱动信号，在过驱动时段期间，上拉驱动上拉电源线；

第二上拉驱动部，所述第二上拉驱动部被配置成：根据第二上拉驱动信号，在激活时段期间，上拉驱动上拉电源线；以及

下拉驱动部，所述下拉驱动部被配置成：根据下拉驱动信号，在所述激活时段期间下拉驱动下拉电源线。

4.如权利要求1所述的数据训练器件，其中，所述训练控制块还包括：

行控制单元，所述行控制单元被配置成：当执行所述写入训练操作时，将所述字线去激活。

5.如权利要求1所述的数据训练器件，还包括：

控制器，所述控制器被配置成将所述训练数据传送至所述位线感测放大器。

6.如权利要求5所述的数据训练器件，其中，所述控制器通过比较传送至所述位线感测放大器的写入数据与从所述位线感测放大器读取的读取数据来执行数据训练操作。

7.如权利要求5所述的数据训练器件，还包括：

数据总线，所述数据总线被配置成将从所述控制器施加的所述训练数据传送至所述位线感测放大器。

8.如权利要求1所述的数据训练器件，还包括：

数据区，所述数据区被配置成被输入所述训练数据以及输出所述训练数据。

9.如权利要求1所述的数据训练器件，还包括：

单元阵列，所述单元阵列被配置成：在所述写入训练操作中，当所述字线被去激活时，允许已经存储在所述单元阵列之中的数据被保护。

10.如权利要求1所述的数据训练器件，其中，所述位线感测放大器包括：

预充电部，所述预充电部被配置成根据所述位线均衡信号来预充电位线对；

储存部，所述储存部被配置成根据所述驱动信号来存储从所述位线对中施加的数据；以及

列选择部，所述列选择部被配置成根据列选择信号来将所述训练数据传送至所述位线对。