KR102647420B1 - 반도체장치 - Google Patents

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Abstract

반도체장치는 정보신호에 응답하여 외부제어신호로부터 플래그신호를 생성하는 정보신호변환회로; 및 상기 플래그신호에 응답하여 연속적인 액티브동작 중 프리차지동작을 수행하기 위한 내포프리차지신호를 생성하는 내포프리차지신호생성회로를 포함한다.

Description

반도체장치{SEMICONDUCTOR DEVICE}
본 발명은 액티브동작을 수행하는 반도체장치에 관한 것이다.
반도체장치는 외부에서 입력된 커맨드를 디코딩하여 액티브동작을 위한 액티브커맨드와, 프리차지동작을 위한 프리차지커맨드, 리드동작을 위한 리드커맨드 및 라이트동작을 위한 라이트커맨드를 생성한다.
액티브동작이 수행되면 워드라인이 활성화되어 셀에 저장된 데이터가 비트라인에 실리게 되고, 리드커맨드 또는 라이트커맨드에 의해 비트라인과 입출력라인 간의 데이터 전송이 수행된다. 비트라인 및 입출력라인에 데이터가 실린 상태에서 액티브동작, 리드동작 및 라이트동작 등이 수행되는 경우 오동작이 유발될 수 있으므로, 비트라인과 입출력라인을 기설정된 전압레벨로 프리차지하는 프리차지동작이 수행되어야 한다.
본 발명은 연속된 액티브동작을 수행하는 반도체장치를 제공한다.
이를 위해 본 발명은 정보신호에 응답하여 외부제어신호로부터 플래그신호를 생성하는 정보신호변환회로; 및 상기 플래그신호에 응답하여 연속적인 액티브동작 중 프리차지동작을 수행하기 위한 내포프리차지신호를 생성하는 내포프리차지신호생성회로를 포함하는 반도체장치를 제공한다.
또한, 본 발명은 외부제어신호에 의해 인에이블되는 플래그신호에 응답하여 연속적인 액티브동작 중 프리차지동작을 수행하기 위한 내포프리차지신호를 생성하는 내포프리차지신호생성회로; 및 상기 내포프리차지신호에 응답하여 액티브커맨드로부터 동작액티브신호를 생성하는 동작액티브신호생성회로를 포함하는 반도체장치를 제공한다.
본 발명에 의하면 연속된 액티브커맨드가 입력되는 경우 내부적으로 프리차지동작이 수행되도록 하여 별도의 프리차지커맨드에 의한 프리차지동작이 필요없어 동작속도를 향상시킬 수 있는 효과가 있다.
또한, 본 발명에 의하면 외부입력신호에 따라 연속된 커맨드에 따라 내부적으로 수행되는 프리차지동작의 수행 여부를 제어하는데, 상기 외부입력신호를 기존에 구비된 입력라인을 통해 입력받음으로써, 추가적인 라인 및 입력핀을 구비할 필요가 없어 비용 및 레이아웃 면적 소모를 감소시킬 수 있는 효과도 있다.
도 1은 본 발명의 일 실시예에 따른 반도체장치의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 반도체장치에 포함된 정보신호변환회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 3은 도 2에 도시된 정보신호변환회로에 포함된 선택출력회로의 일 실시예에 따른 회로도이다.
도 4는 도 2에 도시된 정보신호변환회로에 포함된 선택출력회로의 다른 실시예에 따른 회로도이다.
도 5는 JEDEC 스펙에 따라 외부제어신호를 통해 입력되는 신호들을 보여주는 표이다.
도 6은 도 1에 도시된 반도체장치에 포함된 동작액티브신호생성회로의 일 실시예에 따른 구성을 도시한 블럭도이다.
도 7은 도 1에 도시된 반도체장치가 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체장치는 커맨드디코더(1), 뱅크선택신호생성회로(2), 뱅크액티브신호생성회로(3), 정보신호변환회로(4), 내포(Implicit)프리차지신호생성회로(5), 동작액티브신호생성회로(6) 및 프리차지신호합성회로(7)를 포함할 수 있다.
커맨드디코더(1)는 외부제어신호(CA<1:M>)에 응답하여 프리차지커맨드(PCG) 및 액티브커맨드(ACT)를 생성할 수 있다. 커맨드디코더(1)는 외부제어신호(CA<1:M>)를 디코딩하여 프리차지커맨드(PCG) 및 액티브커맨드(ACT)를 생성할 수 있다. 외부제어신호(CA<1:M>)는 커맨드, 어드레스 및 데이터 중 적어도 하나가 전송되는 라인을 통해 전송될 수 있다. 외부제어신호(CA<1:M>)에 포함된 비트들 중 프리차지커맨드(PCG) 및 액티브커맨드(ACT) 생성에 사용되는 비트들은 실시예에 따라서 다양하게 설정될 수 있다. 프리차지커맨드(PCG)는 프리차지동작을 위해 인에이블될 수 있다. 액티브커맨드(ACT)는 액티브동작을 위해 인에이블될 수 있다. 프리차지커맨드(PCG) 및 액티브커맨드(ACT)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
뱅크선택신호생성회로(2)는 외부제어신호(CA<1:M>)에 응답하여 뱅크선택신호(BS<1:N>)를 생성할 수 있다. 뱅크선택신호생성회로(2)는 외부제어신호(CA<1:M>)를 디코딩하여 선택적으로 인에이블되는 비트를 포함하는 뱅크선택신호(BS<1:N>)를 생성할 수 있다. 외부제어신호(CA<1:M>)에 포함된 비트들 중 뱅크(미도시)를 선택하는데 사용되는 비트들은 실시예에 따라서 다양하게 설정될 수 있다. 뱅크선택신호(BS<1:N>)의 비트수는 실시예에 따라서 다양하게 설정될 수 있다. 뱅크선택신호(BS<1:N>)에 포함된 비트들이 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
뱅크액티브신호생성회로(3)는 합성프리차지신호(PCG_SUM), 동작액티브신호(ACT_OP) 및 뱅크선택신호(BS<1:N>)에 응답하여 뱅크액티브신호(BACT<1:N>)를 생성할 수 있다. 뱅크액티브신호생성회로(3)는 합성프리차지신호(PCG_SUM)가 인에이블되는 경우 모든 비트들이 디스에이블되는 뱅크액티브신호(BACT<1:N>)를 생성할 수 있다. 뱅크액티브신호생성회로(3)는 합성프리차지신호(PCG_SUM)가 디스에이블된 상태에서 동작액티브신호(ACT_OP)가 인에이블되는 경우 뱅크선택신호(BS<1:N>)에 의해 선택적으로 인에이블되는 뱅크액티브신호(BACT<1:N>)를 생성할 수 있다. 예를 들어, 뱅크액티브신호생성회로(3)는 합성프리차지신호(PCG_SUM)가 디스에이블되고, 동작액티브신호(ACT_OP)가 인에이블된 상태에서 뱅크선택신호(BS<1:N>)의 단위비트(BS<P>)가 인에이블되는 경우 인에이블된 뱅크액티브신호(BACT<1:N>)의 단위비트(BACT<P>)를 생성할 수 있다. 뱅크선택신호(BS<1:N>)에 포함된 비트들 중 인에이블된 비트에 따라 뱅크액티브신호(BACT<1:N>)에 포함된 비트들 중 인에이블되는 비트는 실시예에 따라서 다양하게 설정될 수 있다. 뱅크액티브신호(BACT<1:N>)에 포함된 비트들이 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
정보신호변환회로(4)는 정보신호(IF_MRS)에 응답하여 외부제어신호(CA<1:M>)로부터 플래그신호(IM_FLAG) 또는 칩아이디신호(CID)를 생성할 수 있다. 정보신호변환회로(4)는 정보신호(IF_MRS)의 논리레벨에 따라 외부제어신호(CA<1:M>)로부터 플래그신호(IM_FLAG) 또는 칩아이디신호(CID)를 선택적으로 생성할 수 있다. 예를 들어, 정보신호변환회로(4)는 정보신호(IF_MRS)가 로직하이레벨인 경우 외부제어신호(CA<1:M>)로부터 인에이블된 플래그신호(IM_FLAG)를 생성할 수 있고, 정보신호(IF_MRS)가 로직로우레벨인 경우 외부제어신호(CA<1:M>)로부터 인에이블된 칩아이디신호(CID)를 생성할 수 있다. 정보신호(IF_MRS)는 모드레지스터셋(Mode Register Set)에 의해 설정되어 내부에 저장될 수 있다. 플래그신호(IM_FLAG)는 액티브 상태의 뱅크(미도시)를 선택하기 위해 뱅크선택신호(BS<1:N>)가 입력되는 경우 기설정된 구간동안 프리차지동작을 수행한 후 액티브동작을 수행하기 위해 인에이블될 수 있다. 플래그신호(IM_FLAG) 및 칩아이디신호(CID)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
내포프리차지신호생성회로(5)는 플래그신호(IM_FLAG), 뱅크선택신호(BS<1:N>) 및 뱅크액티브신호(BACT<1:N>)에 응답하여 내포프리차지신호(IM_PCG)를 생성할 수 있다. 내포프리차지신호생성회로(5)는 플래그신호(IM_FLAG)가 디스에이블되는 경우 디스에이블된 내포프리차지신호(IM_PCG)를 생성할 수 있다. 내포프리차지신호생성회로(5)는 플래그신호(IM_FLAG)가 인에이블된 상태에서 뱅크선택신호(BS<1:N>)에 포함된 비트들 중 뱅크액티브신호(BACT<1:N>)에 포함된 비트들 중 인에이블된 비트에 대응하는 비트가 디스에이블되는 경우 디스에이블된 내포프리차지신호(IM_PCG)를 생성할 수 있다. 내포프리차지신호생성회로(5)는 플래그신호(IM_FLAG)가 인에이블된 상태에서 뱅크선택신호(BS<1:N>)에 포함된 비트들 중 뱅크액티브신호(BACT<1:N>)에 포함된 비트들 중 인에이블된 비트에 대응하는 비트가 인에이블되는 경우 인에이블된 내포프리차지신호(IM_PCG)를 생성할 수 있다. 활성화된 뱅크(미도시)가 다시 선택되는 경우 즉, 뱅크의 특정 워드라인에 대한 액티브동작이 수행되는 상태에서 뱅크의 다른 워드라인에 대한 액티브동작을 수행하기 위해 프리차지커맨드(PCG)를 생성하지 않고 프리차지동작 수행 후 액티브동작을 수행하기 위해 인에이블된 내포프리차지신호(IM_PCG)가 생성된다. 내포프리차지신호(IM_PCG)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
동작액티브신호생성회로(6)는 내포프리차지신호(IM_PCG) 및 액티브커맨드(ACT)에 응답하여 동작액티브신호(ACT_OP)를 생성할 수 있다. 동작액티브신호생성회로(6)는 내포프리차지신호(IM_PCG)가 디스에이블된 상태에서 액티브커맨드(ACT)가 인에이블되는 경우 인에이블되는 동작액티브신호(ACT_OP)를 생성할 수 있다. 동작액티브신호생성회로(6)는 액티브커맨드(ACT)가 인에이블된 상태에서 내포프리차지신호(IM_PCG)가 인에이블되는 경우 내포프리차지신호(IM_PCG)가 인에이블되는 시점부터 기설정된 구간이 경과된 시점에서 인에이블되는 동작액티브신호(ACT_OP)를 생성할 수 있다. 동작액티브신호생성회로(6)는 내포프리차지신호(IM_PCG)가 인에이블되는 경우 프리차지동작을 위한 구간을 확보한 후 인에이블되는 동작액티브신호(ACT_OP)를 생성한다. 동작액티브신호(ACT_OP)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
프리차지신호합성회로(7)는 프리차지커맨드(PCG) 및 내포프리차지신호(IM_PCG)에 응답하여 합성프리차지신호(PCG_SUM)를 생성할 수 있다. 프리차지신호합성회로(7)는 프리차지커맨드(PCG) 및 내포프리차지신호(IM_PCG) 중 적어도 하나가 인에이블되는 경우 인에이블되는 합성프리차지신호(PCG_SUM)를 생성할 수 있다. 합성프리차지신호(PCG_SUM)가 인에이블되는 논리레벨은 실시예에 따라서 다양하게 설정될 수 있다.
도 2를 참고하면 정보신호변환회로(4)는 입력버퍼(41) 및 선택출력회로(42)를 포함할 수 있다.
입력버퍼(41)는 외부제어신호(CA<1:M>)의 단위비트(CA<K>)에 응답하여 제어비트(CAB<K>)를 생성할 수 있다. 입력버퍼(41)는 외부제어신호(CA<1:M>)의 단위비트(CA<K>)를 버퍼링하여 제어비트(CAB<K>)를 생성할 수 있다.
선택출력회로(42)는 정보신호(IF_MRS)에 응답하여 제어비트(CAB<K>)로부터 플래그신호(IM_FLAG) 또는 칩아이디신호(CID)를 생성할 수 있다. 선택출력회로(42)는 정보신호(IF_MRS)의 논리레벨에 따라 제어비트(CAB<K>)를 플래그신호(IM_FLAG) 또는 칩아이디신호(CID)로 선택적으로 출력할 수 있다.
도 3을 참고하면 선택출력회로(42a)는 멀티플렉스회로로 구현될 수 있다. 선택출력회로(42a)는 정보신호(IF_MRS)가 로직하이레벨인 경우 제어비트(CAB<K>)를 플래그신호(IM_FLAG)로 출력하고, 정보신호(IF_MRS)가 로직로우레벨인 경우 제어비트(CAB<K>)를 칩아이디신호(CID)로 출력할 수 있다.
도 4를 참고하면 선택출력회로(42b)는 인버터(IV41), 제1 출력버퍼(421) 및 제2 출력버퍼(422)를 포함할 수 있다. 선택출력회로(42b)는 정보신호(IF_MRS)가 로직하이레벨인 경우 제1 출력버퍼(421)를 통해 제어비트(CAB<K>)를 버퍼링하여 플래그신호(IM_FLAG)로 출력하고, 정보신호(IF_MRS)가 로직로우레벨인 경우 제2 출력버퍼(422)를 통해 제어비트(CAB<K>)를 버퍼링하여 칩아이디신호(CID)로 출력할 수 있다.
도 5를 참고하면 JEDEC 스펙에 따라 외부제어신호(CA<0:13>)를 통해 입력되는 신호들을 확인할 수 있다. 칩선택신호(CS)가 로직로우레벨인 상태에서 외부제어신호(CA<0:13>)를 통해 로직로우레벨(L), 로우어드레스들(R12, R13, R14, R15, R16), 뱅크어드레스들(BA0, BA1), 뱅크그룹신호(BG0, BG1, BG2) 및 칩아이디신호들(CID0, CID1, CID2)이 입력될 수 있다. 칩선택신호(CS)가 로직하이레벨인 상태에서 외부제어신호(CA<0:13>)를 통해 로우어드레스들(R0, R1, R2, R3, R4, R5, R6, R7, R8, R9, R10, R11, R17) 및 칩아이디신호(CID3)가 입력될 수 있다. 본 실시예에서는 칩선택신호(CS)가 로직하이레벨인 상태에서 칩아이디신호(CID3)로 사용되는 외부제어신호(CA<0:13>)에 포함된 비트(CA<13>)를 정보신호(IF_MRS)의 논리레벨에 따라 플래그신호(IM_FLAG)를 생성하는데 이용할 수 있다.
도 6을 참고하면 동작액티브신호생성회로(6)는 지연프리차지신호생성회로(61) 및 신호출력회로(62)를 포함할 수 있다.
지연프리차지신호생성회로(61)는 설정신호(SET<1:J>)에 응답하여 내포프리차지신호(IM_PCG)로부터 지연프리차지신호(PCG_d)를 생성할 수 있다. 지연프리차지신호생성회로(61)는 설정신호(SET<1:J>)에 의해 설정된 지연구간만큼 내포프리차지신호(IM_PCG)를 지연시켜 지연프리차지신호(PCG_d)를 생성할 수 있다. 설정신호(SET<1:J>)의 논리레벨조합에 따라 설정되는 지연구간은 실시예에 따라서 다양하게 설정될 수 있다.
신호출력회로(62)는 내포프리차지신호(IM_PCG), 액티브커맨드(ACT) 및 지연프리차지신호(PCG_d)에 응답하여 동작액티브신호(ACT_OP)를 생성할 수 있다. 신호출력회로(62)는 내포프리차지신호(IM_PCG)가 인에이블된 상태에서 액티브커맨드(ACT)가 인에이블되는 경우 지연프리차지신호(PCG_d)가 인에이블되는 시점에서 인에이블되는 동작액티브신호(ACT_OP)를 생성할 수 있다.
이상 살펴본 반도체장치의 동작을 외부제어신호(CA<1:M>)에 따라 플래그신호(IM_FLAG)가 디스에이블되는 경우와 플래그신호(IM_FLAG)가 인에이블되는 경우로 나누어 살펴보면 다음과 같다.
외부제어신호(CA<1:M>)에 따라 플래그신호(IM_FLAG)가 디스에이블된 상태로 설정된 경우 내포프리차지신호(IM_PCG)는 디스에이블된다. 내포프리차지신호(IM_PCG)가 디스에이블되는 경우 연속적인 액티브동작이 수행되기 위해서는 첫번째 액티브커맨드(ACT)에 의해 액티브동작이 수행되고, 프리차지커맨드(PCG)에 의해 프리차지동작이 수행된 후 두번째 액티브커맨드(ACT)에 의해 액티브동작이 수행되어야 한다. 즉, 액티브동작 중 비트라인과 입출력라인에 실린 데이터가 다음 액티브동작에 미치는 영향을 제거하기 위해 프리차지동작이 필요하며 이를 위해 프리차지커맨드(PCG)가 생성되어야 한다.
외부제어신호(CA<1:M>)에 따라 플래그신호(IM_FLAG)가 인에이블된 상태로 설정된 상태에서 연속적인 액티브동작이 수행되는 경우 내포프리차지신호(IM_PCG)가 인에이블된다. 즉, 첫번째 액티브동작이 수행되고 있는 뱅크에 대한 두번째 액티브동작이 수행되는 경우 프리차지커맨드(PCG)의 생성 없이 내포프리차지신호(IM_PCG)가 인에이블된다. 내포프리차지신호(IM_PCG)가 인에이블되면 프리차지동작이 수행되고, 기설정된 구간이 경과된 후 두번째 액티브동작이 수행된다.
이상 살펴본 바와 같이 본 실시예에 따른 반도체장치는 외부제어신호(CA<1:M>)에 따라 프리차지커맨드 생성없이 연속된 액티브동작을 수행할 수 있도록 하여 동작 속도를 향상시킬 수 있다. 또한, 외부제어신호(CA<1:M>)는 기존의 어드레스 및 커맨드가 입력되는 라인을 통해 입력되므로, 별도의 추가 라인 및 입력핀을 사용에 필요한 비용 및 레이아웃 면적 소모를 감소시킬 수 있다.
앞서, 도 1 내지 도 6에서 살펴본 반도체장치는 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 7을 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 1에 도시된 반도체장치를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 도 7에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 데이터저장부(1001)를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1: 커맨드디코더 2: 뱅크선택신호생성회로
3: 뱅크액티브신호생성회로 4: 정보신호변환회로
5: 내포프리차지신호생성회로 6: 동작액티브신호생성회로
41: 입력버퍼 42: 선택출력회로
421: 제1 출력회로 422: 제2 출력회로
61: 지연프리차지신호생성회로 62: 신호출력회로

Claims (20)

  1. 정보신호에 응답하여 외부제어신호로부터 플래그신호를 생성하는 정보신호변환회로; 및
    상기 플래그신호에 응답하여 연속적인 액티브동작 중 프리차지동작을 수행하기 위한 내포프리차지신호를 생성하는 내포프리차지신호생성회로를 포함하되,
    상기 정보신호는 모드레지스터셋 동작에 의해 설정되어 저장되는 반도체장치.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 외부제어신호는 커맨드, 어드레스 및 데이터 중 적어도 하나가 전송되는 라인을 통해 입력될 수 있는 반도체장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 정보신호변환회로는 상기 정보신호의 논리레벨에 따라 상기 외부제어신호에서 선택된 비트를 상기 플래그신호 또는 칩아이디신호로 선택하여 출력하는 반도체장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 내포프리차지신호생성회로는 상기 플래그신호, 뱅크선택신호 및 뱅크액티브신호에 응답하여 상기 내포프리차지신호를 생성하는 반도체장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 내포프리차지신호는 상기 플래그신호가 디스에이블되는 경우 디스에이블되는 반도체장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 내포프리차지신호는 상기 플래그신호가 인에이블되고, 첫번째 액티브동작에 의해 상기 뱅크액티브신호가 인에이블된 상태에서 두번째 액티브동작에 의해 상기 뱅크선택신호가 인에이블되는 경우 인에이블되는 반도체장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 내포프리차지신호 및 프리차지커맨드를 합성하여 합성프리차지신호를 생성하는 프리차지신호합성회로를 더 포함하는 반도체장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 뱅크선택신호, 동작액티브신호 및 합성프리차지신호에 응답하여 상기 뱅크액티브신호를 생성하는 뱅크액티브신호생성회로를 더 포함하는 반도체장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 내포프리차지신호에 응답하여 액티브커맨드로부터 동작액티브신호를 생성하는 동작액티브신호생성회로를 더 포함하는 반도체장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 동작액티브신호생성회로는 상기 액티브커맨드가 인에이블된 상태에서 상기 내포프리차지신호가 인에이블되는 경우 상기 내포프리차지신호가 인에이블된 시점부터 기설정된 구간이 경과된 시점에서 인에이블되는 상기 동작액티브신호를 생성하는 반도체장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서, 상기 동작액티브신호생성회로는
    설정신호에 따라 기설정된 지연구간만큼 상기 내포프리차지신호를 지연시켜 지연프리차지신호를 생성하는 지연프리차지신호생성회로; 및
    상기 액티브커맨드, 상기 내포프리차지신호 및 상기 지연프리차지신호에 응답하여 상기 동작액티브신호를 생성하는 신호출력회로를 포함하는 반도체장치.
  13. 외부제어신호에 의해 인에이블되는 플래그신호에 응답하여 연속적인 액티브동작 중 프리차지동작을 수행하기 위한 내포프리차지신호를 생성하는 내포프리차지신호생성회로; 및
    상기 내포프리차지신호에 응답하여 액티브커맨드로부터 동작액티브신호를 생성하는 동작액티브신호생성회로를 포함하되,
    상기 외부제어신호는 모드레지스터셋동작에 의해 논리레벨이 설정되는 정보신호에 따라 상기 플래그신호 또는 칩아이디신호로 선택적으로 출력되는 반도체장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 외부제어신호는 커맨드, 어드레스 및 데이터 중 적어도 하나가 전송되는 라인을 통해 입력될 수 있는 반도체장치.
  15. 삭제
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 내포프리차지신호생성회로는 상기 플래그신호, 뱅크선택신호 및 뱅크액티브신호에 응답하여 상기 내포프리차지신호를 생성하는 반도체장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 16 항에 있어서, 상기 내포프리차지신호는 상기 플래그신호가 디스에이블되는 경우 디스에이블되고, 상기 내포프리차지신호는 상기 플래그신호가 인에이블되고, 첫번째 액티브동작에 의해 상기 뱅크액티브신호가 인에이블된 상태에서 두번째 액티브동작에 의해 상기 뱅크선택신호가 인에이블되는 경우 인에이블되는 반도체장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 내포프리차지신호생성회로는 상기 플래그신호, 뱅크선택신호 및 뱅크액티브신호에 응답하여 상기 내포프리차지신호를 생성하고,
    상기 동작액티브신호, 상기 뱅크선택신호 및 합성프리차지신호에 응답하여 상기 뱅크액티브신호를 생성하는 뱅크액티브신호생성회로를 더 포함하는 반도체장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 동작액티브신호생성회로는 상기 액티브커맨드가 인에이블된 상태에서 상기 내포프리차지신호가 인에이블되는 경우 상기 내포프리차지신호가 인에이블된 시점부터 기설정된 구간이 경과된 시점에서 인에이블되는 상기 동작액티브신호를 생성하는 반도체장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서, 상기 동작액티브신호생성회로는
    설정신호에 따라 기설정된 지연구간만큼 상기 내포프리차지신호를 지연시켜 지연프리차지신호를 생성하는 지연프리차지신호생성회로; 및
    상기 액티브커맨드, 상기 내포프리차지신호 및 상기 지연프리차지신호에 응답하여 상기 동작액티브신호를 생성하는 신호출력회로를 포함하는 반도체장치.
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