JPH1196760A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1196760A JPH1196760A JP9258600A JP25860097A JPH1196760A JP H1196760 A JPH1196760 A JP H1196760A JP 9258600 A JP9258600 A JP 9258600A JP 25860097 A JP25860097 A JP 25860097A JP H1196760 A JPH1196760 A JP H1196760A
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 プリチャージ保護期間をモードに応じて設定
することでデータの破壊等を防止し、信頼性を向上させ
た半導体記憶装置を提供することを目的とする。 【解決手段】 メモリ部を具備する半導体記憶装置にお
いて、外部から入力されたコマンドをデコードして、コ
マンドで指示される動作モードに応じて、半導体記憶装
置の所定部分のプリチャージに必要な時間を設定してプ
リチャージ動作を保護するプリチャージ保護回路を設け
たことを特徴とする半導体記憶装置。
することでデータの破壊等を防止し、信頼性を向上させ
た半導体記憶装置を提供することを目的とする。 【解決手段】 メモリ部を具備する半導体記憶装置にお
いて、外部から入力されたコマンドをデコードして、コ
マンドで指示される動作モードに応じて、半導体記憶装
置の所定部分のプリチャージに必要な時間を設定してプ
リチャージ動作を保護するプリチャージ保護回路を設け
たことを特徴とする半導体記憶装置。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、より詳細には外部クロックに同期して動作できる同
期式ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉ
ｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＤＲ
ＡＭ）デバイスに関する。より特定すれば、本発明はＳ
ＤＲＡＭデバイスのプリチャージの保護に関する。
し、より詳細には外部クロックに同期して動作できる同
期式ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉ
ｃ ＲａｎｄｏｍＡｃｃｅｓｓ Ｍｅｍｏｒｙ：ＳＤＲ
ＡＭ）デバイスに関する。より特定すれば、本発明はＳ
ＤＲＡＭデバイスのプリチャージの保護に関する。
【０００２】
【従来の技術】現在までに、ＳＲＡＭデバイスやＤＲＡ
Ｍデバイスなど種々の半導体記憶装置が提案されてい
る。これらの半導体記憶装置は用途等で使い分けられる
が、最近では、アプリケーションやシステムの構成によ
り、大量のＤＲＡＭデバイスを使うようになってきた。
このような状況下において、極めて高速な外部クロック
に同期して動作できるＳＤＲＡＭが特に注目されてい
る。
Ｍデバイスなど種々の半導体記憶装置が提案されてい
る。これらの半導体記憶装置は用途等で使い分けられる
が、最近では、アプリケーションやシステムの構成によ
り、大量のＤＲＡＭデバイスを使うようになってきた。
このような状況下において、極めて高速な外部クロック
に同期して動作できるＳＤＲＡＭが特に注目されてい
る。
【０００３】ＳＤＲＡＭデバイスも汎用のＤＲＡＭデバ
イスと同様にリフレッシュ動作を必要とする。最近のＤ
ＲＡＭデバイスでは、オートリフレッシュモードやセル
フリフレッシュモード等の複数のリフレッシュモードを
具備している。オートリフレッシュモードでは外部クロ
ックや外部アドレスを必要とするが、セルフリフレッシ
ュモードではこれらを必要としない。セルフリフレッシ
ュモードはシステム待機時に外部信号を全く必要とせず
にデータを保持することができる。より特定すると、セ
ルフリフレッシュモードは、シーケンシャルに行アドレ
スを発生する回路とその行アドレスに対応する行（ワー
ド線）を駆動する回路とを活性化し、プリチャージする
動作を繰り返す。オートリフレッシュモードは、シーケ
ンシャルに行アドレスを発生する回路とその行アドレス
に対応する行（ワード線）を駆動する回路とを活性化
し、プリチャージする動作を一回のみ実行する。
イスと同様にリフレッシュ動作を必要とする。最近のＤ
ＲＡＭデバイスでは、オートリフレッシュモードやセル
フリフレッシュモード等の複数のリフレッシュモードを
具備している。オートリフレッシュモードでは外部クロ
ックや外部アドレスを必要とするが、セルフリフレッシ
ュモードではこれらを必要としない。セルフリフレッシ
ュモードはシステム待機時に外部信号を全く必要とせず
にデータを保持することができる。より特定すると、セ
ルフリフレッシュモードは、シーケンシャルに行アドレ
スを発生する回路とその行アドレスに対応する行（ワー
ド線）を駆動する回路とを活性化し、プリチャージする
動作を繰り返す。オートリフレッシュモードは、シーケ
ンシャルに行アドレスを発生する回路とその行アドレス
に対応する行（ワード線）を駆動する回路とを活性化
し、プリチャージする動作を一回のみ実行する。
【０００４】汎用のＤＲＡＭデバイスでのリフレッシュ
モードの選択は、／ＣＡＳ（コラムアドレスストローブ
信号）や／ＲＡＳ（ローアドレスストローブ信号）等の
所定の信号を所定のタイミングで制御することで行われ
ている（コマンドエントリー）。例えば、ＣＡＳビフォ
ーＲＡＳでオートリフレッシュモードをエントリーで
き、このサイクル後、／ＣＡＳ信号を所定時間（例えば
１００μｓ）だけ所定レベルに保持することで、セルフ
リフレッシュモードをエントリーできる。なお、記号”
／”はローアクティブを示す。
モードの選択は、／ＣＡＳ（コラムアドレスストローブ
信号）や／ＲＡＳ（ローアドレスストローブ信号）等の
所定の信号を所定のタイミングで制御することで行われ
ている（コマンドエントリー）。例えば、ＣＡＳビフォ
ーＲＡＳでオートリフレッシュモードをエントリーで
き、このサイクル後、／ＣＡＳ信号を所定時間（例えば
１００μｓ）だけ所定レベルに保持することで、セルフ
リフレッシュモードをエントリーできる。なお、記号”
／”はローアクティブを示す。
【０００５】ＳＤＲＡＭデバイスでは例えば、ＳＤＲＡ
Ｍデバイスへの同期クロック信号ＣＬＫを取り込むか取
り込まないかの選択をするためのクロックイネーブル信
号ＣＫＥ、チップ選択信号／ＣＳ、／ＲＡＳ、／ＣＡ
Ｓ、書き込みイネーブル信号／ＷＥを制御してオートリ
フレッシュモードやセルフリフレッシュモードをエント
リーできる。例えば、クロックイネーブル信号ＣＫＥが
２サイクル連続してハイ（Ｈ）であり、この時／ＣＳ＝
／ＲＡＳ＝／ＣＡＳ＝Ｌ（ロー）で／ＷＥ＝Ｈの状態で
オートリフレッシュモードをエントリーでき、クロック
イネーブル信号ＣＫＥがＨからＬに変化した時点で／Ｃ
Ｓ＝／ＲＡＳ＝／ＣＡＳ＝Ｌで／ＷＥ＝Ｈの場合にはセ
ルフリフレッシュモードをエントリーできる。ＳＤＲＡ
Ｍでは、クロックに同期したコマンドを入力することに
より、セルフリフレッシュモードに入ればいつでも外部
よりのコントロールを停止できる。なお、コマンドの解
読は、ＳＤＲＡＭ内部に設けられたコマンドデコーダで
行う。
Ｍデバイスへの同期クロック信号ＣＬＫを取り込むか取
り込まないかの選択をするためのクロックイネーブル信
号ＣＫＥ、チップ選択信号／ＣＳ、／ＲＡＳ、／ＣＡ
Ｓ、書き込みイネーブル信号／ＷＥを制御してオートリ
フレッシュモードやセルフリフレッシュモードをエント
リーできる。例えば、クロックイネーブル信号ＣＫＥが
２サイクル連続してハイ（Ｈ）であり、この時／ＣＳ＝
／ＲＡＳ＝／ＣＡＳ＝Ｌ（ロー）で／ＷＥ＝Ｈの状態で
オートリフレッシュモードをエントリーでき、クロック
イネーブル信号ＣＫＥがＨからＬに変化した時点で／Ｃ
Ｓ＝／ＲＡＳ＝／ＣＡＳ＝Ｌで／ＷＥ＝Ｈの場合にはセ
ルフリフレッシュモードをエントリーできる。ＳＤＲＡ
Ｍでは、クロックに同期したコマンドを入力することに
より、セルフリフレッシュモードに入ればいつでも外部
よりのコントロールを停止できる。なお、コマンドの解
読は、ＳＤＲＡＭ内部に設けられたコマンドデコーダで
行う。
【０００６】勿論、通常の読出し、書込み動作もコマン
ドを入力することで行われる。この場合には、コマンド
入力によりアクティブモード、及びプリチャージモード
の順にモードを設定する。アクティブモードでは、外部
アドレスを取り込み、そのアドレスを行アドレスとして
認識し、その行アドレスに対応する行及び行選択線を選
択する回路を活性化させ、更に列アドレスに対応するセ
ンスアンプを活性化してデータをデータバスに読出す回
路を活性化させる。プルチャージモードでは、行アドレ
スの内バンク制御に関するアドレスのみを受け付け、チ
ップ内のプリチャージ動作を起こさせる。
ドを入力することで行われる。この場合には、コマンド
入力によりアクティブモード、及びプリチャージモード
の順にモードを設定する。アクティブモードでは、外部
アドレスを取り込み、そのアドレスを行アドレスとして
認識し、その行アドレスに対応する行及び行選択線を選
択する回路を活性化させ、更に列アドレスに対応するセ
ンスアンプを活性化してデータをデータバスに読出す回
路を活性化させる。プルチャージモードでは、行アドレ
スの内バンク制御に関するアドレスのみを受け付け、チ
ップ内のプリチャージ動作を起こさせる。
【０００７】
【発明が解決しようとする課題】しかしながら、上記Ｄ
ＲＡＭデバイスやＳＤＲＡＭデバイスは以下の問題点を
有する。一般に、ＤＲＡＭデバイスやＳＤＲＡＭデバイ
スでは、内部の回路が動作中にセルフリフレッシュコマ
ンドやオートリフレッシュコマンドを入力することは禁
止されている（イリーガルな状態）。しかしながら、実
際には、ＳＤＲＡＭデバイスやＤＲＡＭデバイスに、ノ
イズや周辺回路の素子の影響等によりイリーガルな状態
が発生してしまうことがある。イリーガルな状態を受け
付けてしまうと、各モードの動作が完了する前に上記コ
マンドによりリフレッシュが行われてしまい、データの
破壊等が起こる。具体的には、各モードでのプリチャー
ジ動作が完了する前にセルフリフレッシュモードやオー
トリフレッシュモードが開始されてしまうことになる。
よって、プリチャージ動作が完了する時間を保証し、こ
の時間内では一切のコマンドを受け付けないようにする
必要がある。
ＲＡＭデバイスやＳＤＲＡＭデバイスは以下の問題点を
有する。一般に、ＤＲＡＭデバイスやＳＤＲＡＭデバイ
スでは、内部の回路が動作中にセルフリフレッシュコマ
ンドやオートリフレッシュコマンドを入力することは禁
止されている（イリーガルな状態）。しかしながら、実
際には、ＳＤＲＡＭデバイスやＤＲＡＭデバイスに、ノ
イズや周辺回路の素子の影響等によりイリーガルな状態
が発生してしまうことがある。イリーガルな状態を受け
付けてしまうと、各モードの動作が完了する前に上記コ
マンドによりリフレッシュが行われてしまい、データの
破壊等が起こる。具体的には、各モードでのプリチャー
ジ動作が完了する前にセルフリフレッシュモードやオー
トリフレッシュモードが開始されてしまうことになる。
よって、プリチャージ動作が完了する時間を保証し、こ
の時間内では一切のコマンドを受け付けないようにする
必要がある。
【０００８】従来のＤＲＡＭやＳＤＲＡＭデバイスに
は、このための保護回路が設けられている。保護回路は
プリチャージ保護期間を規定し、この期間内でのプリチ
ャージ動作を保証する。一般に、プリチャージ保護期間
は、各モードにおけるプリチャージに必要な期間のうち
最小のものに基づいて決められる。最小のプリチャージ
に必要な期間は、データの読出し、書込み動作に係る。
前述したように、データを読出すか書込むために、アク
ティブモードを設定し、次にプリチャージモードを設定
する。次のデータの読出し又は書込みのために、上記プ
リチャージモードの次にアクティブモードを設定し、そ
してプリチャージモードを設定する。すなわち、アクテ
ィブモードとプリチャージモードとを繰り返す。上記保
護期間は、このプリチャージモードの時間に基づいて決
められる。アクティブモードの終了は、プリチャージモ
ードの設定により解除され、引き続きプリチャージモー
ドに入る。
は、このための保護回路が設けられている。保護回路は
プリチャージ保護期間を規定し、この期間内でのプリチ
ャージ動作を保証する。一般に、プリチャージ保護期間
は、各モードにおけるプリチャージに必要な期間のうち
最小のものに基づいて決められる。最小のプリチャージ
に必要な期間は、データの読出し、書込み動作に係る。
前述したように、データを読出すか書込むために、アク
ティブモードを設定し、次にプリチャージモードを設定
する。次のデータの読出し又は書込みのために、上記プ
リチャージモードの次にアクティブモードを設定し、そ
してプリチャージモードを設定する。すなわち、アクテ
ィブモードとプリチャージモードとを繰り返す。上記保
護期間は、このプリチャージモードの時間に基づいて決
められる。アクティブモードの終了は、プリチャージモ
ードの設定により解除され、引き続きプリチャージモー
ドに入る。
【０００９】このようにして決められた保護期間は、セ
ルフリフレッシュモードやオートリフレッシュモードに
おけるプリチャージの保護期間としては短い。換言すれ
ば、これらのモードにおいては上記のデータの読出しや
書込みとは異なり、１つのコマンドでリフレッシュ動作
が完了するので、次のコマンド入力でその処理が終了す
るものではない。セルフリフレッシュモードやオートリ
フレッシュモードにおいては、通常の読出しや書込み動
作と同様にセンスアンプ動作が行われるが、このセンス
アンプ動作は必要かつ十分な期間に設定され、これが終
了すると直ちに自動的にプリチャージ動作にはいる。こ
のセンスアンプ動作の必要十分な期間とは、通常のデー
タの読出し、書込みのアクティブモードにおけるセンス
アンプ動作がプリチャージモードのコマンド入力で終了
するのとは異なる。アクティブモードにおけるセンスア
ンプ動作は上記必要十分な期間より長い。従って、セン
スアンプ動作とプリチャージ動作との合計時間が各モー
ドで同じであるとすると、セルフリフレッシュモードや
オートリフレッシュモードではセンスアンプ動作が必要
十分な期間に設定されている分、より長い保護期間を設
定することができる。しかしながら、実際には上記の通
り、各モード共通に保護期間が設定されている。従っ
て、本来可能な範囲で保護期間を設定していれば避けら
れるであろうノイズや周辺回路素子の影響を受けて、セ
ルフリフレッシュモードやオートリフレッシュモードの
コマンドエントリーでの誤動作が発生してしまうという
問題点があった。
ルフリフレッシュモードやオートリフレッシュモードに
おけるプリチャージの保護期間としては短い。換言すれ
ば、これらのモードにおいては上記のデータの読出しや
書込みとは異なり、１つのコマンドでリフレッシュ動作
が完了するので、次のコマンド入力でその処理が終了す
るものではない。セルフリフレッシュモードやオートリ
フレッシュモードにおいては、通常の読出しや書込み動
作と同様にセンスアンプ動作が行われるが、このセンス
アンプ動作は必要かつ十分な期間に設定され、これが終
了すると直ちに自動的にプリチャージ動作にはいる。こ
のセンスアンプ動作の必要十分な期間とは、通常のデー
タの読出し、書込みのアクティブモードにおけるセンス
アンプ動作がプリチャージモードのコマンド入力で終了
するのとは異なる。アクティブモードにおけるセンスア
ンプ動作は上記必要十分な期間より長い。従って、セン
スアンプ動作とプリチャージ動作との合計時間が各モー
ドで同じであるとすると、セルフリフレッシュモードや
オートリフレッシュモードではセンスアンプ動作が必要
十分な期間に設定されている分、より長い保護期間を設
定することができる。しかしながら、実際には上記の通
り、各モード共通に保護期間が設定されている。従っ
て、本来可能な範囲で保護期間を設定していれば避けら
れるであろうノイズや周辺回路素子の影響を受けて、セ
ルフリフレッシュモードやオートリフレッシュモードの
コマンドエントリーでの誤動作が発生してしまうという
問題点があった。
【００１０】したがって、本発明は上記従来の問題点を
解決し、プリチャージ保護期間をモードに応じて設定す
ることでデータの破壊等を防止し、信頼性を向上させた
半導体記憶装置を提供することを目的とする。
解決し、プリチャージ保護期間をモードに応じて設定す
ることでデータの破壊等を防止し、信頼性を向上させた
半導体記憶装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】請求項１に記載の発明
は、メモリ部を具備する半導体記憶装置において、外部
から入力されたコマンドをデコードして、コマンドで指
示される動作モードに応じて、半導体記憶装置の所定部
分のプリチャージに必要な時間を設定してプリチャージ
動作を保護するプリチャージ保護回路（図１の１１ｆに
対応する）を設けたことを特徴とする半導体記憶装置で
ある。入力されたコマンドの内容に応じて、半導体記憶
装置の所定部分のプリチャージに必要な時間を設定して
プリチャージ動作を保護することができるため、データ
の破壊等を防止し、信頼性を向上させたることができ
る。
は、メモリ部を具備する半導体記憶装置において、外部
から入力されたコマンドをデコードして、コマンドで指
示される動作モードに応じて、半導体記憶装置の所定部
分のプリチャージに必要な時間を設定してプリチャージ
動作を保護するプリチャージ保護回路（図１の１１ｆに
対応する）を設けたことを特徴とする半導体記憶装置で
ある。入力されたコマンドの内容に応じて、半導体記憶
装置の所定部分のプリチャージに必要な時間を設定して
プリチャージ動作を保護することができるため、データ
の破壊等を防止し、信頼性を向上させたることができ
る。
【００１２】請求項２に記載の発明は、請求項１の前記
プリチャージ保護回路が、外部からのアドレスに従った
データの読出し又は書込みに関する動作を指示する第１
のコマンドか、内部的なリフレッシュ動作に関する第２
のコマンドかを判断する第１の回路（図６の構成ではＮ
ＯＲゲート２３、２４に相当する）と、第１のコマンド
の場合には第１のプリチャージ保護期間（図４（Ａ）の
期間Ｂに相当）を設定し、第２のコマンドの場合には第
１のプリチャージ保護期間よりも長い第２のプリチャー
ジ保護期間（図４（Ｂ）の期間Ａに相当）を設定する第
２の回路（図６の例では、遅延回路２１、２２、インバ
ータ２５、トランジスタ２６、２７に相当する）とを有
することを特徴とする半導体記憶装置である。コマンド
とプリチャージ保護期間との関係の一例を規定するもの
である。
プリチャージ保護回路が、外部からのアドレスに従った
データの読出し又は書込みに関する動作を指示する第１
のコマンドか、内部的なリフレッシュ動作に関する第２
のコマンドかを判断する第１の回路（図６の構成ではＮ
ＯＲゲート２３、２４に相当する）と、第１のコマンド
の場合には第１のプリチャージ保護期間（図４（Ａ）の
期間Ｂに相当）を設定し、第２のコマンドの場合には第
１のプリチャージ保護期間よりも長い第２のプリチャー
ジ保護期間（図４（Ｂ）の期間Ａに相当）を設定する第
２の回路（図６の例では、遅延回路２１、２２、インバ
ータ２５、トランジスタ２６、２７に相当する）とを有
することを特徴とする半導体記憶装置である。コマンド
とプリチャージ保護期間との関係の一例を規定するもの
である。
【００１３】請求項３に記載の発明は、請求項２の第１
及び第２のプリチャージ保護期間が、センスアンプ動作
の終了時点から開始することを特徴とする半導体記憶装
置である。これにより、異なるプリチャージ保護期間を
容易に設定することができる。請求項４に記載の発明
は、請求項２の前記第２の回路が、デフォルト状態にお
いて、第１のプリチャージ保護期間を出力するように設
定されていることを特徴とする半導体記憶装置（図８の
構成に相当する）である。通常、第１のコマンドを受け
る頻度が第２のコマンドを受ける頻度よりも高いので、
第２の回路を第１のコマンドに対応する設定としておく
ことが回路構成、動作上有利である。
及び第２のプリチャージ保護期間が、センスアンプ動作
の終了時点から開始することを特徴とする半導体記憶装
置である。これにより、異なるプリチャージ保護期間を
容易に設定することができる。請求項４に記載の発明
は、請求項２の前記第２の回路が、デフォルト状態にお
いて、第１のプリチャージ保護期間を出力するように設
定されていることを特徴とする半導体記憶装置（図８の
構成に相当する）である。通常、第１のコマンドを受け
る頻度が第２のコマンドを受ける頻度よりも高いので、
第２の回路を第１のコマンドに対応する設定としておく
ことが回路構成、動作上有利である。
【００１４】請求項５に記載の発明は、請求項２の前記
第２の回路が、デフォルト状態において、第１のプリチ
ャージ保護期間を出力するように設定されており、第２
のコマンドがデコードされたときには第２のプリチャー
ジ保護期間を出力するように切り替わることを特徴とす
る半導体記憶装置（図８の構成に相当する）である。第
２のコマンドがデコードされると、デフォルトの設定か
ら第２のプリチャージ保護期間に切り替える。
第２の回路が、デフォルト状態において、第１のプリチ
ャージ保護期間を出力するように設定されており、第２
のコマンドがデコードされたときには第２のプリチャー
ジ保護期間を出力するように切り替わることを特徴とす
る半導体記憶装置（図８の構成に相当する）である。第
２のコマンドがデコードされると、デフォルトの設定か
ら第２のプリチャージ保護期間に切り替える。
【００１５】請求項６に記載の発明は、請求項５の前記
第２の回路が、第２のプリチャージ保護期間を出力する
ように切り替えた後所定時間が経過した際にデフォルト
状態に戻ることを特徴とする半導体記憶装置（図８の構
成に相当し、特にタイマー３０の機能に係る）である。
これにより、確実にデフォルト状態に戻ることができ
る。
第２の回路が、第２のプリチャージ保護期間を出力する
ように切り替えた後所定時間が経過した際にデフォルト
状態に戻ることを特徴とする半導体記憶装置（図８の構
成に相当し、特にタイマー３０の機能に係る）である。
これにより、確実にデフォルト状態に戻ることができ
る。
【００１６】請求項７に記載の発明は、請求項１ないし
６に記載の前記第１のコマンドがＤＲＡＭ装置における
アクティブモード及びプリチャージモードを指示するコ
マンドを含み、前記第２のコマンドはＤＲＡＭ装置にお
けるセルフリフレッシュモード及びオートリフレッシュ
モードを指示するコマンドを含むことを特徴とする半導
体記憶装置である。第１及び第２のコマンドの例を示し
たものである。
６に記載の前記第１のコマンドがＤＲＡＭ装置における
アクティブモード及びプリチャージモードを指示するコ
マンドを含み、前記第２のコマンドはＤＲＡＭ装置にお
けるセルフリフレッシュモード及びオートリフレッシュ
モードを指示するコマンドを含むことを特徴とする半導
体記憶装置である。第１及び第２のコマンドの例を示し
たものである。
【００１７】請求項８に記載の発明は、外部制御信号を
デコードして動作モードを設定するコマンドデコーダ
（図１のコマンドデコーダ１４に相当）と、該コマンド
デコーダの出力に応答して、所定の時間アクティブとな
る保護信号を生成する保護回路（図１の保護回路１１ｆ
に相当）と、該保護信号がアクティブ状態である期間
中、前記コマンドデコーダの出力が変化しても、その変
化したコマンドデコーダの出力に基づく動作を禁止する
回路（図７に示す構成に相当）とを具備する半導体記憶
装置である。外部からコマンドデコーダの出力に基づく
動作を制御することができる。
デコードして動作モードを設定するコマンドデコーダ
（図１のコマンドデコーダ１４に相当）と、該コマンド
デコーダの出力に応答して、所定の時間アクティブとな
る保護信号を生成する保護回路（図１の保護回路１１ｆ
に相当）と、該保護信号がアクティブ状態である期間
中、前記コマンドデコーダの出力が変化しても、その変
化したコマンドデコーダの出力に基づく動作を禁止する
回路（図７に示す構成に相当）とを具備する半導体記憶
装置である。外部からコマンドデコーダの出力に基づく
動作を制御することができる。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は、本発明の実施の形態によるＳＤＲ
ＡＭデバイスの全体構成を示すブロック図である。ＳＤ
ＲＡＭデバイス１０は複数のバンク１１（ＢＡＮＫ−
０）、１２（ＢＡＮＫ−１）を有する。図１では便宜上
２つのバンクを示しているが、実際のデバイスはこれ以
上のバンク（例えば４つのバンク）を具備することがで
きる。なお、説明の都合上、ＳＤＲＡＭデバイス１０は
２つのバンク１１、１２のみを有しているものとする。
て説明する。図１は、本発明の実施の形態によるＳＤＲ
ＡＭデバイスの全体構成を示すブロック図である。ＳＤ
ＲＡＭデバイス１０は複数のバンク１１（ＢＡＮＫ−
０）、１２（ＢＡＮＫ−１）を有する。図１では便宜上
２つのバンクを示しているが、実際のデバイスはこれ以
上のバンク（例えば４つのバンク）を具備することがで
きる。なお、説明の都合上、ＳＤＲＡＭデバイス１０は
２つのバンク１１、１２のみを有しているものとする。
【００１９】各バンク１１、１２はＤＲＡＭコアであ
り、同一構成である。図１はバンク１１の詳細を示して
いる。バンク１１は内部回路用制御信号発生器１１ａ、
セルフリフレッシュコントローラ１１ｂ、ロー（行）関
連コントローラ１１ｃ、ＤＲＡＭコア１１ｄ、コラム
（列）関連コントローラ１１ｅ及びプリチャージ保護回
路１１ｆを有する。これらのバンク１１の各部の詳細は
後述する。
り、同一構成である。図１はバンク１１の詳細を示して
いる。バンク１１は内部回路用制御信号発生器１１ａ、
セルフリフレッシュコントローラ１１ｂ、ロー（行）関
連コントローラ１１ｃ、ＤＲＡＭコア１１ｄ、コラム
（列）関連コントローラ１１ｅ及びプリチャージ保護回
路１１ｆを有する。これらのバンク１１の各部の詳細は
後述する。
【００２０】更に、ＳＤＲＡＭデバイス１０はクロック
バッファ１３、コマンドデコーダ１４、アドレスバッフ
ァ／デコーダ１５、Ｉ／Ｏデータバッファ／デコーダ１
６、制御信号ラッチ回路１７、１８、モードレジスタ１
９及びコラムアドレスカウンタ２０、２１を有する。ク
ロックバッファ１３は、同期用に外部から供給されるク
ロック信号ＣＬＫと、ＳＤＲＡＭデバイス１０にクロッ
ク信号ＣＬＫを取り込むべきかどうかのクロックイネー
ブル信号ＣＫＥを受け取る。クロックイネーブル信号Ｃ
ＫＥがオンのとき、クロック信号ＣＬＫはＳＤＲＡＭデ
バイス１０の各ブロックに供給される。更に、クロック
イネーブル信号ＣＫＥはクロックバッファ１３から読み
出され、ブロック１４、１５及び１６に供給される。
バッファ１３、コマンドデコーダ１４、アドレスバッフ
ァ／デコーダ１５、Ｉ／Ｏデータバッファ／デコーダ１
６、制御信号ラッチ回路１７、１８、モードレジスタ１
９及びコラムアドレスカウンタ２０、２１を有する。ク
ロックバッファ１３は、同期用に外部から供給されるク
ロック信号ＣＬＫと、ＳＤＲＡＭデバイス１０にクロッ
ク信号ＣＬＫを取り込むべきかどうかのクロックイネー
ブル信号ＣＫＥを受け取る。クロックイネーブル信号Ｃ
ＫＥがオンのとき、クロック信号ＣＬＫはＳＤＲＡＭデ
バイス１０の各ブロックに供給される。更に、クロック
イネーブル信号ＣＫＥはクロックバッファ１３から読み
出され、ブロック１４、１５及び１６に供給される。
【００２１】コマンドデコーダ１４はチップセレクト信
号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラ
ムアドレスストローブ信号／ＣＡＳ、及びライトイネー
ブル信号／ＷＥをデコードし、これらから種々の制御信
号を生成する。そして、制御信号は制御信号ラッチ回路
１７、１８及びモードレジスタ１９に与えられる。図２
（Ａ）は、アクティブモード、プリチャージモードのコ
マンドエントリーを示し、図２（Ｂ）はオートリフレッ
シュモード及びセルフリフレッシュモードのコマンドエ
ントリーを示す。上記、コマンドデコーダ１４は、ｎ−
１及びｎサイクルの各信号の状態（レベル）を関しし、
コマンドをデコードする。
号／ＣＳ、ローアドレスストローブ信号／ＲＡＳ、コラ
ムアドレスストローブ信号／ＣＡＳ、及びライトイネー
ブル信号／ＷＥをデコードし、これらから種々の制御信
号を生成する。そして、制御信号は制御信号ラッチ回路
１７、１８及びモードレジスタ１９に与えられる。図２
（Ａ）は、アクティブモード、プリチャージモードのコ
マンドエントリーを示し、図２（Ｂ）はオートリフレッ
シュモード及びセルフリフレッシュモードのコマンドエ
ントリーを示す。上記、コマンドデコーダ１４は、ｎ−
１及びｎサイクルの各信号の状態（レベル）を関しし、
コマンドをデコードする。
【００２２】アクティブモードのエントリーを指示する
コマンドは、次の通り定義される。 （１）／ＣＡＳ、／ＷＥ及びＣＫＥはサイクルｎ−１と
ｎで連続してハイ（Ｈ）； （２）／ＲＡＳ、／ＣＳはサイクルｎ−１でハイであ
り、サイクルｎでロー（Ｌ）となる。
コマンドは、次の通り定義される。 （１）／ＣＡＳ、／ＷＥ及びＣＫＥはサイクルｎ−１と
ｎで連続してハイ（Ｈ）； （２）／ＲＡＳ、／ＣＳはサイクルｎ−１でハイであ
り、サイクルｎでロー（Ｌ）となる。
【００２３】プリチャージモードのエントリーを指示す
るコマンドは、次の通り定義される。 （１）／ＣＡＳ、ＣＫＥはサイクルｎ−１とｎで連続し
てハイ； （２）／ＲＡＳ、／ＷＥ、／ＣＳはサイクルｎ−１でハ
イであり、サイクルｎでローとなる。
るコマンドは、次の通り定義される。 （１）／ＣＡＳ、ＣＫＥはサイクルｎ−１とｎで連続し
てハイ； （２）／ＲＡＳ、／ＷＥ、／ＣＳはサイクルｎ−１でハ
イであり、サイクルｎでローとなる。
【００２４】オートリフレッシュモードのエントリーを
指示するコマンドは、次の通り定義される。 （１）ＣＫＥ、／ＷＥがサイクルｎ−１とサイクルｎで
連続してハイ； （２）／ＣＳ、／ＲＡＳ、／ＣＡＳがサイクルｎ−１で
ハイであり、サイクルｎでローとなる。
指示するコマンドは、次の通り定義される。 （１）ＣＫＥ、／ＷＥがサイクルｎ−１とサイクルｎで
連続してハイ； （２）／ＣＳ、／ＲＡＳ、／ＣＡＳがサイクルｎ−１で
ハイであり、サイクルｎでローとなる。
【００２５】セルフリフレッシュモードのエントリーを
指示するコマンドは、次の通り定義される。 （１）／ＷＥはサイクルｎ−１とｎで連続してハイ； （２）／ＣＳ、／ＲＡＳ、／ＣＡＳ、ＣＫＥがサイクル
ｎ−１でハイであり、サイクルｎでローとなる。
指示するコマンドは、次の通り定義される。 （１）／ＷＥはサイクルｎ−１とｎで連続してハイ； （２）／ＣＳ、／ＲＡＳ、／ＣＡＳ、ＣＫＥがサイクル
ｎ−１でハイであり、サイクルｎでローとなる。
【００２６】アドレスバッファ／デコーダ１５はアドレ
ス信号Ａ０〜Ａ１１を一時記憶した後デコードし、デコ
ードされた信号をモードレジスタ１９、バンク１１、１
２、コラムアドレスカウンタ２０、２１に出力する。Ｉ
／Ｏデータバッファ／レジスタ１６はデータの入出力を
制御するもので、図３に示すように動作する。例えばデ
ータ制御信号ＤＱＭＬ＝Ｌでサイクルｎ−１におけるク
ロックイネーブル信号ＣＫＥがＨの場合には、データＤ
Ｑ０〜ＤＱ３のうちのロー側バイトの書き込み／出力が
活性化される。
ス信号Ａ０〜Ａ１１を一時記憶した後デコードし、デコ
ードされた信号をモードレジスタ１９、バンク１１、１
２、コラムアドレスカウンタ２０、２１に出力する。Ｉ
／Ｏデータバッファ／レジスタ１６はデータの入出力を
制御するもので、図３に示すように動作する。例えばデ
ータ制御信号ＤＱＭＬ＝Ｌでサイクルｎ−１におけるク
ロックイネーブル信号ＣＫＥがＨの場合には、データＤ
Ｑ０〜ＤＱ３のうちのロー側バイトの書き込み／出力が
活性化される。
【００２７】制御信号ラッチ１７、１８はコマンドデコ
ーダから信号／ＲＡＳ、／ＣＡＳ、／ＷＥを受け取り、
これをバンク１１、１２に出力する。モードレジスタ１
９は、所定のデコードされたコマンド及びデコードされ
たアドレス信号を受け取り、バーストモード等の所定の
動作モードをリセットする。バーストモードにおいて、
所定数のデータビットが記憶され、選択されたメモリセ
ルに書き込まれる。バーストモードを実現するために、
モードレジスタ１９はコラムアドレスカウンタ２０、２
１のカウント動作を制御する。コラムアドレスカウンタ
２０、２１はデコードされたアドレス信号をカウント
し、コラムアドレスを生成する。モードレジスタ１９に
よりバーストモードが指定された時には、コラムアドレ
スカウンタ２０、２１はコラムアドレスが間欠的に出力
されるようにカウント動作を変更する。
ーダから信号／ＲＡＳ、／ＣＡＳ、／ＷＥを受け取り、
これをバンク１１、１２に出力する。モードレジスタ１
９は、所定のデコードされたコマンド及びデコードされ
たアドレス信号を受け取り、バーストモード等の所定の
動作モードをリセットする。バーストモードにおいて、
所定数のデータビットが記憶され、選択されたメモリセ
ルに書き込まれる。バーストモードを実現するために、
モードレジスタ１９はコラムアドレスカウンタ２０、２
１のカウント動作を制御する。コラムアドレスカウンタ
２０、２１はデコードされたアドレス信号をカウント
し、コラムアドレスを生成する。モードレジスタ１９に
よりバーストモードが指定された時には、コラムアドレ
スカウンタ２０、２１はコラムアドレスが間欠的に出力
されるようにカウント動作を変更する。
【００２８】前述したように、バンク１１は内部回路用
制御信号発生器１１ａ、セルフリフレッシュコントロー
ラ１１ｂ、ロー関連コントローラ１１ｃ、ＤＲＡＭコア
１１ｄ及びコラム関連コントローラ１１ｅを有する。Ｄ
ＲＡＭコア１１ｄは、マトリクス状に配列されたメモリ
セルのアレイと、センスアンプと、ワードデコーダとコ
ラムデコーダとを有する。各メモリセルは、１つのトラ
ンジスタと１つのキャパシタからなる。センスアンプは
メモリセルに接続されているビット線対にそれぞれ接続
されている。ワードデコーダはメモリセルに接続されて
いるワード線を駆動する。コラムデコーダはメモリセル
のコラムを駆動するとともに、ビット線を対応するバス
ラインに接続する。
制御信号発生器１１ａ、セルフリフレッシュコントロー
ラ１１ｂ、ロー関連コントローラ１１ｃ、ＤＲＡＭコア
１１ｄ及びコラム関連コントローラ１１ｅを有する。Ｄ
ＲＡＭコア１１ｄは、マトリクス状に配列されたメモリ
セルのアレイと、センスアンプと、ワードデコーダとコ
ラムデコーダとを有する。各メモリセルは、１つのトラ
ンジスタと１つのキャパシタからなる。センスアンプは
メモリセルに接続されているビット線対にそれぞれ接続
されている。ワードデコーダはメモリセルに接続されて
いるワード線を駆動する。コラムデコーダはメモリセル
のコラムを駆動するとともに、ビット線を対応するバス
ラインに接続する。
【００２９】制御信号生成回路１１ａは、信号ＲＡＳ、
ＣＡＳ、ＷＥから、ロー関連コントローラ１１ｃに与え
るべき種々の制御信号を生成する。ロー関連コントロー
ラ１１ｃは、プリデコーダ、ワードデコーダドライバ、
及びセンスアンプドライバを含む。回路１１ａのプリデ
コーダは、アドレスバッファ／デコーダ１５からのロー
アドレスと制御信号発生回路１１ａからの対応する制御
信号とを受け取り、プリデコードされたローアドレス信
号を生成する。プリデコードされたローアドレス信号は
ＤＲＡＭコア１１ｄに供給される。ワードデコーダドラ
イバは、制御信号発生回路１１ａから供給される対応す
る制御信号に従い、ＤＲＡＭコア１１ｄ内のワードデコ
ーダを駆動する。ロー関連コントローラ１１ｃのセンス
アンプドライバは、制御信号生成回路１１ａからの対応
する制御信号に従い、ＤＲＡＭコア１１ｄ内のセンスア
ンプを駆動する。
ＣＡＳ、ＷＥから、ロー関連コントローラ１１ｃに与え
るべき種々の制御信号を生成する。ロー関連コントロー
ラ１１ｃは、プリデコーダ、ワードデコーダドライバ、
及びセンスアンプドライバを含む。回路１１ａのプリデ
コーダは、アドレスバッファ／デコーダ１５からのロー
アドレスと制御信号発生回路１１ａからの対応する制御
信号とを受け取り、プリデコードされたローアドレス信
号を生成する。プリデコードされたローアドレス信号は
ＤＲＡＭコア１１ｄに供給される。ワードデコーダドラ
イバは、制御信号発生回路１１ａから供給される対応す
る制御信号に従い、ＤＲＡＭコア１１ｄ内のワードデコ
ーダを駆動する。ロー関連コントローラ１１ｃのセンス
アンプドライバは、制御信号生成回路１１ａからの対応
する制御信号に従い、ＤＲＡＭコア１１ｄ内のセンスア
ンプを駆動する。
【００３０】コラム関連コントローラ１１ｅはプリデコ
ーダと、Ｉ／Ｏデータセレクタとを有する。プリデコー
ダは、コラムアドレスカウンタ２０によって生成された
コラムアドレスから、ＤＲＡＭコア１１ｄ内のコラムデ
コーダに供給されるプリデコードされたコラムアドレス
信号を生成する。プリデコードされたコラムアドレス信
号は、ＤＲＡＭコア１１ｄ内のコラムデコーダに与えら
れる。コラム関連コントローラ１１ｅ内に設けられたＩ
／Ｏデータセレクタは、コラムアドレスに従って、Ｉ／
Ｏデータバッファ／デコーダ１６に出力すべき読み出し
データを選択し、選択されたメモリセル内に書き込むべ
き書き込むデータを選択する。
ーダと、Ｉ／Ｏデータセレクタとを有する。プリデコー
ダは、コラムアドレスカウンタ２０によって生成された
コラムアドレスから、ＤＲＡＭコア１１ｄ内のコラムデ
コーダに供給されるプリデコードされたコラムアドレス
信号を生成する。プリデコードされたコラムアドレス信
号は、ＤＲＡＭコア１１ｄ内のコラムデコーダに与えら
れる。コラム関連コントローラ１１ｅ内に設けられたＩ
／Ｏデータセレクタは、コラムアドレスに従って、Ｉ／
Ｏデータバッファ／デコーダ１６に出力すべき読み出し
データを選択し、選択されたメモリセル内に書き込むべ
き書き込むデータを選択する。
【００３１】本発明では、外部から入力されたコマンド
をデコードして、コマンドで指示される動作モードに応
じて、半導体記憶装置の所定部分のプリチャージに必要
な時間、すなわちプリチャージ保護期間を動的に設定す
る。より具体的には、データの読出し書込み時のアクテ
ィブモード及びプリチャージモードにおけるプリチャー
ジ保護期間と、この期間よりも長いセルフリフレッシュ
モード及びオートリフレッシュモードにおけるプリチャ
ージ保護期間とを別々に設ける。この点を、図４を参照
して説明する。なお、図４において、便宜上、セルフリ
フレッシュモード、オートリフレッシュモード、アクテ
ィブモード及びプリチャージモードをそれぞれモード１
〜４と言う。
をデコードして、コマンドで指示される動作モードに応
じて、半導体記憶装置の所定部分のプリチャージに必要
な時間、すなわちプリチャージ保護期間を動的に設定す
る。より具体的には、データの読出し書込み時のアクテ
ィブモード及びプリチャージモードにおけるプリチャー
ジ保護期間と、この期間よりも長いセルフリフレッシュ
モード及びオートリフレッシュモードにおけるプリチャ
ージ保護期間とを別々に設ける。この点を、図４を参照
して説明する。なお、図４において、便宜上、セルフリ
フレッシュモード、オートリフレッシュモード、アクテ
ィブモード及びプリチャージモードをそれぞれモード１
〜４と言う。
【００３２】図４（Ａ）はモード３、４の場合の１対の
ビット線の電位の変化を模式的に示す図で、図４（Ｂ）
はモード１、２の場合の１対のビット線の電位の変化を
模式的に示す図である。まず、図４（Ａ）において、モ
ード３を設定するコマンドが図１のコマンドデコーダ１
４でデコードされて後述する信号ｒａｓｃｚが立ち上が
ってバンクはアクティブとなり、ワード線選択、センス
アンプの駆動により、ビット線対の電位はプリチャージ
電位Ｖｃｃ／２からＶｃｃ及びＶｓｓに変化する。この
状態でモード４を設定するコマンドがコマンドデコーダ
１４でデコードされて信号ｒａｓｃｚは立ち下がり、ビ
ット線対はＶｃｃ／２にプリチャージ（リセット）され
る。次に、モード３が同様に設定され、データの読出
し、書込みが行われる。モード４の設定とモード３の設
定との間隔Ｂ、すなわちプリチャージ保護期間Ｂについ
ては一般に、その最小値が決められており、その最小値
よりも短い時間で次のサイクルのモード３の設定を行う
ことは禁止されている。この最小値は動作時間を高速に
するために通常、図４（Ａ）に示すように、ビット線対
が完全にＶｃｃ／２に戻る直前の状態までとされてい
る。また、上述したように、信号ｒａｓｃｚはモード４
の設定により解除されるが、実際にはそれ以前にセンス
アンプ動作は完了している。換言すれば、信号ｒａｓｃ
ｚはモード４の設定よりも早いタイミングでオフにして
もよい。なお、ｐｒｔｉｍｅはモード３、４における動
作保護期間を示す。
ビット線の電位の変化を模式的に示す図で、図４（Ｂ）
はモード１、２の場合の１対のビット線の電位の変化を
模式的に示す図である。まず、図４（Ａ）において、モ
ード３を設定するコマンドが図１のコマンドデコーダ１
４でデコードされて後述する信号ｒａｓｃｚが立ち上が
ってバンクはアクティブとなり、ワード線選択、センス
アンプの駆動により、ビット線対の電位はプリチャージ
電位Ｖｃｃ／２からＶｃｃ及びＶｓｓに変化する。この
状態でモード４を設定するコマンドがコマンドデコーダ
１４でデコードされて信号ｒａｓｃｚは立ち下がり、ビ
ット線対はＶｃｃ／２にプリチャージ（リセット）され
る。次に、モード３が同様に設定され、データの読出
し、書込みが行われる。モード４の設定とモード３の設
定との間隔Ｂ、すなわちプリチャージ保護期間Ｂについ
ては一般に、その最小値が決められており、その最小値
よりも短い時間で次のサイクルのモード３の設定を行う
ことは禁止されている。この最小値は動作時間を高速に
するために通常、図４（Ａ）に示すように、ビット線対
が完全にＶｃｃ／２に戻る直前の状態までとされてい
る。また、上述したように、信号ｒａｓｃｚはモード４
の設定により解除されるが、実際にはそれ以前にセンス
アンプ動作は完了している。換言すれば、信号ｒａｓｃ
ｚはモード４の設定よりも早いタイミングでオフにして
もよい。なお、ｐｒｔｉｍｅはモード３、４における動
作保護期間を示す。
【００３３】図４（Ｂ）は、モード１又は２の場合のビ
ット線対の電位の変化を示す。モード１又は２を設定す
るコマンドがコマンドデコーダ１４でデコードされて信
号ｒａｓｃｚが立ち上がりバンクはアクティブとなる。
センスアンプ動作を保証する所定の期間経過後に信号ｒ
ａｓｃｚは自動的にオフになり、引き続いてビット線対
のプリチャージ動作が行われる。図４（Ａ）に示す動作
保護期間ｐｒｔｉｍｅと同一時間の動作保護期間ｐｒｔ
ｉｍｅを設定すると、プリチャージ保護期間Ａをプリチ
ャージ保護期間Ｂよりも長くとることができる。図示す
る場合では、プリチャージ保護期間Ａ内でビット線対の
電位は完全にＶｃｃ／２にプリチャージされている。従
って、ノイズや周辺回路素子の影響を受けてデータの破
壊等が起こる可能性はない。
ット線対の電位の変化を示す。モード１又は２を設定す
るコマンドがコマンドデコーダ１４でデコードされて信
号ｒａｓｃｚが立ち上がりバンクはアクティブとなる。
センスアンプ動作を保証する所定の期間経過後に信号ｒ
ａｓｃｚは自動的にオフになり、引き続いてビット線対
のプリチャージ動作が行われる。図４（Ａ）に示す動作
保護期間ｐｒｔｉｍｅと同一時間の動作保護期間ｐｒｔ
ｉｍｅを設定すると、プリチャージ保護期間Ａをプリチ
ャージ保護期間Ｂよりも長くとることができる。図示す
る場合では、プリチャージ保護期間Ａ内でビット線対の
電位は完全にＶｃｃ／２にプリチャージされている。従
って、ノイズや周辺回路素子の影響を受けてデータの破
壊等が起こる可能性はない。
【００３４】従来技術では、単一のプリチャージ保護期
間を設定していた。具体的には、モード３、４の場合に
おける信号ｒａｓｃｚからの一定期間Ｂをモード１〜４
のプリチャージ保護期間としていた。従って、モード１
や２の場合にも、信号ｒａｓｃｚが立ち下がってから一
定期間Ｂまでしかプリチャージ動作が保証されない。本
発明では、モード３、４の場合にはプリチャージ保護期
間Ｂを設定するが、モード１、２の場合にはそれよりも
長いプリチャージ保護期間Ａを設定するようにすること
を特徴とする。この動作を、図１のプリチャージ保護回
路１１ｆが行う。プリチャージ保護回路１１ｆは、コマ
ンドデコーダ１４からの所定の信号を受けて、動作保護
期間ｐｒｔｉｍｅを設定する。モード１、２の動作保護
期間ｐｒｔｉｍｅは、図４（Ｂ）のようなプリチャージ
保護期間Ａが設定できれば、モード３、４の動作保護期
間ｐｒｔｉｍｅと同一であっても、異なってもよい。
間を設定していた。具体的には、モード３、４の場合に
おける信号ｒａｓｃｚからの一定期間Ｂをモード１〜４
のプリチャージ保護期間としていた。従って、モード１
や２の場合にも、信号ｒａｓｃｚが立ち下がってから一
定期間Ｂまでしかプリチャージ動作が保証されない。本
発明では、モード３、４の場合にはプリチャージ保護期
間Ｂを設定するが、モード１、２の場合にはそれよりも
長いプリチャージ保護期間Ａを設定するようにすること
を特徴とする。この動作を、図１のプリチャージ保護回
路１１ｆが行う。プリチャージ保護回路１１ｆは、コマ
ンドデコーダ１４からの所定の信号を受けて、動作保護
期間ｐｒｔｉｍｅを設定する。モード１、２の動作保護
期間ｐｒｔｉｍｅは、図４（Ｂ）のようなプリチャージ
保護期間Ａが設定できれば、モード３、４の動作保護期
間ｐｒｔｉｍｅと同一であっても、異なってもよい。
【００３５】次に、コマンドデコーダ１４の内部構成を
説明し、引き続いてプリチャージ保護回路１１ｆの内部
構成を説明する。図５は、コマンドデコーダ１４の内部
構成例を示す回路図である。コマンドデコーダ１４は、
信号ｒａｓｃｘ、ｒａｓｃｚ、ｃａｓｃｘ、ｃａｓｃ
ｚ、ｗｅｃｘ、ｗｅｃｚ、ｃｓｐｚを受け取り、種々の
デコードされた信号を生成しる。信号ｒａｓｃｘ、ｃａ
ｓｃｘ、ｗｅｃｘはそれぞれ前述の／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥに対応する。信号ｒａｓｃｚ、ｃａｓｃｚ、
ｗｅｃｚ及びｃｓｐｚはそれぞれ、／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ、／ＣＳの反転信号である。更に、コマンド
デコーダ１４はクロック信号ＣＬＫの反転信号である信
号ｃｌｋｐｚと信号ｃｋｅｃｘ、ｃｋｅｚ（これらはそ
れぞれ、クロックイネーブル信号ＣＫＥ及びその反転信
号に相当する）を受け取る。
説明し、引き続いてプリチャージ保護回路１１ｆの内部
構成を説明する。図５は、コマンドデコーダ１４の内部
構成例を示す回路図である。コマンドデコーダ１４は、
信号ｒａｓｃｘ、ｒａｓｃｚ、ｃａｓｃｘ、ｃａｓｃ
ｚ、ｗｅｃｘ、ｗｅｃｚ、ｃｓｐｚを受け取り、種々の
デコードされた信号を生成しる。信号ｒａｓｃｘ、ｃａ
ｓｃｘ、ｗｅｃｘはそれぞれ前述の／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥに対応する。信号ｒａｓｃｚ、ｃａｓｃｚ、
ｗｅｃｚ及びｃｓｐｚはそれぞれ、／ＲＡＳ、／ＣＡ
Ｓ、／ＷＥ、／ＣＳの反転信号である。更に、コマンド
デコーダ１４はクロック信号ＣＬＫの反転信号である信
号ｃｌｋｐｚと信号ｃｋｅｃｘ、ｃｋｅｚ（これらはそ
れぞれ、クロックイネーブル信号ＣＫＥ及びその反転信
号に相当する）を受け取る。
【００３６】コマンドデコーダ１４はＮＡＮＤゲート１
４1 〜１４11、ＮＯＲゲート１４12〜１４13、及びイン
バータ１４14〜１４23を有する。上記入力信号は上記論
理素子でデコードされ、デコードされた信号が生成され
る。例えば、オートリフレッシュコマンドはＮＡＮＤゲ
ート１４6 及びＮＯＲゲート１４12で検出され、デコー
ドされた信号ｒｅｆｐｚがＮＯＲゲート１４12から出力
される。すなわち、ＮＡＮＤゲート１４6 及びＮＯＲゲ
ート１４12は、オートリフレッシュコマンドに関連する
論理演算を行う。セルフリフレッシュコマンドはＮＡＮ
Ｄゲート１４6及びＮＯＲゲート１４13によって検出さ
れ、デコードされた信号ｓｒｅｐｚがＮＯＲゲート１４
13から出力される。すなわち、ＮＡＮＤゲート１４6 及
びＮＯＲゲート１４13はセルフリフレッシュコマンドに
関連する論理演算を行う。本発明では、たとえデコード
された信号が生成されなくても、上記動作によりセルフ
リフレッシュモードをエントリーすることができる。上
記デコードされた信号ｒｅｆｐｚ、ｓｒｅｐｚは、図１
に示すセルフリフレッシュコントローラ１１ｂに与えら
れる。
４1 〜１４11、ＮＯＲゲート１４12〜１４13、及びイン
バータ１４14〜１４23を有する。上記入力信号は上記論
理素子でデコードされ、デコードされた信号が生成され
る。例えば、オートリフレッシュコマンドはＮＡＮＤゲ
ート１４6 及びＮＯＲゲート１４12で検出され、デコー
ドされた信号ｒｅｆｐｚがＮＯＲゲート１４12から出力
される。すなわち、ＮＡＮＤゲート１４6 及びＮＯＲゲ
ート１４12は、オートリフレッシュコマンドに関連する
論理演算を行う。セルフリフレッシュコマンドはＮＡＮ
Ｄゲート１４6及びＮＯＲゲート１４13によって検出さ
れ、デコードされた信号ｓｒｅｐｚがＮＯＲゲート１４
13から出力される。すなわち、ＮＡＮＤゲート１４6 及
びＮＯＲゲート１４13はセルフリフレッシュコマンドに
関連する論理演算を行う。本発明では、たとえデコード
された信号が生成されなくても、上記動作によりセルフ
リフレッシュモードをエントリーすることができる。上
記デコードされた信号ｒｅｆｐｚ、ｓｒｅｐｚは、図１
に示すセルフリフレッシュコントローラ１１ｂに与えら
れる。
【００３７】インバータ１４15から出力されるデコード
された信号ｗｒｔｃｚは、ローアドレスの生成及びオー
トリフレッシュモードに係る回路を活性化する。インバ
ータ１４14から出力されるデコードされた信号ｃａｃｐ
ｚは、ローアドレスの生成及びアクティブモードに係る
回路を活性化する。インバータ１４17から出力されるデ
コードされた信号ｄａｃｐｚは、プリチャージ動作に係
る回路を活性化する。上記コマンド化ｃｐｚ，ａｃｔｐ
ｚ及びｄａｃｐｚは、図１に示すセルフリフレッシュコ
ントローラ１１ｂに与えられる。
された信号ｗｒｔｃｚは、ローアドレスの生成及びオー
トリフレッシュモードに係る回路を活性化する。インバ
ータ１４14から出力されるデコードされた信号ｃａｃｐ
ｚは、ローアドレスの生成及びアクティブモードに係る
回路を活性化する。インバータ１４17から出力されるデ
コードされた信号ｄａｃｐｚは、プリチャージ動作に係
る回路を活性化する。上記コマンド化ｃｐｚ，ａｃｔｐ
ｚ及びｄａｃｐｚは、図１に示すセルフリフレッシュコ
ントローラ１１ｂに与えられる。
【００３８】インバータ１４19から出力されるデコード
された信号ｍｒｓｐｚは、前述したバーストモードのよ
うな所定のモードの設定を指示している。インバータ１
４20から出力されるデコードされた信号ｍｒｓｃｚは、
所定モードのリセットを指示している。デコードされた
信号ｍｒｓｐｚは、セルフリフレッシュコントローラ１
１ｂ及びモードレジスタ１９に与えられる。デコードさ
れた信号ｍｒｓｃｚは、モードレジスタ１９に与えられ
る。インバータ１４23から出力されるデコードされた信
号ｂｓｔｃｚは、制御信号ラッチ回路１７、１８及びセ
ルフリフレッシュコントローラ１１ｂに与えられる。イ
ンバータ１４21から出力される信号は、コラムアドレス
ストローブ信号／ＣＡＳのキャンセルを指示するもの
で、制御信号ラッチ回路１７、１８及びセルフリフレッ
シュコントローラ１１ｂに与えられる。クロック信号Ｃ
ＬＫに対応する信号ｃｌｋｐｚは、ＮＡＮＤゲート１４
11とインバータ１４22とで内部クロック信号ｃｍｃｐｚ
に変換される。
された信号ｍｒｓｐｚは、前述したバーストモードのよ
うな所定のモードの設定を指示している。インバータ１
４20から出力されるデコードされた信号ｍｒｓｃｚは、
所定モードのリセットを指示している。デコードされた
信号ｍｒｓｐｚは、セルフリフレッシュコントローラ１
１ｂ及びモードレジスタ１９に与えられる。デコードさ
れた信号ｍｒｓｃｚは、モードレジスタ１９に与えられ
る。インバータ１４23から出力されるデコードされた信
号ｂｓｔｃｚは、制御信号ラッチ回路１７、１８及びセ
ルフリフレッシュコントローラ１１ｂに与えられる。イ
ンバータ１４21から出力される信号は、コラムアドレス
ストローブ信号／ＣＡＳのキャンセルを指示するもの
で、制御信号ラッチ回路１７、１８及びセルフリフレッ
シュコントローラ１１ｂに与えられる。クロック信号Ｃ
ＬＫに対応する信号ｃｌｋｐｚは、ＮＡＮＤゲート１４
11とインバータ１４22とで内部クロック信号ｃｍｃｐｚ
に変換される。
【００３９】図６は、プリチャージ保護回路１１ｆの第
１の構成例を示す回路図である。図６に示すプリチャー
ジ保護回路１１ｆは、遅延回路２１、２２、ＮＯＲゲー
ト２３、２４、インバータ２５、トランジスタ２６、２
７を有する。遅延回路２１は前記信号ｒａｓｃｚの後縁
を前述したプリチャージ保護期間Ｂだけ遅延して、図４
（Ａ）に示す動作保護期間ｐｒｔｉｍｅを示す信号ｐｒ
ｔｉｍｅを出力する。遅延回路２２は、信号ｒａｓｃｚ
の出力信号の後縁を前述したプリチャージ保護期間Ａだ
け遅延して、図４（Ｂ）に示す動作保護期間ｐｒｔｉｍ
ｅを示す信号ｐｒｔｉｍｅを出力する。信号の後縁のみ
を遅延する遅延回路は公知でなので、その内部構成は省
略する。ＮＯＲゲート２３と２４はフリップフロップを
構成し、前述した信号ｒｅｆｐｚとａｃｔｐｚとを受け
取り、トランジスタ２６及び２７を制御する信号を出力
する。信号ｒｅｆｐｚはモード１又はモード２がデコー
ドされた時にアクティブとなり、信号ａｃｔｐｚが立ち
上がった後でかつ信号ｒａｓｃｚが立ち上がる前にモー
ド１〜４のすべてにおいて、アクティブとなる。信号ａ
ｃｐｔｚのみがハイレベルに立ち上がると、ＮＯＲゲー
ト２３の出力はハイレベルにセットされる。よって、ト
ランジスタ２６はオンし、インバータ２５を介して制御
されるトランジスタ２７はオフする。モード３、４の場
合には、信号ａｃｔｐｚがハイレベルに立ち上がった後
に信号ｒｅｆｐｚもハイレベルになるので、ＮＯＲゲー
ト２３の出力はローレベルなり、トランジスタ２７がオ
ンする。遅延回路２２は、トランジスタ２７を介して信
号ｒａｓｃｚを受け取り、その後縁をプリチャージ保護
期間Ａだけ遅延して出力する。
１の構成例を示す回路図である。図６に示すプリチャー
ジ保護回路１１ｆは、遅延回路２１、２２、ＮＯＲゲー
ト２３、２４、インバータ２５、トランジスタ２６、２
７を有する。遅延回路２１は前記信号ｒａｓｃｚの後縁
を前述したプリチャージ保護期間Ｂだけ遅延して、図４
（Ａ）に示す動作保護期間ｐｒｔｉｍｅを示す信号ｐｒ
ｔｉｍｅを出力する。遅延回路２２は、信号ｒａｓｃｚ
の出力信号の後縁を前述したプリチャージ保護期間Ａだ
け遅延して、図４（Ｂ）に示す動作保護期間ｐｒｔｉｍ
ｅを示す信号ｐｒｔｉｍｅを出力する。信号の後縁のみ
を遅延する遅延回路は公知でなので、その内部構成は省
略する。ＮＯＲゲート２３と２４はフリップフロップを
構成し、前述した信号ｒｅｆｐｚとａｃｔｐｚとを受け
取り、トランジスタ２６及び２７を制御する信号を出力
する。信号ｒｅｆｐｚはモード１又はモード２がデコー
ドされた時にアクティブとなり、信号ａｃｔｐｚが立ち
上がった後でかつ信号ｒａｓｃｚが立ち上がる前にモー
ド１〜４のすべてにおいて、アクティブとなる。信号ａ
ｃｐｔｚのみがハイレベルに立ち上がると、ＮＯＲゲー
ト２３の出力はハイレベルにセットされる。よって、ト
ランジスタ２６はオンし、インバータ２５を介して制御
されるトランジスタ２７はオフする。モード３、４の場
合には、信号ａｃｔｐｚがハイレベルに立ち上がった後
に信号ｒｅｆｐｚもハイレベルになるので、ＮＯＲゲー
ト２３の出力はローレベルなり、トランジスタ２７がオ
ンする。遅延回路２２は、トランジスタ２７を介して信
号ｒａｓｃｚを受け取り、その後縁をプリチャージ保護
期間Ａだけ遅延して出力する。
【００４０】このように、モード３、４の場合は遅延回
路２１が選択されてプリチャージ保護期間Ｂが設定さ
れ、モード１、２の場合は遅延回路２１と２２が選択さ
れてプリチャージ保護期間Ａが設定される。このように
して生成された動作保護期間ｐｒｔｉｍｅを示す信号
は、図１に示すロー関連コントローラ１１ｃに与えられ
る。
路２１が選択されてプリチャージ保護期間Ｂが設定さ
れ、モード１、２の場合は遅延回路２１と２２が選択さ
れてプリチャージ保護期間Ａが設定される。このように
して生成された動作保護期間ｐｒｔｉｍｅを示す信号
は、図１に示すロー関連コントローラ１１ｃに与えられ
る。
【００４１】図７は、ロー関連コントローラ１１ｃ内の
一部を示す図である。ロー関連コントローラ１１ｃで生
成されたワード線駆動信号ｗｄｒｖは、ＡＮＤゲート２
９を介して対応するワード線に与えられる。ＡＮＤゲー
ト２９には上記信号ｐｒｔｉｍｅがインバータ２８を介
して与えられる。従って、動作保護期間ｐｒｔｉｍｅに
おいてはＡＮＤゲート２９は閉じており、ワード線駆動
信号ｗｄｒｖの出力は阻止される。
一部を示す図である。ロー関連コントローラ１１ｃで生
成されたワード線駆動信号ｗｄｒｖは、ＡＮＤゲート２
９を介して対応するワード線に与えられる。ＡＮＤゲー
ト２９には上記信号ｐｒｔｉｍｅがインバータ２８を介
して与えられる。従って、動作保護期間ｐｒｔｉｍｅに
おいてはＡＮＤゲート２９は閉じており、ワード線駆動
信号ｗｄｒｖの出力は阻止される。
【００４２】図８は、プリチャージ保護回路１１ｆの第
２の構成例を示す回路図である。第２の構成例では、デ
フォルトとしてプリチャージ保護期間Ｂが設定され、モ
ード１又は２が設定されるとプリチャージ保護期間Ａが
設定されるが、所定時間経過後にはデフォルトであるプ
リチャージ保護期間Ｂに戻る。これは、通常、モード
３、４の動作頻度がモード１、２よりも高いので、上記
の設定によりトランジスタ２６、２７の切り替え動作の
頻度を少なくすることができ、消費電力を軽減すること
ができる。
２の構成例を示す回路図である。第２の構成例では、デ
フォルトとしてプリチャージ保護期間Ｂが設定され、モ
ード１又は２が設定されるとプリチャージ保護期間Ａが
設定されるが、所定時間経過後にはデフォルトであるプ
リチャージ保護期間Ｂに戻る。これは、通常、モード
３、４の動作頻度がモード１、２よりも高いので、上記
の設定によりトランジスタ２６、２７の切り替え動作の
頻度を少なくすることができ、消費電力を軽減すること
ができる。
【００４３】上記設定を実現するために、図６を構成を
一部変更し、新たにタイマー３０を設ける。タイマー３
０は、モード１又は２が設定されるとハイレベルに変化
する信号ｒｅｆｐｚを受けて動作を開始し、所定時間を
計測するとハイレベルを出力する。これにより、ＮＯＲ
ゲート２３の出力はローレベルからハイレベルに変化
し、トランジスタ２６はオンしトランジスタ２７はオフ
する。このように、通常状態（デフォルト）ではトラン
ジスタ２６がオンし遅延回路２１が選択されており、モ
ード１又は２が選択されると遅延回路２１に加え遅延回
路２２も選択され、タイマー３０により所定時間が経過
した後はデフォルト状態に戻る。
一部変更し、新たにタイマー３０を設ける。タイマー３
０は、モード１又は２が設定されるとハイレベルに変化
する信号ｒｅｆｐｚを受けて動作を開始し、所定時間を
計測するとハイレベルを出力する。これにより、ＮＯＲ
ゲート２３の出力はローレベルからハイレベルに変化
し、トランジスタ２６はオンしトランジスタ２７はオフ
する。このように、通常状態（デフォルト）ではトラン
ジスタ２６がオンし遅延回路２１が選択されており、モ
ード１又は２が選択されると遅延回路２１に加え遅延回
路２２も選択され、タイマー３０により所定時間が経過
した後はデフォルト状態に戻る。
【００４４】図９は、プリチャージ保護回路１１ｆの第
３の構成例を示す回路図である。第３の構成例では、オ
シレータとカウンタを用いて、動作保護期間を設定す
る。図９に示すプリチャージ保護回路１１ｆは、前述し
たＮＯＲゲート２３、２４及びインバータ２５に加え、
カウンタ３１、３２、オシレータ３３、Ｐ−チャネルト
ランジスタ及びＮ−チャネルトランジスタからなるアナ
ログスイッチ３４、３５を有する。信号ｒａｓｃｚがハ
イレベルに変化すると、カウンタ３１がオシレータ３３
の出力パルスをカウントし始める。カウンタ３１はカウ
ント動作を開始するとその出力信号をハイレベルに設定
する。いずれのモードが設定されている場合でも、当初
はＮＯＲゲート２３の出力はハイレベルなので、スイッ
チ３５がオンし、スイッチ３４がオフする。よって、カ
ウンタ３１のハイレベル出力はスイッチ３５を通って出
力される。信号ｒａｓｃｚがローレベルになったあと
も、カウンタ３１はプリチャージ保護期間Ｂだけカウン
ト動作を継続し、動作完了後にその出力をローレベルに
する。
３の構成例を示す回路図である。第３の構成例では、オ
シレータとカウンタを用いて、動作保護期間を設定す
る。図９に示すプリチャージ保護回路１１ｆは、前述し
たＮＯＲゲート２３、２４及びインバータ２５に加え、
カウンタ３１、３２、オシレータ３３、Ｐ−チャネルト
ランジスタ及びＮ−チャネルトランジスタからなるアナ
ログスイッチ３４、３５を有する。信号ｒａｓｃｚがハ
イレベルに変化すると、カウンタ３１がオシレータ３３
の出力パルスをカウントし始める。カウンタ３１はカウ
ント動作を開始するとその出力信号をハイレベルに設定
する。いずれのモードが設定されている場合でも、当初
はＮＯＲゲート２３の出力はハイレベルなので、スイッ
チ３５がオンし、スイッチ３４がオフする。よって、カ
ウンタ３１のハイレベル出力はスイッチ３５を通って出
力される。信号ｒａｓｃｚがローレベルになったあと
も、カウンタ３１はプリチャージ保護期間Ｂだけカウン
ト動作を継続し、動作完了後にその出力をローレベルに
する。
【００４５】モード１又は２が設定された場合には、信
号ａｃｔｐｚがハイレベルになり、次に信号ｒｅｆｐｚ
がハイレベルになる。これにより、ＮＯＲゲート２３の
出力はローレベルになるので、トランジスタ３４はオン
し、トランジスタ３５はオフする。信号ｒａｓｃｚが立
ち上がるとカウンタ３２は動作を開始し、その出力をハ
イレベルに設定する。カウンタ３２は、信号ｒａｓｃｚ
が立ち下がった後も、プリチャージ保護期間Ａだけカウ
ント動作を継続し、動作完了後にその出力をローレベル
にする。
号ａｃｔｐｚがハイレベルになり、次に信号ｒｅｆｐｚ
がハイレベルになる。これにより、ＮＯＲゲート２３の
出力はローレベルになるので、トランジスタ３４はオン
し、トランジスタ３５はオフする。信号ｒａｓｃｚが立
ち上がるとカウンタ３２は動作を開始し、その出力をハ
イレベルに設定する。カウンタ３２は、信号ｒａｓｃｚ
が立ち下がった後も、プリチャージ保護期間Ａだけカウ
ント動作を継続し、動作完了後にその出力をローレベル
にする。
【００４６】以上説明したように、オートリフレッシュ
モード及びセルフリフレッシュモードにおけるプリチャ
ージ保護期間を十分なものとすることができるため、プ
リチャージが不完全なことに起因するデータ破壊等の種
々の誤動作の発生を防止することができる。例えば、同
一バンクに連続してオートリフレッシュモードが要求さ
れた場合、プリチャージが不十分でありノイズ等が存在
すると、ビット線上に残っているデータが次のリフレッ
シュ動作に影響を与え、セル内のデータ破壊等が発生す
る可能性がある。しかしながら、本発明により十分はプ
リチャージ保護期間Ａが設定されるので、このような可
能性を除去することができる。
モード及びセルフリフレッシュモードにおけるプリチャ
ージ保護期間を十分なものとすることができるため、プ
リチャージが不完全なことに起因するデータ破壊等の種
々の誤動作の発生を防止することができる。例えば、同
一バンクに連続してオートリフレッシュモードが要求さ
れた場合、プリチャージが不十分でありノイズ等が存在
すると、ビット線上に残っているデータが次のリフレッ
シュ動作に影響を与え、セル内のデータ破壊等が発生す
る可能性がある。しかしながら、本発明により十分はプ
リチャージ保護期間Ａが設定されるので、このような可
能性を除去することができる。
【００４７】
【発明の効果】以上説明したように、本発明によれば、
プリチャージ保護期間をモードに応じて設定することで
データの破壊等を防止し、信頼性を向上させた半導体記
憶装置を提供することができる。
プリチャージ保護期間をモードに応じて設定することで
データの破壊等を防止し、信頼性を向上させた半導体記
憶装置を提供することができる。
【図１】本発明の実施の形態の一例である半導体記憶装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】図１に示す半導体記憶装置の動作モードを説明
するためのタイミング図である。
するためのタイミング図である。
【図３】図１に示すＩ／Ｏデータバッファ／デコーダの
動作を示す図である。
動作を示す図である。
【図４】本発明の原理を説明するためのタイミング図で
ある。
ある。
【図５】図１に示すコマンドデコーダ１４の内部構成を
示す回路図である。
示す回路図である。
【図６】図１に示すプリチャージ保護回路１１ｆの第１
の構成例を示す回路図である。
の構成例を示す回路図である。
【図７】図１に示すロー関連コントローラの内部の一部
を示す回路図である。
を示す回路図である。
【図８】図１に示すプリチャージ保護回路１１ｆの第２
の構成例を示す回路図である。
の構成例を示す回路図である。
【図９】図１に示すプリチャージ保護回路１１ｆの第３
の構成例を示す回路図である。
の構成例を示す回路図である。
１０ ＳＤＲＡＭデバイス １１、１２ バンク（ＤＲＡＭコア） １１ｆ プリチャージ保護回路 １３ クロックバッファ １４ コマンドデコーダ １５ アドレスバッファ／デコーダ １６ Ｉ／Ｏデータバッファ／レジスタ １７、１８ 制御信号ラッチ １９ モードレジスタ ２０、２１ コラムアドレスカウンタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松本 豊光 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 田口 眞男 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 竹前 義博 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内
Claims (8)
- 【請求項１】 メモリ部を具備する半導体記憶装置にお
いて、 外部から入力されたコマンドをデコードして、コマンド
で指示される動作モードに応じて、半導体記憶装置の所
定部分のプリチャージに必要な時間を設定してプリチャ
ージ動作を保護するプリチャージ保護回路を設けたこと
を特徴とする半導体記憶装置。 - 【請求項２】 前記プリチャージ保護回路は、外部から
のアドレスに従ったデータの読出し又は書込みに関する
動作を指示する第１のコマンドか、内部的なリフレッシ
ュ動作に関する第２のコマンドかを判断する第１の回路
と、第１のコマンドの場合には第１のプリチャージ保護
期間を設定し、第２のコマンドの場合には第１のプリチ
ャージ保護期間よりも長い第２のプリチャージ保護期間
を設定する第２の回路とを有することを特徴とする請求
項１記載の半導体記憶装置。 - 【請求項３】 第１及び第２のプリチャージ保護期間
は、センスアンプ動作の終了時点から開始することを特
徴とする請求項２記載の半導体記憶装置。 - 【請求項４】 前記第２の回路は、デフォルト状態にお
いて、第１のプリチャージ保護期間を出力するように設
定されていることを特徴とする請求項２記載の半導体記
憶装置。 - 【請求項５】 前記第２の回路は、デフォルト状態にお
いて、第１のプリチャージ保護期間を出力するように設
定されており、第２のコマンドがデコードされたときに
は第２のプリチャージ保護期間を出力するように切り替
わることを特徴とする請求項２記載の半導体記憶装置。 - 【請求項６】 前記第２の回路は、第２のプリチャージ
保護期間を出力するように切り替えた後所定時間が経過
した際にデフォルト状態に戻ることを特徴とする請求項
５記載の半導体記憶装置。 - 【請求項７】 前記第１のコマンドはＤＲＡＭ装置にお
けるアクティブモード及びプリチャージモードを指示す
るコマンドを含み、前記第２のコマンドはＤＲＡＭ装置
におけるセルフリフレッシュモード及びオートリフレッ
シュモードを指示するコマンドを含むことを特徴とする
請求項１ないし６記載のいずれか一項半導体記憶装置。 - 【請求項８】 外部制御信号をデコードして動作モード
を設定するコマンドデコーダと、 該コマンドデコーダの出力に応答して、所定の時間アク
ティブとなる保護信号を生成する保護回路と、 該保護信号がアクティブ状態である期間中、前記コマン
ドデコーダの出力が変化しても、その変化したコマンド
デコーダの出力に基づく動作を禁止する回路とを具備す
ることを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9258600A JPH1196760A (ja) | 1997-09-24 | 1997-09-24 | 半導体記憶装置 |
| US09/022,403 US6026041A (en) | 1997-09-24 | 1998-02-12 | Semiconductor memory device |
| KR1019980005903A KR100274732B1 (ko) | 1997-09-24 | 1998-02-25 | 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9258600A JPH1196760A (ja) | 1997-09-24 | 1997-09-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1196760A true JPH1196760A (ja) | 1999-04-09 |
Family
ID=17322531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9258600A Pending JPH1196760A (ja) | 1997-09-24 | 1997-09-24 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6026041A (ja) |
| JP (1) | JPH1196760A (ja) |
| KR (1) | KR100274732B1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557538B1 (ko) * | 1999-06-29 | 2006-03-03 | 주식회사 하이닉스반도체 | 싱크로너스 디램의 명령 디코딩 장치 |
| US7061826B2 (en) | 2004-11-15 | 2006-06-13 | Hynix Semiconductor Inc. | Command decoder of semiconductor memory device |
| JP2007508649A (ja) * | 2003-10-09 | 2007-04-05 | マイクロン・テクノロジー・インコーポレーテッド | 低電力リフレッシュ動作のためのクロック同期回路を制御するための回路および方法 |
| US7248512B2 (en) | 2004-11-08 | 2007-07-24 | Hynix Semiconductor Inc. | Semiconductor memory device having controller with improved current consumption |
| JP5146457B2 (ja) * | 2007-10-05 | 2013-02-20 | 富士通株式会社 | 情報処理装置、記憶部制御装置、記憶部制御方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6249481B1 (en) | 1991-10-15 | 2001-06-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US5999481A (en) * | 1997-08-22 | 1999-12-07 | Micron Technology, Inc. | Method and apparatus for controlling the operation of an integrated circuit responsive to out-of-synchronism control signals |
| KR100539964B1 (ko) * | 2003-06-27 | 2005-12-28 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 프리차지 장치 및 이를 이용한 프리차지 방법 |
| US20080198525A1 (en) * | 2005-05-26 | 2008-08-21 | Nxp B.V. | Method for Current Protection of a Power Switch and Apparatus for Implementing Same |
| JP5978860B2 (ja) * | 2012-08-31 | 2016-08-24 | 富士通株式会社 | 情報処理装置、メモリ制御ユニット、メモリ制御方法および制御プログラム |
| KR102647420B1 (ko) * | 2016-10-06 | 2024-03-14 | 에스케이하이닉스 주식회사 | 반도체장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600605A (en) * | 1995-06-07 | 1997-02-04 | Micron Technology, Inc. | Auto-activate on synchronous dynamic random access memory |
| JPH0963264A (ja) * | 1995-08-18 | 1997-03-07 | Fujitsu Ltd | 同期型ｄｒａｍ |
| JP3566429B2 (ja) * | 1995-12-19 | 2004-09-15 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| US5587961A (en) * | 1996-02-16 | 1996-12-24 | Micron Technology, Inc. | Synchronous memory allowing early read command in write to read transitions |
| US5818777A (en) * | 1997-03-07 | 1998-10-06 | Micron Technology, Inc. | Circuit for implementing and method for initiating a self-refresh mode |
-
1997
- 1997-09-24 JP JP9258600A patent/JPH1196760A/ja active Pending
-
1998
- 1998-02-12 US US09/022,403 patent/US6026041A/en not_active Expired - Lifetime
- 1998-02-25 KR KR1019980005903A patent/KR100274732B1/ko not_active IP Right Cessation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557538B1 (ko) * | 1999-06-29 | 2006-03-03 | 주식회사 하이닉스반도체 | 싱크로너스 디램의 명령 디코딩 장치 |
| JP2007508649A (ja) * | 2003-10-09 | 2007-04-05 | マイクロン・テクノロジー・インコーポレーテッド | 低電力リフレッシュ動作のためのクロック同期回路を制御するための回路および方法 |
| US8400868B2 (en) | 2003-10-09 | 2013-03-19 | Round Rock Research, Llc | Circuit and method for controlling a clock synchronizing circuit for low power refresh operation |
| US7248512B2 (en) | 2004-11-08 | 2007-07-24 | Hynix Semiconductor Inc. | Semiconductor memory device having controller with improved current consumption |
| US7061826B2 (en) | 2004-11-15 | 2006-06-13 | Hynix Semiconductor Inc. | Command decoder of semiconductor memory device |
| JP5146457B2 (ja) * | 2007-10-05 | 2013-02-20 | 富士通株式会社 | 情報処理装置、記憶部制御装置、記憶部制御方法 |
| US8473674B2 (en) | 2007-10-05 | 2013-06-25 | Fujitsu Limited | Information processing device including a plurality of cells to store data, storage control device that controls a storage section including a plurality of cells to store data, and storage control method of controlling a refresh operation of a storage section including a plurality of cells to store data |
Also Published As
| Publication number | Publication date |
|---|---|
| US6026041A (en) | 2000-02-15 |
| KR100274732B1 (ko) | 2000-12-15 |
| KR19990029115A (ko) | 1999-04-26 |
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