KR100539964B1 - 반도체 메모리 소자의 프리차지 장치 및 이를 이용한 프리차지 방법 - Google Patents

반도체 메모리 소자의 프리차지 장치 및 이를 이용한 프리차지 방법 Download PDF

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Abstract

다수의 메모리 뱅크를 적어도 2개 이상의 메모리 그룹으로 나누어 구성한 메모리 어레이; 및 프리차지 코맨드 신호 및 어드레스 신호에 따라 적어도 2개 이상의 프리차지 신호를 생성하되 2개 이상의 프리차지 신호는 제어 신호에 따라 시간차를 두고 각기 출력되어 2개 이상의 메모리 그룹을 시간차를 두고 프리차지 시키기 위한 프리차지 올 코맨드 디코더를 포함하고, 프리차지 올 코맨드 디코더는, 프리차지 코맨드 신호 및 어드레스 신호를 조합하는 낸드 게이트; 낸드 게이트의 출력을 래치하여 제 1 프리차지 신호를 생성하는 제 1 래치; 제어 신호가 하이 상태로 올라 갈때 턴온되는 제 1 트랜스미션 게이트; 제 1 트랜스미션 게이트를 경유한 제 1 래치의 출력을 래치하기 위한 제 2 래치; 제어 신호가 로우 상태로 내려 갈때 턴온되는 제 2 트랜스미션 게이트; 및 제 2 트랜스미션 게이트를 경유한 제 2 래치의 출력을 래치하여 제 2 프리차지 신호를 생성하는 제 3 래치를 포함하여 이루어진 반도체 메모리 소자의 프리차지 장치가 개시된다.

Description

반도체 메모리 소자의 프리차지 장치 및 이를 이용한 프리 차지 방법{Apparatus and method for precharging of semiconductor memory device}
본 발명은 반도체 메모리 소자의 프리차지 장치 및 이를 이용한 프리차지 방법에 관한 것으로, 특히 DDRⅡ SDRAM의 프리차지 장치 및 이를 이용한 프리차지 방법에 관한 것이다.
DRAM의 동작 속도를 향상시키기 위하여 외부의 시스템 클럭에 동기되어 동작하는 싱크로너스 DRAM(synchronous DRAM; 이하 SDRAM'이라 한다.)이 개발되었다.
또한 데이터 처리 속도를 더욱 향상시키기 위하여 한 클럭의 상승 에지 및 하강 에지에 동기되어 데이터를 처리하는 이중 데이터 율(Double Data Rate; 이하 'DDR'이라 한다.) SDRAM과 Rambus DRAM이 개발되었다.
DDRⅡ SDRM에 있어서 메모리 어레이는 다수의 뱅크로 구성되어 있으며, 프리차지 올 코맨드(Precharge all command)동작시 모든 뱅크의 비트라인 쌍은 일정한 레벨로 프리차지된다.
종래의 프리차지 동작을 도 1 및 도 2를 참조하여 설명하기로 한다.
도 1에 도시된 바와 같이, 메모리 어레이(100)는 다수의 뱅크(31 내지 38)로 이루어진다. 프리차지 코맨드 디코더(10)는 제어 신호(WEb, CSb 및 RASb)에 따라 프리차지 코맨드 신호(Pre_Com)를 생성한다. 어드레스 신호(A10) 및 프리차지 코맨드 신호(Pre_Com)에 따라 프리차지 올 코맨드 디코더(20)는 하나의 프리차지 신호(out)를 생성하게 된다. 이 프리차지 신호(out)에 의해 모든 뱅크(31 내지 38)가 프리차지된다.
프리차지 올 코맨드 디코더(20)를 도 2를 참조하여 설명하기로 한다.
어드레스 신호(A10) 및 프리차지 코맨드 신호(Pre_Com)가 하이 상태이면 낸드 게이트(G1)의 출력은 로우 상태가 된다. 낸드 게이트(G1)의 출력은 인버터(G3)에서 반전되므로 인버터(G3)의 출력은 하이 상태가 된다. 인버터(G3)의 출력은 인버터(G2)에서 반전되어 인버터(G3)의 입력 단자에 공급되므로 인버터(G3)의 출력은 하이 상태를 홀드(hold)하게 된다. 인버터(G2 및 G3)의 결합을 래치(40)라 한다. 즉, 낸드 게이트(G1)의 출력은 래치(40)에 반전된 상태로 홀드된다.
이러한 프리차지 동작은 한번에 모든 뱅크에서 수행되므로 전원의 레벨 바운싱이 발생하게 된다. 레벨 바운싱은 DDR SDRAM 보다 낮은 전원을 사용하는 DDRⅡ SDRAM에서 좀더 많은 유효 전원 레벨(effective supply level)의 감소를 가져오게 된다.
따라서 본 발명은 상술한 단점을 해소할 수 있는 반도체 메모리 소자의 프리차지 장치 및 이를 이용한 프리차지 방법을 제공하는데 그 목적이 있다.
본 발명은 DDRⅡ SDRAM에서 메모리를 적어도 2개의 그룹으로 나누어 프리차지 올 코맨드 동작이 이루어 지도록하여 첨두치 전류를 분산시킴으로써 전원 바운싱을 줄일 수 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 프리차지 장치는 다수의 메모리 뱅크를 적어도 2개 이상의 메모리 그룹으로 나누어 구성한 메모리 어레이; 및 프리차지 코맨드 신호 및 어드레스 신호에 따라 적어도 2개 이상의 프리차지 신호를 생성하되 2개 이상의 프리차지 신호는 제어 신호에 따라 시간차를 두고 각기 출력되어 2개 이상의 메모리 그룹을 시간차를 두고 프리차지 시키기 위한 프리차지 올 코맨드 디코더를 포함하고, 프리차지 올 코맨드 디코더는, 프리차지 코맨드 신호 및 어드레스 신호를 조합하는 낸드 게이트; 낸드 게이트의 출력을 래치하여 제 1 프리차지 신호를 생성하는 제 1 래치; 제어 신호가 하이 상태로 올라 갈때 턴온되는 제 1 트랜스미션 게이트; 제 1 트랜스미션 게이트를 경유한 제 1 래치의 출력을 래치하기 위한 제 2 래치; 제어 신호가 로우 상태로 내려 갈때 턴온되는 제 2 트랜스미션 게이트; 및 제 2 트랜스미션 게이트를 경유한 제 2 래치의 출력을 래치하여 제 2 프리차지 신호를 생성하는 제 3 래치를 포함하여 이루어진다.
삭제
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 반도체 메모리 소자의 프리 차지 방법은 다수의 메모리 뱅크를 적어도 2개 이상의 메모리 그룹으로 나누어 구성한 메모리 어레이를 제공하는 단계; 프리차지 코맨드 신호 및 어드레스 신호에 따라 적어도 2개 이상의 프리차지 신호를 생성하되 2개 이상의 프리차지 신호는 제어 신호에 따라 시간차를 두고 각기 출력되어 2개 이상의 메모리 그룹을 시간차를 두고 프리차지 시키는 단계를 포함하여 이루어진다. 바람직하게, 제어 신호는 펄스 형태의 클럭 신호이며, 시간차는 클럭 신호가 토글하는 시간이다.
삭제
삭제
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
도 3에 도시된 바와 같이, 메모리 어레이(300)는 다수의 뱅크(31 내지 38)로 이루어진다. 제 1 내지 제 4 뱅크(31 내지 34)가 한개의 메모리 그룹을, 제 5 내지 제 8 뱅크(35 내지 38)가 다른 하나의 메모리 그룹을 이룬다. 즉, 메모리 어레이(300)는 2개의 그룹으로 이루어 진다.
프리차지 코맨드 디코더(10)는 제어 신호(WEb, CSb 및 RASb)에 따라 프리차지 코맨드 신호(Pre_Com)를 생성한다. 어드레스 신호(A10: 예를 들어 자동 프리차지 신호), 프리차지 코맨드 신호(Pre_Com) 및 제어신호(CLK)에 따라 프리차지 올 코맨드 디코더(200)는 제 1 및 제 2 프리차지 신호(OUT1 및 OUT2)를 생성하게 된다. 제어 신호(CLK)로는 펄스 형태의 클럭 신호를 사용할 수 있다. 제 2 프리차지 신호(OUT2)는 제 1 프리차지 신호보다 클럭 신호가 토글(toggle)하는 시간 만큼 지연되어 생성된다. 제 1 프리차지 신호(OUT1)에 의해 제 1 내지 제 4 뱅크(31 내지 34)가 프리차지된 다음 제 2 프리차지 신호(OUT2)에 의해 제 5 내지 제 8 뱅크(35 내지 38)가 프리차지 된다.
프리차지 올 코맨드 디코더(200)를 도 4 및 도 5를 참조하여 상세히 설명하기로 한다.
어드레스 신호(A10) 및 프리차지 코맨드 신호(Pre_Com)가 하이 상태이면 낸드 게이트(G4)의 출력은 로우 상태가 된다. 낸드 게이트(G4)의 출력은 인버터(G6)에서 반전되므로 인버터(G6)의 출력은 하이 상태가 된다. 인버터(G6)의 출력은 인버터(G5)에서 반전되어 인버터(G6)의 입력 단자에 공급되므로 인버터(G6)의 출력은 하이 상태를 홀드(hold)하게 된다. 인버터(G5 및 G6)의 결합을 래치(50)라 한다. 즉, 낸드 게이트(G4)의 출력은 래치(50)에 반전된 상태로 홀드된다. 래치(50)의 출력이 제 1 프리차지 신호(OUT1)가 되며 이 신호에 의해 도 3의 제 1 내지 제 4 뱅크(31 내지 34)가 동시에 프리차지된다.
일정 시간 후 제어신호(CLK)가 하이 상태로 올라 가면 인버터(G11)의 출력이 로우 상태가 되므로 트랜스미션 게이트(T1)가 턴온된다. 그러므로 래치(50)의 출력은 인버터(G8)에서 반전되므로 인버터(G8)의 출력은 로우 상태가 된다. 인버터(G8)의 출력은 인버터(G7)에서 반전되어 인버터(G8)의 입력 단자에 공급되므로 인버터(G8)의 출력은 도 5의 파형(L2)에 도시된 바와 같이 로우 상태를 홀드(hold)하게 된다. 인버터(G7 및 G8)의 결합을 래치(60)라 한다. 즉, 래치(50) 출력은 래치(60)에 반전된 상태로 홀드된다.
이후, 제어신호(CLK)가 로우 상태로 내려 가면 인버터(G11)의 출력이 하이 상태가 되므로 트랜스미션 게이트(T2)가 턴온된다. 그러므로 래치(60)의 출력은 인버터(G10)에서 반전되므로 인버터(G10)의 출력은 하이 상태가 된다. 인버터(G10)의 출력은 인버터(G9)에서 반전되어 인버터(G10)의 입력 단자에 공급되므로 인버터(G10)의 출력은 하이 상태를 홀드(hold)하게 된다. 인버터(G9 및 G10)의 결합을 래치(70)라 한다. 즉, 래치(60)의 출력은 래치(70)에 반전된 상태로 홀드된다. 래치(70)의 출력이 제 2 프리차지 신호(OUT2)가 되며 이 신호에 의해 도 3의 제 5 내지 제 8 뱅크(35 내지 38)가 동시에 프리차지된다.
즉, 제 1 내지 제 4 뱅크(31 내지 34)가 프리차지 된다음 예를 들어 1 클럭의 시간 지연 후에 제 5 내지 제 8 뱅크(35 내지 38)가 프리차지 되므로 첨두 전류가 분산되게 된다. 따라서, 파워 바운싱이 감소하게 된다.
본 발명에서는 다수의 뱅크로 이루어진 메모리 어레이(300)를 두개의 그룹으로 나누어 설명하였지만, 실제로는 2개 이상의 다수의 그룹으로 나눌 수 있다. 메모리 어레이(300)를 2개의 이상의 다수의 그룹으로 나눌 경우에는 메모리 그룹의 수와 동일한 수의 프리차지 신호(OUT1, OUT2,..OUTN-1, OUTN)를 도 4의 점선 블록(500)을 반복 구성시켜 생성하면 된다. 물론 이때의 프리차지 신호도 상술한 바와 같이 시간차를 갖기만 하면 된다.
상술한 바와 같이 본 발명에 의하면 DDRⅡ SDRAM에서 메모리를 적어도 2개의 그룹으로 나누어 프리차지 올 코맨드 동작이 이루어 지도록하여 첨두치 전류를 분산시킴으로써 전원 바운싱을 줄일 수 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.
도 1 은 종래 기술에 따른 프리차지 장치의 블록도.
도 2 는 도 1의 프리차지 올 코맨드 디코더의 상세 회로도.
도 3 은 본 발명에 따른 프리차지 장치의 블록도.
도 4 는 도 3의 프리차지 올 코맨드 디코더의 상세 회로도.
도 5 는 도 4의 동작을 설명하기 위한 파형도이다.
* 도면의 주요 부분에 대한 부호의 설명
10: 프리차지 코맨드 디코더
20 및 200: 프리차지 올 코맨드 디코더
100 및 300: 메모리 어레이
31 내지 38: 제 1 내지 제 8 뱅크

Claims (14)

  1. 다수의 메모리 뱅크를 적어도 2개 이상의 메모리 그룹으로 나누어 구성한 메모리 어레이; 및
    프리차지 코맨드 신호 및 어드레스 신호에 따라 적어도 2개 이상의 프리차지 신호를 생성하되 상기 2개 이상의 프리차지 신호는 제어 신호에 따라 시간차를 두고 각기 출력되어 상기 2개 이상의 메모리 그룹을 시간차를 두고 프리차지 시키기 위한 프리차지 올 코맨드 디코더를 포함하고,
    상기 프리차지 올 코맨드 디코더는,
    상기 프리차지 코맨드 신호 및 상기 어드레스 신호를 조합하는 낸드 게이트;
    상기 낸드 게이트의 출력을 래치하여 제 1 프리차지 신호를 생성하는 제 1 래치;
    상기 제어 신호가 하이 상태로 올라 갈때 턴온되는 제 1 트랜스미션 게이트;
    상기 제 1 트랜스미션 게이트를 경유한 상기 제 1 래치의 출력을 래치하기 위한 제 2 래치;
    상기 제어 신호가 로우 상태로 내려 갈때 상기 턴온되는 제 2 트랜스미션 게이트; 및
    상기 제 2 트랜스미션 게이트를 경유한 상기 제 2 래치의 출력을 래치하여 제 2 프리차지 신호를 생성하는 제 3 래치를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 소자의 프리차지 장치.
  2. 삭제
  3. 제 2 항에 있어서,
    상기 제 1 래치는 상기 낸드 게이트의 출력을 반전시키는 제 1 인버터와;
    상기 제 1 인버터의 출력을 반전시켜 상기 제 1 인버터의 입력 단자에 공급하기 위한 제 2 인버터를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 소자의 프리차지 장치.
  4. 제 2 항에 있어서,
    상기 제 2 래치는 상기 제 1 트랜스미션 게이트를 경유한 상기 제 1 래치의 출력을 반전시키는 제 1 인버터와;
    상기 제 1 인버터의 출력을 반전시켜 상기 제 1 인버터의 입력 단자에 공급하기 위한 제 2 인버터를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 소자의 프리차지 장치.
  5. 제 2 항에 있어서,
    상기 제 3 래치는 상기 제 2 트랜스미션 게이트를 경유한 상기 제 2 래치의 출력을 반전시키는 제 1 인버터와;
    상기 제 1 인버터의 출력을 반전시켜 상기 제 1 인버터의 입력 단자에 공급하기 위한 제 2 인버터를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 소자의 프리차지 장치.
  6. 8개의 메모리 뱅크를 4개씩 2개의 메모리 그룹으로 나누어 구성한 메모리 어레이;
    프리차지 코맨드 신호를 생성하는 프리차지 코맨드 디코더; 및
    프리차지 올 코맨드 동작시 상기 프리차지 코맨드 신호 및 어드레스 신호에 따라 제 1 및 제 2 프리차지 신호를 생성하되 상기 제 1 및 제 2 프리차지 신호는 제어 신호에 따라 시간차를 두고 각기 출력되어 상기 2개의 메모리 그룹을 시간차를 두고 프리차지 시키기 위한 프리차지 올 코맨드 디코더를 포함하고,
    상기 프리차지 올 코맨드 디코더는,
    상기 프리차지 코맨드 신호 및 상기 어드레스 신호를 조합하는 낸드 게이트;
    상기 낸드 게이트의 출력을 래치하여 상기 제 1 프리차지 신호를 생성하는 제 1 래치;
    상기 제어 신호가 하이 상태로 올라 갈때 턴온되는 제 1 트랜스미션 게이트;
    상기 제 1 트랜스미션 게이트를 경유한 상기 제 1 래치의 출력을 래치하기 위한 제 2 래치;
    상기 제어 신호가 로우 상태로 내려 갈때 턴온되는 제 2 트랜스미션 게이트; 및
    상기 제 2 트랜스미션 게이트를 경유한 상기 제 2 래치의 출력을 래치하여 상기 제 2 프리차지 신호를 생성하는 제 3 래치를 포함하여 이루어진 것을 특징으로 하는 반도체 메모리 소자의 프리차지 장치.
  7. 삭제
  8. 제 6 항에 있어서,
    상기 제 1 래치는 상기 낸드 게이트의 출력을 반전시키는 제 1 인버터와;
    상기 제 1 인버터의 출력을 반전시켜 상기 제 1 인버터의 입력 단자에 공급하기 위한 제 2 인버터를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 소자의 프리차지 장치.
  9. 제 6 항에 있어서,
    상기 제 2 래치는 상기 제 1 트랜스미션 게이트를 경유한 상기 제 1 래치의 출력을 반전시키는 제 1 인버터와;
    상기 제 1 인버터의 출력을 반전시켜 상기 제 1 인버터의 입력 단자에 공급하기 위한 제 2 인버터를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 소자의 프리차지 장치.
  10. 제 6 항에 있어서,
    상기 제 3 래치는 상기 제 2 트랜스미션 게이트를 경유한 상기 제 2 래치의 출력을 반전시키는 제 1 인버터와;
    상기 제 1 인버터의 출력을 반전시켜 상기 제 1 인버터의 입력 단자에 공급하기 위한 제 2 인버터를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 소자의 프리차지 장치.
  11. 제 6 항에 있어서,
    상기 프리차지 올 코맨드 디코더는, 상기 프리차지 코맨드 신호 및 상기 어드레스 신호를 조합하는 낸드 게이트;
    상기 낸드 게이트의 출력을 반전시켜 상기 제 1 프리차지 신호를 생성하기 위한 제 1 인버터;
    상기 제 1 인버터의 출력을 반전시켜 상기 제 1 인버터의 입력단에 공급하기 위한 제 2 인버터;
    상기 제어신호의 출력을 반전시키기 위한 제 3 인버터;
    상기 제 3 인버터의 출력과 상기 제어신호에 따라 턴온되어, 상기 제 1 인버터로부터 상기 제 1 프리차지 신호를 수신하여 출력하는 제 1 트랜스미션 게이트;
    상기 제 1 트랜스미션 게이트의 출력 신호를 반전시키기 위한 제 4 인버터;
    상기 제 4 인버터의 출력을 반전시켜 상기 제 4 인버터의 입력단에 에 공급하기 위한 제 5 인버터;
    상기 제 3 인버터의 출력과 상기 제어신호에 따라 턴온되어, 상기 제 4 인버터의 출력 신호를 수신하여 출력하는 제 2 트랜스미션 게이트;
    상기 제 2 트랜스미션 게이트의 출력 신호를 반전시켜 상기 제 2 프리차지 신호를 생성하는 제 6 인버터;
    상기 제 6 인버터의 출력을 반전시켜 상기 제 6 인버터의 입력단에 공급하기 위한 제 7 인버터를 포함하여 구성된 것을 특징으로 하는 반도체 메모리 소자의 프리차지 장치.
  12. 다수의 메모리 뱅크를 적어도 2개 이상의 메모리 그룹으로 나누어 구성한 메모리 어레이를 제공하는 단계;
    프리차지 코맨드 신호 및 어드레스 신호에 따라 적어도 2개 이상의 프리차지 신호를 생성하되 상기 2개 이상의 프리차지 신호는 제어 신호에 따라 시간차를 두고 각기 출력되어 상기 2개 이상의 메모리 그룹을 시간차를 두고 프리차지 시키는 단계를 포함하고,
    상기 제어 신호는 펄스 형태의 클럭 신호이며, 상기 시간차는 상기 클럭 신호가 토글하는 시간인 것을 특징으로 하는 반도체 메모리 소자의 프리차지 방법.
  13. 8개의 메모리 뱅크를 4개씩 2개의 메모리 그룹으로 나누어 구성한 메모리 어레이를 제공하는 단계;
    프리차지 코맨드 신호를 생성하는 단계;
    프리차지 올 코맨드 동작시 상기 프리차지 코맨드 신호 및 어드레스 신호에 따라 제 1 및 제 2 프리차지 신호를 생성하되 상기 제 1 및 제 2 프리차지 신호는 제어 신호에 따라 시간차를 두고 각기 출력되어 상기 2개 이상의 메모리 그룹을 시간차를 두고 프리차지 시키는 단계를 포함하고,
    상기 제어 신호는 펄스 형태의 클럭 신호이며, 상기 제 2 프리차지 신호는 상기 제 1 프리차지 신호가 생성된 후, 상기 클럭 신호가 토글하는 시간 만큼 지연되어 생성되는 것을 특징으로 하는 반도체 메모리 소자의 프리차지 방법.
  14. 삭제
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