KR100771545B1 - 센스앰프 제어신호 생성회로 - Google Patents

센스앰프 제어신호 생성회로 Download PDF

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윤순혁
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Abstract

본 발명은 퓨즈의 커팅 여부 또는 테스트모드 신호에 따라 인에이블 여부가 결정되는 제어신호 및 상기 제어신호의 반전신호를 생성하여 출력하는 다수의 제어신호 생성부와; 상기 제어신호 생성부로부터 입력된 다수의 제어신호 및 상기 제어신호의 반전신호를 디코딩하여 다수의 지연구간 조절 신호를 생성하여 출력하는 디코딩부와; 상기 지연구간 조절 신호에 응답하여 센스앰프 구동 전압의 공급을 제어하는 센스앰프 구동라인 제어신호와 센스앰프 접지라인 제어신호를 생성하되, 상기 지연구간 조절 신호의 조합에 의해 결정되는 지연구간에 따라 상기 센스앰프 구동라인 제어신호와 상기 센스앰프 접지라인 제어신호의 인에이블 시점을 조절하여 출력하는 센스앰프 제어신호 생성부를 포함하는 센스앰프 제어신호 생성회로에 관한 것이다.
제 1 센스앰프 구동전압(RTO), 제 2 센스앰프 구동전압(SB)

Description

센스앰프 제어신호 생성회로{Circuit for generating a control signal of a sense amplifier}
도 1은 본 발명의 일 실시예에 따른 센스앰프 제어신호 생성회로의 구성을 도시한 것이다.
도 2 및 도 3은 본 발명의 일 실시예에 따른 제어신호 생성부의 구성을 도시한 것이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 디코딩부의 구성을 도시한 것이다.
도 6은 본 발명의 일 실시예에 따른 센스앰프 제어신호 생성부의 구성을 도시한 것이다.
<도면의 주요부분에 대한 부호의 설명>
1: 제어신호 생성부 2: 디코딩부
3: 센스앰프 제어신호 생성부 30: 인에이블 신호 생성부
32: 제어신호 지연구간 조절부 34: 구동라인 제어신호 지연부
36: 접지라인 제어신호 지연부 F21, F22, F31, F32: 퓨즈
fn1, fn2, fp1, fp2:제어신호
fn1b, fn2b, fp1b, fp2b: 제어신호의반전신호
tm_san1, tm_san2, tm_sap1, tm_sap2: 테스트모드 신호
sn1-sn4, sp1-sp4: 지연구간 조절 신호
본 발명은 센스앰프 제어신호 생성회로에 관한 것으로, 더욱 구체적으로는 퓨즈의 커팅(cutting) 여부 또는 테스트모드 신호에 따라, 용이하게 센스앰프 제어신호의 인에이블 시점을 조정할 수 있도록 한 센스앰프 제어신호 생성회로에 관한 것이다.
일반적으로 센스앰프에는 비트라인 센스앰프(Bit line sense amplifier)와 데이터버스 센스앰프(Data bus sense amplifier)가 있는데, 여기서 비트라인 센스앰프는 비트라인에 실린 데이터를 감지 및 증폭하여 데이터 버스에 출력하는 기능을 하고, 데이터버스 센스앰프는 상기 비트라인 센스앰프에 의해 증폭된 데이터를 다시 감지 및 증폭하여 데이터 출력 버퍼에 출력하는 기능을 한다.
이와 같은 센스앰프 중 종래의 크로스 커플드 래치형 앰프(cross coupled latch type amplier)를 사용한 센스앰프의 동작을 설명하면 다음과 같다.
우선, 비트라인이 프리차지 전압(예를 들어, 내부 전원전압 Vcore의 절반)으 로 프리차지 되었을 때, 비트라인 사이의 전압차를 없애기 위해 비트라인쌍(BL, /BL)의 전위를 균등화시킨다.
이후, 로우디코더(row decoder)에 입력된 어드레스(address)가 분석되어 선택된 워드라인이 턴온(turn on)되면 셀 커패시턴스와 비트라인 커패시턴스 사이에 전하 공유(chrge sharing)가 일어나면서 선택된 메모리 셀에 연결된 비트라인과 연결되지 않은 비트라인 사이에 전위 차이가 발생한다. 이때, 비트라인쌍(BL, /BL) 간의 전위차는 크로스 커플드 래치형 앰프에 의해 증폭된다.
이와 같은 과정을 좀더 구체적으로 살펴보면, 우선, 선택된 메모리 셀에 저장된 데이터가 로우레벨인 경우 선택된 셀이 연결된 비트라인의 전위가 프리차지 전압보다 낮아지게 되고, 셀에 연결되지 않은 비트라인의 전위는 프리차지 전압을 유지하고 있기 때문에 비트라인쌍(BL, /BL) 간에 전위차가 발생한다. 이에 따라 크로스 커플드 래치형 앰프는 선택된 메모리 셀이 연결된 비트라인을 제 2 센스앰프 구동전압(SB)에 의해 로우레벨(Vss)로 만들고, 선택된 메모리 셀이 연결되지 않은 비트라인을 제 1 센스앰프 구동전압(RTO)에 의해 하이레벨(VDD)로 만들어 양 비트라인 간의 전위차를 증폭시킨다. 이때, 제 1 센스앰프 구동전압(RTO)은 증폭 동작 초기에는 동작 속도를 향상시키기 위해 가령 외부전압(Vext) 등으로 구동되고, 정상 동작 구간에서는 내부전압(코어전압 Vcore 또는 내부전압 Vperi)으로 구동된다. 이때, 제 1 센스앰프 구동전압(RTO)과 제 2 센스앰프 구동전압(SB)은 RAS 명령 입력 후 몇 클럭 뒤에 CAS 명령이 입력될 수 있는지를 나타내는 tRCD(RAS to CAS Delay) 특성과 연관되므로 두신호가 동시에 인에이블되는 것이 일반적이다.
종래에는 테스트모드를 통해 상기 제 1 센스앰프 구동전압(RTO)과 제 2 센스앰프 구동전압(SB)의 공급을 제어하는 제어신호의 인에이블 시점을 조절함으로써, 센스앰프의 특성 변화를 관찰하였다. 그런데, 상기 테스트모드 결과를 통해 상기 제어신호의 인에이블 시점 조절이 필요하다고 판단되는 경우 금속보정(metal revision)에 의한 설계변경 작업인 FIB(Focused Ion Beam) 방법 등을 사용해야 하므로, 시간 및 비용이 지나치게 소모되는 문제가 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 퓨즈의 커팅(cutting) 여부 또는 테스트모드 신호에 따라 용이하게 센스앰프 제어신호의 인에이블 시점을 조정할 수 있도록 한 센스앰프 제어신호 생성회로를 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 퓨즈의 커팅 여부 또는 테스트모드 신호에 따라 인에이블 여부가 결정되는 제어신호 및 상기 제어신호의 반전신호를 생성하여 출력하는 다수의 제어신호 생성부와; 상기 제어신호 생성부로부터 입력된 다수의 제어신호 및 상기 제어신호의 반전신호를 디코딩하여 다수의 지연구간 조절 신호를 생성하여 출력하는 디코딩부와; 상기 지연구간 조절 신호에 응답하여 센스앰프 구동 전압의 공급을 제어하는 센스앰프 구동라인 제어신호와 센스앰프 접지라인 제어신호를 생성하되, 상기 지연구간 조절 신호의 조합에 의해 결정되는 지연구간에 따라 상기 센스앰프 구동라인 제어신호와 상기 센스앰프 접지라인 제어신호의 인에이블 시점을 조절하여 출력하는 센스앰프 제어신호 생성부를 포함하는 센스앰프 제어신호 생성회로를 제공한다.
본 발명에서, 상기 제어신호 생성부는 소정 전압원과 제 1 노드 사이에 연결된 퓨즈와; 상기 퓨즈 커팅 시 상기 제 1 노드의 전위를 제 1 레벨에서 제 2 레벨로 천이시키는 전하저장소자와; 상기 제 1 노드로부터의 신호를 버퍼링하여 제 2 노드로 출력하는 제 1 버퍼와; 상기 제 1 버퍼의 출력신호와 상기 테스트모드 신호를 입력받아 논리연산을수행하는 논리소자 및; 상기 논리소자의 출력신호를 버퍼링하는 제 2 버퍼를 포함하는 것이 바람직하다.
삭제
본 발명에서, 상기 제어신호 생성부는 제 2 노드로부터의 신호에 응답하여 상기 제 1 노드를 풀-다운 구동하는 풀-다운 소자를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 전하저장소자는 커패시터 또는 상기 제 1 노드에 게이트가 연결되고, 소스 및 드레인이 접지전원에 연결된 NMOS 트랜지스터인 것이 바람직하다.
본 발명에서, 상기 전압원은 내부전압(Vperi)이고, 상기 풀-다운 소자는 NMOS 트랜지스터이며, 상기 제 1 및 제 2 버퍼는 인버터인 것이 바람직하다.
본 발명에서, 상기 논리소자는 논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 디코딩부는 제 1 및 제 2 제어신호 및 상기 제 1 및 제 2 제어신호의 반전신호를 입력받아 논리연산을 수행하는 다수의 논리소자를 포함한 논리부 및; 상기 논리소자의 출력신호를 소정구간 지연시켜 상기 지연구간 조절 신호를 생성하여 출력하는 지연부를 포함하는 것이 바람직하다.
본 발명에서, 상기 논리부는 상기 제 1 제어신호와 상기 제 2 제어신호를 입력받아 부정 논리곱 연산을 수행하는 제 1 논리소자와; 상기 제 1 제어신호와 상기 제 2 제어신호의 반전신호를 입력받아 부정 논리곱 연산을 수행하는 제 2 논리소자와; 상기 제 1 제어신호의 반전신호와 상기 제 2 제어신호를 입력받아 부정 논리곱 연산을 수행하는 제 3 논리소자와; 상기 제 1 제어신호의 반전신호와 상기 제 2 제어신호의 반전신호를 입력받아 부정 논리곱 연산을 수행하는 제 4 논리소자를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 지연부는 상기 제 1 내지 제 4 논리소자의 출력신호를 소정 구간 지연시켜, 각각 제 1 내지 제 4 지연구간 조절 신호를 생성하여 출력하는 제 1 내지 제 4 지연소자를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 센스앰프 제어신호 생성부는 소정의 풀-업 신호에 응답하여 인에이블 신호를 생성하여 출력하는 인에이블 신호 생성부 및; 상기 인에이블 신호를 단위 구간만큼 지연시키는 제 1 지연부와, 상기 제 1 지연부의 출력신호를 단위 구간만큼 지연시키는 제 2 지연부와, 상기 지연구간 조절 신호에 응답하여 상기 제 1 및 제 2 지연부의 출력신호를 전달하는 다수의 전달게이트를 구비한 전달부를 구비하는 제어신호 지연구간 조절부를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 다수의 전달게이트는 상기 지연구간 조절 신호 중 제 1 지연구간 조절 신호에 응답하여 상기 제 1 지연부의 출력신호를 전달하는 제 1 전달게이트와; 상기 지연구간 조절 신호 중 제 2 지연구간 조절 신호에 응답하여 상기 제 1 지연부의 출력신호를 전달하는 제 2 전달게이트와; 상기 지연구간 조절 신호 중 제 3 지연구간 조절 신호에 응답하여 상기 제 2 지연부의 출력신호를 전달하는 제 3 전달게이트와; 상기 지연구간 조절 신호 중 제 4 지연구간 조절 신호에 응답하여 상기 제 2 지연부의 출력신호를 전달하는 제 4 전달게이트를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 센스앰프 제어신호 생성부는 상기 제 1 또는 제 3 전달게이트를 통해 전달된 신호를 소정 구간 지연시켜 상기 센스앰프 구동라인 제어신호를 생성하는 구동라인 제어신호 지연부 및; 상기 제 2 또는 제 4 전달게이트를 통해 전달된 신호를 소정 구간 지연시켜 상기 센스앰프 접지라인 제어신호를 생성하는 접지라인 제어신호 지연부를 더 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 구동라인 제어신호 지연부는 상기 인에이블 신호와 상기 제 1 또는 제 3 전달게이트를 통해 전달된 신호를 입력받아 논리연산을 수행하는 논리소자와; 상기 논리소자의 출력신호를 소정구간 지연시키는 지연소자를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 접지라인 제어신호 지연부는 상기 인에이블 신호와 상기 제 2 또는 제 4 전달게이트를 통해 전달된 신호를 입력받아 논리연산을 수행하는 논리소자와; 상기 논리소자의 출력신호를 소정구간 지연시키는 지연소자를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 논리소자는 부정논리곱 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 지연소자는 다수의 인버터를 포함하는 인버터 체인인 것이 바람직하다.
본 발명에서, 상기 인에이블 신호 생성부는 소정 전압원과 제 1 노드 사이에 연결되고, 상기 풀-업 신호에 응답하여 상기 제 1 노드를 풀-업 구동하는 풀-업 소자와; 상기 제 1 노드와 접지전압 사이에 연결되고, 소정의 풀-다운 신호에 응답하여 상기 제 1 노드를 풀-다운 구동하는 풀-다운 소자를 포함하는 것이 바람직하다.
본 발명에서, 상기 인에이블 신호 생성부는 상기 제 1 노드의 신호를 버퍼링하여 제 2 노드로 출력하는 제 1 버퍼와, 상기 제 1 버퍼의 출력신호를 버퍼링하여 상기 제 1 노드로 출력하는 제 2 버퍼를 포함하는 래치 및; 상기 래치의 출력신호를 버퍼링하는 제 3 버퍼를 더 포함하는 것을 특징으로 하는 것이 바람직하다.
본 발명에서, 상기 인에이블 신호 생성부는 상기 제 1 노드와 접지전원 사이에 연결되어 파워-업 신호를 버퍼링한 신호에 응답하여 상기 제 1 노드를 풀-다운 구동하는 NMOS 트랜지스터를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 전압원은 내부전압인 것이 바람직하다.
본 발명에서, 상기 풀-업 신호는 센스앰프의 액티브 동작을 위한 액티브 신호이고, 상기 풀-다운 신호는 센스앰프의 프리차지 동작을 위한 프리차지 신호인 것이 바람직하다.
본 발명에서, 상기 풀-업 소자는 PMOS 트랜지스터이고, 상기 풀-다운 소자는 NMOS 트랜지스터이며, 상기 제 1 내지 제 3 버퍼는 인버터인 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 센스앰프 제어신호 생성회로의 구성을 도시한 것이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 센스앰프 제어신호 생성회로는 퓨즈의 커팅 여부 또는 소정 테스트 모드 신호에 따라 인에이블 여부가 결정되는 제어신호(fn1, fn2, fp1, fp2) 및 상기 제어신호의 반전신호(fn1b, fn2b, fp1b, fp2b)를 생성하여 출력하는 다수의 제어신호 생성부(1)와; 상기 제어신호 생성부(1)로부터 입력된 다수의 제어신호(fn1, fn2, fp1, fp2) 및 상기 제어신호의 반전신호(fn1b, fn2b, fp1b, fp2b)를 디코딩하여 다수의 지연구간 조절 신호(sn1 내지 sn4, sp1 내지 sp4)를 생성하여 출력하는 디코딩부(2)와; 상기 지연구간 조절 신호(sn1 내지 sn4, sp1 내지 sp4)에 응답하여 제 1 센스앰프 구동전압(RTO)과 제 2 센스앰프 구동전압(SB)의 공급을 제어하는 센스앰프 구동라인 제어신호(sae1b)와 센스앰프 접지라인 제어신호(saenb)를 생성하되, 상기 지연구간 조절 신호(sn1 내지 sn4, sp1 내지 sp4)의 조합에 의해 결정되는 지연구간에 따라 센스앰프 구동라인 제어신호(sae1b)와 센스앰프 접지라인 제어신호(saenb)의 인에이블 시점을 조절 하여 출력하는 센스앰프 제어신호 생성부(3)를 포함한다.
도 2 및 도 3을 참고하면, 상기 제어신호 생성부(1)는 내부전압(Vperi)과 노드(a) 사이에 연결된 퓨즈(F21, F22, F31, F32)와; 상기 노드(a)에 게이트가 연결되고, 소스 및 드레인이 접지전원(Vss)에 연결되어, 상기 퓨즈(F21, F22, F31, F32) 커팅 시 노드(a)의 전위를 하이레벨에서 로우레벨로 천이시키는 NMOS 트랜지스터(N21, N23, N31, N33)와; 상기 노드(a)로부터의 신호를 버퍼링하여 노드(b)로 출력하는 인버터(IV21, IV24, IV31, IV34)와; 상기 노드(b)로부터의 신호에 응답하여 상기 노드(a)를 풀-다운 구동하는 NMOS 트랜지스터(N22, N24, N32, N34)와; 상기 인버터(IV21, IV24, IV31, IV34)의 출력신호와 상기 테스트모드 신호(tm_san1, tm_san2, tm_sap1, tm_sap2)를 입력받아 논리합 연산을 수행하는 노아게이트(NR21, NR22, NR31, NR32) 및 인버터(IV22, IV25, IV32, IV35)로 구성된 논리소자(10, 12, 14, 16) 및; 상기 논리소자(10, 12, 14, 16)의 출력신호를 버퍼링하는 인버터(IV23, IV26, IV33, IV36)를 포함한다. 본 발명의 실시예는 4개의 제어신호 생성부(1)를 구비하며, 상기 논리소자(10, 12, 14, 16) 및 인버터(IV23, IV26, IV33, IV36)를 통해 제 1 내지 제 4 제어신호(fn1, fn2, fp1, fp2) 및 제 1 내지 제 4 제어신호의 반전 신호(fn1b, fn2b, fp1b, fp2b)를 출력한다.
도 4 및 도 5를 참고하면, 상기 디코딩부(2)는 제 1 내지 제 4 제어신호(fn1, fn2, fp1, fp2) 및 제 1 내지 제 4 제어신호의 반전 신호(fn1b, fn2b, fp1b, fp2b)를 입력받아 부정논리곱 연산을 수행하는 논리소자를 포함하는 논리부(20, 24) 및; 상기 논리부(20, 24)의 출력신호를 소정구간 지연시켜 지연구간 조절 신호 (sn1 내지 sn4, sp1 내지 sp4)를 생성하여 출력하는 지연부(22, 26)를 포함한다.
여기서, 상기 논리부(20)는 상기 제 1 제어신호의 반전신호(fn1b)와 상기 제 2 제어신호의 반전신호(fn2b)를 입력받아 부정 논리곱 연산을 수행하는 난드게이트(ND41)와; 상기 제 1 제어신호(fn1)와 상기 제 2 제어신호의 반전신호(fn2b)를 입력받아 부정 논리곱 연산을 수행하는 난드게이트(ND42)와; 상기 제 1 제어신호의 반전신호(fn1b)와 상기 제 2 제어신호(fn2)를 입력받아 부정 논리곱 연산을 수행하는 난드게이트(ND43)와; 상기 제 1 제어신호(fn1)와 상기 제 2 제어신호(fn2)를 입력받아 부정 논리곱 연산을 수행하는 난드게이트(ND44)를 포함하여 구성된다. 또한, 상기 논리부(24)는 상기 제 3 제어신호의 반전신호(fp1b)와 상기 제 4 제어신호의 반전신호(fp2b)를 입력받아 부정 논리곱 연산을 수행하는 난드게이트(ND51)와; 상기 제 3 제어신호(fp1)와 상기 제 4 제어신호의 반전신호(fp2b)를 입력받아 부정 논리곱 연산을 수행하는 난드게이트(ND52)와; 상기 제 3 제어신호의 반전신호(fp1b)와 상기 제 4 제어신호(fp2)를 입력받아 부정 논리곱 연산을 수행하는 난드게이트(ND53)와; 상기 제 3 제어신호(fp1)와 상기 제 4 제어신호(fp2)를 입력받아 부정 논리곱 연산을 수행하는 난드게이트(ND54)를 포함하여 구성된다.
그리고, 상기 지연부(22)는 상기 난드게이트(ND41 내지 ND44)의 출력신호를 입력받아 소정 구간 지연시켜 제 1 내지 제 4 시간 지연 구간 조절신호(sn1 내지 sn4)를 출력하는 인버터(IV41 내지 IV52)로 구성된다. 또한, 상기 지연부(26)는 상기 난드게이트(ND51 내지 ND54)의 출력신호를 입력받아 소정 구간 지연시켜 제 5 내지 제 8 시간 지연 구간 조절신호(sp1 내지 sp4)를 출력하는 인버터(IV53 내지 IV64)로 구성된다.
도 6을 참고하면, 상기 센스앰프 제어신호 생성부(3)는 센스앰프의 액티브 동작을 위한 액티브 신호(sa_actb)에 응답하여 인에이블 신호(en)를 생성하여 출력하는 인에이블 신호 생성부(30) 및; 상기 인에이블 신호(en)를 소정 구간 지연시키는 제 1 지연부(320)와, 상기 제 1 지연부(320)의 출력신호를 소정 구간 지연시키는 제 2 지연부(322)와, 상기 제 2 지연부(322)의 출력신호를 소정 구간 지연시키는 제 3 지연부(324)와, 상기 제 3 지연부(324)의 출력신호를 소정 구간 지연시키는 제 4 지연부(326) 및, 상기 제 1 내지 제 8 시간 지연 조절신호(sn1 내지 sn4, sp1 내지 sp4)에 응답하여 상기 제 1 내지 제 4 지연부(320, 322, 324, 326)의 출력신호를 전달하는 제 1 내지 제 8 전달게이트(T61 내지 T68)를 포함하는 제어신호 지연구간 조절부(32)를 포함하여 구성된다. 상기 제 1 내지 제 4 지연부(320, 322, 324, 326)는 각각 동일한 단위 지연구간을 갖도록 설정될 수도 있고, 서로 다른 지연구간을 갖도록 설정될 수도 있다.
또한, 상기 센스앰프 제어신호 생성부(3)는 상기 제 1, 제 3, 제 5 및 제 7 전달게이트(T61 내지 T64)를 통해 전달된 신호를 소정 구간 지연시켜 제 1 센스앰프 구동전압(RTO)을 제어하는 센스앰프 구동라인 제어신호(sae1b)를 생성하는 구동라인 제어신호 지연부(34) 및; 상기 제 2, 제 4, 제 6, 제 8 전달게이트(T65 내지 T68)를 통해 전달된 신호를 소정 구간 지연시켜 제 2 센스앰프 구동전압(SB)을 제어하는 센스앰프 접지라인 제어신호(saenb)를 생성하는 접지라인 제어신호 지연부(36)를 더 포함하여 구성된다. 여기서, 상기 접지라인 제어신호 지연부(36)는 상기 인에이블 신호(en)와 상기 제 2, 제 4, 제 6, 제 8 전달게이트(T65 내지 T68)를 통해 전달된 신호를 입력받아 부정논리곱 연산을 수행하는 난드게이트(ND61)와; 상기 난드게이트(ND61)의 출력신호를 소정구간 지연시키는 다수의 인버터(IV77 내지 IV80)로 구성된 지연소자(360)를 포함하여 구성된다.
여기서, 상기 인에이블 신호 생성부(30)는 내부전압(Vperi)과 노드(A) 사이에 연결되고, 센스앰프의 액티브 동작을 위한 액티브 신호(sa_actb)에 응답하여 노드(A)를 풀-업 구동하는 PMOS 트랜지스터(P61)와; 상기 노드(A)와 접지전압(Vss) 사이에 연결되고, 센스앰프의 프리차지 동작을 위한 프리차지 신호(sa_pcq)에 응답하여 상기 노드(A)를 풀-다운 구동하는 NMOS 트랜지스터(N61)와; 상기 노드(A)의 신호를 버퍼링하여 노드(B)로 출력하는 인버터(IV66)와, 상기 인버터(IV66)의 출력신호를 버퍼링하여 상기 노드(A)로 출력하는 인버터(IV67)를 포함하는 래치(300) 및; 상기 래치(300)의 출력신호를 버퍼링하여 인에이블 신호(en)를 생성하여 출력하는 인버터(IV68)를 포함한다. 또한, 상기 인에이블 신호 생성부(30)는 상기 노드(A)와 접지전원(Vss) 사이에 연결되어 파워-업 동작시 인에이블 되는 파워-업(pwrup) 신호를 버퍼링한 신호에 응답하여 상기 노드(A)를 풀-다운 구동하는 NMOS 트랜지스터(N62)를 더 포함한다.
이하, 상기한 바와 같은 구성을 갖는 본 발명의 센스앰프 제어신호 생성회로의 동작을 설명한다.
우선, 도2 및 도3을 참고하여 제 1 내지 제 4 제어신호(fn1, fn2, fp1, fp2) 및 제 1 내지 제 4 제어신호의 반전 신호(fn1b, fn2b, fp1b, fp2b)의 생성과정을 설명하면 다음과 같다.
퓨즈(F21, F22, F31, F32)가 커팅(cutting)되지 않고, 테스트모드 신호(tm_san1, tm_san2, tm_sap1, tm_sap2)가 로우레벨인 때, 각각의 제어신호 생성부(1)는 디폴트(default) 상태가 되어, 로우레벨의 제 1 내지 제 4 제어신호(fn1, fn2, fp1, fp2) 및 하이레벨의 제 1 내지 제 4 제어신호의 반전 신호(fn1b, fn2b, fp1b, fp2b)를 생성한다. 좀 더 구체적으로 설명하면, 퓨즈(F21, F22, F31, F32)를 통해 노드(a)에 내부전압(Vperi)이 인가되어 노드(a)는 하이레벨이 되고, 인버터(IV21, IV24, IV31, IV34)에 의해 노드(b)는 로우레벨이 된다. 따라서, 로우레벨의 테스트모드 신호(tm_san1, tm_san2, tm_sap1, tm_sap2)와 로우레벨의 노드(b)의 신호가 인가되는 노어게이트(NR21, NR22, NR31, NR32)의 출력신호는 하이레벨이 되고, 인버터(IV22, IV25, IV32, IV35)의 출력신호는 로우레벨이 된다. 결국, 상기 디폴트(default) 상태에서, 도2 및 도3에 도시된 각각의 제어신호 생성부(1)는 로우레벨의 제 1 내지 제 4 제어신호(fn1, fn2, fp1, fp2) 및 하이레벨의 제 1 내지 제 4 제어신호의 반전 신호(fn1b, fn2b, fp1b, fp2b)를 생성한다.
한편, 퓨즈(F21, F22, F31, F32)가 커팅(cutting)되거나, 테스트모드 신호(tm_san1, tm_san2, tm_sap1, tm_sap2)가 하이레벨인 때, 각각의 제어신호 생성부(1)는 하이레벨의 제 1 내지 제 4 제어신호(fn1, fn2, fp1, fp2) 및 로우레벨의 제 1 내지 제 4 제어신호의 반전 신호(fn1b, fn2b, fp1b, fp2b)를 생성한다. 좀 더 구체적으로, 우선, 퓨즈(F21, F22, F31, F32)가 커팅되는 경우 노드(a)에 공급되던 내부전압(Vperi)이 차단되고, 앞서 퓨즈(F21, F22, F31, F32) 커팅 전 하이레벨의 노드(a)의 전위는 커패시터로 동작하는 NMOS 트랜지스터(N21, N23, N31, N33)에 의해 로우레벨로 천이 된다. 따라서, 노드(b)는 인버터(IV21, IV24, IV31, IV34)에 의해 하이레벨로 되고, 이때, 하이레벨의 노드(b)의 전위에 의해 턴-온되는 NMOS트랜지스터(N22, N24, N32, N34)에 의해, 노드(a) 및 노드(b)의 전위는 래치된다. 상기 노드(b)의 전위는 노어게이트(NR21, NR22, NR31, NR32)의 일단에 입력되어, 하이레벨의 제 1 내지 제 4 제어신호(fn1, fn2, fp1, fp2) 및 로우레벨의 제 1 내지 제 4 제어신호의 반전 신호(fn1b, fn2b, fp1b, fp2b)를 생성한다. 마찬가지로, 상기 노어게이트(NR21, NR22, NR31, NR32)의 타단에 입력되는 하이레벨의 테스트모드 신호(tm_san1, tm_san2, tm_sap1, tm_sap2)에 의해 앞서 퓨즈(F21, F22, F31, F32)가 커팅된 경우와 마찬가지로, 하이레벨의 제 1 내지 제 4 제어신호(fn1, fn2, fp1, fp2) 및 로우레벨의 제 1 내지 제 4 제어신호의 반전 신호(fn1b, fn2b, fp1b, fp2b)가 생성된다.
이상의 내용을 정리하면, 각각의 제어신호 생성부(1)가 로우레벨의 제 1 내지 제 4 제어신호(fn1, fn2, fp1, fp2) 및 하이레벨의 제 1 내지 제 4 제어신호의 반전 신호(fn1b, fn2b, fp1b, fp2b)를 생성하는 디폴트(default) 상태에서, 상기 퓨즈(F21, F22, F31, F32)가 커팅(cutting)되거나, 상기 테스트모드 신호(tm_san1, tm_san2, tm_sap1, tm_sap2)가 하이레벨로 인가되면 각각의 제어신호 생성부(1)는하이레벨의 제 1 내지 제 4 제어신호(fn1, fn2, fp1, fp2) 및 로우레벨의 제 1 내지 제 4 제어신호의 반전 신호(fn1b, fn2b, fp1b, fp2b)를 생성한다. 즉, 테스트모 드 신호(tm_san1, tm_san2, tm_sap1, tm_sap2)가 하이레벨로 인가되는 경우와, 상기 퓨즈(F21, F22, F31, F32)의 커팅(cutting)되는 경우의 효과는 동일하다. 따라서, 테스트모드를 통하여 원하는 결과를 얻을 수 있도록 하는 테스트모드 신호(tm_san1, tm_san2, tm_sap1, tm_sap2)의 조합을 찾으면, 이에 대응하여 각 퓨즈(F21, F22, F31, F32)의 커팅여부를 결정함으로써, 제 1 센스앰프 구동전압(RTO)과 제 2 센스앰프 구동전압(SB)의 공급을 제어하는 제어신호의 인에이블 시점을 조절할 수 있다.
다음으로, 도4 및 도5를 참고하여 제 1 내지 제 8 지연구간 조절신호(sn1-sn4, sp1-sp4)의 생성과정을 설명하면 다음과 같다.
본 발명에 의한 실시예에 의한 디코딩부(2)는 도 4에 도시한 바와 같이, 제 1 및 제 2 제어신호(fn1, fn2) 및 제 1 및 제 2 제어신호의 반전 신호(fn1b, fn2b)를 입력받아, 제 1 내지 제 4 지연구간 조절신호(sn1-sn4)를 생성하고, 도 5에 도시한 바와 같이, 제 3 내지 제 4 제어신호(fp1, fp2) 및 제 3 내지 제 4 제어신호의 반전 신호(fp1b, fp2b)를 입력받아, 제 1 내지 제 4 지연구간 조절신호(sn1-sn4)를 생성한다. 설명의 중복을 피하기 위해 아래 표 1을 참고하여, 제 1 내지 제 4 지연구간 조절신호(sn1-sn4)를 생성하는 경우를 살펴본다.
<표1>
Figure 112006046900559-pat00001
우선, 도 2에서 퓨즈(F21, F22)가 커팅되지 않고, 테스트모드 신호(tm_san1, tm_san2)가 로우레벨일 때(표1의 첫번째 행), 제어신호 생성부(1)는 디폴트(default)상태로서 로우레벨의 제 1 및 제 2 제어신호(fn1, fn2) 및 하이레벨의 제 1 및 제 2 제어신호의 반전 신호(fn1b, fn2b)를 생성한다. 상기 제 1 및 제 2 제어신호(fn1, fn2)와 제 1 및 제 2 제어신호의 반전 신호(fn1b, fn2b)는 난드게이트(ND41 내지 ND 44)로 구성된 논리부(20)에 입력되고, 상기 논리부(20)의 출력신호는 인버터(IV41 내지 IV52)로 구성된 지연부(22)에 의해 소정 구간 지연된다. 그 결과, 지연부(22)를 통해 출력되는 제 1 내지 제 4 지연구간 조절신호(sn1-sn4)는 표 1의 첫번째 행에서 확인할 수 있듯이 각각 하이레벨, 로우레벨, 로우레벨, 로우레벨이 된다.
다음으로, 퓨즈(F21)가 커팅되거나, 테스트모드 신호(tm_san1)가 하이레벨일 때(표1의 셋번째 행), 제어신호 생성부(1)는 하이레벨의 제 1 제어신호(fn1) 및 로 우레벨의 제 1 제어신호의 반전 신호(fn1b)를 생성하고, 로우레벨의 제 2 제어신호(fn2)와 하이레벨의 제 2 제어신호의 반전신호(fn2b)를 생성한다. 이때, 디코딩부(2)에서 생성되는 제 1 내지 제 4 지연구간 조절신호(sn1-sn4)는 표 1의 세번째 행에서 확인할 수 있듯이 각각 로우레벨, 로우레벨, 하이레벨, 로우레벨이 된다.
이상 설명한 제 1 내지 제 4 지연구간 조절신호(sn1-sn4)의 생성과정은 제 5 내지 제 8 지연구간 조절신호(sn1-sn4)의 생성과정에도 그대로 적용된다. 즉, 퓨즈(F31, F32)가 커팅되지 않고, 테스트모드 신호(tm_sap1, tm_sap2)가 로우레벨일 때(표1의 첫번째 행), 제어신호 생성부(1)는 디폴트(default)상태로서 로우레벨의 제 3 내지 제 4 제어신호(fp1, fp2) 및 하이레벨의 제 3 내지 제 4 제어신호의 반전 신호(fp1b, fp2b)를 생성하고, 디코딩부(2)는 하이레벨, 로우레벨, 로우레벨, 로우레벨의 제 5 내지 제 8 지연구간 조절신호(sp1-sp4)를 생성한다. 또한, 퓨즈(F31)가 커팅되거나 하이레벨의 테스트모드 신호(tm_sap1)가 인가(표1의 셋번째 행)되면, 제어신호 생성부(1)는 하이레벨의 제 3 제어신호(fp1) 및 로우레벨의 제 3 제어신호의 반전 신호(fp1b)를 생성하고, 로우레벨의 제 4 제어신호(fp2) 및 하이레벨의 제 4 제어신호의 반전신호(fp2b)를 생성하므로, 디코딩부(2)는 로우레벨, 로우레벨, 하이레벨, 로우레벨의 제 5 내지 제 8 지연구간 조절신호(sp1-sp4)를 생성한다.
마지막으로, 도6를 참고하여 제 1 내지 제 8 지연구간 조절신호(sn1-sn4, sp1-sp4)에 의해 인에이블 시점이 결정되는 센스앰프 구동라인 제어신호(sae1b)와 센스앰프 접지라인 제어신호(saenb)의 생성과정을 설명하면 다음과 같다.
우선, 프리차지 신호(sa_pcg)가 인에이블, 즉 하이레벨이 되면 노드(A)는 풀-다운 구동되어 로우레벨이 된다. 래치(300)에 의해 노드(B)는 하이레벨이 되고, 인버터(IV68)의 출력신호인 인에이블 신호(en)는 로우레벨이 된다. 이때, 로우레벨의 인에이블 신호(en)에 의해 제어신호 지연구간 조절부(32)는 디스에이블 상태가 되며, 하이레벨로 디스에이블된 센스앰프 구동라인 제어신호(sae1b) 및 센스앰프 접지라인 제어신호(saenb)가 생성된다.
다음으로, 액티브 신호(sa_actb)가 인에이블, 즉 로우레벨이 되면 노드(A)는 풀-업 구동되어 하이레벨이 된다. 래치(300)에 의해 노드(B)는 로우레벨이 되므로, 인버터(IV68)에서 출력되는 인에이블 신호(en)은 하이레벨이 된다. 이때, 하이레벨의 인에이블 신호(en)에 의해 제어신호 지연구간 조절부(32)는 인에이블 상태가 되며, 로우레벨로 인에이블된 센스앰프 구동라인 제어신호(sae1b)와 센스앰프 접지라인 제어신호(saenb)가 생성된다. 여기서, 인에이블된 센스앰프 구동라인 제어신호(sae1b)와 센스앰프 접지라인 제어신호(saenb)가 인에이블되는 시점은 앞서, 디코딩부(2)에서 생성된 제 1 내지 제 8 지연구간 조절신호(sn1 내지 sn4, sp1 내지 sp4)를 입력받는 제어신호 지연구간 조절부(32)에 의해 조절된다. 상기 제어신호 지연구간 조절부(32)의 동작을 구체적으로 살펴보면 다음과 같다.
상기 제어신호 지연구간 조절부(32)는 제 1 내지 제 4 지연부(320, 322, 324,326)가 구비되어 있어, 상기 인에이블 신호(en)를 소정 구간만큼씩 지연시킨다. 예를 들어, 상기 제 2 지연부(322)에서 출력되는 신호는 상기 인에이블 신호 (en)가 상기 제 1 및 제 2 지연부(320, 322)를 통해 지연된 신호이고, 상기 제 4 지연부(326)에서 출력되는 신호는 상기 인에이블 신호(en)가 상기 제 1 내지 제 4 지연부(320, 322, 324, 326)를 통해 지연된 신호이다. 상기 제 1 내지 제 4 지연부(320, 322, 324, 326)의 출력단에는 제 5 내지 제 8 지연구간 조절신호(sp1 내지 sp4)에 응답하여 상기 제 1 내지 제 4 지연부(320, 322, 324, 326)의 출력신호를 구동라인 제어신호 지연부(34)로 전달하는 제 1, 3, 5, 7 전달게이트(T61 내지 T64)와, 제 1 내지 제 4 지연구간 조절신호(sn1 내지 sn4)에 응답하여 상기 제 1 내지 제 4 지연부(320, 322, 324, 326)의 출력신호를 접지라인 제어신호 지연부(36)로 전달하는 제 2, 4, 6, 8 전달게이트(T65 내지 T68)가 연결되어 있다. 따라서, 전달게이트(T61 내지 T68)를 턴-온 시키는 제 1 내지 제 8 지연구간 조절신호(sn1 내지 sn4, sp1 내지 sp4)에 의해 제어신호 지연구간 조절부(32)에서 출력되는 신호의 출력시점이 결정된다. 아래 표 2를 참고하여, 제 1 내지 제 8 지연구간 조절신호(sn1 내지 sn4, sp1 내지 sp4)에 의해 결정되는 인에이블 신호(en)의 지연구간을 구체적으로 살펴본다.
<표 2>
Figure 112006046900559-pat00002
우선, 제어신호생성부(1)가 디폴트 상태일 때(표2의 첫번째 행), 생성되는 제 1 내지 제 4 지연구간 조절신호(sn1 내지 sn4)는 각각 하이레벨, 로우레벨, 로우레벨, 로우레벨이므로, 제 6 전달게이트(T67)만이 턴-온된다. 따라서, 턴-온된 제 6 전달게이트(T67)를 통해 출력되는 신호는 상기 인에이블 신호(en)가 제 1 내지 제 3 지연부(320, 322, 324)를 통해 지연된 신호가 된다.
다음으로, 퓨즈(F21)가 커팅되거나, 테스트모드 신호(tm_san1)가 하이레벨일 때(표2의 셋번째 행), 생성되는 제 1 내지 제 4 지연구간 조절신호(sn1-sn4)는 각각 로우레벨, 로우레벨, 하이레벨, 로우레벨이 되므로, 제 2 전달게이트(T65)만이 턴온된다. 따라서, 턴-온된 제 2 전달게이트(T65)를 통해 출력되는 신호는 상기 인에이블 신호(en)가 제 1 지연부를 통해 지연된 신호가 된다.
마찬가지로, 제어신호생성부(1)가 디폴트(default) 상태일 때, 제 5 지연구간 조절신호(sp1)만이 하이레벨(표2의 첫번재 행)이 되어, 제 5 전달게이트(T63)만을 턴-온시키므로, 제어신호 지연구간 조절부(32)에서 출력되는 신호(pudn)는 인에이블 신호(en)를 제 1 내지 제 3 지연부(320, 322, 324)를 통해 지연시킨 신호가 된다. 또한, 퓨즈(F31)가 커팅되거나, 테스트모드 신호(tm_sap1)가 하이레벨일 때(표2의 셋번째 행), 상기 지연구간 조절부(32)에서 출력되는 신호(pudn)는 인에이블 신호(en)를 제 1 지연부(320)를 통해 지연시킨 신호가 된다.
앞서, 제어신호 지연구간 조절부(32)에서 제 1 내지 제 4 지연구간 조절신호(sn1 내지 sn4)에 의해 지연구간이 결정되어 출력되는 신호는 접지라인 제어신호 지연부(36)를 통해 소정 구간 지연되어, 제 2 센스앰프 구동전압(SB)를 제어하는 센스앰프 접지라인 제어신호(saenb)로 출력된다. 상기 접지라인 제어신호 지연부(36)의 난드게이트(ND61)는 하이레벨의 인에이블 신호(en)에 의해 인버터로 동작하므로, 상기 접지라인 제어신호 지연부(36)는 입력 신호를 소정 구간 지연시킴과 동시에 반전 버퍼링한다. 또한, 제 5 내지 제 8 지연구간 조절신호(sp1 내지 sp4)에 의해 지연구간이 결정되어 출력되는 신호(pudn)는 구동라인 제어신호 지연부(34)를 통해 소정 구간 지연되어 제1 센스앰프 구동전압(RTO)을 제어하는 센스앰프 구동라인 제어신호(sae1b)로 출력된다. 상기, 구동라인 제어신호 지연부(34)는 입력되는 신호(pudn)를 소정 구간 지연시킴과 동시에 반전 버퍼링하도록 설정되는 것이 바람직하다.
상기에서 본 발명에 따른 센스앰프 제어신호 생성회로는 각각 4개의 제어신호(fn1, fn2, fp1, fp2) 및 제어신호의 반전신호(fn1b, fn2b, fp1b, fp2b)를 사용하여 8개의 지연구간 조절신호(sn1 내지 sn4, sp1 내지 sp4)를 발생시킴으로써, 4가지의 서로 다른 지연구간에 의해 그 인에이블 시점이 조절되는 센스앰프 구동라인 제어신호(sae1b) 및 센스앰프 접지라인 제어신호(saenb)를 생성하는데 사용되는 것을 예로 들어 설명했지만, 제어신호및 제어신호의 반전신호의 수를 조절함으로써, 다양한 수의 지연구간을 갖도록 조절되는 제어신호를 생성하는 다양한 장치에 널리 사용될 수 있다.
이상 설명한 바와 같이, 본 발명에 따른 센스앰프 제어신호 생성회로는 퓨즈의 커팅(cutting) 여부 또는 테스트모드 신호에 따라 생성되는 지연구간 조절 신호를 이용하여, 센스앰프 구동라인 제어신호(sae1b) 및 센스앰프 접지라인 제어신호(saenb)의 인에이블 시점을 용이하게 조정할 수 있는 이점을 가진다.
또한, 본 발명에 센스앰프 제어신호 생성회로에 의하면, 금속 보정(Metal Revision)이 필요한 FIB 실험을 사용할 필요가 없어지므로, 시간 및 비용을 절감할 수 있는 이점도 있다.

Claims (23)

  1. 퓨즈의 커팅 여부 또는 테스트모드 신호에 따라 인에이블 여부가 결정되는 제어신호 및 상기 제어신호의 반전신호를 생성하여 출력하는 다수의 제어신호 생성부와;
    상기 제어신호 생성부로부터 입력된 다수의 제어신호 및 상기 제어신호의 반전신호를 디코딩하여 다수의 지연구간 조절 신호를 생성하여 출력하는 디코딩부와;
    상기 지연구간 조절 신호에 응답하여 센스앰프 구동 전압의 공급을 제어하는 센스앰프 구동라인 제어신호와 센스앰프 접지라인 제어신호를 생성하되, 상기 지연구간 조절 신호의 조합에 의해 결정되는 지연구간에 따라 상기 센스앰프 구동라인 제어신호와 상기 센스앰프 접지라인 제어신호의 인에이블 시점을 조절하여 출력하는 센스앰프 제어신호 생성부를 포함하는 센스앰프 제어신호 생성회로.
  2. 삭제
  3. 제 1항에 있어서, 상기 제어신호 생성부는
    소정 전압원과 제 1 노드 사이에 연결된 퓨즈와;
    상기 퓨즈 커팅 시 상기 제 1 노드의 전위를 제 1 레벨에서 제 2 레벨로 천이시키는 전하저장소자와;
    상기 제 1 노드로부터의 신호를 버퍼링하여 제 2 노드로 출력하는 제 1 버퍼와;
    상기 제 1 버퍼의 출력신호와 상기 테스트모드 신호를 입력받아 논리연산을수행하는 논리소자 및;
    상기 논리소자의 출력신호를 버퍼링하는 제 2 버퍼를 포함하는 것을 특징으로 하는 센스앰프 제어신호 생성회로.
  4. 제 3항에 있어서, 상기 제어신호 생성부는
    제 2 노드로부터의 신호에 응답하여 상기 제 1 노드를 풀-다운 구동하는 풀-다운 소자를 더 포함하는 것을 특징으로 하는 센스앰프 제어신호 생성회로.
  5. 제 3항에 있어서, 상기 전하저장소자는 커패시터 또는 상기 제 1 노드에 게이트가 연결되고, 소스 및 드레인이 접지전원에 연결된 NMOS 트랜지스터인 것을 특징으로 하는 센스앰프 제어신호 생성회로.
  6. 제 3항에 있어서, 상기 전압원은 내부전압(Vperi)이고, 상기 풀-다운 소자는 NMOS 트랜지스터이며, 상기 제 1 및 제 2 버퍼는 인버터인 것을 특징으로 하는 센스앰프 제어신호 생성회로.
  7. 제 3항에 있어서, 상기 논리소자는 논리합 연산을 수행하는 것을 특징으로 하는 센스앰프 제어신호 생성회로.
  8. 제 1항에 있어서, 상기 디코딩부는
    제 1 및 제 2 제어신호 및 상기 제 1 및 제 2 제어신호의 반전신호를 입력받아 논리연산을 수행하는 다수의 논리소자를 포함한 논리부 및;
    상기 논리소자의 출력신호를 소정구간 지연시켜 상기 지연구간 조절 신호를 생성하여 출력하는 지연부를 포함하는 것을 특징으로 하는 센스앰프 제어신호 생성회로.
  9. 제 8항에 있어서, 상기 논리부는
    상기 제 1 제어신호와 상기 제 2 제어신호를 입력받아 부정 논리곱 연산을 수행하는 제 1 논리소자와;
    상기 제 1 제어신호와 상기 제 2 제어신호의 반전신호를 입력받아 부정 논리곱 연산을 수행하는 제 2 논리소자와;
    상기 제 1 제어신호의 반전신호와 상기 제 2 제어신호를 입력받아 부정 논리곱 연산을 수행하는 제 3 논리소자와;
    상기 제 1 제어신호의 반전신호와 상기 제 2 제어신호의 반전신호를 입력받아 부정 논리곱 연산을 수행하는 제 4 논리소자를 포함하여 구성되는 것을 특징으로 하는 센스앰프 제어신호 생성회로.
  10. 제 9항에 있어서, 상기 지연부는 상기 제 1 내지 제 4 논리소자의 출력신호를 소정 구간 지연시켜, 각각 제 1 내지 제 4 지연구간 조절 신호를 생성하여 출력하는 제 1 내지 제 4 지연소자를 포함하여 구성되는 센스앰프 제어신호 생성회로.
  11. 제 1항에 있어서, 상기 센스앰프 제어신호 생성부는
    소정의 풀-업 신호에 응답하여 인에이블 신호를 생성하여 출력하는 인에이블 신호 생성부 및;
    상기 인에이블 신호를 단위 구간만큼 지연시키는 제 1 지연부와, 상기 제 1 지연부의 출력신호를 단위 구간만큼 지연시키는 제 2 지연부와, 상기 지연구간 조절 신호에 응답하여 상기 제 1 및 제 2 지연부의 출력신호를 전달하는 다수의 전달 게이트를 구비한 전달부를 구비하는 제어신호 지연구간 조절부를 포함하여 구성되는 센스앰프 제어신호 생성회로.
  12. 제 11항에 있어서, 상기 다수의 전달게이트는
    상기 지연구간 조절 신호 중 제 1 지연구간 조절 신호에 응답하여 상기 제 1 지연부의 출력신호를 전달하는 제 1 전달게이트와;
    상기 지연구간 조절 신호 중 제 2 지연구간 조절 신호에 응답하여 상기 제 1 지연부의 출력신호를 전달하는 제 2 전달게이트와;
    상기 지연구간 조절 신호 중 제 3 지연구간 조절 신호에 응답하여 상기 제 2 지연부의 출력신호를 전달하는 제 3 전달게이트와;
    상기 지연구간 조절 신호 중 제 4 지연구간 조절 신호에 응답하여 상기 제 2 지연부의 출력신호를 전달하는 제 4 전달게이트를 포함하여 구성되는 것을 특징으로 하는 센스앰프 제어신호 생성회로.
  13. 제 11항에 있어서, 상기 센스앰프 제어신호 생성부는
    상기 제 1 또는 제 3 전달게이트를 통해 전달된 신호를 소정 구간 지연시켜 상기 센스앰프 구동라인 제어신호를 생성하는 구동라인 제어신호 지연부 및;
    상기 제 2 또는 제 4 전달게이트를 통해 전달된 신호를 소정 구간 지연시켜 상기 센스앰프 접지라인 제어신호를 생성하는 접지라인 제어신호 지연부를 더 포함하여 구성되는 것을 특징으로 하는 센스앰프 제어신호 생성회로.
  14. 제 13항에 있어서, 상기 구동라인 제어신호 지연부는
    상기 인에이블 신호와 상기 제 1 또는 제 3 전달게이트를 통해 전달된 신호를 입력받아 논리연산을 수행하는 논리소자와;
    상기 논리소자의 출력신호를 소정구간 지연시키는 지연소자를 포함하여 구성되는 것을 특징으로 하는 센스앰프 제어신호 생성회로.
  15. 제 13항에 있어서, 상기 접지라인 제어신호 지연부는
    상기 인에이블 신호와 상기 제 2 또는 제 4 전달게이트를 통해 전달된 신호를 입력받아 논리연산을 수행하는 논리소자와;
    상기 논리소자의 출력신호를 소정구간 지연시키는 지연소자를 포함하여 구성되는 것을 특징으로 하는 센스앰프 제어신호 생성회로.
  16. 제 14항 또는 제 15항에 있어서, 상기 논리소자는 부정논리곱 연산을 수행하는 것을 특징으로 하는 센스앰프 제어신호 생성회로.
  17. 제 14항 또는 제 15항에 있어서, 상기 지연소자는 다수의 인버터를 포함하는 인버터 체인인 것을 특징으로 하는 센스앰프 제어신호 생성회로.
  18. 제 11항에 있어서, 상기 인에이블 신호 생성부는
    소정 전압원과 제 1 노드 사이에 연결되고, 상기 풀-업 신호에 응답하여 상기 제 1 노드를 풀-업 구동하는 풀-업 소자와;
    상기 제 1 노드와 접지전압 사이에 연결되고, 소정의 풀-다운 신호에 응답하여 상기 제 1 노드를 풀-다운 구동하는 풀-다운 소자를 포함하는 것을 특징으로 하는 센스앰프 제어신호 생성회로.
  19. 제 18항에 있어서, 상기 인에이블 신호 생성부는
    상기 제 1 노드의 신호를 버퍼링하여 제 2 노드로 출력하는 제 1 버퍼와, 상기 제 1 버퍼의 출력신호를 버퍼링하여 상기 제 1 노드로 출력하는 제 2 버퍼를 포함하는 래치 및;
    상기 래치의 출력신호를 버퍼링하는 제 3 버퍼를 더 포함하는 것을 특징으로 하는 센스앰프 제어신호 생성회로.
  20. 제 18항에 있어서, 상기 인에이블 신호 생성부는
    상기 제 1 노드와 접지전원 사이에 연결되어 파워-업 신호를 버퍼링한 신호에 응답하여 상기 제 1 노드를 풀-다운 구동하는 NMOS 트랜지스터를 더 포함하는 센스앰프 제어신호 생성회로.
  21. 제 18항에 있어서, 상기 전압원은 내부전압인 것을 특징으로 하는 센스앰프 제어신호 생성회로.
  22. 제 18항에 있어서, 상기 풀-업 신호는 센스앰프의 액티브 동작을 위한 액티브 신호이고, 상기 풀-다운 신호는 센스앰프의 프리차지 동작을 위한 프리차지 신호인 것을 특징으로 하는 센스앰프 제어신호 생성회로.
  23. 제 18항에 있어서, 상기 풀-업 소자는 PMOS 트랜지스터이고, 상기 풀-다운 소자는 NMOS 트랜지스터이며, 상기 제 1 내지 제 3 버퍼는 인버터인 것을 특징으로 하는 센스앰프 제어신호 생성회로.
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