KR100228531B1 - 반도체 메모리 장치의 리던던트 퓨즈회로 - Google Patents

Abstract

본 발명은 레이져 커팅시 리페어 퓨즈가 완전하게 커팅되지 않았을 경우에도 안정된 출력신호를 제공할 수 있는 반도체 메모리 장치의 리던던트 퓨즈회로를 제공하기 위한 것으로, 페일된 메모리 셀을 리던던트 셀로 교체하기 위한 제어신호를 제공하기 위한 반도체 메모리 장치의 리던던트 퓨즈회로는 전원전압과 제1노드사이에 접속되는 퓨즈와; 상기 제1노드와 접속되며, 상기 제1노드에 유입되는 제1레벨의 전압에 응답하여 상기 제1노드에 유입되는 전압을 방전시키는 디스차아지부와; 상기 퓨즈가 불완전하게 절단되었을 경우 상기 제1노드에 유입되는 전압을 방전시키기 위하여, 상기 제1노드와 접지전원사이에 직렬로 접속되는 채널과, 전원전압이 인가되는 게이트를 가지는 제1트랜지스터를 구비하는 것을 특징으로 한다.

Description

반도체 메모리 장치의 리던던트 퓨즈회로

본 발명은 반도체 메모리 장치의 리던던트 퓨즈회로에 관한 것으로, 특히 퓨즈가 불완전하게 커팅되었을 경우에도 안정적으로 동작할 수 있는 리던던트 퓨즈회로에 관한 것이다.

일반적으로, 반도체 메모리 장치에서 제조공정중 발생한 페일 셀(Fail cell)을 리던던시 셀(Redundancy cell)로 리페어(Repair)하여 정상상태의 칩으로 환원시키기 위해서는 신호의 흐름을 바꾸어야 한다. 이때, 신호의 전달배선을 다결정 실리콘으로 구성하여 이를 절단하는 방법을 사용한다. 이러한 다결정 실리콘을 리페어 퓨즈라 칭한다. 이때, 상기 리페어 퓨즈를 절단하기 위해서 물리적인 레이져 빔(Laser beam)을 가하는 방법을 사용하며, 이를 퓨즈 커팅(Fuse cutting)이라고 한다. 이러한 퓨즈 커팅후 이론적으로는 퓨즈의 저항은 무한대이어야 하나 여러가지 원인에 의해서 불완전하게 이루어 질 수 있으며, 이런 경우 기능 페일(Function fail)이 발생하고, 속도 지연등의 페일을 유발한다.

종래에 사용되는 방법은 퓨즈커팅이 안정적으로 유지될 수 있도록 다결정 실리콘 저항 및 커패시터를 이용한 피드백(Feedback)회로를 사용하여 불완전한 퓨즈의 커팅을 보완하는 방법을 사용하였다. 그러나, 초기에 디바이스에 전원을 가할 경우 불완전하게 커팅된 퓨즈의 저항과 커패시터에 의해 시간지연이 발생하고 이에 따라 피드백 회로가 정상적으로 동작하지 않는 경우가 발생한다.

도 1은 종래기술에 따라 구현된 리던던트 퓨즈회로의 일부를 나타낸 구체회로도이다.

도 1을 참조하여 리던던트 퓨즈회로를 살펴보면, 전원전압과 노드 N1사이에 접속되는 퓨즈(105)와; 상기 노드 N1와 접속되며, 상기 제1노드에 유입되는 제1레벨의 전압 예컨데 로우레벨에 응답하여 상기 노드 N1에 유입되는 전압을 방전시키는 디스차아지부와; 상기 노드 N1에 접속되는 인버어터(전원전압과 접지전원사이에 채널이 직렬로 접속되는 트랜지스터들(107,108))와; 상기 노드 N1와 접지전원사이에 각기 접속되는 저항(103)과 커패시터(104)로 이루어진다. 이러한 구성중 상기 디스차아지부는 상기 노드 N1에 인가되는 전압에 응답하여 반전된 출력을 제공하는 인버어터(전원전압과 접지전원사이에 채널이 직렬로 접속되는 트랜지스터들(107,108))와, 이 인버어터의 출력단자인 N2에 접속되는 게이트와, 상기 노드 N1와 접지전원사이에 접속되는 채널을 가지는 엔모오스 트랜지스터(106)로 구성된다.

도 1을 참조하여 동작을 살펴보면, 리페어 퓨즈(105)를 커팅하였을 경우에는 노드 N1은 로우레벨 상태가 되고, 노드 N2는 하이레벨이 되어 엔모오스 트랜지스터(106)의 게이트에 인가된다. 즉, 엔모오스 트랜지스터(106)이 활성화되어 노드 N1은 로우레벨상태가 되어 원하는 상태를 출력하게 된다. 이러한 출력파형도는 후술되는 도 2의 출력 파형도에서도 알 수 있다. 한편, 리페어 퓨즈(105)를 커팅하지 않았을 경우에는 노드 N2는 로우레벨 상태를 유지하고, 엔모오스 트랜지스터(106)는 비활성화되어 노드 N1은 하이레벨 상태가 된다.

그러나, 이러한 피드백 회로(트랜지스터들(101,102,106)로 구성된 회로)를 사용한 디바이스에서 불완전한 퓨즈 커팅을 지닌 부분에 초기에 전원을 인가할 경우, 인가되는 전원의 경사(Slope)에 따라 패스(Pass)와 페일이 결정되어진다. 이는 불완전하게 커팅된 퓨즈(105)의 저항과 커패시터(104)에 의해 노드 N1에 시상수만큼 시간지연이 발생되고, 이로인해 피모오스 트랜지스터(101)가 턴오프되고 엔모오스 트랜지스터(106) 역시 턴오프되어 노드 N1에 인가되는 전압은 계속하여 도 3에 도시된 시뮬레이션 파형도처럼 하이레벨상태를 유지하게 된다.

도 2는 도 1에서 저항(103)를 2TΩ으로 설정하고 퓨즈(105)의 저항을 200GΩ으로 설정하여 시뮬레이션한 도면이다. 그리고 전원의 경사는 단위 시간당 램프업(Ramp up)되는 정도를 말하며, 도 2에서는 50㎳/3.3V의 비교적 빠른 시간으로 파워 업이 될 경우 피모오스 트랜지스터(101)가 활성상태가 되어 패스되는 결과를 나타낸다. 즉 50㎳로 전원을 인가할 때 공급전압 VCC가 1.0V인 순간 노드 N1에는 지연값을 가지고 0.3V가 인가된다. 이때, 공급전압단 VCC와 노드 N1간의 전압은 피모오스 트랜지스터(101)을 기준으로 Vgs가 -0.7V가 되어 피모오스 트랜지스터를 턴온시키면, 상기 노드 N2가 하이레벨이 되어 엔모오스 트랜지스터(103)를 활성화시킨다. 이때, 상기 노드 N1에 유기되는 전압을 로우레벨 상태로 셋팅하여 정상적인 상태로 유지한다.

도 3은 도 1에 도시된 리던던트 퓨즈회로의 출력파형도로서, 100㎳/3.3V의 비교적 느린 전원 경사에서 모의 실험한 결과이다.

도 3을 참조하면, 공급전압 VCC가 1.0V일때 상기 노드 N1에 0.45V가 유입되면서 전원공급단 VCC과 노드 N1간의 전압차 Vgs가 -0.55V가 되어 피모오스 트랜지스터(101)가 턴오프되고, 노드 N2가 로우레벨 상태가 되어 상기 엔모오스 트랜지스터(106)가 턴오프되므로 노드 N1에 인가되는 전압은 계속 하이레벨 상태로 유지하게 되어 정상적인 리페어가 이루어지지 않고 페일된다.

전술한 문제점을 해결하기 위한 본 발명의 목적은 레이져 커팅시 리페어 퓨즈가 완전하게 커팅되지 않았을 경우에도 안정된 출력신호를 제공할 수 있는 반도체 메모리 장치의 리던던트 퓨즈회로를 제공함에 있다.

본 발명의 다른 목적은 퓨즈의 불완전한 커팅으로 인해 기능성 페일이 발생되는 것을 방지할 수 있는 반도체 메모리 장치의 리던던트 퓨즈회로를 제공함에 있다.

도 1은 종래기술에 따라 구현되는 반도체 메모리 장치의 리던던트 퓨즈회로의 일부를 나타낸 구체회로도이고,

도 2는 도 1에 도시된 리던던트 퓨즈회로에 50㎳/3.3V의 경사를 가지는 전원을 공급하였을시의 각 노드의 파형도이고,

도 3은 도 1에 도시된 리던던트 퓨즈회로에 100㎳/3.3V의 경사를 가지는 전원을 공급하였을시의 각 노드의 파형도이고,

도 4는 본 발명의 실시예에 따라 구현되는 반도체 메모리 장치의 리던던트 퓨즈회로의 일부를 나타낸 구체회로도이고,

도 5는 도 4에 도시된 리던던트 퓨즈회로에 100㎳/3.3V의 경사를 가지는 전원을 공급하였을시의 각 노드의 파형도이고,

도 6은 도 4에 도시된 리던던트 퓨즈회로의 퓨즈가 커팅되지 않을 경우에 생성되는 각 노드의 출력파형도이다.

전술한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 페일된 메모리 셀을 리던던트 셀로 교체하기 위한 제어신호를 제공하기 위한 반도체 메모리 장치의 리던던트 퓨즈회로는 전원전압과 제1노드사이에 접속되는 퓨즈와; 상기 제1노드와 접속되며, 상기 제1노드에 유입되는 제1레벨의 전압에 응답하여 상기 제1노드에 유입되는 전압을 방전시키는 디스차아지부와; 상기 퓨즈가 불완전하게 절단되었을 경우 상기 제1노드에 유입되는 전압을 방전시키기 위하여, 상기 제1노드와 접지전원사이에 직렬로 접속되는 채널과, 전원전압이 인가되는 게이트를 가지는 제1트랜지스터를 구비하는 것을 특징으로 한다.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

도 4는 본 발명의 실시예에 따라 구현된 리던던트 퓨즈회로의 일부를 나타낸 구체회로도이다.

도 4를 참조하여 리던던트 퓨즈회로를 살펴보면, 도 1에 도시된 회로와 동일한 구조에 적용한 도면으로서 상기 노드 N1와 접지전원사이에 채널이 직렬로 접속되며 게이트를 통해 전원전압이 인가되는 엔모오스 트랜지스터(400)를 더 부가한 것이다. 이러한 부가로 인해 발생되는 상승적인 효과는 후술되는 동작 설명과 도 5와 도 6의 설명에서 상세히 살펴볼 것이다.

도 4를 참조하여 동작을 살펴보면, 상기 엔모오스 트랜지스터(400)는 리페어 퓨즈(105)가 불완전하게 커팅된 상태에서 서서히 파워-업(Power-up)된 공급전압 VCC가 메모리 장치에 공급될때, 불완전하게 커팅된 퓨즈(105)의 저항과 커패시터(104)에 의해 시간지연이 발생하여 노드 N1가 하이레벨로 되어 기능성 페일이 되는 것을 방지하는 것이다. 이는 공급전압 VCC가 상기 엔모오스 트랜지스터(400)의 게이트에 인가되면 불완전하게 절단된 퓨즈(105)를 통하여 흐르는 전류가 엔모오스 트랜지스터(400)를 통하여 그라운드로 방전되므로 노드 N1는 로우레벨 상태로 되고, 피모오스 트랜지스터(101)는 활성화 상태가 되며, 엔모오스 트랜지스터(102)는 비활성화 상태를 유지하게 되어 노드 N2는 하이레벨이 된다. 노드 N2로 유입되는 신호를 인가받는 엔모오스 트랜지스터(106)는 턴온되고, 노드 N1는 파형도를 나타낸 도 5에서와 같이 로우레벨상태를 유지하게 된다. 이때 엔모오스 트랜지스터(400)는 노드 N1의 상태를 안정적으로 로우레벨 상태로 유지할 수 있도록 하는 역할을 하는 것이다.

한편, 상기 리페어 퓨즈(105)를 커팅하지 않았을 때는 노드 N1에 하이레벨이 인가되어 노드 N2가 로우레벨로 설정되면서 트랜지스터(106)는 비활성화되고, 엔모오스 트랜지스터(400)은 항상 활성화되어 있으므로 노드 N1가 로우레벨 상태로 될 수 있는 경우가 발생할 수 있다. 이러한 경우는 엔모오스 트랜지스터(400)가 필요이상으로 커서 노드 N2를 하이레벨로 승압시킬 수가 없기 때문이다. 이러한 경우를 고려하여야 하기 때문에 설계시에는 반드시 상기 엔모오스 트랜지스터(400)는 대기상태전류를 감안하는 설계가 이루어져 도 6에 나타난 출력 파형도에서와 같이 노드 N1를 하이레벨상태로 유지해야 한다. 즉 상기 엔모오스 트랜지스터(400)를 제조함에 있어서 어스팩트비(채널의 길이/폭)을 고려하여, 폭을 좁게 채널이 길이를 어느정도 크게 설정하여 제조해야 한다.

도 5는 도 4에 도시된 리던던트 퓨즈회로의 저항(103)을 2TΩ으로 설정하고, 절단된 퓨즈(105)의 저항을 200GΩ으로 설정하여 모의 실험한 결과이다. 그리고 100㎳/3.3V의 경사를 갖는 전원을 공급할 경우, 공급전압 VCC가 0.6V일때 엔모오스 트랜지스터(400)가 활성화됨에 따라 노드 N1의 상태가 급격하게 로우레벨 상태가 되면서, 피모오스 트랜지스터(101)를 활성화시키고 엔모오스 트랜지스터(102)를 오프시킴으로써 노드 N2가 하이레벨이 되고, 상기 엔모오스 트랜지스터(106)가 활성화되어 노드 N1에 유기되는 전압을 로우레벨 상태로 셋팅하여 정상적인 상태로 유지된다.

도 6은 도 4에 도시된 리던던트 퓨즈회로의 퓨즈(105)를 절단하지 않았을 때, 즉 퓨즈 저항(105)이 20Ω이하일때 시뮬레이션한 결과로서, 노드 N1가 공급전압 VCC와 같은 레벨을 유지하여 정상적인 상태를 유지한다.

전술한 바와 같이, 본 발명은 레이져 커팅시 리페어 퓨즈가 완전하게 커팅되지 않았을 경우에도 안정된 출력신호를 제공할 수 있는 이점을 가진다. 또한, 본 발명은 퓨즈의 불완전한 커팅으로 인해 기능성 페일이 발생되는 것을 방지할 수 있는 이점도 가진다.

Claims (6)

1. 페일된 메모리 셀을 리던던트 셀로 교체하기 위한 제어신호를 제공하기 위한 반도체 메모리 장치의 리던던트 퓨즈회로에 있어서:

   전원전압과 제1노드사이에 접속되는 퓨즈와;

   상기 제1노드와 접속되며, 상기 제1노드에 유입되는 제1레벨의 전압에 응답하여 상기 제1노드에 유입되는 전압을 방전시키는 디스차아지부와;

   상기 퓨즈가 불완전하게 절단되었을 경우 상기 제1노드에 유입되는 전압을 방전시키기 위하여, 상기 제1노드와 접지전원사이에 직렬로 접속되는 채널과, 전원전압이 인가되는 게이트를 가지는 제1트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리던던트 퓨즈회로.
2. 제1항에 있어서, 상기 제1노드에 접속된 제1인버어터를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리던던트 퓨즈회로.
3. 제1항에 있어서, 상기 제1노드와 접지전원사이에 접속된 저항을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 리던던트 퓨즈회로.
4. 제1항에 있어서, 상기 디스차아지부는 상기 제1노드에 유입되는 전압에 응답하는 제2인버어터와, 상기 제1노드와 접지전원사이에 직렬로 접속되는 채널과 상기 제2인버어터의 출력단자와 접속되는 게이트를 가지는 제2트랜지스터로 구성됨을 특징으로 하는 반도체 메모리 장치의 리던던트 퓨즈회로.
5. 제1항에 있어서, 상기 제1트랜지스터의 채널폭은 상기 퓨즈가 커팅되었을때는 상기 제1노드를 로우레벨로 유지시킬 수 있으며, 상기 퓨즈가 커팅되지 않았을 경우에는 상기 제1노드를 하이레벨상태로 유지시킬 수 있을 정도의 채널폭임을 특징으로 하는 반도체 메모리 장치의 리던던트 퓨즈회로.
6. 제1항에 있어서, 상기 제1레벨은 로우레벨임을 특징으로 하는 반도체 메모리 장치의 리던던트 퓨즈회로.