KR20070030627A

KR20070030627A - 퓨즈 회로를 구비한 반도체 장치

Info

Publication number: KR20070030627A
Application number: KR1020050085431A
Authority: KR
Inventors: 임종형; 강상석; 정용환; 변상만
Original assignee: 삼성전자주식회사
Priority date: 2005-09-13
Filing date: 2005-09-13
Publication date: 2007-03-16
Also published as: US20070058316A1; KR100735018B1

Abstract

본 발명은 퓨즈 회로를 구비한 반도체 장치를 공개한다. 이 장치는 파워 업 신호에 응답하여 제1노드로 제1신호를 발생하는 제1신호 발생기, 제1신호에 응답하여 제2노드를 풀다운하는 풀다운 트랜지스터, 전원전압과 제2노드사이에 직렬 연결되고 컷팅이 되지 않았으면 제1신호에 응답하여 제2노드를 풀업하는 풀업 트랜지스터와 퓨즈, 제2노드의 신호를 버퍼하여 제어신호를 발생하는 버퍼, 및 버퍼의 출력신호에 응답하여 제2노드를 리셋하는 스탠바이 리셋 트랜지스터를 구비하며, 풀다운 트랜지스터 및 스탠바이 리셋 트랜지스터의 문턱전압이 버퍼의 문턱전압에 비해서 낮은 문턱전압을 가지는 것을 특징으로 하는 복수개의 퓨즈 회로들로 구성되어 있다. 또한, 액티브시에 제2노드를 리셋하는 액티브 리셋 트랜지스터가 추가되어 구성되어 있다. 따라서, 퓨즈가 컷팅되지 않은 경우에 발생될 수 있는 원하지 않는 누설 전류를 제거할 수 있음은 물론, 퓨즈가 컷팅된 경우에 제어신호의 상태가 변화되는 것을 방지할 수 있다.

Description

퓨즈 회로를 구비한 반도체 장치{Semiconductor device comprising fuse circuits}

도1은 종래의 퓨즈 회로를 구비하는 반도체 메모리 장치의 구성을 나타내는 것이다.

도2는 시간에 증가에 따른 외부 전원전압(EVC)의 레벨 변화 및 노드(n1)의 레벨 변화를 나타내는 그래프이다.

도3은 본 발명의 퓨즈 회로를 구비한 반도체 메모리 장치의 제1실시예의 구성을 나타내는 것이다.

도4는 본 발명의 퓨즈 회로를 구비한 반도체 메모리 장치의 제2실시예의 구성을 나타내는 것이다.

도5는 본 발명의 퓨즈 회로를 구비한 반도체 메모리 장치의 제3실시예의 구성을 나타내는 것이다.

본 발명은 반도체 장치에 관한 것으로, 특히 퓨즈 회로를 구비한 반도체 장치에 관한 것이다.

일반적인 반도체 메모리 장치와 같은 반도체 장치는 복수개의 퓨즈 회로들을 구비하며, 복수개의 퓨즈 회로들의 퓨즈 컷팅 여부에 따라서 복수개의 제어신호들의 상태가 설정되고, 이에 따라 반도체 장치의 동작이 설정된다.

도1은 종래의 퓨즈 회로를 구비하는 반도체 메모리 장치의 구성을 나타내는 것으로, 명령어 디코더(10), 액티브 내부 전원전압 발생기(12), 스탠바이 내부 전원전압 발생기(14), n개의 퓨즈 회로들(16-1 ~ 16-n), 및 파워 업 신호 발생기(18)로 구성되어 있다. n개의 퓨즈 회로들(16-1 ~ 16-n) 각각은 인버터들(I1 ~ I3), PMOS트랜지스터(P1), NMOS트랜지스터들(N1, N2), 및 퓨즈(F1)로 구성되어 있다. 인버터(I2)는 PMOS트랜지스터(P2)와 NMOS트랜지스터(N3)로 구성되고, 인버터(I3)는 PMOS트랜지스터(P3)와 NMOS트랜지스터(N4)로 구성되어 있다.

도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.

명령어 디코더(10)는 외부로부터 인가되는 명령 신호(COM)를 디코딩하여 액티브 신호(ACT)를 발생한다. 액티브 내부 전원전압 발생기(12)는 외부로부터 인가되는 외부 전원전압(EVC)이 인가되고, 액티브 신호(ACT)에 응답하여 액티브 내부 전원전압(AIVC)을 발생한다. 스탠바이 내부 전원전압 발생기(14)는 외부 전원전압(EVC)이 인가되고, 스탠바이 내부 전원전압(SIVC)을 발생한다. 즉, 액티브 내부 전원전압 발생기(12)는 액티브시에 액티브 신호(ACT)가 인가되면 동작하고, 스탠바이 내부 전원전압 발생기(14)는 액티브시 및 스탠바이시에 외부 전원전압(EVC)이 인가되면 동작한다. 액티브 내부 전원전압(AIVC)과 스탠바이 내부 전원전압(SIVC)에 의해서 내부 전원전압(IVC)이 발생된다. 파워 업 신호 발생기(18)는 외부 전원전압 (EVC)이 인가되면 외부 전원전압(EVC)의 레벨이 일정 전압(예를 들면, 인버터(I1)의 문턱전압)에 도달할 때까지는 "로우"레벨을 유지하다가 일정 전압이상이 되면 "하이"레벨로 천이하고, 이 후 외부 전원전압(EVC)의 레벨 변화를 따라서 변화하는 파워 업 신호(PUP)를 발생한다. n개의 퓨즈 회로들(16-1 ~ 16-n) 각각은 스탠바이시에 파워 업 신호(PUP)가 인가되면 퓨즈(F1)의 컷팅 여부에 따라 n개의 제어신호들(S1 ~ Sn)의 상태가 설정된다.

도2는 시간에 증가에 따른 파워 업 신호(PUP)의 레벨 변화, 외부 전원전압(EVC)의 레벨 변화 및 노드(n1)의 레벨 변화를 나타내는 그래프로서, 도2를 이용하여 퓨즈 회로(16-1)의 동작을 설명하면 다음과 같다.

먼저, 퓨즈(F1)가 컷팅되지 않은 경우에, 외부 전원전압(EVC)이 인가되면, 도2에 나타낸 바와 같이 파워 업 신호 발생기(18)가 인버터(I1)의 문턱전압(Vt)에 도달할 때까지 파워 업 신호(PUP)를 "로우"레벨로 유지한다. 인버터(I1)는 "로우"레벨의 파워 업 신호(PUP)에 응답하여 노드(n1)의 전압 레벨을 외부 전원전압(EVC)의 레벨 변화를 따라 상승하도록 한다. 그래서, 노드(n1)의 레벨이 NMOS트랜지스터(N1)의 문턱전압이상이 되면 NMOS트랜지스터(N1)가 온되어 노드(n2)를 "로우"레벨로 만들고, 인버터들(I2, I3)은 "로우"레벨의 노드(n2)의 신호를 버퍼하여 "로우"레벨의 제어신호(S1)를 발생한다. 인버터(I2)와 NMOS트랜지스터(N2)로 구성된 회로는 노드(n2)의 "로우"레벨의 신호를 래치한다. 이 후, 외부 전원전압(EVC)이 인버터(I1)의 문턱전압(Vt)이상이 되면 파워 업 신호 발생기(18)가 파워 업 신호(PUP)를 "로우"레벨에서 "하이"레벨로 천이한다. 즉, 도2에 나타낸 바와 같이 파워 업 신호(PUP)가 인버터(I1)의 문턱전압(Vt)이상이 되면 노드(n1)의 전압 레벨이 "로우"레벨로 된다. 그러면, PMOS트랜지스터(P1)가 온되어 노드(n2)를 "하이"레벨로 만들고, 인버터들(I2, I3)은 "하이"레벨의 "노드(n2)의 신호를 버퍼하여 "하이"레벨의 제어신호(S1)를 발생한다.

다음으로, 퓨즈(F1)가 컷팅된 경우에, 외부 전원전압(EVC)이 인가되면, 도2에 나타낸 바와 같이 "로우"레벨의 파워 업 신호(PUP)가 인가되어 노드(n2)가 "로우"레벨로 될 때까지의 동작은 퓨즈(F1)가 컷팅되지 않은 경우의 동작과 동일하다.이 후, 외부 전원전압(EVC)이 인버터(I1)의 문턱전압(Vt)이상이 되면 파워 업 신호 발생기(18)가 파워 업 신호(PUP)를 "로우"레벨에서 "하이"레벨로 천이한다. 즉, 도2에 나타낸 바와 같이 파워 업 신호(PUP)가 인버터(I1)의 문턱전압(Vt)이상이 되면 노드(n1)의 전압 레벨이 "로우"레벨로 된다. 그러나, 퓨즈(F1)가 컷팅되어 있으므로 노드(n2)는 "로우"레벨을 유지하게 되고, 이에 따라 "로우"레벨의 제어신호(S1)를 발생한다.

다른 퓨즈 회로들(16-2 ~ 16-n)의 동작 또한 퓨즈 회로(16-1)과 마찬가지로 퓨즈(F1)가 컷팅되지 않았으면 "하이"레벨의 제어신호(S1)를 발생하고, 퓨즈(F1)가 컷팅되었으면 "로우"레벨의 제어신호(S1)를 발생한다.

도1에 나타낸 퓨즈 회로들은 퓨즈(F1)가 컷팅되지 않은 경우에, 노드(n1)의 전압 레벨이 "하이"레벨에서 "로우"레벨로 천이하는 때에 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1)가 동시에 온되는 기간이 존재하게 되고, 이에 따라 PMOS트랜지스터(P1), 퓨즈(F1), 및 NMOS트랜지스터(N1)를 통한 전류 통로가 형성되어 원하지 않는 누설 전류가 흐르게 된다.

그리고, 노드(n1)의 전압 레벨이 "로우"레벨로 천이한 이후에 PMOS트랜지스터(P1)가 온되어 노드(n2)의 레벨이 상승하게 된다. 그러나, 스탠바이시에 스탠바이 내부 전원전압 발생기(14)에 의해서 공급되는 내부 전원전압(IVC)의 레벨이 원하는 내부 전원전압(IVC)의 레벨에 도달하지 않아 인버터(I2)를 구성하는 NMOS트랜지스터(N3)의 문턱전압에 도달하지 않게 되면 NMOS트랜지스터(N2)는 인버터(I2)의 문턱전압에 도달할 때까지 온되게 된다. 따라서, NMOS트랜지스터(N2)가 오프될 때까지 PMOS트랜지스터(P1), 퓨즈(F1), 및 NMOS트랜지스터(N2)를 통한 전류 통로가 형성되어 원하지 않는 누설 전류가 흐르게 된다.

그리고, 도1에 나타낸 퓨즈 회로들은 퓨즈(F1)가 컷팅된 경우에, 퓨즈(F1)의 잔여물(residue)이 남아 있게 되면, 시간이 경과함에 따라 노드(n2)의 레벨이 점차적으로 상승하게 되고, 이에 따라 제어신호의 상태가 "로우"레벨에서 "하이"레벨로 변경될 수 있게 된다는 문제가 있다.

본 발명의 목적은 퓨즈가 컷팅되지 않은 경우에 발생될 수 있는 원하지 않는 누설 전류를 줄일 수 있는 퓨즈 회로를 구비한 반도체 장치를 제공하는데 있다.

본 발명의 다른 목적은 퓨즈가 컷팅된 경우에 제어신호의 상태가 변경되는 것을 방지할 수 있는 퓨즈 회로를 구비한 반도체 장치를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 반도체 장치는 파워 업 신호에 응답하여 제1노드로 제1신호를 발생하는 제1신호 발생기, 상기 제1신호에 응답하여 제2노 드를 풀다운하는 풀다운 트랜지스터, 전원전압과 상기 제2노드사이에 직렬 연결되고 컷팅이 되지 않았으면 상기 제1신호에 응답하여 상기 제2노드를 풀업하는 풀업 트랜지스터와 퓨즈, 상기 제2노드의 신호를 버퍼하여 제어신호를 발생하는 버퍼, 및 상기 버퍼의 출력신호에 응답하여 상기 제2노드를 리셋하는 스탠바이 리셋 트랜지스터를 구비하며, 상기 풀다운 트랜지스터 및 상기 스탠바이 리셋 트랜지스터의 문턱전압이 상기 버퍼의 문턱전압에 비해서 낮은 문턱전압을 가지는 것을 특징으로 하는 복수개의 퓨즈 회로들을 구비하는 것을 특징으로 한다.

상기 버퍼는 2개의 종속 연결된 제1 및 제2인버터들을 구비하여 상기 제어신호를 발생하며, 상기 제2인버터의 출력신호에 응답하여 상기 스탠바이 리셋 트랜지스터가 상기 제2노드를 리셋하는 것을 특징으로 한다.

상기 전원전압은 외부 전원전압인 것을 특징으로 한다.

상기 반도체 장치는 외부로부터 인가되는 명령 신호를 디코딩하여 액티브 명령을 발생하는 명령어 디코더, 상기 외부 전원전압이 인가되면 스탠바이 및 액티브시에 내부 전원전압을 발생하는 스탠바이 내부 전원전압 발생기, 상기 액티브 명령에 응답하여 상기 외부 전원전압을 이용하여 상기 내부 전원전압을 발생하는 액티브 내부 전원전압 발생기, 상기 액티브 명령에 응답하여 소정 시간 동안 활성화되는 리셋 제어신호를 발생하는 제어신호 발생기, 및 외부 전원전압이 인가되면 상기 외부 전원전압이 소정 레벨이 도달할 때까지는 제1상태를 유지하다가, 상기 외부 전원전압이 상기 소정 레벨에 도달하면 상기 제1상태로부터 상기 제2상태로 천이한 후, 상기 외부 전원전압의 레벨을 따라 변화하는 상기 파워 업 신호를 발생하는 파 워 업 신호 발생기를 더 구비하는 것을 특징으로 한다.

상기 액티브 내부 전원전압 발생기는 상기 제1노드의 레벨이 소정 레벨에 도달할 때까지 상기 외부 전원전압을 이용하여 상기 내부 전원전압을 발생하는 것을 특징으로 한다.

상기 복수개의 퓨즈 회로들 각각은 상기 리셋 제어신호에 응답하여 상기 제2노드를 리셋하는 액티브 리셋 트랜지스터를 추가적으로 구비하는 것을 특징으로 하고, 상기 액티브 리셋 트랜지스터는 상기 버퍼의 문턱전압에 비해서 낮은 문턱전압을 가지는 것을 특징으로 한다.

상기 다른 목적을 달성하기 위한 본 발명의 반도체 장치는 외부로부터 인가되는 명령 신호를 디코딩하여 액티브 명령을 발생하는 명령어 디코더, 외부 전원전압이 인가되면 스탠바이 및 액티브시에 내부 전원전압을 발생하는 스탠바이 내부 전원전압 발생기, 상기 액티브 명령에 응답하여 상기 외부 전원전압을 이용하여 상기 내부 전원전압을 발생하는 액티브 내부 전원전압 발생기, 상기 액티브 명령에 응답하여 소정 시간 동안 활성화되는 리셋 제어신호를 발생하는 제어신호 발생기, 외부 전원전압이 인가되면 상기 외부 전원전압이 소정 레벨이 도달할 때까지는 제1상태를 유지하다가, 상기 외부 전원전압이 상기 소정 레벨에 도달하면 상기 제1상태로부터 상기 제2상태로 천이한 후, 상기 외부 전원전압의 레벨을 따라 변화하는 상기 파워 업 신호를 발생하는 파워 업 신호 발생기, 및 상기 파워 업 신호에 응답하여 제1노드로 제1신호를 발생하는 제1신호 발생기, 상기 제1신호에 응답하여 제2노드를 풀다운하는 풀다운 트랜지스터, 전원전압과 상기 제2노드사이에 직렬 연결 되고 컷팅이 되지 않았으면 상기 제1신호에 응답하여 상기 제2노드를 풀업하는 풀업 트랜지스터와 퓨즈, 상기 제2노드의 신호를 버퍼하여 제어신호를 발생하는 버퍼, 상기 버퍼의 출력신호에 응답하여 스탠바이시에 상기 제2노드를 리셋하는 스탠바이 리셋 트랜지스터, 및 리셋 제어신호에 응답하여 액티브시에 상기 제2노드를 리셋하는 액티브 리셋 트랜지스터를 구비하는 복수개의 퓨즈 회로들을 구비하는 것을 특징으로 한다.

상기 전원전압은 외부 전원전압인 것을 특징으로 하거나, 기 전원전압은 내부 전원전압인 것을 특징으로 한다.

상기 스탠바이 및 액티브 트랜지스터들은 상기 버퍼의 문턱전압에 비해서 낮은 문턱전압을 가지는 것을 특징으로 한다.

이하, 첨부한 도면을 참고로 하면 본 발명의 퓨즈 회로를 구비한 반도체 장치를 설명하면 다음과 같다.

도3은 본 발명의 퓨즈 회로를 구비한 반도체 메모리 장치의 제1실시예의 구 성을 나타내는 것으로, n개의 퓨즈 회로들(16-1 ~ 16-n)이 n개의 퓨즈 회로들(16-1' ~ 16-n')로 대체되어 구성되는 것을 제외하면 도1에 나타낸 반도체 메모리 장치의 구성과 동일하다. n개의 퓨즈 회로들(16-1' ~ 16-n') 각각은 NMOS트랜지스터들(N1, N2)을 NMOS트랜지스터들(N11, N12)로 대체하여 구성되는 것을 제외하면 도1에 나타낸 n개의 퓨즈 회로들(16-1 ~ 16-n) 각각의 구성과 동일하다.

도3에서, NMOS트랜지스터들(N11, N12)의 문턱전압은 도1에 나타낸 NMOS트랜지스터들(N1, N2)의 문턱전압보다 작은 값을 가지고, 인버터들(I2, I3)을 구성하는 NMOS트랜지스터들(N3, N4)의 문턱전압보다 작은 값을 가지도록 구성된다.

도1에 나타낸 블록들과 동일한 번호를 가지는 블록들의 기능은 도1에 나타낸 블록들의 기능과 동일하므로 도1의 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 대체되는 n개의 퓨즈 회로들(16-1' ~ 16-n')의 동작에 대해서만 설명하기로 한다.

퓨즈 회로(16-1')의 동작을 설명하면 다음과 같다.

먼저, 퓨즈(F1)가 컷팅되지 않은 경우에, 외부 전원전압(EVC)이 인가되고 "로우"레벨의 파워 업 신호(PUP)가 발생되면, 도2에 나타낸 바와 같이 외부 전원전압(EVC)의 레벨이 인버터(I1)의 문턱전압(Vt)에 도달할 때까지는 노드(n1)를 "하이"레벨로 만든다. NMOS트랜지스터(N11)는 도1의 NMOS트랜지스터(N1)의 문턱전압에 비해서 낮은 문턱전압을 가지므로, 도1의 NMOS트랜지스터(N1)가 온되는 시점보다 빠른 시점에 온되어 노드(n2)를 "로우"레벨로 만들고, 인버터들(I2, I3)은 "로우"레벨의 노드(n2)의 신호를 버퍼하여 "로우"레벨의 제어신호(S1)를 발생한다. 결과 적으로, 도1의 퓨즈 회로(16-1')에 비해서 빠르게 "로우"레벨의 제어신호(S1)를 발생한다. 인버터(I2)와 NMOS트랜지스터(N2)로 구성된 회로는 노드(n2)의 "로우"레벨의 신호를 래치한다. 이 후, 도2에 나타낸 바와 같이 외부 전원전압(EVC)의 레벨이 상승하여 파워 업 신호(PUP)가 인버터(I1)의 문턱전압(Vt)이상이 되면 노드(n1)가 "하이"레벨에서 "로우"레벨로 된다. 그러면, PMOS트랜지스터(P1)와 NMOS트랜지스터(N11)가 동시에 온되는 기간이 존재하게 된다. 그러나, NMOS트랜지스터(N11)의 문턱전압이 낮으므로, 도1에 나타낸 NMOS트랜지스터(N1)에 비해서 PMOS트랜지스터(P1)와 NMOS트랜지스터(N11)를 통하여 흐르는 누설 전류가 작아지게 된다.

도3에 나타낸 본 발명의 반도체 메모리 장치의 퓨즈 회로는 NMOS트랜지스터들(N11, N12)의 문턱전압이 인버터들(I1 ~ I3)의 문턱전압보다 낮게 설계되어 제어신호(S1)가 빠르게 발생될 수 있으며, NMOS트랜지스터들(N11, N12)을 통한 누설 전류가 줄어들게 된다.

도4는 본 발명의 퓨즈 회로를 구비한 반도체 메모리 장치의 제2실시예의 구성을 나타내는 것으로, n개의 퓨즈 회로들(16-1 ~ 16-n)이 n개의 퓨즈 회로들(16-1" ~ 16-n")로 대체되어 구성되고, 제어신호 발생기(18)가 추가되는 것을 제외하면 도1에 나타낸 반도체 메모리 장치의 구성과 동일하다. n개의 퓨즈 회로들(16-1" ~ 16-n") 각각은 NMOS트랜지스터(N3)가 추가되는 것을 제외하면 도1에 나타낸 n개의 퓨즈 회로들(16-1 ~ 16-n) 각각의 구성과 동일하다.

도1에 나타낸 블록들과 동일한 번호를 가지는 블록들의 기능은 도1에 나타낸 블록들의 기능과 동일하므로 도1의 설명을 참고로 하면 쉽게 이해될 것이고, 여기 에서는 대체되거나 추가되는 n개의 퓨즈 회로들(16-1" ~ 16-n") 및 제어신호 발생기(18)의 동작에 대해서만 설명하기로 한다.

퓨즈(F1)가 컷팅되지 않은 경우에, 외부 전원전압(EVC)가 인가되고 "로우"레벨의 파워 업 신호(PUP)가 발생되어 "로우"레벨의 제어신호(S1)를 발생하는 동작 및 퓨즈(F1)가 컷팅되지 않은 경우에, 외부 전원전압(EVC)이 인가되고 "하이"레벨의 파워 업 신호(PUP)가 발생되어 "하이"레벨의 제어신호(S1)를 발생하는 동작은 도1의 동작 설명에서와 같이 수행된다. 즉, 외부 전원전압(EVC)이 인가되어 액티브 명령(ACT)이 인가되기 전까지의 스탠바이시의 동작은 도1의 퓨즈 회로(16-1)의 동작과 동일하다.

그러나, 액티브시에 액티브 명령(ACT)이 발생되면 제어신호 발생기(18)가 액티브 명령(ACT)에 응답하여 소정 기간동안 "하이"레벨로 활성화되는 펄스 신호인 제어신호(PACT)를 발생한다. 그러면, NMOS트랜지스터(N3)는 "하이"레벨의 제어신호(PACT)에 응답하여 온된다. 이에 따라, 퓨즈(F1)가 컷팅된 경우에는 스탠바이시에 설정된 "로우"레벨의 제어신호(S1)를 유지하게 되고, 퓨즈(F1)가 컷팅되지 경우에는 내부 전원전압(IVC) 발생단자로부터 노드(n2)로 공급되는 전하를 접지전압 단자로 방출하게 된다. 그러나, 노드(n2)로 공급되는 전하가 방출되는 전하보다 크기 때문에 "하이"레벨의 제어신호(S1)를 유지하게 된다.

그래서, 만일 퓨즈(F1)가 컷팅된 경우에 퓨즈(F1)의 잔여물로 인하여 PMOS트랜지스터(P1)의 드레인과 노드(n2)가 연결되어 내부 전원전압(IVC) 발생단자로부터 노드(n2)로 전하가 공급되어 노드(n2)가 "하이"레벨로 변화하더라도 또는 노드(n2) 가 "하이"레벨로 변화하기 전에 액티브시에 액티브 명령(ACT)에 응답하여 발생되는 제어신호(PACT)에 응답하여 NMOS트랜지스터(N3)가 온되어 노드(n2)의 전하를 방출하게 된다. 이에 따라, 퓨즈(F1)가 컷팅된 경우에 퓨즈(F1)의 잔여물로 인하여 제어신호(S1)가 "로우"레벨에서 "하이"레벨로 변화하는 것을 방지할 수 있음은 물론 "하이"레벨로 변화하더라도 제어신호(S1)의 원래 상태인 "로우"레벨로 변화하게 할 수 있다.

도5는 본 발명의 퓨즈 회로를 구비한 반도체 메모리 장치의 제3실시예의 구성을 나타내는 것으로, n개의 퓨즈 회로들(16-1" ~ 16-n")이 n개의 퓨즈 회로들(16-1"' ~ 16-n"')로 대체되어 구성되는 것을 제외하면 도3에 나타낸 반도체 메모리 장치의 구성과 동일하다. n개의 퓨즈 회로들(16-1"' ~ 16-n"') 각각은 NMOS트랜지스터들(N1, N2, N3)을 NMOS트랜지스터들(N11, N12, N13)로 대체하여 구성한 것을 제외하면 퓨즈 회로들(16-1" ~ 16-n")의 구성과 동일하다.

도5에서, NMOS트랜지스터들(N11, N12, N13)은 도4의 NMOS트랜지스터들(N1, N2, N3) 의 문턱전압에 비해서 낮은 문턱전압을 가지도록 구성되고, 인버터들(I2, I3)을 구성하는 NMOS트랜지스터들(N3, N4)의 문턱전압에 비해서 낮은 문턱전압을 가지도록 구성되어 있다.

도5에 나타낸 블록들중 도4에 나타낸 블록들과 동일한 번호를 가지는 블록들의 기능은 도4에 나타낸 블록들의 기능과 동일하므로 도4의 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 n개의 퓨즈 회로들(16-1"' ~ 16-n"')의 동작에 대해서만 설명하기로 한다.

퓨즈 회로(16-1"')의 동작을 설명하면 다음과 같다.

퓨즈(F1)가 컷팅되지 않은 경우에, 외부 전원전압(EVC)이 인가되고 "로우"레벨의 파워 업 신호(PUP)가 발생되어 "로우"레벨의 제어신호(S1)를 발생하는 동작 및 퓨즈(F1)가 컷팅되지 않은 경우에, 외부 전원전압(EVC)이 인가되고 "하이"레벨의 파워 업 신호(PUP)가 발생되어 "하이"레벨의 제어신호(S1)를 발생하는 동작은 도3의 동작 설명에서와 같이 수행된다. 즉, 외부 전원전압(EVC)이 인가되어 액티브 명령(ACT)이 인가되기 전까지의 스탠바이시의 동작은 도3의 퓨즈 회로(16-1')의 동작과 동일하다. 따라서, NMOS트랜지스터들(N11, N12)의 문턱전압이 낮아 제어신호(S1)가 빠르게 발생될 수 있으며, NMOS트랜지스터들(N11, N12)을 통한 누설 전류가 줄어들게 된다.

그리고, 액티브시에 액티브 명령(ACT)이 발생되면 도4의 퓨즈 회로(16-1")와 동일한 동작을 수행하여, 퓨즈(F1)가 컷팅된 경우에는 스탠바이시에 설정된 "로우"레벨의 제어신호(S1)를 유지하게 되고, 퓨즈(F1)가 컷팅되지 경우에는 "하이"레벨의 제어신호(S1)를 유지하게 된다.

그래서, 만일 퓨즈(F1)가 컷팅된 경우에 퓨즈(F1)의 잔여물로 인하여 노드(n2)가 "하이"레벨로 변화하더라도 또는 노드(n2)가 "하이"레벨로 변화하기 전에 제어신호(PACT)에 응답하여 NMOS트랜지스터(N13)가 온되어 노드(n2)의 전하를 방출하게 된다. 이에 따라, 퓨즈(F1)가 컷팅된 경우에 퓨즈(F1)의 잔여물로 인하여 제어신호(S1)가 "로우"레벨에서 "하이"레벨로 변화하는 것을 방지할 수 있음은 물론 "하이"레벨로 변화하더라도 "로우"레벨로 변화하게 할 수 있다.

즉, 도5에 나타낸 본 발명의 퓨즈 회로를 구비한 반도체 메모리 장치는 퓨즈(F1)가 컷팅되지 않은 경우에는 누설 전류를 감소하여 스탠바이시에 내부 전원전압(IVC)의 전압 강하를 줄일 수 있으며, 퓨즈가 컷팅된 경우에는 퓨즈(F1)의 잔여물로 인하여 제어신호의 상태가 변화하는 것을 방지하거나 제어신호의 상태를 재설정할 수 있다.

그리고, 도시하지는 않았지만, 다른 실시예로서 도3 내지 도5의 퓨즈 회로들의 전원전압으로 내부 전원전압(IVC)이 아니라 외부 전원전압(EVC)이 인가되도록 구성할 수도 있다. 또 다른 실시예로서 도3 내지 도5의 액티브 내부 전원전압 발생기(12)가 액티브시 뿐만 아니라 스탠바이시의 초기에 동작하도록 구성할 수도 있다. 즉, 노드(n1)의 전압 레벨이 인버터(I1)의 문턱전압(Vt)에 도달할 때까지 액티브 내부 전원전압 발생기(12)가 동작하도록 구성할 수도 있다.

또한, 도시하지는 않았지만, 도4 및 도5의 제어신호 발생기(18)가 명령어 디코더(10)로부터 발생되는 액티브 명령(ACT)에 응답하여 제어신호(PACT)를 발생하지 않고, 명령어 디코더(10)로부터 발생되는 모드 설정 명령(ACT)에 응답하여 제어신호(PACT)를 발생하도록 구성할 수도 있다.

일반적인 반도체 메모리 장치를 포함한 반도체 장치는 명령어 디코더(10)가 모드 설정 명령, 라이트 명령, 리드 명령, 프리차지 명령, 및 리프레쉬 명령 등을 발생하며, 모드 설정 명령에 응답하여 반도체 장치의 다양한 동작 모드를 설정하게 된다. 따라서, 상술한 액티브 명령 및 모드 설정 명령이외의 다른 명령들중의 하나의 명령을 사용하여 제어신호(PACT)를 발생하도록 구성하더라도 상관없다.

그리고, 도3 내지 도5에 나타낸 NMOS트랜지스터들의 문턱 전압을 낮게 조절하기 위하여 제조시에 NMOS트랜지스터들의 채널에 주입되는 불순물 농도를 달리하면 된다. 또한, NMOS트랜지스터들의 문턱 전압을 낮게 조절하는 것은 공개된 어떠한 방법을 사용하더라도 상관없으며, 공개된 문턱전압이 낮은 다른 소자로 대체하여 구성하더라도 상관없다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

본 발명의 퓨즈 회로를 구비한 반도체 장치는 퓨즈가 컷팅되지 않은 경우에 발생될 수 있는 원하지 않는 누설 전류를 줄일 수 있음은 물론, 퓨즈가 컷팅된 경우에 제어신호의 상태가 변경되는 것을 방지할 수 있다.

따라서, 반도체 장치의 동작의 성능을 향상시킬 수 있다.

Claims

파워 업 신호에 응답하여 제1노드로 제1신호를 발생하는 제1신호 발생기;

상기 제1신호에 응답하여 제2노드를 풀다운하는 풀다운 트랜지스터;

전원전압과 상기 제2노드사이에 직렬 연결되고 컷팅이 되지 않았으면 상기 제1신호에 응답하여 상기 제2노드를 풀업하는 풀업 트랜지스터와 퓨즈;

상기 제2노드의 신호를 버퍼하여 제어신호를 발생하는 버퍼; 및

상기 버퍼의 출력신호에 응답하여 상기 제2노드를 리셋하는 스탠바이 리셋 트랜지스터를 구비하며,

상기 풀다운 트랜지스터 및 상기 스탠바이 리셋 트랜지스터의 문턱전압이 상기 버퍼의 문턱전압에 비해서 낮은 문턱전압을 가지는 것을 특징으로 하는 복수개의 퓨즈 회로들을 구비하는 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 버퍼는

2개의 종속 연결된 제1 및 제2인버터들을 구비하여 상기 제어신호를 발생하며,

상기 제2인버터의 출력신호에 응답하여 상기 스탠바이 리셋 트랜지스터가 상기 제2노드를 리셋하는 것을 특징으로 하는 반도체 장치.
제2항에 있어서, 상기 스탠바이 리셋 트랜지스터는

NMOS트랜지스터인 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 전원전압은

외부 전원전압인 것을 특징으로 하는 반도체 장치.
제1항에 있어서, 상기 반도체 장치는

외부로부터 인가되는 명령 신호를 디코딩하여 액티브 명령을 발생하는 명령어 디코더;

상기 외부 전원전압이 인가되면 스탠바이 및 액티브시에 내부 전원전압을 발생하는 스탠바이 내부 전원전압 발생기;

상기 액티브 명령에 응답하여 상기 외부 전원전압을 이용하여 상기 내부 전원전압을 발생하는 액티브 내부 전원전압 발생기;

상기 액티브 명령에 응답하여 소정 시간 동안 활성화되는 리셋 제어신호를 발생하는 제어신호 발생기; 및

외부 전원전압이 인가되면 상기 외부 전원전압이 소정 레벨이 도달할 때까지는 제1상태를 유지하다가, 상기 외부 전원전압이 상기 소정 레벨에 도달하면 상기 제1상태로부터 상기 제2상태로 천이한 후, 상기 외부 전원전압의 레벨을 따라 변화하는 상기 파워 업 신호를 발생하는 파워 업 신호 발생기를 더 구비하는 것을 특징으로 하는 반도체 장치.
제5항에 있어서, 상기 액티브 내부 전원전압 발생기는

상기 제1노드의 레벨이 소정 레벨에 도달할 때까지 상기 외부 전원전압을 이용하여 상기 내부 전원전압을 발생하는 것을 특징으로 하는 반도체 장치.
제5항에 있어서, 상기 전원전압은

내부 전원전압인 것을 특징으로 하는 반도체 장치.
제5항에 있어서, 상기 복수개의 퓨즈 회로들 각각은

상기 리셋 제어신호에 응답하여 상기 제2노드를 리셋하는 액티브 리셋 트랜지스터를 추가적으로 구비하는 것을 특징으로 하는 반도체 장치.
제8항에 있어서, 상기 액티브 리셋 트랜지스터는

상기 버퍼의 문턱전압에 비해서 낮은 문턱전압을 가지는 것을 특징으로 하는 반도체 장치.
제9항에 있어서, 상기 액티브 리셋 트랜지스터는

NMOS트랜지스터인 것을 특징으로 하는 반도체 장치.
외부로부터 인가되는 명령 신호를 디코딩하여 액티브 명령을 발생하는 명령어 디코더;

외부 전원전압이 인가되면 스탠바이 및 액티브시에 내부 전원전압을 발생하는 스탠바이 내부 전원전압 발생기;

상기 액티브 명령에 응답하여 상기 외부 전원전압을 이용하여 상기 내부 전원전압을 발생하는 액티브 내부 전원전압 발생기;

상기 액티브 명령에 응답하여 소정 시간 동안 활성화되는 리셋 제어신호를 발생하는 제어신호 발생기;

외부 전원전압이 인가되면 상기 외부 전원전압이 소정 레벨이 도달할 때까지는 제1상태를 유지하다가, 상기 외부 전원전압이 상기 소정 레벨에 도달하면 상기 제1상태로부터 상기 제2상태로 천이한 후, 상기 외부 전원전압의 레벨을 따라 변화하는 상기 파워 업 신호를 발생하는 파워 업 신호 발생기; 및

상기 파워 업 신호에 응답하여 제1노드로 제1신호를 발생하는 제1신호 발생기, 상기 제1신호에 응답하여 제2노드를 풀다운하는 풀다운 트랜지스터, 전원전압과 상기 제2노드사이에 직렬 연결되고 컷팅이 되지 않았으면 상기 제1신호에 응답하여 상기 제2노드를 풀업하는 풀업 트랜지스터와 퓨즈, 상기 제2노드의 신호를 버퍼하여 제어신호를 발생하는 버퍼, 상기 버퍼의 출력신호에 응답하여 스탠바이시에 상기 제2노드를 리셋하는 스탠바이 리셋 트랜지스터, 및 리셋 제어신호에 응답하여 액티브시에 상기 제2노드를 리셋하는 액티브 리셋 트랜지스터를 구비하는 복수개의 퓨즈 회로들을 구비하는 것을 특징으로 하는 반도체 장치.
제11항에 있어서, 상기 버퍼는

2개의 종속 연결된 제1 및 제2인버터들을 구비하여 상기 제어신호를 발생하며,

상기 제2인버터의 출력신호에 응답하여 상기 스탠바이 리셋 트랜지스터가 상기 제2노드를 리셋하는 것을 특징으로 하는 반도체 장치.
제11항에 있어서, 상기 전원전압은

외부 전원전압인 것을 특징으로 하는 반도체 장치.
제11항에 있어서, 상기 전원전압은

내부 전원전압인 것을 특징으로 하는 반도체 장치.
제11항에 있어서, 상기 스탠바이 및 액티브 트랜지스터들은

상기 버퍼의 문턱전압에 비해서 낮은 문턱전압을 가지는 것을 특징으로 하는 반도체 장치.
제15항에 있어서, 상기 스탠바이 및 액티브 트랜지스터들은

NMOS트랜지스터들인 것을 특징으로 하는 반도체 장치.
제11항에 있어서, 상기 액티브 내부 전원전압 발생기는

상기 제1노드의 레벨이 소정 레벨에 도달할 때까지 상기 외부 전원전압을 이 용하여 상기 내부 전원전압을 발생하는 것을 특징으로 하는 반도체 장치.