KR100514413B1 - 리세트 신호 발생 회로 - Google Patents

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KR100514413B1 KR10-2000-0063141A KR20000063141A KR100514413B1 KR 100514413 B1 KR100514413 B1 KR 100514413B1 KR 20000063141 A KR20000063141 A KR 20000063141A KR 100514413 B1 KR100514413 B1 KR 100514413B1
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Abstract

본 발명은 리세트 신호 발생 회로에 관한 것으로, 전원전압 및 제 1 노드간에 접속된 캐패시터와, 전원전압 및 제 1 노드간에 접속되며 게이트가 제 2 노드에 접속된 제 1 PMOS 트랜지스터와, 전원전압 및 제 2 노드간에 접속되며 게이트가 제 1 노드에 접속된 제 2 PMOS 트랜지스터와, 제 1 노드 및 접지간에 접속되며 다이오드로 동작되도록 구성된 제 1 NMOS 트랜지스터와, 제 2 노드 및 접지간에 접속되며 게이트가 제 1 노드에 접속된 제 2 NMOS 트랜지스터와, 제 2 노드 및 제 3 노드간에 직렬 접속된 제 1 및 제 2 인버터와, 제 3 노드 및 출력단자간에 접속된 제 3 인버터와, 제 1 노드 및 접지간에 접속되며 게이트가 제 3 노드에 접속된 제 3 NMOS 트랜지스터로 이루어진다.

Description

리세트 신호 발생 회로 {Circuit for generating a reset signal}
본 발명은 리세트 신호 발생 회로에 관한 것으로, 특히, 플래쉬 메모리 소자의 초기 전원 인가시 전원전압의 레벨을 검출하여 소자의 초기화를 위한 리세트 신호 발생하는 회로에 관한 것이다.
일반적으로 반도체 소자에는 소자의 동작에 필요한 래치(Latch), 플립-플롭(Flip-Flop) 등과 같은 여러 종류의 회로들이 포함되며, 초기 전원 인가시 상기 회로들이 초기값을 유지하도록 하여 정상적인 동작이 실행될 수 있도록 한다.
이와 같이 소자의 초기화는 반도체 소자의 동작에 있어 매우 중요한 의미를 갖는다. 그러면 초기화를 위한 리세트 신호를 발생하는 종래의 리세트 신호 발생 회로를 도 1을 통해 설명하면 다음과 같다.
소자에 전원이 인가되면 전원전압(Vcc)의 레벨이 점차적으로 상승되며, 이에 의해 캐패시터(C1)에 전압이 유기된다.
초기 단계로서, 전원전압(Vcc)이 일정 레벨 이하인 경우 인버터(I1 및 I2)로 구성된 래치회로(1)의 출력단자는 하이(High) 상태로 래치(Latch)되고, 이에 따라 인버터(I3)의 출력인 노드(K1)는 로우(Low) 상태로 유지되며, 인버터(I4)에 의해 반전된 신호 및 지연 수단(2)을 경유한 신호는 낸드 게이트(G)로 입력되어 출력단자(PURST)에는 로우 상태의 신호가 출력된다.
한편, 상기 로우 상태의 출력신호(PURST)를 입력으로 하는 인버터(I5)의 출력인 노드(K2)는 하이 상태가 되고, 인버터(I6)에 의해 반전된 신호가 출력되는 노드(K3)는 로우 상태가 되므로 트랜지스터(N1)는 턴온(Turn On)되고, 트랜지스터(N2 및 N4)는 턴오프(Turn Off)되어 노드(K4)의 전위는 접지전위로 유지되며, 이에 따라 트랜지스터(N3)는 턴오프 상태를 유지한다.
이후, 전원전압(Vcc)이 일정 레벨 이상으로 상승되면 상기 래치회로(1)의 출력단자는 로우 상태로 래치되고, 이에 따라 인버터(I3)의 출력인 노드(K1)는 하이 상태로 유지되며, 인버터(I4)에 의해 반전된 신호 및 지연 수단(2)을 경유한 신호는 낸드 게이트(G)로 입력되어 출력단자(PURST)에는 하이 상태의 리세트 신호가 출력된다.
또한, 상기 하이 상태의 출력신호(PURST)를 입력으로 하는 인버터(I5)의 출력인 노드(K2)는 로우 상태가 되고, 인버터(I6)에 의해 반전된 신호가 출력되는 노드(K3)는 하이 상태가 되므로 트랜지스터(N1)는 턴오프되고, 트랜지스터(N2)는 턴온되어 노드(K4)의 전위는 하이 상태로 천이된다. 그리고 상기 노드(K3 및 K4)의 전위에 의해 트랜지스터(N4 및 N3)가 턴온되어 상기 래치회로(1)의 출력단자를 하이 상태로 천이시키므로써 상기 출력단자(PURST)의 전위가 로우 상태로 변화되어 리세트 동작이 중단된다.
그런데 종래의 리세트 신호 발생 회로는 전원전압(Vcc)이 공급되는 상기 캐패시터(C1)에 래치회로(1)가 연결되기 때문에 전원전압(Vcc)의 상승이 지연되는 경우 상기 캐패시터(C1)에 접속된 트랜지스터(N3 및 N4)를 통한 전하의 누설이 발생되기 때문에 리세트 신호의 생성이 어려워지고, 이에 따라 소자의 신뢰성이 저하된다.
따라서 본 발명은 문턱전압이 서로 다른 두 개의 트랜지스터를 이용하여 전류의 흐름량이 비교되도록 하므로써 상기한 단점을 해소할 수 있는 리세트 신호 발생 회로를 제공하는 데 그 목적이 있다.
본 발명에 따른 리세트 신호 발생 회로는 전원전압 및 제 1 노드간에 접속된 캐패시터와, 전원전압 및 제 1 노드간에 접속되며 게이트가 제 2 노드에 접속된 제 1 PMOS 트랜지스터와, 전원전압 및 제 2 노드간에 접속되며 게이트가 상기 제1 노드와 접속되는 제 3 노드에 접속된 제 2 PMOS 트랜지스터와, 제 1 노드 및 접지간에 접속되며 다이오드로 동작되도록 구성된 제 1 NMOS 트랜지스터와, 제 2 노드 및 접지간에 접속되며 게이트가 제 3 노드에 접속된 제 2 NMOS 트랜지스터와, 제 2 노드 및 제 4 노드간에 직렬 접속된 제 1 및 제 2 인버터와, 제 4 노드 및 출력단자간에 접속된 제 3 인버터와, 제 3 노드 및 접지간에 접속되며 게이트가 제 4 노드에 접속된 제 3 NMOS 트랜지스터로 이루어진다.
상기 제 3 NMOS 트랜지스터의 문턱전압은 상기 제 1 NMOS 트랜지스터의 문턱전압보다 크며, 상기 제 1 NMOS 트랜지스터의 문턱전압은 상기 제 2 NMOS 트랜지스터의 문턱전압보다 크고, 상기 리세트 신호는 상기 전원전압의 레벨이 상기 제 1 NMOS 트랜지스터 및 상기 제 2 PMOS 트랜지스터의 문턱전압의 합보다 낮은 조건에서 발생된다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 리세트 신호 발생 회로를 설명하기 위한 회로도이다.
소자에 전원이 인가되면 전원전압(Vcc)의 레벨이 점차적으로 상승되고, 캐패시터(C2)에 전압이 유기되어 노드(K11)의 전위는 점차적으로 상승된다. 이때, 노드(K11)의 전위는 다이오드(Diode)로 동작되도록 구성된 NMOS 트랜지스터(N11)의 문턱전압까지만 상승된다. 만일 노드(K11)의 전위가 NMOS 트랜지스터(N11)의 문턱전압보다 높아지면 NMOS 트랜지스터(N11)를 통한 전류의 흐름이 발생되므로 노드(K11)의 전위가 NMOS 트랜지스터(N11)의 문턱전압보다 높아지지 않도록 NMOS 트랜지스터(N11)의 크기를 설정해야 한다.
이때, NMOS 트랜지스터(N11)와 NMOS 트랜지스터(N12)의 게이트가 서로 연결되어 있기 때문에 노드(K11)의 전위가 상승됨에 따라 NMOS 트랜지스터(N12)를 통한 전류의 흐름이 발생되는데, 이를 위해 NMOS 트랜지스터(N11)의 문턱전압이 NMOS 트랜지스터(N12)의 문턱전압보다 높아야 한다.
따라서, 전원전압(Vcc)이 소정 레벨 이상 상승되면 NMOS 트랜지스터(N12)가 NMOS 트랜지스터(N11)보다 먼저 턴온되어 노드(K12)가 접지전위로 유지되고, 이에 따라 인버터(I11, I12 및 I13)를 통해 반전된 하이 상태의 리세트 신호가 출력단자(PURST)를 통해 출력된다.
이와 동시에 상기 노드(K12)가 접지전위가 됨에 따라 PMOS 트랜지스터(P11)가 턴온되어 전류의 흐름이 발생되는데, PMOS 트랜지스터(P11)의 크기보다 PMOS 트랜지스터(P12)의 크기가 크기 때문에 노드(K11)는 NMOS 트랜지스터(N11)의 문턱전압을 유지하게 되고 PMOS 트랜지스터(P12)는 턴오프 상태로 유지되어 노드(K12)는 계속 접지전위로 유지된다.
이후, 전원전압(Vcc)의 레벨이 계속 상승하여 노드(K11)의 전위가 PMOS 트랜지스터(P12)의 문턱전압만큼 더 상승되면 NMOS 트랜지스터(N11)의 턴온에 의해 상기 노드(K11)가 접지전위로 천이되고 상기 노드 (K11)에 접속된 노드(K14)도 접지전위로 되어 PMOS 트랜지스터(P12)가 턴온되는데, 이때, PMOS 트랜지스터(P12)의 크기가 NMOS 트랜지스터(N12)의 크기보다 충분히 크기 때문에 PMOS 트랜지스터(P12)를 통한 전류의 흐름이 발생되고, 노드(K12)의 전위는 전원전압(Vcc)을 따라 상승하면서 하이 상태로 변화된다. 그리고 이에 의해 PMOS 트랜지스터(P11)는 턴오프되는 반면, 노드(K13)의 전위에 의해 NMOS 트랜지스터(N13)는 턴온된다. 그러므로 노드(K11) 및 노드(K14)는 완전한 접지전위가 되어 PMOS 트랜지스터(P12)는 완전히 턴온되고, NMOS 트랜지스터(N12)는 완전히 턴오프된다. 따라서, 노드(K12)가 하이 상태로 유지되고, 인버터(I11, I12 및 I13)를 통해 반전된 로우 상태의 신호가 출력단자(PURST)를 통해 출력되어 리세트 동작이 중단된다.
즉, 본 발명에 따른 리세트 신호 발생 회로는 상기 PMOS 트랜지스터(P12)의 문턱전압을 Vtp12, NMOS 트랜지스터(N11)의 문턱전압을 Vtn11, NMOS 트랜지스터(N12)의 문턱전압을 Vtn12, NMOS 트랜지스터(N13)의 문턱전압을 Vtn13이라 할 경우 Vtn13 > Vtn11 > Vtn12 조건을 만족시키도록 구성되어 Vcc < Vtn11 + Vtp12 조건에서 리세트 신호가 발생되며, 리세트 신호의 발생이 중단된 후 상기 NMOS 트랜지스터(N12)가 완전히 턴오프됨에 따라 전류의 흐름 경로가 차단되어 전력 소모가 발생되지 않는다.
도 3은 상기와 같은 리세트 회로의 동작 과정에서 전원전압(Vcc)의 변화에 따라 각 노드(K11, K12 및 K13), 인버터(I11)의 출력단자 및 출력단자(PURST)에 인가되는 전압이 변화되는 과정을 도시한 그래프도이다.
상술한 바와 같이 본 발명은 문턱전압이 서로 다른 두 개의 트랜지스터를 이용하여 전류의 흐름량이 비교되도록 하므로써 온도 조건 및 전원전압 상승 시간에 관계없이 양호한 동작 특성을 갖는 리세트 신호 발생 회로를 제공한다. 또한, 안정된 동작 특성을 갖으며 단순화된 회로를 제공하므로써 소자의 신뢰성을 향상시키고, 크기를 감소시켜 경제성을 높일 수 있도록 한다.
도 1은 종래의 리세트 회로를 설명하기 위한 회로도.
도 2는 본 발명에 따른 리세트 회로를 설명하기 위한 회로도.
도 3은 본 발명에 따른 리세트 회로의 동작을 설명하기 위한 그래프도.
<도면의 주요 부분에 대한 부호의 설명>
1: 래치회로 2: 지연수단

Claims (3)

  1. 전원전압 및 제 1 노드간에 접속된 캐패시터와,
    전원전압 및 상기 제 1 노드간에 접속되며, 게이트가 제 2 노드에 접속된 제 1 PMOS 트랜지스터와,
    전원전압 및 상기 제 2 노드간에 접속되며, 게이트가 상기 제1 노드와 접속되는 제 3 노드에 접속된 제 2 PMOS 트랜지스터와,
    상기 제 1 노드 및 접지간에 접속되며, 다이오드로 동작되도록 구성된 제 1 NMOS 트랜지스터와,
    상기 제 2 노드 및 접지간에 접속되며, 게이트가 상기 제 3 노드에 접속된 제 2 NMOS 트랜지스터와,
    상기 제 2 노드 및 제 4 노드간에 직렬 접속된 제 1 및 제 2 인버터와,
    상기 제 4 노드 및 출력단자간에 접속된 제 3 인버터와,
    상기 제 3 노드 및 접지간에 접속되며, 게이트가 상기 제 4 노드에 접속된 제 3 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 리세트 신호 발생 회로.
  2. 제 1 항에 있어서,
    상기 제 3 NMOS 트랜지스터의 문턱전압은 상기 제 1 NMOS 트랜지스터의 문턱전압보다 크며, 상기 제 1 NMOS 트랜지스터의 문턱전압은 상기 제 2 NMOS 트랜지스터의 문턱전압보다 큰 것을 특징으로 하는 리세트 신호 발생 회로.
  3. 제 1 항에 있어서,
    상기 리세트 신호는 상기 전원전압의 레벨이 상기 제 1 NMOS 트랜지스터 및 상기 제 2 PMOS 트랜지스터의 문턱전압의 합보다 낮은 조건에서 발생되는 것을 특징으로 하는 리세트 신호 발생 회로.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0863973A (ja) * 1994-06-02 1996-03-08 Motorola Inc 集積回路用パワーオン回路
US6021067A (en) * 1997-12-23 2000-02-01 Hyundai Electronics Industries Co., Ltd. Circuit of sensing a fuse cell in a flash memory
JP2000195282A (ja) * 1998-12-29 2000-07-14 Hyundai Electronics Ind Co Ltd フラッシュメモリ装置のパワ―リセット回路

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