JP2004222272A - パワー検出部を具備して漏洩電流経路を遮断するレベルシフト - Google Patents

Abstract

【課題】 パワー検出部を具備して漏洩電流経路を遮断するレベルシフトが開示される。
【解決手段】 本発明のレベルシフトはパワー検出部、入力段及び出力段を含む。パワー検出部は第１電源と第２電源の電圧レベルに応答して制御信号を発生する。入力段は第１電源と接地との間に接続され、入力信号を受信する。出力段は第２電源と接地との間に接続され、制御信号と入力段の出力に応答して出力信号を発生する。したがって、本発明のレベルシフトによると、パワーダウンモード時には、漏洩電流経路を遮断し、正常モード時には、第１電源レベルの入力信号を第２電源レベルの出力信号にレベルシフトさせる。
【選択図】 図２

Description

本発明は半導体集積回路に関するものであり、特に、パワー検出部を具備して漏洩電流経路を遮断するレベルシフトに関するものである。

アナログ回路とデジタル回路とが一チップにエンベデッド(ｅｍｂｅｄｄｅｄ)されている混成集積回路(ｍｉｘｅｄ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ)やメモリ回路などがある。アナログ回路とデジタル回路との間には互いに異なる二つの信号レベルを相互に変換するためのレベルシフトが設けられている。即ち、通常、アナログ回路の動作電圧レベルはデジタル回路の動作電圧レベルより高く設定される。このため、デジタル回路とアナログ回路との間にインターフェース回路としてレベルシフトが使用される。

図１は従来のレベルシフトを示す図面である。これを参照すると、レベルシフト１００は入力段１１０と出力段１２０で構成される。入力段１１０には第１電源ＶＤＤ１と接地ＶＳＳが供給され、出力段１２０には第２電源ＶＤＤ２と接地ＶＳＳが供給される。第１電源ＶＤＤ１の電圧は第２電源ＶＤＤ２の電圧より低いと仮定し、例えば、第１電源ＶＤＤ１の電圧は１．８Ｖ程度であり、そして第２電源ＶＤＤ２の電圧は３．３Ｖ程度であると設定する。入力段１１０はインバータ１０とインバータ２０を含む。出力段１２０は第２電源ＶＤＤ２にそのソースが連結され、互いに交差接続された第１及び第２ＰＭＯＳトランジスタ３１、３２と、接地ＶＳＳにそのソースが連結され、そのゲートがインバータ２０の出力ノード２５とインバータ１０の出力ノード１５に各々連結される第１及び第２ＮＭＯＳトランジスタ３３、３４と、インバータ４０とを含む。

レベルシフト１００は次のように動作される。

先ず、入力信号ＩＮが接地ＶＳＳレベルのロジックローレベルから第１電源ＶＤＤ１レベルのロジックハイレベルに遷移する場合を説明する。この場合、インバータ１０の出力ノード１５は接地ＶＳＳレベルのロジックローレベルに変わり、そしてインバータ２０の出力ノード２５は第１電源ＶＤＤ１レベルのロジックハイレベルに変わる。これによって、出力段１２０の第１ＮＭＯＳトランジスタ３３と第２ＰＭＯＳトランジスタ３２がターンオンされ、第１ノード３５は接地ＶＳＳレベルのロジックローレベルになり、インバータ４０の出力ノードに現れる出力信号Ｙは第２電源ＶＤＤ２レベルのロジックハイレベルになる。

次に、入力信号ＩＮが第１電源ＶＤＤ１レベルのロジックハイレベルから接地ＶＳＳレベルのロジックローレベルに遷移する場合は、インバータ１０の出力ノード１５は第１電源ＶＤＤ１レベルのロジックハイレベルに、そしてインバータ２０の出力ノード２５は接地ＶＳＳレベルのロジックローレベルに変わる。出力段１２０の第２ＮＭＯＳトランジスタ３４と第１ＰＭＯＳトランジスタ３１がターンオンされ、第２ノード３６は接地ＶＳＳレベルのロジックローレベルになる。ロジックローレベルの第２ノード３６によって第１ＰＭＯＳトランジスタ３１がターンオンされ、第１ノード３５は第２電源ＶＤＤ２レベルのロジックハイレベルになる。これによって、インバータ４０の出力ノードである出力信号Ｙは接地ＶＳＳレベルのロジックローレベルになる。

レベルシフト１００は正常の場合、上述のように、第１電源ＶＤＤ１のレベルを有するロジックハイレベルの入力信号ＩＮを第２電源ＶＤＤ２のレベルを有する出力信号Ｙにレベルシフトさせる。しかし、パワーダウンモードなどによって第１電源ＶＤＤ１または第２電源ＶＤＤ２が遮断される場合において次のような問題点が発生する。

例えば、電力消費減少のために、第１電源ＶＤＤ１を遮断する場合に、第１電源ＶＤＤ１に駆動されるインバータ１０の出力ノード１５とインバータ２０の出力ノード２５はその電圧レベルが不定(ｉｎｄｅｆｉｎｉｔｅ)になる。もし、インバータ１０の出力ノード１５とインバータ２０の出力ノード２５が接地ＶＳＳよりＮＭＯＳトランジスタのしきい値電圧Ｖｔｎだけ高い電圧レベル、すなわちＶＳＳ＋Ｖｔｎレベル以上であれば、第１及び第２ＮＭＯＳトランジスタ３３、３４はターンオンされ、第１ノード３５及び第２ノード３６は接地ＶＳＳレベルのロジックローレベルになり、第１及び第２ＰＭＯＳトランジスタ３１、３２がターンオンされる。結果的に、第１ＰＭＯＳトランジスタ３１と第１ＮＭＯＳトランジスタ３３がターンオンされると共に、第２ＰＭＯＳトランジスタ３２と第２ＮＭＯＳトランジスタ３４がターンオンされて、この結果、第２電源ＶＤＤ２と接地ＶＳＳとの間に漏洩電流経路が形成される。

さらに、第１ＰＭＯＳトランジスタ３１と第１ＮＭＯＳトランジスタ３３との間のオン抵抗(ｏｎ−ｒｅｓｉｓｔａｎｃｅ)により分圧されることにより、第１ノード３５の電圧レベルがインバータ４０の入力ロジックしきいレベル付近になれば、インバータ４０にも漏洩電流経路が生ずる。このような漏洩電流経路は電力消費を増加させるという問題を招く。

したがって、漏洩電流経路を遮断することができるレベルシフトが切実に要求される。
米国特許６，３７３，２８５号

本発明の目的はパワー検出部を具備して漏洩電流経路を遮断するレベルシフト回路を提供することにある。

上述の目的を達成するために、本発明のレベルシフトはパワー検出部、入力段及び出力段を含む。パワー検出部は第１電源と第２電源の電圧レベルに応答して制御信号を発生する。入力段は第１電源と接地との間に接続され、入力信号を受信する。出力段は第２電源と接地との間に接続され、制御信号と入力段の出力に応答して出力信号を発生する。

望ましくは、パワー検出部は第１電源と接地との間に接続されて、第１電源の電圧レベルに従って所定の電圧レベルを出力する電源分配部と、第２電源と接地との間に接続され、電源分配部の出力を反転させる第１インバータ（インバータ２３０）と、電源分配部の出力と第１インバータの出力を比較する比較部と、比較部の出力を入力して制御信号を出力する第２インバータ（インバータ２５０）とを含む。

電源分配部は第１電源にそのソースが接続される第１ＰＭＯＳトランジスタと、一端は接地に連結され、他の端は電源分配部の出力である第１ＰＭＯＳトランジスタのドレインに接続される第１抵抗と、一端は接地に接続され、他の端は第１ＰＭＯＳトランジスタのゲートに接続される第２抵抗とを含む。第１インバータ（インバータ２３０）はそのソースが第２電源に接続され、そのゲートとそのドレインが互いに接続された第２ＰＭＯＳトランジスタと、そのソースが第２ＰＭＯＳトランジスタのドレインに接続され、そのゲートとそのドレインが互いに接続された第３ＰＭＯＳトランジスタと、そのソースが第３ＰＭＯＳトランジスタのドレインに接続され、そのゲートが電源分配部の出力に接続される第４ＰＭＯＳトランジスタと、そのソースが接地に接続され、そのゲートが電源分配部の出力に接続され、そのドレインが第１インバータ（インバータ２３０）の出力である第４ＰＭＯＳトランジスタのドレインと接続される第１ＮＭＯＳトランジスタとを含む。比較部は第２電源にそのソースが接続され、そのゲートとそのドレインが互いに交差接続された第５及び第６ＰＭＯＳトランジスタと、第５ＰＭＯＳトランジスタのドレインと接地との間に接続され、電源分配部の出力にゲーティングされる第２ＮＭＯＳトランジスタと、第６ＰＭＯＳトランジスタのドレインと接地との間に接続され、第１インバータ（インバータ２３０）の出力にゲーティングされる第３ＮＭＯＳトランジスタとを含む。

入力段は入力信号を受信する第３インバータ（インバータ１０）と、第３インバータ（インバータ１０）の出力を受信する第４インバータ（インバータ２０）とを含む。出力段は第２電源にそのソースが接続され、そのゲートに制御信号が印加される第７及び第８ＰＭＯＳトランジスタと、そのソースが第７及び第８ＰＭＯＳトランジスタのドレインに各々接続され、そのゲートとそのドレインが互いに交差接続される第９及び第１０ＰＭＯＳトランジスタと、そのドレインが第９及び第１０ＰＭＯＳトランジスタのドレインと各々接続され、入力段の出力にゲーティングされる第４及び第５ＮＭＯＳトランジスタと、そのドレインが第４ＮＭＯＳトランジスタのドレインと接続され、そのソースが接地に接続され、そのゲートが制御信号に接続される第６ＮＭＯＳトランジスタと、その入力が第６ＮＭＯＳトランジスタのドレインと接続されて出力信号を出力する第５インバータ（インバータ２７６）とを含む。

したがって、本発明のレベルシフトによると、パワーダウンモード時に、漏洩電流経路を遮断し、正常モード時に、第１電源電圧レベルの入力信号を第２電源電圧レベルの出力信号にレベルシフトさせる。

上述の本発明のレベルシフトはパワーダウンモード時に、漏洩電流経路を遮断し、正常モード時に、第１電源電圧レベルの入力信号を第２電源電圧レベルの出力信号にレベルシフトさせる。

以下、本発明の望ましい実施の形態の詳細な説明が添付の図面を参照して述べられるであろう。図面中の参照符号及び同一の構成要素については、他の図面上に表示されても可能な限り同一の参照番号及び符号で示していることは明白である。本明細書では、第１電源ＶＤＤ１が１．８Ｖに、そして第２電源ＶＤＤ２が３．３Ｖに設定される例を用いて説明する。

図２は本発明の一実施の形態によるレベルシフトを示す図面である。これを参照すると、レベルシフト２００はパワー検出部２１０、入力段１１０、及び出力段２６０を含む。パワー検出部２１０は第１及び第２電源ＶＤＤ１、ＶＤＤ２の電圧レベルに応答して制御信号ＣＴＲＬを発生する。入力段１１０は入力信号ＩＮを受信して第１ノード１５と第２ノード２５の電圧レベルを決める。出力段２６０は制御信号ＣＴＲＬと第１ノード１５及び第２ノード２５に応答して出力信号Ｙを発生する。

パワー検出部２１０は電源分配部２２０、インバータ２３０（第１インバータ）、比較部２４０、及びインバータ２５０（第２インバータ）を含む。電源分配部２２０は第１電源ＶＤＤ１と接地ＶＳＳとの間に直列接続された第１ＰＭＯＳトランジスタ２２２と第１抵抗２２４、及び第１ＰＭＯＳトランジスタ２２２のゲートと接地ＶＳＳとの間に接続される第２抵抗２２６を含む。望ましくは、第１抵抗２２４は第１抵抗２２６に比べて非常に大きい抵抗値を有するように設定される。インバータ２３０（第１インバータ）は第２電源ＶＤＤ２と接地ＶＳＳとの間に直列接続された第２乃至第４ＰＭＯＳトランジスタ２３２、２３４、２３６と第１ＮＭＯＳトランジスタ２３８を含む。第２及び第３ＰＭＯＳトランジスタ２３２、２３４はダイオード型に接続され、第４ＰＭＯＳトランジスタ２３６と第１ＮＭＯＳトランジスタ２３８のゲートは電源分配部２２０の出力ノード２２５に接続される。

比較部２４０は第２電源ＶＤＤ２と接地ＶＳＳとの間に、交差接続された第５及び第６ＰＭＯＳトランジスタ２４２、２４４と、第５ＰＭＯＳトランジスタ２４２と接続される第２ＮＭＯＳトランジスタ２４６と、第６ＰＭＯＳトランジスタ２４４と接続される第３ＮＭＯＳトランジスタ２４８とを含む。第２ＮＭＯＳトランジスタ２４６のゲートは電源分配部２２０の出力ノード２２５に接続され、第３ＮＭＯＳトランジスタ２４８のゲートはインバータ２３０（第１インバータ）の出力ノード２３５に接続される。インバータ２５０（第２インバータ）は比較部２４０の出力ノード２４５を入力して制御信号ＣＴＲＬを発生する。

入力段１１０は、図１の入力段１１０と同一であり、即ちインバータ１０（第３インバータ）およびインバータ２０（第４インバータ）から構成され、その出力ノード１５、２５が出力段２６０に接続される。説明の重複を避けるために、入力段１１０の具体的な説明は省略する。

出力段２６０は第２電源ＶＤＤ２と接地ＶＳＳとの間に、制御信号ＣＴＲＬにゲーティングされる第７及び第８ＰＭＯＳトランジスタ２６２、２６４と、交差接続された第９及び第１０ＰＭＯＳトランジスタ２６６、２６８と、入力段１１０のノード２５及びノード１５に各々ゲーティングされる第４及び第５ＮＭＯＳトランジスタ２７０、２７２が接続される。出力段２６０は制御信号ＣＴＲＬに応答してノード２７５をリセットする第６ＮＭＯＳトランジスタ２７４とノード２７５に接続されるインバータ２７６（第５インバータ）をさらに含む。

本発明のレベルシフト２００は次のように動作される。

先ず、正常の動作モードである時に、第１電源ＶＤＤ１と第２電源ＶＤＤ２の電圧レベルが、予め設定された電圧レベルすなわち、各々１．８Ｖと３．３Ｖに安定的に保持されれば、電源分配部２２０の出力ノード２２５はロジックハイレベルになる。ロジックハイレベルのノード２２５に応答してインバータ２３０（第１インバータ）の出力ノード２３５はロジックローレベルになる。ロジックハイレベルのノード２２５とロジックローレベルのノード２３５に応答して比較部２４０の出力ノード２４５はロジックハイレベルになる。インバータ２５０（第２インバータ）はロジックハイレベルのノード２４５に応答してロジックローレベルの制御信号ＣＴＲＬを発生する。ロジックローレベルの制御信号ＣＴＲＬに応答して出力段２６０の第７及び第８ＭＯＳトランジスタ２６２、２６４がターンオンされ、第６ＮＭＯＳトランジスタ２７４はターンオフされる。

この時に、入力信号ＩＮの第１電源ＶＤＤ１の電圧レベルであるロジックハイレベルに応答して入力段１１０のノード１５はロジックローレベルに、そしてノード２５はロジックハイレベルに発生されて、ノード２７５はロジックローレベルに、そして出力信号Ｙは、第２電源ＶＤＤ２の電圧レベルであるロジックハイレベルに発生される。これに反して、入力信号ＩＮのロジックローレベルに応答して入力段１１０のノード１５はロジックハイレベルに、そしてノード２５はロジックローレベルに発生されて、ノード２７５はロジックハイレベルに、そして出力信号Ｙはロジックローレベルに発生される。したがって、正常モードである時に、レベルシフト２００は第１電源ＶＤＤ１の電圧レベルを有する入力信号ＩＮを第２電源ＶＤＤ２の電圧レベルを有する出力信号Ｙにレベルシフトさせる。

次に、電源消費減少のために、パワーダウンモードである時に、第１電源ＶＤＤ１が供給されなければ、電源分配部２２０の出力ノード２２５はロジックローレベルに、そしてインバータ２３０（第１インバータ）の出力ノード２３５は、ＰＭＯＳトランジスタ２３２，２３４，２３６を通じてロジックハイレベルになる。ロジックローレベルのノード２２５とロジックハイレベルのノード２３５に応答して比較部２４０の出力ノード２４５はロジックローレベルになる。インバータ２５０（第２インバータ）はロジックローレベルのノード２４５に応答してロジックハイレベルの制御信号ＣＴＲＬを発生する。ロジックハイレベルの制御信号ＣＴＲＬに応答して出力段２６０の第７及び第８ＰＭＯＳトランジスタ２６２、２６４がターンオフされ、第６ＮＭＯＳトランジスタ２７４はターンオンされる。ターンオンされた第６ＮＭＯＳトランジスタ２７４に応答してノード２７５はロジックローレベルになり、出力信号Ｙはロジックハイレベルに発生される。

この時に、第１電源ＶＤＤ１の遮断により入力段１１０のノード１５とノード２５が以前の状態を維持しても、第７及び第８ＰＭＯＳトランジスタ２６２、２６４がターンオフされて、第２電源ＶＤＤ２の供給が遮断される。これにより、従来のレベルシフト１００で生じた第２電源ＶＤＤ２と接地ＶＳＳとの間の漏洩電流経路が遮断される。

したがって、本発明のレベルシフト２００はパワーダウンモード時、漏洩電流経路を遮断し、正常モード時、第１電源ＶＤＤ１レベルの入力信号を第２電源ＶＤＤ２レベルの出力信号にレベルシフトさせる。

以上、本発明について実施の形態をあげて説明したが、この実施形態は一例に過ぎず、本発明の技術的思想及び範囲を制限、または限定するものではない。したがって、本発明の技術的思想及び範囲を逸脱しない限度内で多様な変形及び変更が可能であることは勿論である。

従来のレベルシフトを示す図である。 本発明の一実施の形態によるレベルシフト回路の構成を示す図である。

符号の説明

１１０ 入力段
２００ レベルシフト
２１０ パワー検出部
２２０ 電源分配部
２３０ 第１インバータ
２４０ 比較部
２６０ 出力段

Claims (11)

1. 第１電源と第２電源の電圧レベルに応答して制御信号を発生するパワー検出部と、
   前記第１電源と接地との間に接続され、入力信号を受信する入力段と、
   前記第２電源と前記接地との間に接続され、前記制御信号と前記入力段の出力に応答して出力信号を発生する出力段とを具備することを特徴とするレベルシフト。
2. 前記パワー検出部は
   前記第１電源と前記接地との間に接続されて前記第１電源の電圧レベルに従って所定の電圧レベルを出力する電源分配部と、
   前記第２電源と前記接地との間に接続され、前記電源分配部の出力を反転させる第１インバータと、
   前記電源分配部の出力と前記第１インバータの出力とを比較する比較部と、
   前記比較部の出力を入力して前記制御信号を出力する第２インバータとを具備することを特徴とする請求項１に記載のレベルシフト。
3. 前記電源分配部は
   前記第１電源にそのソースが接続される第１ＰＭＯＳトランジスタと、
   一端は前記接地に接続され、他の端は前記電源分配部の出力である前記第１ＰＭＯＳトランジスタのドレインに接続される第１抵抗と、
   一端は前記接地に接続され、他の段は前記第１ＰＭＯＳトランジスタのゲートに接続される第２抵抗とを具備することを特徴とする請求項２に記載のレベルシフト。
4. 前記第１インバータは
   そのソースが前記第２電源に連結され、そのゲートとそのドレインが互いに接続された第２ＰＭＯＳトランジスタと、
   そのソースが前記第２ＰＭＯＳトランジスタのドレインに接続され、そのゲートとそのドレインが互いに接続された第３ＰＭＯＳトランジスタと、
   そのソースが前記第３ＰＭＯＳトランジスタのドレインに接続され、そのゲートが前記電源分配部の出力に接続される第４ＰＭＯＳトランジスタと、
   そのソースが前記接地に連結され、そのゲートが前記電源分配部の出力に接続され、そのドレインが前記第１インバータの出力である前記第４ＰＭＯＳトランジスタのドレインと接続される第１ＮＭＯＳトランジスタとを具備することを特徴とする請求項２に記載のレベルシフト。
5. 比較部は
   前記第２電源にそのソースが接続され、そのゲートとそのドレインが互いに交差接続された第５及び第６ＰＭＯＳトランジスタと、
   前記第５ＰＭＯＳトランジスタのドレインと前記接地との間に接続され、前記電源分配部の出力にゲーティングされる第２ＮＭＯＳトランジスタと、
   前記第６ＰＭＯＳトランジスタのドレインと前記接地との間に接続され、前記第１インバータの出力にゲーティングされる第３ＮＭＯＳトランジスタとを具備することを特徴とする請求項２に記載のレベルシフト。
6. 前記入力段は
   前記入力信号を受信する第３インバータと、
   第３インバータの出力を受信する第４インバータを具備することを特徴とする請求項１に記載のレベルシフト。
7. 前記出力段は
   前記第２電源にそのソースが接続され、そのゲートに前記制御信号が印加される第７及び第８ＰＭＯＳトランジスタと、
   そのソースが前記第７及び第８ＰＭＯＳトランジスタのドレインに各々接続され、そのゲートとそのドレインが互いに交差接続される第９及び第１０ＰＭＯＳトランジスタと、
   そのドレインが前記第９及び第１０ＰＭＯＳトランジスタのドレインと各々接続され、前記入力段の出力にゲーティングされる第４及び第５ＮＭＯＳトランジスタと、
   そのドレインが前記第４ＮＭＯＳトランジスタのドレインと接続され、そのソースが前記接地に接続され、そのゲートに前記制御信号が印加される第６ＮＭＯＳトランジスタと、
   その入力が前記第６ＮＭＯＳトランジスタのドレインと接続され、前記出力信号を出力する第５インバータとを具備することを特徴とする請求項１に記載のレベルシフト。
8. 第１電源と接地との間に接続されて、前記第１電源の電圧レベルに従って所定の電圧レベルを出力する電源分配部と、
   第２電源と前記接地との間に接続され、前記電源分配部の出力に応答して前記第２電源の電圧を分配させる第１インバータと、
   前記電源分配部の出力と前記第１インバータの出力を比較する比較部と、
   前記比較部の出力を入力して制御信号を出力する第２インバータとを具備することを特徴とするパワー検出部。
9. 前記電源分配部は
   前記第１電源にそのソースが接続される第１ＰＭＯＳトランジスタと、
   一端は前記接地に接続され、他の端は前記電源分配部の出力である前記第１ＰＭＯＳトランジスタのドレインに接続される第１抵抗と、
   一端は前記接地に接続され、他の端は前記第１ＰＭＯＳトランジスタのゲートに接続される第２抵抗とを具備することを特徴とする請求項８に記載のパワー検出部。
10. 前記第１インバータは
    そのソースが前記第２電源に接続され、そのゲートとそのドレインが互いに接続された第２ＰＭＯＳトランジスタと、
    そのソースが前記第２ＰＭＯＳトランジスタのドレインに接続され、そのゲートとそのドレインが互いに接続された第３ＰＭＯＳトランジスタと、
    そのソースが前記第３ＰＭＯＳトランジスタのドレインに接続され、そのゲートが前記電源分配部の出力に接続される第４ＰＭＯＳトランジスタと、
    そのソースが前記接地に接続され、そのゲートが前記電源分配部の出力に接続され、そのドレインが前記第１インバータの出力である前記第４ＰＭＯＳトランジスタのドレインと接続される第１ＮＭＯＳトランジスタとを具備することを特徴とする請求項８に記載のパワー検出部。
11. 比較部は
    前記第２電源にそのソースが接続され、そのゲートとそのドレインが互いに交差接続された第５及び第６ＰＭＯＳトランジスタと、
    前記第５ＰＭＯＳトランジスタのドレインと前記接地との間に接続され、前記電源分配部の出力にゲーティングされる第２ＮＭＯＳトランジスタと、
    前記第６ＰＭＯＳトランジスタのドレインと前記接地との間に連結され、前記第１インバータの出力にゲーティングされる第３ＮＭＯＳトランジスタとを具備することを特徴とする請求項８に記載のパワー検出部。
    

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