KR100780951B1 - 레벨 쉬프터 회로 - Google Patents

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Abstract

레벨 쉬프터 회로는 풀-업 구동부 및 풀-다운 구동부를 포함한다. 풀-업 구동부는, 제1 전압 및 접지 전압을 가지는 입력 신호에 응답하여, 출력 노드를 제1 전압 보다 높은 제2 전압으로 구동한다. 풀-다운 구동부는, 입력 신호에 응답하여, 출력 노드를 접지 전압으로 구동한다. 풀-업 구동부는, 풀-업 구동부 및 풀-다운 구동부가 동시에 동작하는 경우, 입력 신호에 응답하여 풀-업 구동부를 통해 흐르는 풀-업 전류들의 전류량을 감소하도록 제어한다.

Description

레벨 쉬프터 회로{Level shifter circuit}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 기술에 따른 레벨 쉬프터 회로의 일례를 포함하는 반도체 장치를 나타내는 도면이다.
도 2는 소정의 입력 신호에 대한 도 1의 레벨 쉬프터 회로의 출력 신호의 파형을 나타내는 그래프(graph)이다.
도 3은 도 1의 레벨 쉬프터 회로에서 발생될 수 있는 누설 전류의 전류량을 나타내는 그래프이다.
도 4는 종래 기술에 따른 레벨 쉬프터 회로의 다른 일례를 포함하는 반도체 장치를 나타내는 도면이다.
도 5는 도 4의 반도체 장치에 인가되는 높은 전압 및 낮은 전압 상호간의 크기 관계를 설명하기 위한 그래프이다.
도 6은 본 발명의 제1 실시예에 따른 레벨 쉬프터 회로를 포함하는 반도체 장치를 나타내는 도면이다.
도 7은 소정의 입력 신호에 대한 도 6의 레벨 쉬프터 회로의 출력 신호의 파형을 나타내는 그래프이다.
도 8은 도 6의 레벨 쉬프터 회로에서 발생될 수 있는 누설 전류의 전류량을 나타내는 그래프이다.
도 9는 본 발명의 제2 실시예에 따른 레벨 쉬프터 회로를 포함하는 반도체 장치를 나타내는 도면이다.
도 10은 본 발명의 제3 실시예에 따른 레벨 쉬프터 회로를 포함하는 반도체 장치를 나타내는 도면이다.
도 11은, 도 10의 반도체 장치에 각각 인가되는 외부 전압, 제1 전압, 및 제2 전압 상호간의 시간 변화에 따른 크기 관계를 설명하기 위한 그래프이다.
< 도면의 주요 부분에 대한 부호의 설명>
322: 풀-업 구동부 324: 제1 피모스 트랜지스터
326: 제2 피모스 트랜지스터 428: 풀-다운 구동부
432: 제1 피모스 트랜지스터 436: 제2 피모스 트랜지스터
528: 풀-다운 구동부 530: 제1 엔모스 트랜지스터
532: 제2 엔모스 트랜지스터
본 발명은 전자 회로에 관한 것으로, 보다 상세하게는, 레벨 쉬프터 회로에 관한 것이다.
반도체 소자(예를 들어, DRAM(dynamic random access memory)과 같은 반도체 메모리 장치)의 소모 전력이 낮아짐에 따라, 외부 공급 전압의 레벨이 낮아지고 있다. 따라서, 반도체 소자의 외부에서 인가되는 낮은 전압 레벨의 신호를 승압 전압(boosted voltage)을 사용하는 반도체 소자의 내부 회로에 공급하기 위해서, 낮은 전압 레벨을 높은 전압 레벨로 변환하는 레벨 쉬프터 회로가 사용된다. 즉, 레벨 쉬프터 회로는 서로 다른 레벨의 전원 전압을 사용하는 회로들을 인터페이스(interface)하는 회로이다.
도 1은 종래의 기술에 따른 레벨 쉬프터 회로의 일례를 포함하는 반도체 장치(semiconductor device)를 나타내는 도면이다. 반도체 장치(100)는, 제1 논리(logic) 회로(110), 레벨 쉬프터 회로(120), 및 제2 논리 회로(140)를 포함한다. 예를 들어, 반도체 장치(100)는 반도체 메모리 장치의 워드 라인(word line)을 구동하는 워드 라인 드라이버(word line driver)일 수 있다.
제1 논리 회로(110)는 낮은 전원 전압(VDD)(예를 들어, 1.1(volt)) 및 접지 전압(VSS))을 전원으로 사용하는 인버터(inverter)(112)를 포함할 수 있다. 낮은 전압(VDD)은 반도체 장치(100)의 내부 전압(internal voltage)이다. 인버터(112)는 외부로부터 공급되는 낮은 전압(VDD)의 입력 신호(IN)를 반전(inversion)하여 레벨 쉬프터 회로(120)에 입력되는 입력 신호(INL1)를 발생한다.
레벨 쉬프터 회로(120)는 게이트(gate)가 서로 상대방의 드레인(drain)에 교차 연결되는(cross coupled) 피모스(PMOS) 트랜지스터들(122, 124), 엔모스(NMOS) 트랜지스터들(126, 130), 및 낮은 전원 전압(VDD) 및 접지 전압(VSS)을 전원으로서 사용하는 인버터(128)를 포함한다.
피모스 트랜지스터들(122, 124)의 소스에는 높은 전압(VPP)이 연결되고, 엔모스 트랜지스터들(126, 130)의 소스들에는 접지 전압(VSS)이 연결된다. 인버터(128)는 엔모스 트랜지스터(126)의 게이트 및 엔모스 트랜지스터(130)의 게이트 사이에 연결된다. 레벨 쉬프터 회로(120)는 낮은 전압(VDD)의 입력 신호(INL1)를 높은 전압(VPP)의 출력 신호(OUTL1)로 변환한다.
제2 논리 회로(140)는 인버터를 구성하는 피모스 트랜지스터(142) 및 엔모스 트랜지스터(144)를 포함할 수 있다. 피모스 트랜지스터(142)의 소스(source)에는 높은 전압(VPP)이 연결되고(또는 인가되고), 엔모스 트랜지스터(144)의 소스에는 접지 전압(VSS)이 연결된다. 제2 논리 회로(140)는 높은 전압(VPP) 및 접지 전압(VSS)을 가지는 출력 신호(OUTL1)를 반전하여 높은 전압(VPP) 및 접지 전압(VSS)을 가지는 출력 신호(OUT)를 발생한다.
레벨 쉬프터 회로(120)의 동작이 다음과 같이 설명된다.
먼저, 입력 신호(INL1)가 로우 레벨(low level)(VSS)에서 하이 레벨(high level)(VDD)로 천이(transition)하는 경우, 엔모스 트랜지스터(126)는 턴-온(turn-on)되고 엔모스 트랜지스터(130)는 턴-오프(turn-off)된다. 턴-온된 엔모스 트랜지스터(126)를 통해 제1 풀-다운(pull-down) 전류(ID11)가 흐르므로, 내부 노드(internal node)(N11)의 전위는 하강하기 시작한다. 이 때, 입력 신호(INL1)가 하이 레벨(VDD)로 천이하기 전의 출력 노드(N21)의 전위에 의해 턴-온되는 피모스 트랜지스터(122)를 통해 내부 노드(N11)에 제1 풀-업(pull-up) 전류(IU11)가 공급되므로, 내부 노드(N11)의 전위는 느리게 접지 전압(VSS)으로 하강한다.
내부 노드(N11)의 전위가 높은 전압(VPP)에서 피모스 트랜지스터(124)의 문턱 전압(threshold voltage)을 뺀 값 이하로 하강하면, 피모스 트랜지스터(124)가 턴-온된다. 따라서, 턴-온된 피모스 트랜지스터(124)를 통해 제2 풀-업 전류(IU21)가 출력 노드(output node)(N21)로 흐르므로, 출력 노드(N21)의 전위가 높은 전압(VPP)으로 상승한다. 높은 전압(VPP)인 출력 노드(N21)의 전위에 응답하여 피모스 트랜지스터(122)는 턴-오프되어 제1 풀-업 전류(IU11)는 내부 노드(N11)로 흐르지 않는다.
다음으로, 입력 신호(INL1)가 하이 레벨(VDD)로부터 로우 레벨(VSS)로 천이하는 경우, 엔모스 트랜지스터(126)는 턴-오프되고 엔모스 트랜지스터(130)는 턴-온된다. 턴-온된 엔모스 트랜지스터(130)를 통해 제2 풀-다운 전류(ID21)가 흐르므로, 출력 노드(N21)의 전위는 하강하기 시작한다. 이 때, 입력 신호(INL1)가 로우 레벨(VSS)로 천이하기 전의 내부 노드(N11)의 전위에 의해 턴-온되는 피모스 트랜지스터(124)를 통해 출력 노드(N21)에 제2 풀-업 전류(IU21)가 공급되므로, 출력 노드(N21)의 전위는 느리게 접지 전압(VSS)으로 하강한다.
출력 노드(N21)의 전위가 높은 전압(VPP)에서 피모스 트랜지스터(122)의 문턱 전압을 뺀 값 이하로 하강하면, 피모스 트랜지스터(122)가 턴-온된다. 따라서, 턴-온된 피모스 트랜지스터(122)를 통해 제1 풀-업 전류(IU11)가 내부 노드(N11)로 흐르므로, 내부 노드(N11)의 전위가 높은 전압 레벨(VPP)로 상승한다. 높은 전압 레벨(VPP)인 내부 노드(N11)의 전위에 응답하여 피모스 트랜지스터(124)는 턴-오프되어 제2 풀-업 전류(IU21)는 출력 노드(N21)로 흐르지 않는다.
소정의 입력 신호(INL1)에 대한 레벨 쉬프터 회로(120)의 출력 신호(OUTL1)의 파형이 도 2에 도시되어 있다. 즉, 도 2는 도 1의 레벨 쉬프터 회로(120)에서 입력 신호(INL1)의 낮은 전압(VDD)이 1.1[V] 이고 레벨 쉬프터 회로(120)에 인가되는(applied) 높은 전압(VPP)이 2 [V]일 때의 레벨 쉬프터 회로(120)의 출력 신호(OUTL1)의 시간에 따른 파형을 나타내는 도면이다.
도 2를 참조하면, 출력 신호(OUTL1)가 지연되어 발생됨을 알 수 있다. 출력 신호(OUTL1)의 천이 속도(transition speed)가 느린 이유는 도 1의 레벨 쉬프터 회로(120)의 레벨 쉬프트 동작에서 피모스 트랜지스터(122) 및 엔모스 트랜지스터(126)(또는 피모스 트랜지스터(124) 및 엔모스 트랜지스터(130))가 동시에 동작하여(또는 턴-온되어) 피모스 트랜지스터(122) 및 엔모스 트랜지스터(126)(또는 피모스 트랜지스터(124) 및 엔모스 트랜지스터(130))를 통해 누설 전류(leakage current)(또는 관통 전류(through-current))가 흐르기 때문이다. 누설 전류는 DC(Direct Current) 전류라고도 한다.
상기 누설 전류의 전류량이 도 3에 도시되어 있다. 즉, 도 3은 도 2에 대응하며, 도 1의 레벨 쉬프터 회로(120)에서 입력 신호(INL1)의 낮은 전압(VDD)이 1.1[V] 이고 레벨 쉬프터 회로(120)에 인가되는 높은 전압(VPP)이 2 [V]일 때의 누설 전류의 시간에 따른 파형을 나타내는 도면이다. 도 3에 도시된 바와 같이, 누설 전류가 긴 시간 동안 발생하므로, 레벨 쉬프터 회로(120)에서 발생되는 누설 전류의 전류량이 크다는 것을 알 수 있다.
이러한 도 1의 레벨 쉬프터 회로(120)의 문제점을 해결하기 위해, 피모스 트 랜지스터들(122, 124)의 전류 구동 능력(current drive capability) 보다 엔모스 트랜지스터들(126, 130)의 전류 구동 능력을 크게 하는 방법이 있다. 그러나, 엔모스 트랜지스터들(126, 130)의 전류 구동 능력을 증가시키기 위해서는 엔모스 트랜지스터들(126, 130)의 크기(size)가 증가하므로, 레벨 쉬프터 회로의 면적(area)이 증가할 수 있다.
도 4는 종래 기술에 따른 레벨 쉬프터 회로의 다른 일례를 포함하는 반도체 장치를 나타내는 도면이다. 반도체 장치(200)는, 제1 논리 회로(210), 레벨 쉬프터 회로(220), 및 제2 논리 회로(240)를 포함한다. 예를 들어, 반도체 장치(200)는 반도체 메모리 장치의 워드 라인을 구동하는 워드 라인 드라이버일 수 있다.
제1 논리 회로(210)는, 인버터를 구성하는 피모스 트랜지스터(212) 및 엔모스 트랜지스터(214)와, 래치 회로(latch circuit)를 구성하는 인버터(216)와 엔모스 트랜지스터(218)를 포함할 수 있다. 피모스 트랜지스터(212)의 소스에는 낮은 전압(VDD)이 연결되고 엔모스 트랜지스터(214)의 소스에는 접지 전압(VSS)이 연결된다. 인버터(216)는 낮은 전압(VDD) 및 접지 전압(VSS)을 전원으로서 사용하고, 엔모스 트랜지스터(218)의 소스에는 접지 전압(VSS)이 연결된다. 제1 논리 회로(210)는 액티브 로우(active low)인 파워-업(power-up) 신호(VCCHB)를 두 번 반전하여 레벨 쉬프터 회로(220)에 입력되는 입력 신호(INL2)를 발생한다. 파워-업 신호(VCCHB)는 반도체 장치(200)에 내부 전원 전압(VDD 및 VPP)이 인가됨을 지시(indication)하는 신호이다.
레벨 쉬프터 회로(220)는 게이트가 서로 상대방의 드레인에 교차 연결되 는(cross coupled) 피모스 트랜지스터들(222, 224), 높은 전압(VPP)이 각각 인가되는 게이트를 가지는 피모스 트랜지스터들(226, 228), 엔모스 트랜지스터들(230, 234), 및 낮은 전압(VDD) 및 접지 전압(VSS)을 전원으로서 사용하는 인버터(232)를 포함한다.
피모스 트랜지스터들(222, 224)의 소스에는 높은 전압(VPP)이 연결되고, 엔모스 트랜지스터들(230, 234)의 소스들에는 접지 전압(VSS)이 연결된다. 인버터(232)는 엔모스 트랜지스터(230)의 게이트 및 엔모스 트랜지스터(234)의 게이트 사이에 연결된다. 레벨 쉬프터 회로(220)는 낮은 전압(VDD)의 입력 신호(INL2)를 높은 전압(VPP)의 출력 신호(OUTL2)로 변환한다.
제2 논리 회로(240)는 높은 전압(VPP) 및 접지 전압(VSS)을 전원으로 사용하는 인버터(242)를 포함할 수 있다. 제2 논리 회로(240)는 높은 전압(VPP) 및 접지 전압(VSS)을 가지는 출력 신호(OUTL2)를 반전하여 높은 전압(VPP) 및 접지 전압(VSS)을 가지는 출력 신호(OUT)를 발생한다.
도 5는 도 4의 반도체 장치에 인가되는(applied) 높은 전압 및 낮은 전압 상호간의 크기 관계를 설명하기 위한 그래프이다.
도 5를 참조하면, 도 4의 반도체 장치(200)에 높은 전압이 인가되기 시작하여 목표(target) 전압 레벨(또는 최종 전압 레벨)(VPP)에 도달하기 전에, 상기 인가되는 높은 전압이 반도체 장치(200)에 인가되는 낮은 전압의 목표 전압 레벨(VDD) 보다 작은 시간 구간(time interval)(TI)이 존재한다.
상기 시간 구간(TI)은 반도체 장치(200)에 전원이 공급되는 구간 중 파워-업 구간 또는 딥 파워 다운 모드 종료(deep power down mode exit) 구간일 수 있다.
상기 파워-업 구간은 반도체 장치(200)에 외부 전압이 공급된 후 반도체 장치(200)가 외부 전압에 의해 생성된 상기 인가되는 낮은 전압을 이용하여 상기 인가되는 높은 전압의 목표 전압 레벨(VPP)을 생성하기 전까지의 구간을 말한다.
상기 딥 파워 다운 모드 종료 구간은 반도체 장치(200)가, 예를 들어, 모바일 디램(mobile DRAM)일 때 존재하는 구간이다. 딥 파워 다운 모드 종료 구간은 모바일 디램에 외부 전압의 공급이 유지된 상태에서 모바일 디램이 외부 전압에 의해 생성된 상기 인가된 낮은 전압을 이용하여 상기 인가된 높은 전압의 목표 전압 레벨(VPP)을 생성하기 전까지의 구간을 말한다. 딥 파워 다운 모드에서는 모바일 디램에 사용되는 내부 전원 전압들(즉, VDD 및 VPP)의 전압 레벨이 다운(down)되고 모바일 디램이 동작하지 않는다.
상기 시간 구간(TI)에서의 레벨 쉬프터 회로(220)의 동작이 도 4를 참조하여 다음과 같이 설명된다.
먼저, 입력 신호(INL2)가 하이 레벨(VDD)로부터 로우 레벨(VSS)로 천이하는 경우, 엔모스 트랜지스터(230)는 턴-오프되고 엔모스 트랜지스터(234)는 턴-온된다. 그리고, 상기 인가되는 높은 전압이 상기 인가되는 낮은 전압 보다 상대적으로 작으므로, 엔모스 트랜지스터(228)의 온 저항(on resistance)은 상대적으로 크다. 따라서, 턴-온된 엔모스 트랜지스터들(228, 234)을 통해 흐르는 제2 풀-다운 전류(ID22)의 전류량이 작으므로, 출력 노드(N22)의 전위는 느리게 접지 전압(VSS)으로 하강하기 시작한다. 이 때, 입력 신호(INL2)가 로우 레벨(VSS)로 천이하기 전의 내부 노드(N12)의 전위에 의해 턴-온되는 피모스 트랜지스터(224)를 통해 출력 노드(N22)에 제2 풀-업 전류(IU22)가 공급되므로, 출력 노드(N22)의 전위는 보다 느리게 접지 전압(VSS)으로 하강한다.
출력 노드(N22)의 전위가 높은 전압(VPP)에서 피모스 트랜지스터(222)의 문턱 전압을 뺀 값 이하로 하강하면, 피모스 트랜지스터(222)가 턴-온된다. 따라서, 턴-온된 피모스 트랜지스터(222)를 통해 제1 풀-업 전류(IU12)가 내부 노드(N12)로 흐르므로, 내부 노드(N12)의 전위가 높은 전압(VPP)으로 상승한다. 높은 전압(VPP)인 내부 노드(N12)의 전위에 응답하여 피모스 트랜지스터(224)는 턴-오프되어 제2 풀-업 전류(IU22)는 출력 노드(N22)로 흐르지 않으므로, 누설 전류는 더 이상 흐르지 않는다.
다음으로, 입력 신호(INL2)가 로우 레벨(VSS)에서 하이 레벨(VDD)로 천이하는 경우, 엔모스 트랜지스터(230)는 턴-온되고 엔모스 트랜지스터(234)는 턴-오프된다. 그리고, 상기 인가되는 높은 전압이 상기 인가되는 낮은 전압 보다 상대적으로 작으므로, 엔모스 트랜지스터(226)의 온 저항은 상대적으로 크다. 따라서, 턴-온된 엔모스 트랜지스터들(226, 230)을 통해 흐르는 제1 풀-다운 전류(ID12)의 전류량이 작으므로, 내부 노드(N12)의 전위는 느리게 접지 전압(VSS)으로 하강하기 시작한다. 이 때, 입력 신호(INL2)가 하이 레벨(VDD)로 천이하기 전의 출력 노드(N22)의 전위에 의해 턴-온되는 피모스 트랜지스터(222)를 통해 내부 노드(N12)에 제1 풀-업 전류(IU12)가 공급되므로, 내부 노드(N12)의 전위는 보다 느리게 접지 전압(VSS)으로 하강한다.
내부 노드(N12)의 전위가 높은 전압(VPP)에서 피모스 트랜지스터(224)의 문턱 전압을 뺀 값 이하로 하강하면, 피모스 트랜지스터(224)가 턴-온된다. 따라서, 턴-온된 피모스 트랜지스터(224)를 통해 제2 풀-업 전류(IU22)가 출력 노드(N22)로 흐르므로, 출력 노드(N22)의 전위가 높은 전압 레벨(VPP)로 상승한다. 높은 전압(VPP)인 출력 노드(N22)의 전위에 응답하여 피모스 트랜지스터(222)는 턴-오프되어 제1 풀-업 전류(IU12)는 내부 노드(N12)로 흐르지 않으므로, 누설 전류는 더 이상 흐르지 않는다.
전술한 바와 같이, 레벨 쉬프터 회로(220)는 엔모스 트랜지스터들(226, 228)의 존재로 인하여 상기 인가되는 높은 전압이 상기 인가되는 낮은 전압 보다 작은 때의 레벨 쉬프터 회로(220)의 초기 동작(initial operation)의 속도(즉, 신호의 천이 속도)를 느리게 하므로, 전체적으로 레벨 쉬프터 회로(220)의 출력 신호(OUTL2)의 천이 시간이 증가될 수 있다(또는 출력 신호(OUTL2)의 천이 속도가 감소될 수 있다).
본 발명이 이루고자 하는 기술적 과제는 낮은 전압을 가지는 입력 신호를 높은 전압을 가지는 출력 신호로 변환할 때 상기 출력 신호의 천이 시간을 감소시킬 수 있는 레벨 쉬프터 회로를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명의 제1 실시예에 따른 레벨 쉬프트 회로는, 제1 전압 및 접지 전압을 가지는 입력 신호에 응답하여, 출력 노드를 상기 제1 전압 보다 높은 제2 전압으로 구동하는 풀-업 구동부; 및 상기 입력 신호에 응답하여, 상기 출력 노드를 상기 접지 전압으로 구동하는 풀-다운 구동부를 구비하며, 상기 풀-업 구동부는, 상기 풀-업 구동부 및 상기 풀-다운 구동부가 동시에 동작하는 경우, 상기 입력 신호에 응답하여 상기 풀-업 구동부를 통해 흐르는 풀-업 전류들의 전류량을 감소하도록 제어하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 풀-업 구동부는, 상기 입력 신호에 응답하여, 상기 출력 노드의 신호와 반전 신호 관계인 내부 노드의 신호를 상기 제2 전압으로 구동하고, 상기 풀-다운 구동부는, 상기 입력 신호에 응답하여, 상기 내부 노드의 신호를 상기 접지 전압으로 구동한다.
바람직한 실시예에 따르면, 상기 풀-업 구동부는, 상기 입력 신호에 응답하여, 상기 풀-업 전류들 중 하나이고 상기 내부 노드로 출력되는 제1 풀-업 전류의 전류량을 감소시키는 제1 피모스 트랜지스터; 및 상기 입력 신호의 반전 신호에 응답하여, 상기 풀-업 전류들 중 하나이고 상기 출력 노드로 출력되는 제2 풀-업 전류의 전류량을 감소시키는 제2 피모스 트랜지스터를 구비한다.
바람직한 실시예에 따르면, 상기 풀-업 구동부는, 상기 제1 피모스 트랜지스터의 드레인에 연결된 소스, 상기 출력 노드에 연결된 게이트, 및 상기 내부 노드에 연결된 드레인을 포함하는 제3 피모스 트랜지스터; 및 상기 제2 피모스 트랜지스터의 드레인에 연결된 소스, 제3 피모스 트랜지스터의 드레인에 연결된 게이트, 및 상기 출력 노드에 연결된 드레인을 포함하는 제4 피모스 트랜지스터를 더 구비한다.
바람직한 실시예에 따르면, 상기 풀-다운 구동부는, 상기 제3 피모스 트랜지스터의 드레인에 연결된 드레인, 상기 입력 신호가 입력되는 게이트, 및 상기 접지 전압에 연결된 소스를 포함하는 제1 엔모스 트랜지스터; 상기 제1 엔모스 트랜지스터의 게이트에 연결되는 입력 단자를 가지며, 상기 제1 전압 및 상기 접지 전압을 전원으로서 사용하는 인버터; 및 상기 제4 피모스 트랜지스터의 드레인에 연결된 드레인, 상기 인버터의 출력 단자에 연결된 게이트, 및 상기 접지 전압에 연결된 소스를 포함하는 제2 엔모스 트랜지스터를 구비한다.
상기 기술적 과제를 달성하기 위하여 본 발명의 제2 실시예에 따른 레벨 쉬프트 회로는, 제1 전압 및 접지 전압을 가지는 입력 신호에 응답하여, 출력 노드를 상기 제1 전압 보다 높은 제2 전압으로 구동하는 풀-업 구동부; 및 상기 입력 신호에 응답하여, 상기 출력 노드를 상기 접지 전압으로 구동하는 풀-다운 구동부를 구비하며, 상기 풀-다운 구동부는, 상기 풀-업 구동부 및 상기 풀-다운 구동부가 동시에 동작하는 경우, 상기 입력 신호에 응답하여 상기 풀-다운 구동부를 통해 흐르는 초기 풀-다운 전류들의 전류량을 증가하도록 제어하는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 풀-업 구동부는, 상기 입력 신호에 응답하여, 상기 출력 노드의 신호와 반전 신호 관계인 내부 노드의 신호를 상기 제2 전압으로 구동하고, 상기 풀-다운 구동부는, 상기 입력 신호에 응답하여, 상기 내부 노드의 신호를 상기 접지 전압으로 구동한다.
바람직한 실시예에 따르면, 상기 입력 신호는 상기 레벨 쉬프터 회로에 상기 제1 전압 및 상기 제2 전압이 인가됨을 지시하는 파워-업 신호를 지연한 신호이다.
바람직한 실시예에 따르면, 상기 풀-다운 구동부는, 상기 파워-업 신호에 응답하여, 풀-다운 제어 신호를 발생하는 펄스 발생부; 상기 풀-다운 제어 신호에 응답하여, 상기 초기 풀-다운 전류들 중 하나이고 상기 내부 노드로부터 출력되는 제1 초기 풀-다운 전류의 전류량을 증가시키는 제1 피모스 트랜지스터; 및 상기 풀-다운 제어 신호에 응답하여, 상기 초기 풀-다운 전류들 중 하나이고 상기 출력 노드로부터 출력되는 제2 초기 풀-다운 전류의 전류량을 증가시키는 제2 피모스 트랜지스터를 구비한다.
바람직한 실시예에 따르면, 상기 풀-다운 구동부는, 상기 제1 피모스 트랜지스터의 소스에 연결된 드레인 및 상기 제2 전압에 연결된 게이트를 포함하는 제1 엔모스 트랜지스터; 상기 제2 피모스 트랜지스터의 소스에 연결된 드레인 및 상기 제2 전압에 연결된 게이트를 포함하는 제2 엔모스 트랜지스터; 상기 제1 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 입력 신호가 입력되는 게이트, 및 상기 접지 전압에 연결된 소스를 포함하는 제3 엔모스 트랜지스터; 상기 제3 엔모스 트랜지스터의 게이트에 연결되는 입력 단자를 가지며, 상기 제1 전압 및 상기 접지 전압을 전원으로서 사용하는 인버터; 및 상기 제2 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 인버터의 출력 단자에 연결된 게이트, 및 상기 접지 전압에 연결된 소스를 포함하는 제4 엔모스 트랜지스터를 더 구비한다.
바람직한 실시예에 따르면, 상기 풀-업 구동부는, 상기 제2 전압에 연결된 소스, 상기 출력 노드에 연결된 게이트, 및 상기 내부 노드에 연결된 드레인을 포함하는 제3 피모스 트랜지스터; 및 상기 제2 전압에 연결된 소스, 상기 내부 노드 에 연결된 게이트, 및 상기 출력 노드에 연결된 드레인을 포함하는 제4 피모스 트랜지스터를 구비한다.
바람직한 실시예에 따르면, 상기 풀-다운 구동부는, 외부 전압에 응답하여, 상기 초기 풀-다운 전류들 중 하나이고 상기 내부 노드로부터 출력되는 제1 초기 풀-다운 전류의 전류량을 증가시키는 제1 엔모스 트랜지스터; 및 상기 외부 전압에 응답하여, 상기 초기 풀-다운 전류들 중 하나이고 상기 출력 노드로부터 출력되는 제2 초기 풀-다운 전류의 전류량을 증가시키는 제2 엔모스 트랜지스터를 구비하며, 상기 제1 전압은 상기 외부 전압으로부터 생성되고, 상기 제2 전압은 상기 제1 전압으로부터 생성되며, 상기 풀-다운 구동부가 초기 동작을 수행할 때, 상기 외부 전압은 상기 제1 전압 또는 상기 제2 전압 보다 크다.
이러한 본 발명의 제1 실시예에 따른 레벨 쉬프터 회로는 풀-업 구동부 및 풀-다운 구동부를 통해 흐르는 누설 전류의 전류량을 감소시킬 수 있으므로, 낮은 전압을 가지는 입력 신호를 높은 전압을 가지는 출력 신호로 변환할 때 상기 출력 신호의 천이 속도를 향상시킬 수 있다.
그리고, 본 발명의 제2 실시예 및 제3 실시예에 따른 레벨 쉬프터 회로는 풀-업 구동부 및 풀-다운 구동부가 동시에 동작할 때 풀-다운 구동부를 통해 흐르는 초기 풀-다운 전류들의 전류량을 증가시킬 수 있으므로, 낮은 전압을 가지는 입력 신호를 높은 전압을 가지는 출력 신호로 변환할 때 상기 출력 신호의 천이 속도를 향상시킬 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 6은 본 발명의 제1 실시예에 따른 레벨 쉬프터 회로를 포함하는 반도체 장치를 나타내는 도면이다. 반도체 장치(300)는, 제1 논리 회로(310), 레벨 쉬프터 회로(320), 및 제2 논리 회로(350)를 포함한다. 예를 들어, 반도체 장치(300)는 반도체 메모리 장치의 워드 라인을 구동하는 워드 라인 드라이버일 수 있다.
제1 논리 회로(310)는 낮은 전압(VDD)(예를 들어, 1.1(volt)) 및 접지 전압(VSS)을 전원으로 사용하는 인버터(312)를 포함할 수 있다. 인버터(312)는 외부로부터 공급되고 반도체 장치(300)의 내부 전압인 낮은 전압(VDD)의 입력 신호(IN)를 반전하여 레벨 쉬프터 회로(320)에 입력되는 입력 신호(INS1)를 발생한다.
레벨 쉬프터 회로(320)는 풀-업 구동부(pull-up drive unit)(322) 및 풀-다운 구동부(332)를 구비한다. 레벨 쉬프터 회로(320)는 제1 전압인 낮은 전압(VDD)을 가지는 입력 신호(INS1)를 제2 전압인 높은 전압(VPP)을 가지는 출력 신호(OUTS1)로 변환한다.
풀-업 구동부(322)는, 제1 피모스 트랜지스터(324), 제2 피모스 트랜지스터(326), 제3 피모스 트랜지스터(328), 및 제4 피모스 트랜지스터(330)를 구비한다. 제3 피모스 트랜지스터(328) 및 제4 피모스 트랜지스터(330)는 래치 회로를 구 성한다.
제1 피모스 트랜지스터(324)는 제2 전압(VPP)에 연결된 소스 및 입력 신호(INS1)가 입력되는 게이트를 포함한다. 제2 피모스 트랜지스터(326)는 제2 전압(VPP)에 연결된 소스 및 입력 신호(INS1)의 반전 신호가 입력되는 게이트를 포함한다. 제3 피모스 트랜지스터(328)는, 제1 피모스 트랜지스터(324)의 드레인(drain)에 연결된 소스, 출력 노드(N23)에 연결된 게이트, 및 내부 노드(N13)에 연결된 드레인을 포함한다. 제4 피모스 트랜지스터(330)는, 제2 피모스 트랜지스터(326)의 드레인에 연결된 소스, 제3 피모스 트랜지스터(328)의 드레인에 연결된 게이트, 및 출력 노드(N23)에 연결된 드레인을 포함한다.
풀-업 구동부(322)는, 제1 전압(VDD) 및 접지 전압(VSS)을 전압 레벨로서 가지는 입력 신호(INS1)에 응답하여, 출력 노드(N23)를 제1 전압(VDD) 보다 높은 제2 전압(VPP)으로 구동(또는 풀-업)하고 제2 전압(VPP)을 가지는 레벨 쉬프터 회로(320)의 출력 신호(OUTS1)를 발생한다. 풀-업 구동부(322)는, 풀-업 구동부(322) 및 풀-다운 구동부(332)가 동시에 동작(또는 인에이블(enable))하는 경우, 입력 신호(INS1)에 응답하여 풀-업 구동부(322)를 통해 흐르는 풀-업 전류들(IU13 및 IU23)의 전류량을 감소하도록 제어한다. 풀-업 구동부(322)는, 입력 신호(INS1)에 응답하여, 출력 노드(N23)의 신호와 반전 신호 관계인 내부 노드(N13)의 신호를 제2 전압(VPP)으로 구동한다.
풀-업 구동부(322)의 제1 피모스 트랜지스터(324)는, 입력 신호(INS1)에 응답하여, 상기 풀-업 전류들 중 하나이고 내부 노드(N13)로 출력되는 제1 풀-업 전 류(IU13)의 전류량을 감소시킨다. 풀-업 구동부(322)의 제2 피모스 트랜지스터(326)는, 입력 신호(INS1)의 반전 신호에 응답하여, 상기 풀-업 전류들 중 하나이고 출력 노드(N23)로 출력되는 제2 풀-업 전류(IU23)의 전류량을 감소시킨다.
풀-다운 구동부(332)는, 제1 엔모스 트랜지스터(334), 인버터(336), 및 제2 엔모스 트랜지스터(338)를 구비한다.
제1 엔모스 트랜지스터(334)는, 제3 피모스 트랜지스터(328)의 드레인에 연결된 드레인, 입력 신호(INS1)가 입력되는 게이트, 및 접지 전압(VSS)에 연결된 소스를 포함한다. 인버터(336)는 제1 엔모스 트랜지스터(334)의 게이트에 연결되는 입력 단자(input terminal)를 가지며, 제1 전압(VDD) 및 접지 전압(VSS)을 전원으로서 사용한다. 제2 엔모스 트랜지스터(338)는, 제4 피모스 트랜지스터(330)의 드레인에 연결된 드레인, 인버터(336)의 출력 단자에 연결된 게이트, 및 접지 전압(VSS)에 연결된 소스를 포함한다.
풀-다운 구동부(332)는, 입력 신호(INS1)에 응답하여, 출력 노드(N23)를 접지 전압(VSS)으로 구동(또는 풀-다운)하고 접지 전압(VSS)을 가지는 출력 신호(OUTS1)를 발생한다. 풀-다운 구동부(332)는, 입력 신호(INS1)에 응답하여, 출력 노드(N23)의 신호와 반전 신호 관계인 내부 노드(N13)의 신호를 접지 전압(VSS)으로 구동한다.
제2 논리 회로(350)는 인버터를 구성하는 피모스 트랜지스터(352) 및 엔모스 트랜지스터(354)를 포함할 수 있다. 피모스 트랜지스터(352)의 소스에는 제2 전압(VPP)이 연결되고, 엔모스 트랜지스터(354)의 소스에는 접지 전압(VSS)이 연결된 다. 제2 논리 회로(350)는 제2 전압(VPP) 및 접지 전압(VSS)을 가지는 출력 신호(OUTS1)를 반전하여 제2 전압(VPP) 및 접지 전압(VSS)을 가지는 출력 신호(OUT)를 발생한다.
레벨 쉬프터 회로(320)의 동작이 다음과 같이 설명된다.
먼저, 입력 신호(INS1)가 로우 레벨(VSS)에서 하이 레벨(VDD)로 천이하는 경우, 제1 엔모스 트랜지스터(334)는 턴-온되고 제2 엔모스 트랜지스터(338)는 턴-오프되고 제2 피모스 트랜지스터(326)는 턴-온된다. 이 때, 제1 피모스 트랜지스터(324)는 소스에 대한 게이트 전압(Vgs)(즉, VDD - VPP)이 제1 피모스 트랜지스터(324)의 문턱 전압(예를 들어, - O.7[V]) 보다 작으므로 턴-오프되지 않고, 제1 피모스 트랜지스터(324)는 큰 온(on) 저항값(Ron)을 가진다.
따라서, 턴-온된 제1 피모스 트랜지스터(324), 및 입력 신호(INS1)가 하이 레벨(VDD)로 천이하기 전의 출력 노드(N23)의 전위에 의해 턴-온되는 제3 피모스 트랜지스터(328)를 통해 흐르는 제1 풀-업 전류(IU13)의 전류량이 감소한다. 제1 풀-업 전류(IU13)의 전류량이 감소하므로, 내부 노드(N13)의 전위는 턴-온된 제1 엔모스 트랜지스터(334)를 통해 흐르는 제1 풀-다운 전류(ID13)에 의해 빠르게 접지 전압(VSS)으로 하강한다.
내부 노드(N13)의 전위가 제2 전압(VPP)에서 제4 피모스 트랜지스터(330)의 문턱 전압을 뺀 값 이하로 하강하면, 제4 피모스 트랜지스터(330)가 턴-온된다. 따라서, 턴-온된 제2 피모스 트랜지스터(326) 및 턴-온된 제4 피모스 트랜지스터(330)를 통해 제2 풀-업 전류(IU23)가 출력 노드(N23)로 흐르므로, 출력 노 드(N23)의 전위가 제2 전압(VPP)으로 상승한다. 제2 전압(VPP)의 출력 노드(N23)의 전위에 응답하여 제3 피모스 트랜지스터(328)는 턴-오프되어 제1 풀-업 전류(IU13)는 내부 노드(N13)로 흐르지 않으므로, 누설 전류는 더 이상 흐르지 않는다.
다음으로, 입력 신호(INS1)가 하이 레벨(VDD)로부터 로우 레벨(VSS)로 천이하는 경우, 제1 엔모스 트랜지스터(334)는 턴-오프되고 제1 피모스 트랜지스터(324)는 턴-온되고 제2 엔모스 트랜지스터(338)는 턴-온된다. 이 때, 제2 피모스 트랜지스터(326)는 소스에 대한 게이트 전압(Vgs)(즉, VDD - VPP)이 제2 피모스 트랜지스터(326)의 문턱 전압 보다 작으므로 턴-오프되지 않고, 제2 피모스 트랜지스터(326)는 큰 온(on) 저항값(Ron)을 가진다.
따라서, 턴-온된 제2 피모스 트랜지스터(326), 및 입력 신호(INS1)가 로우 레벨(VSS)로 천이하기 전의 내부 노드(13)의 전위에 의해 턴-온되는 제4 피모스 트랜지스터(330)를 통해 흐르는 제2 풀-업 전류(IU23)의 전류량이 감소한다. 제2 풀-업 전류(IU23)의 전류량이 감소하므로, 출력 노드(N23)의 전위는 턴-온된 제2 엔모스 트랜지스터(338)를 통해 흐르는 제2 풀-다운 전류(ID23)에 의해 빠르게 접지 전압(VSS)으로 하강한다.
출력 노드(N23)의 전위가 제2 전압(VPP)에서 제3 피모스 트랜지스터(328)의 문턱 전압을 뺀 값 이하로 하강하면, 제3 피모스 트랜지스터(328)가 턴-온된다. 따라서, 턴-온된 제1 피모스 트랜지스터(324) 및 턴-온된 제3 피모스 트랜지스터(328)를 통해 제1 풀-업 전류(IU13)가 내부 노드(N13)로 흐르므로, 내부 노드(N13)의 전위가 제2 전압(VPP)으로 상승한다. 제2 전압(VPP)의 내부 노드(N13)의 전위에 응답하여 제4 피모스 트랜지스터(330)는 턴-오프되어 제2 풀-업 전류(IU23)는 출력 노드(N23)로 흐르지 않으므로, 누설 전류는 더 이상 흐르지 않는다.
소정의 입력 신호(INS1)에 대한 레벨 쉬프터 회로(320)의 출력 신호(OUTS1)의 파형이 도 7에 도시되어 있다. 즉, 도 7은 도 6의 레벨 쉬프터 회로(320)에서 입력 신호(INS1)의 제1 전압(VDD)이 1.1[V] 이고 레벨 쉬프터 회로(320)에 인가되는 제2 전압(VPP)이 3 [V]일 때의 레벨 쉬프터 회로(320)의 출력 신호(OUTS1)의 시간에 따른 파형을 나타내는 도면이다.
도 7에 도시된 바와 같이, 출력 신호(OUTS1)가 도 2에 도시된 출력 신호(OUTL1) 보다 높은 전압을 가지만, 출력 신호(OUTS1)가 중간 전압 레벨을 거치지 않고 최종 전압 레벨로 빠르게 상승함(또는 하강함)을 알 수 있다. 즉, 출력 신호(OUTS1)의 천이 속도가 도 2의 출력 신호(OUTL1)의 천이 속도 보다 빨라진다. 출력 신호(OUTS1)의 천이 속도가 빠른 이유는 도 6의 레벨 쉬프터 회로(320)의 레벨 쉬프트 동작에서 제1 피모스 트랜지스터(324) 및 제3 피모스 트랜지스터(328) 및 제1 엔모스 트랜지스터(334)(또는 제2 피모스 트랜지스터(326) 및 제4 피모스 트랜지스터(330) 및 제2 엔모스 트랜지스터(338))가 동시에 동작할 때의(또는 턴-온될 때의) 누설 전류(또는 관통 전류)의 전류량이 작아지기 때문이다.
상기 누설 전류의 전류량이 도 8에 도시되어 있다. 즉, 도 8은 도 7에 대응하며, 도 6의 레벨 쉬프터 회로(320)에서 입력 신호(INS1)의 제1 전압(VDD)이 1.1[V] 이고 레벨 쉬프터 회로(320)에 인가되는 제2 전압(VPP)이 3[V]일 때의 누설 전류의 시간에 따른 파형을 나타내는 도면이다. 도 8에 도시된 바와 같이, 누설 전 류가 짧은 시간 동안 발생하므로, 누설 전류의 전류량이 감소됨을 알 수 있다. 즉, 누설 전류의 전류량이 도 3에 도시된 종래 기술의 누설 전류의 전류량보다 작다.
도 9는 본 발명의 제2 실시예에 따른 레벨 쉬프터 회로를 포함하는 반도체 장치를 나타내는 도면이다. 반도체 장치(400)는, 제1 논리 회로(410), 레벨 쉬프터 회로(420), 및 제2 논리 회로(450)를 포함한다. 예를 들어, 반도체 장치(400)는 반도체 메모리 장치의 워드 라인을 구동하는 워드 라인 드라이버일 수 있다.
제1 논리 회로(410)는, 인버터를 구성하는 피모스 트랜지스터(412) 및 엔모스 트랜지스터(414)와, 래치 회로를 구성하는 인버터(416)와 엔모스 트랜지스터(418)를 포함할 수 있다. 피모스 트랜지스터(412)의 소스에는 낮은 전압(VDD)이 연결되고 엔모스 트랜지스터(414)의 소스에는 접지 전압(VSS)이 연결된다. 인버터(416)는 반도체 장치(400)의 내부 전압인 낮은 전압(VDD) 및 접지 전압(VSS)을 전원으로서 사용하고, 엔모스 트랜지스터(418)의 소스에는 접지 전압(VSS)이 연결된다. 제1 논리 회로(410)는 액티브 로우인 파워-업 신호(VCCHB)를 두 번 반전하여 레벨 쉬프터 회로(420)에 입력되는 입력 신호(INS2)를 발생한다. 파워-업 신호(VCCHB)는 반도체 장치(400)에 내부 전원 전압(VDD 및 VPP)이 인가됨을 지시하는 신호이다. 제2 전압(VPP)은 반도체 장치(400)가 제1 전압(VDD)을 이용하여 생성한다.
레벨 쉬프터 회로(420)는 풀-업 구동부(422) 및 풀-다운 구동부(428)를 구비한다. 레벨 쉬프터 회로(420)는 제1 전압인 낮은 전압(VDD)을 가지는 입력 신호(INS2)를 제2 전압인 높은 전압(VPP)을 가지는 출력 신호(OUTS2)로 변환한다. 입 력 신호(INS2)는 파워-업 신호(VCCHB)를 소정 시간 만큼 지연한 신호이다.
풀-다운 구동부(428)는, 제1 엔모스 트랜지스터(430), 제1 피모스 트랜지스터(432), 제2 엔모스 트랜지스터(434), 제2 피모스 트랜지스터(436), 펄스 발생부(pulse generation unit)(438), 제3 엔모스 트랜지스터(440), 인버터(442), 및 제4 엔모스 트랜지스터(444)를 구비한다.
제1 엔모스 트랜지스터(430)는 내부 노드(N14)에 연결된 드레인 및 제2 전압(VPP)에 연결된 게이트를 포함한다. 제1 피모스 트랜지스터(432)는, 제1 엔모스 트랜지스터(430)의 드레인에 연결된 소스, 펄스 발생부(438)의 풀-다운 제어 신호(CNT)가 입력되는 게이트, 및 제1 엔모스 트랜지스터(430)의 소스에 연결된 드레인을 포함한다. 제2 엔모스 트랜지스터(434)는 출력 노드(N24)에 연결된 드레인 및 제2 전압(VPP)에 연결된 게이트를 포함한다. 제2 피모스 트랜지스터(436)는, 제2 엔모스 트랜지스터(434)의 드레인에 연결된 소스, 펄스 발생부(438)의 풀-다운 제어 신호(CNT)가 입력되는 게이트, 및 제2 엔모스 트랜지스터(434)의 소스에 연결된 드레인을 포함한다.
제3 엔모스 트랜지스터(440)는 제1 엔모스 트랜지스터(430)의 소스에 연결된 드레인, 입력 신호(INS2)가 입력되는 게이트, 및 접지 전압(VSS)에 연결된 소스를 포함한다. 인버터(442)는 제3 엔모스 트랜지스터(440)의 게이트에 연결되는 입력 단자를 가지며, 제1 전압(VDD) 및 접지 전압(VSS)을 전원으로서 사용한다. 제4 엔모스 트랜지스터(444)는, 제2 엔모스 트랜지스터(434)의 소스에 연결된 드레인, 인버터(442)의 출력 단자에 연결된 게이트, 및 접지 전압(VSS)에 연결된 소스를 포함 한다.
풀-다운 구동부(428)는, 제1 전압(VDD) 및 접지 전압(VSS)을 전압 레벨로서 가지는 입력 신호(INS2)에 응답하여, 출력 노드(N24)를 접지 전압(VSS)으로 구동(또는 풀-다운)하고 접지 전압(VSS)을 가지는 출력 신호(OUTS2)를 발생한다. 풀-다운 구동부(428)는, 풀-업 구동부(422) 및 풀-다운 구동부(428)가 동시에 동작(또는 인에이블(enable))하는 경우, 입력 신호(INS2)에 응답하여 풀-다운 구동부(428)를 통해 흐르는 초기(intial) 풀-다운 전류들(ID14 및 ID24)의 전류량을 증가하도록 제어한다. 풀-다운 구동부(428)는, 입력 신호(INS2)에 응답하여, 출력 노드(N24)의 신호와 반전 신호 관계인 내부 노드(N14)의 신호를 접지 전압(VSS)으로 구동한다.
풀-다운 구동부(428)의 펄스 발생부(438)는, 파워-업 신호(VCCHB)에 응답하여, 풀-다운 제어 신호(CNT)를 발생한다. 즉, 펄스 발생부(438)는, 파워-업(VCCHB)에 응답하여, 소정 시간 동안 로우 레벨(VSS)인 펄스 신호인 풀-다운 제어 신호(CNT)를 발생한다. 한편, 펄스 발생부(438)는 입력 신호(INS2)에 응답하여 동작할 수도 있다.
풀-다운 구동부(428)의 제1 피모스 트랜지스터(432)는, 로우 레벨인 풀-다운 제어 신호(CNT)에 응답하여, 상기 초기 풀-다운 전류들 중 하나이고 내부 노드(N14)로부터 출력되는 제1 초기 풀-다운 전류(ID14)의 전류량을 증가시킨다. 즉, 제1 피모스 트랜지스터(432)는 로우 레벨인 풀-다운 제어 신호(CNT)에 응답하여 턴-온되므로, 풀-다운 구동부(428)가 초기 동작을 수행할 때(즉, 레벨 쉬프터 회로(420)에 인가되는 제2 전압(VPP)이 레벨 쉬프터 회로(420)에 인가되는 제1 전 압(VDD) 보다 작을 때), 제1 초기 풀-다운 전류(ID14)가 흐르는 풀-다운 전류 경로(path)의 저항값을 감소시킨다. 따라서, 제1 초기 풀-다운 전류(ID14)의 전류량이 증가된다.
풀-다운 구동부(428)의 제2 피모스 트랜지스터(436)는, 풀-다운 제어 신호(CNT)에 응답하여, 상기 초기 풀-다운 전류들 중 하나이고 출력 노드(N24)로부터 출력되는 제2 초기 풀-다운 전류(ID24)의 전류량을 증가시킨다. 즉, 제2 피모스 트랜지스터(436)는 로우 레벨인 풀-다운 제어 신호(CNT)에 응답하여 턴-온되므로, 풀-다운 구동부(428)가 초기 동작을 수행할 때(즉, 레벨 쉬프터 회로(420)에 인가되는 제2 전압(VPP)이 레벨 쉬프터 회로(420)에 인가되는 제1 전압(VDD) 보다 작을 때), 제2 초기 풀-다운 전류(ID24)가 흐르는 풀-다운 전류 경로의 저항값을 감소시킨다. 따라서, 제2 초기 풀-다운 전류(ID24)의 전류량이 증가된다.
풀-업 구동부(422)는 제3 피모스 트랜지스터(424) 및 제4 피모스 트랜지스터(426)를 구비한다. 제3 피모스 트랜지스터(424) 및 제4 피모스 트랜지스터(426)는 래치 회로를 구성한다.
제3 피모스 트랜지스터(424)는, 제2 전압(VPP)에 연결된 소스, 출력 노드(N24)에 연결된 게이트, 및 내부 노드(N14)에 연결된 드레인을 포함한다. 제4 피모스 트랜지스터(426)는, 제2 전압(VPP)에 연결된 소스, 내부 노드(N14)에 연결된 게이트, 및 출력 노드(N24)에 연결된 드레인을 포함한다.
풀-업 구동부(422)는, 입력 신호(INS2)에 응답하여, 출력 노드(N24)를 제1 전압(VDD) 보다 높은 제2 전압(VPP)으로 구동(또는 풀-업)하고 제2 전압(VPP)을 가 지는 레벨 쉬프터 회로(420)의 출력 신호(OUTS2)를 발생한다. 풀-업 구동부(422)는, 입력 신호(INS2)에 응답하여, 출력 노드(N24)의 신호와 반전 신호 관계인 내부 노드(N14)의 신호를 제2 전압(VPP)으로 구동한다.
제2 논리 회로(450)는 높은 전압(VPP) 및 접지 전압(VSS)을 전원으로 사용하는 인버터(452)를 포함할 수 있다. 제2 논리 회로(450)는 높은 전압(VPP) 및 접지 전압(VSS)을 가지는 출력 신호(OUTS2)를 반전하여 높은 전압(VPP) 및 접지 전압(VSS)을 가지는 출력 신호(OUT)를 발생한다.
도 5에 도시된 시간 구간(TI)에서의 레벨 쉬프터 회로(420)의 동작이 도 9를 참조하여 다음과 같이 설명된다.
먼저, 입력 신호(INS2)가 하이 레벨(VDD)로부터 로우 레벨(VSS)로 천이하는 경우, 제3 엔모스 트랜지스터(440)는 턴-오프되고 제4 엔모스 트랜지스터(444)는 턴-온된다. 그리고, 레벨 쉬프터 회로(420)에 인가되는 높은 전압이 레벨 쉬프터 회로(420)에 인가되는 낮은 전압 보다 상대적으로 작으므로, 제2 엔모스 트랜지스터(434)의 온 저항은 상대적으로 크다. 그러나, 이 때, 입력 신호(INS2)를 생성시키는 파워-업 신호(VCCHB)에 응답하여, 펄스 발생부(438)가 로우 레벨(VSS)인 펄스 신호인 풀-다운 제어 신호(CNT)를 발생하므로, 제2 피모스 트랜지스터(436)는 턴-온된다. 그 결과, 턴-온된 제2 피모스 트랜지스터(436)와 턴-온된 제2 엔모스 트랜지스터(434)로 구성되는 저항값이 작아지므로, 턴-온된 제2 피모스 트랜지스터(436)와 턴-온된 제2 엔모스 트랜지스터(434)와 턴-온된 제4 엔모스 트랜지스터(444)를 통해 제2 초기 풀-다운 전류(ID24)가 증가한다. 따라서, 출력 노드(N24) 의 전위는 빠르게 접지 전압(VSS)으로 하강하기 시작한다. 이 때, 입력 신호(INS2)가 로우 레벨(VSS)로 천이하기 전의 내부 노드(N14)의 전위에 의해 턴-온되는 제4 피모스 트랜지스터(426)를 통해 출력 노드(N24)에 제2 풀-업 전류(IU24)가 공급되지만 제2 초기 풀-다운 전류(ID24)가 증가하므로, 출력 노드(N24)의 전위는 도 4에 도시된 종래 기술보다는 빠르게 접지 전압(VSS)으로 하강한다.
출력 노드(N24)의 전위가 높은 전압(VPP)에서 제3 피모스 트랜지스터(424)의 문턱 전압을 뺀 값 이하로 하강하면, 제3 피모스 트랜지스터(424)가 턴-온된다. 따라서, 턴-온된 제3 피모스 트랜지스터(424)를 통해 제1 풀-업 전류(IU14)가 내부 노드(N14)로 흐르므로, 내부 노드(N14)의 전위가 높은 전압(VPP)으로 상승한다. 높은 전압(VPP)인 내부 노드(N14)의 전위에 응답하여 제4 피모스 트랜지스터(426)는 턴-오프되어 제2 풀-업 전류(IU24)는 출력 노드(N24)로 흐르지 않으므로, 누설 전류는 더 이상 흐르지 않는다.
다음으로, 입력 신호(INS2)가 로우 레벨(VSS)에서 하이 레벨(VDD)로 천이하는 경우, 제3 엔모스 트랜지스터(440)는 턴-온되고 제4 엔모스 트랜지스터(444)는 턴-오프된다. 그리고, 레벨 쉬프터 회로(420)에 인가되는 높은 전압이 레벨 쉬프터 회로(420)에 인가되는 낮은 전압 보다 상대적으로 작으므로, 제1 엔모스 트랜지스터(430)의 온 저항은 상대적으로 크다. 그러나, 이 때, 입력 신호(INS2)를 생성시키는 파워-업 신호(VCCHB)에 응답하여, 펄스 발생부(438)가 로우 레벨(VSS)인 펄스 신호인 풀-다운 제어 신호(CNT)를 발생하므로, 제1 피모스 트랜지스터(432)는 턴-온된다. 그 결과, 턴-온된 제1 피모스 트랜지스터(432)와 턴-온된 제1 엔모스 트랜 지스터(430)로 구성되는 저항값이 작아지므로, 턴-온된 제1 피모스 트랜지스터(432)와 턴-온된 제1 엔모스 트랜지스터(430)와 턴-온된 제3 엔모스 트랜지스터(440)를 통해 제1 초기 풀-다운 전류(ID14)가 증가한다. 따라서, 내부 노드(N14)의 전위는 빠르게 접지 전압(VSS)으로 하강하기 시작한다. 이 때, 입력 신호(INS2)가 하이 레벨(VDD)로 천이하기 전의 출력 노드(N24)의 전위에 의해 턴-온되는 제3 피모스 트랜지스터(424)를 통해 내부 노드(N14)에 제1 풀-업 전류(IU14)가 공급되지만 제1 초기 풀-다운 전류(ID14)가 증가하므로, 내부 노드(N14)의 전위는 도 4에 도시된 종래 기술보다는 빠르게 접지 전압(VSS)으로 하강한다.
내부 노드(N14)의 전위가 높은 전압(VPP)에서 제4 피모스 트랜지스터(426)의 문턱 전압을 뺀 값 이하로 하강하면, 제4 피모스 트랜지스터(426)가 턴-온된다. 따라서, 턴-온된 제4 피모스 트랜지스터(426)를 통해 제2 풀-업 전류(IU24)가 출력 노드(N24)로 흐르므로, 출력 노드(N24)의 전위가 높은 전압(VPP)으로 상승한다. 높은 전압(VPP)인 출력 노드(N24)의 전위에 응답하여 제3 피모스 트랜지스터(424)는 턴-오프되어 제1 풀-업 전류(IU14)는 내부 노드(N14)로 흐르지 않으므로, 누설 전류는 더 이상 흐르지 않는다.
전술한 바와 같이, 레벨 쉬프터 회로(420)는 제1 및 제2 피모스 트랜지스터들(432, 436)의 존재로 인하여 레벨 쉬프터 회로(420)에 인가되는 높은 전압이 레벨 쉬프터 회로(420)에 인가되는 낮은 전압 보다 작은 때의 레벨 쉬프터 회로(420)의 초기 동작의 속도(즉, 신호의 천이 속도)를 빠르게 하므로, 전체적으로 레벨 쉬프터 회로(420)의 출력 신호(OUTS2)의 천이 시간이 감소될 수 있다(또는 출력 신 호(OUTS2)의 천이 속도가 증가될 수 있다).
도 10은 본 발명의 제3 실시예에 따른 레벨 쉬프터 회로를 포함하는 반도체 장치를 나타내는 도면이다. 반도체 장치(500)는, 제1 논리 회로(510), 레벨 쉬프터 회로(520), 및 제2 논리 회로(550)를 포함한다. 예를 들어, 반도체 장치(500)는 반도체 메모리 장치의 워드 라인을 구동하는 워드 라인 드라이버일 수 있다.
제1 논리 회로(510)는, 인버터를 구성하는 피모스 트랜지스터(512) 및 엔모스 트랜지스터(514)와, 래치 회로를 구성하는 인버터(516)와 엔모스 트랜지스터(518)를 포함할 수 있다. 피모스 트랜지스터(512)의 소스에는 낮은 전압(VDD)이 연결되고 엔모스 트랜지스터(514)의 소스에는 접지 전압(VSS)이 연결된다. 인버터(516)는 반도체 장치(500)의 내부 전압인 낮은 전압(VDD) 및 접지 전압(VSS)을 전원으로서 사용하고, 엔모스 트랜지스터(518)의 소스에는 접지 전압(VSS)이 연결된다.
제1 논리 회로(510)는 액티브 로우인 파워-업 신호(VCCHB)를 두 번 반전하여 레벨 쉬프터 회로(520)에 입력되는 입력 신호(INS3)를 발생한다. 파워-업 신호(VCCHB)는 반도체 장치(500)에 내부 전원 전압(VDD 및 VPP)이 인가됨을 지시하는 신호이다. 제2 전압(VPP)은 반도체 장치(500)가 제1 전압(VDD)을 이용하여 생성하고, 제1 전압(VDD)은 반도체 장치(500)가 외부 전압(VEXT)을 이용하여 생성한다. 외부 전압(VEXT), 제1 전압(VDD), 및 제2 전압(VPP) 상호간의 시간 변화에 따른 크기 관계가 도 11에 도시되어 있다.
레벨 쉬프터 회로(520)는 풀-업 구동부(522) 및 풀-다운 구동부(528)를 구비 한다. 레벨 쉬프터 회로(520)는 제1 전압인 낮은 전압(VDD)을 가지는 입력 신호(INS3)를 제2 전압인 높은 전압(VPP)을 가지는 출력 신호(OUTS3)로 변환한다. 입력 신호(INS3)는 파워-업 신호(VCCHB)를 소정 시간 만큼 지연한 신호이다.
풀-다운 구동부(528)는, 제1 엔모스 트랜지스터(530), 제2 엔모스 트랜지스터(532), 제3 엔모스 트랜지스터(534), 제4 엔모스 트랜지스터(536), 제5 엔모스 트랜지스터(538), 인버터(540), 및 제6 엔모스 트랜지스터(542)를 구비한다.
제1 엔모스 트랜지스터(530)는 내부 노드(N15)에 연결된 드레인 및 외부 전압(VEXT)에 연결된 게이트를 포함한다. 제2 엔모스 트랜지스터(532)는 출력 노드(N25)에 연결된 드레인 및 외부 전압(VEXT)에 연결된 게이트를 포함한다. 제3 엔모스 트랜지스터(534)는, 제1 엔모스 트랜지스터(530)의 드레인에 연결된 드레인, 제2 전압(VPP)에 연결된 게이트, 및 제1 엔모스 트랜지스터(530)의 소스에 연결된 소스를 포함한다. 제4 엔모스 트랜지스터(536)는, 제2 엔모스 트랜지스터(532)의 드레인에 연결된 드레인, 제2 전압(VPP)에 연결된 게이트, 및 제2 엔모스 트랜지스터(532)의 소스에 연결된 소스를 포함한다.
제5 엔모스 트랜지스터(538)는, 제3 엔모스 트랜지스터(534)의 소스에 연결된 드레인, 입력 신호(INS3)가 입력되는 게이트, 및 접지 전압(VSS)에 연결된 소스를 포함한다. 인버터(540)는 제5 엔모스 트랜지스터(538)의 게이트에 연결되는 입력 단자를 가지며, 제1 전압(VDD) 및 접지 전압(VSS)을 전원으로서 사용한다. 제6 엔모스 트랜지스터(542)는, 제4 엔모스 트랜지스터(542)의 소스에 연결된 드레인, 인버터(540)의 출력 단자에 연결된 게이트, 및 접지 전압(VSS)에 연결된 소스를 포 함한다.
풀-다운 구동부(528)는, 제1 전압(VDD) 및 접지 전압(VSS)을 전압 레벨로서 가지는 입력 신호(INS3)에 응답하여, 출력 노드(N25)를 접지 전압(VSS)으로 구동(또는 풀-다운)하고 접지 전압(VSS)을 가지는 출력 신호(OUTS3)를 발생한다. 풀-다운 구동부(528)는, 풀-업 구동부(522) 및 풀-다운 구동부(528)가 동시에 동작(또는 인에이블(enable))하는 경우, 입력 신호(INS3)에 응답하여 풀-다운 구동부(528)를 통해 흐르는 초기 풀-다운 전류들(ID15 및 ID25)의 전류량을 증가하도록 제어한다. 풀-다운 구동부(528)는, 입력 신호(INS3)에 응답하여, 출력 노드(N25)의 신호와 반전 신호 관계인 내부 노드(N15)의 신호를 접지 전압(VSS)으로 구동한다.
풀-다운 구동부(528)의 제1 엔모스 트랜지스터(532)는, 외부 전압(VEXT)에 응답하여, 초기 풀-다운 전류들(ID15 및 ID25) 중 하나이고 내부 노드(N15)로부터 출력되는 제1 초기 풀-다운 전류(ID15)의 전류량을 증가시킨다. 즉, 풀-다운 구동부(528)가 초기 동작을 수행할 때(즉, 레벨 쉬프터 회로(520)에 인가되는 제2 전압(VPP)이 레벨 쉬프터 회로(520)에 인가되는 제1 전압(VDD) 보다 작을 때), 도 11에 도시된 바와 같이 외부 전압(VEXT)은 제1 전압(VDD) 또는 제2 전압(VPP) 보다 크므로 제1 초기 풀-다운 전류(ID15)가 흐르는 풀-다운 전류 경로(path)의 저항값을 상대적으로 감소시킨다. 따라서, 제1 초기 풀-다운 전류(ID15)의 전류량이 증가된다.
풀-다운 구동부(528)의 제2 엔모스 트랜지스터(532)는, 외부 전압(VEXT)에 응답하여, 초기 풀-다운 전류들(ID15 및 ID25) 중 하나이고 출력 노드(N25)로부터 출력되는 제2 초기 풀-다운 전류(ID25)의 전류량을 증가시킨다. 즉, 풀-다운 구동부(528)가 초기 동작을 수행할 때(즉, 레벨 쉬프터 회로(520)에 인가되는 제2 전압(VPP)이 레벨 쉬프터 회로(520)에 인가되는 제1 전압(VDD) 보다 작을 때), 도 11에 도시된 바와 같이 외부 전압(VEXT)은 제1 전압(VDD) 또는 제2 전압(VPP) 보다 크므로 제2 초기 풀-다운 전류(ID25)가 흐르는 풀-다운 전류 경로의 저항값을 상대적으로 감소시킨다. 따라서, 제2 초기 풀-다운 전류(ID25)의 전류량이 증가된다.
풀-업 구동부(522)는 제1 피모스 트랜지스터(524) 및 제2 피모스 트랜지스터(526)를 구비한다. 제1 피모스 트랜지스터(524) 및 제2 피모스 트랜지스터(526)는 래치 회로를 구성한다.
제1 피모스 트랜지스터(524)는, 제2 전압(VPP)에 연결된 소스, 출력 노드(N25)에 연결된 게이트, 및 내부 노드(N15)에 연결된 드레인을 포함한다. 제2 피모스 트랜지스터(526)는, 제2 전압(VPP)에 연결된 소스, 내부 노드(N14)에 연결된 게이트, 및 출력 노드(N25)에 연결된 드레인을 포함한다.
풀-업 구동부(522)는, 입력 신호(INS3)에 응답하여, 출력 노드(N25)를 제1 전압(VDD) 보다 높은 제2 전압(VPP)으로 구동(또는 풀-업)하고 제2 전압(VPP)을 가지는 레벨 쉬프터 회로(520)의 출력 신호(OUTS3)를 발생한다. 풀-업 구동부(522)는, 입력 신호(INS3)에 응답하여, 출력 노드(N25)의 신호와 반전 신호 관계인 내부 노드(N15)의 신호를 제2 전압(VPP)으로 구동한다.
제2 논리 회로(550)는 높은 전압(VPP) 및 접지 전압(VSS)을 전원으로 사용하는 인버터(552)를 포함할 수 있다. 제2 논리 회로(550)는 높은 전압(VPP) 및 접지 전압(VSS)을 가지는 출력 신호(OUTS3)를 반전하여 높은 전압(VPP) 및 접지 전압(VSS)을 가지는 출력 신호(OUT)를 발생한다.
도 5에 도시된 시간 구간(TI)에서의 레벨 쉬프터 회로(520)의 동작이 도 10을 참조하여 다음과 같이 설명된다.
먼저, 입력 신호(INS3)가 하이 레벨(VDD)로부터 로우 레벨(VSS)로 천이하는 경우, 제5 엔모스 트랜지스터(538)는 턴-오프되고 제6 엔모스 트랜지스터(542)는 턴-온된다. 그리고, 레벨 쉬프터 회로(520)에 인가되는 높은 전압(VPP)이 레벨 쉬프터 회로(520)에 인가되는 낮은 전압(VDD) 보다 상대적으로 작으므로, 제4 엔모스 트랜지스터(536)의 온 저항은 상대적으로 크다. 그러나, 풀-다운 구동부(528)가 초기 동작을 수행하는 동안, 레벨 쉬프터 회로(520)에 각각 인가되는 높은 전압(VPP) 또는 낮은 전압(VDD) 보다 큰 외부 전압(VEXT)에 응답하여, 제2 엔모스 트랜지스터(536)는 강하게 턴-온되고 상대적으로 작은 온 저항값을 가진다. 그 결과, 턴-온된 제2 엔모스 트랜지스터(532)와 턴-온된 제4 엔모스 트랜지스터(536)로 구성되는 저항값이 작아지므로, 턴-온된 제2 엔모스 트랜지스터(532)와 턴-온된 제4 엔모스 트랜지스터(536)와 턴-온된 제6 엔모스 트랜지스터(542)를 통해 제2 초기 풀-다운 전류(ID25)가 증가한다. 따라서, 출력 노드(N25)의 전위는 빠르게 접지 전압(VSS)으로 하강하기 시작한다. 이 때, 입력 신호(INS3)가 로우 레벨(VSS)로 천이하기 전의 내부 노드(N15)의 전위에 의해 턴-온되는 제1 피모스 트랜지스터(526)를 통해 출력 노드(N25)에 제2 풀-업 전류(IU25)가 공급되지만 제2 초기 풀-다운 전류(ID25)가 증가하므로, 출력 노드(N25)의 전위는 도 4에 도시된 종래 기술보다는 빠르게 접지 전압(VSS)으로 하강한다.
출력 노드(N25)의 전위가 높은 전압(VPP)에서 제1 피모스 트랜지스터(524)의 문턱 전압을 뺀 값 이하로 하강하면, 제1 피모스 트랜지스터(524)가 턴-온된다. 따라서, 턴-온된 제1 피모스 트랜지스터(524)를 통해 제1 풀-업 전류(IU15)가 내부 노드(N15)로 흐르므로, 내부 노드(N15)의 전위가 높은 전압(VPP)으로 상승한다. 높은 전압(VPP)인 내부 노드(N15)의 전위에 응답하여 제2 피모스 트랜지스터(526)는 턴-오프되어 제2 풀-업 전류(IU25)는 출력 노드(N25)로 흐르지 않으므로, 누설 전류는 더 이상 흐르지 않는다.
다음으로, 입력 신호(INS3)가 로우 레벨(VSS)에서 하이 레벨(VDD)로 천이하는 경우, 제5 엔모스 트랜지스터(538)는 턴-온되고 제6 엔모스 트랜지스터(542)는 턴-오프된다. 그리고, 레벨 쉬프터 회로(520)에 인가되는 높은 전압(VPP)이 레벨 쉬프터 회로(520)에 인가되는 낮은 전압(VDD) 보다 상대적으로 작으므로, 제3 엔모스 트랜지스터(534)의 온 저항은 상대적으로 크다. 그러나, 풀-다운 구동부(528)가 초기 동작을 수행하는 동안, 레벨 쉬프터 회로(520)에 각각 인가되는 높은 전압(VPP) 또는 낮은 전압(VDD) 보다 큰 외부 전압(VEXT)에 응답하여, 제1 엔모스 트랜지스터(530)는 강하게 턴-온되고 상대적으로 작은 온 저항값을 가진다. 그 결과, 턴-온된 제1 엔모스 트랜지스터(530)와 턴-온된 제3 엔모스 트랜지스터(534)로 구성되는 저항값이 작아지므로, 턴-온된 제1 엔모스 트랜지스터(530)와 턴-온된 제3 엔모스 트랜지스터(534)와 턴-온된 제5 엔모스 트랜지스터(538)를 통해 제2 초기 풀-다운 전류(ID15)가 증가한다. 따라서, 내부 노드(N15)의 전위는 빠르게 접지 전 압(VSS)으로 하강하기 시작한다. 이 때, 입력 신호(INS3)가 하이 레벨(VDD)로 천이하기 전의 출력 노드(N25)의 전위에 의해 턴-온되는 제1 피모스 트랜지스터(425)를 통해 내부 노드(N15)에 제1 풀-업 전류(IU15)가 공급되지만 제1 초기 풀-다운 전류(ID15)가 증가하므로, 내부 노드(N15)의 전위는 도 4에 도시된 종래 기술보다는 빠르게 접지 전압(VSS)으로 하강한다.
내부 노드(N15)의 전위가 높은 전압(VPP)에서 제2 피모스 트랜지스터(526)의 문턱 전압을 뺀 값 이하로 하강하면, 제2 피모스 트랜지스터(526)가 턴-온된다. 따라서, 턴-온된 제2 피모스 트랜지스터(526)를 통해 제2 풀-업 전류(IU25)가 출력 노드(N25)로 흐르므로, 출력 노드(N25)의 전위가 높은 전압(VPP)으로 상승한다. 높은 전압(VPP)인 출력 노드(N25)의 전위에 응답하여 제1 피모스 트랜지스터(524)는 턴-오프되어 제1 풀-업 전류(IU15)는 내부 노드(N15)로 흐르지 않으므로, 누설 전류는 더 이상 흐르지 않는다.
전술한 바와 같이, 레벨 쉬프터 회로(520)는 제1 및 제2 엔모스 트랜지스터들(530, 532)의 존재로 인하여 레벨 쉬프터 회로(520)에 인가되는 높은 전압이 레벨 쉬프터 회로(520)에 인가되는 낮은 전압 보다 작은 때의 레벨 쉬프터 회로(520)의 초기 동작의 속도(즉, 신호의 천이 속도)를 빠르게 하므로, 전체적으로 레벨 쉬프터 회로(520)의 출력 신호(OUTS3)의 천이 시간이 감소될 수 있다(또는 출력 신호(OUTS3)의 천이 속도가 증가될 수 있다).
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용 된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 제1 실시예에 따른 레벨 쉬프터 회로는 풀-업 구동부 및 풀-다운 구동부를 통해 흐르는 누설 전류의 전류량을 감소시킬 수 있으므로, 낮은 전압을 가지는 입력 신호를 높은 전압을 가지는 출력 신호로 변환할 때 상기 출력 신호의 천이 속도를 향상시킬 수 있다.
그리고, 본 발명의 제2 실시예 및 제3 실시예에 따른 레벨 쉬프터 회로는 풀-업 구동부 및 풀-다운 구동부가 동시에 동작할 때 풀-다운 구동부를 통해 흐르는 초기 풀-다운 전류들의 전류량을 증가시킬 수 있으므로, 낮은 전압을 가지는 입력 신호를 높은 전압을 가지는 출력 신호로 변환할 때 상기 출력 신호의 천이 속도를 향상시킬 수 있다.

Claims (14)

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  6. 제1 전압 및 접지 전압을 가지는 입력 신호에 응답하여, 출력 노드를 상기 제1 전압 보다 높은 제2 전압으로 구동하는 풀-업 구동부; 및
    상기 입력 신호에 응답하여, 상기 출력 노드를 상기 접지 전압으로 구동하는 풀-다운 구동부를 구비하며,
    상기 풀-다운 구동부는, 상기 풀-업 구동부 및 상기 풀-다운 구동부가 동시에 동작하는 경우, 상기 입력 신호에 응답하여 상기 풀-다운 구동부를 통해 흐르는 초기 풀-다운 전류들의 전류량을 증가하도록 제어하는 것을 특징으로 하는 레벨 쉬프터 회로.
  7. 제6항에 있어서,
    상기 풀-업 구동부는, 상기 입력 신호에 응답하여, 상기 출력 노드의 신호와 반전 신호 관계인 내부 노드의 신호를 상기 제2 전압으로 구동하고,
    상기 풀-다운 구동부는, 상기 입력 신호에 응답하여, 상기 내부 노드의 신호를 상기 접지 전압으로 구동하는 것을 특징으로 하는 레벨 쉬프터 회로.
  8. 제7항에 있어서, 상기 입력 신호는
    상기 레벨 쉬프터 회로에 상기 제1 전압 및 상기 제2 전압이 인가됨을 지시하는 파워-업 신호를 지연한 신호인 것을 특징으로 하는 레벨 쉬프터 회로.
  9. 제8항에 있어서, 상기 풀-다운 구동부는,
    상기 파워-업 신호에 응답하여, 풀-다운 제어 신호를 발생하는 펄스 발생부;
    상기 풀-다운 제어 신호에 응답하여, 상기 초기 풀-다운 전류들 중 하나이고 상기 내부 노드로부터 출력되는 제1 초기 풀-다운 전류의 전류량을 증가시키는 제1 피모스 트랜지스터; 및
    상기 풀-다운 제어 신호에 응답하여, 상기 초기 풀-다운 전류들 중 하나이고 상기 출력 노드로부터 출력되는 제2 초기 풀-다운 전류의 전류량을 증가시키는 제2 피모스 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터 회로.
  10. 제9항에 있어서, 상기 풀-다운 구동부는,
    상기 제1 피모스 트랜지스터의 소스에 연결된 드레인 및 상기 제2 전압에 연결된 게이트를 포함하는 제1 엔모스 트랜지스터;
    상기 제2 피모스 트랜지스터의 소스에 연결된 드레인 및 상기 제2 전압에 연결된 게이트를 포함하는 제2 엔모스 트랜지스터;
    상기 제1 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 입력 신호가 입력되는 게이트, 및 상기 접지 전압에 연결된 소스를 포함하는 제3 엔모스 트랜지스터;
    상기 제3 엔모스 트랜지스터의 게이트에 연결되는 입력 단자를 가지며, 상기 제1 전압 및 상기 접지 전압을 전원으로서 사용하는 인버터; 및
    상기 제2 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 인버터의 출력 단자에 연결된 게이트, 및 상기 접지 전압에 연결된 소스를 포함하는 제4 엔모스 트랜지스터를 더 구비하는 것을 특징으로 하는 레벨 쉬프터 회로.
  11. 제10항에 있어서, 상기 풀-업 구동부는,
    상기 제2 전압에 연결된 소스, 상기 출력 노드에 연결된 게이트, 및 상기 내부 노드에 연결된 드레인을 포함하는 제3 피모스 트랜지스터; 및
    상기 제2 전압에 연결된 소스, 상기 내부 노드에 연결된 게이트, 및 상기 출력 노드에 연결된 드레인을 포함하는 제4 피모스 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터 회로.
  12. 제7항에 있어서, 상기 풀-다운 구동부는,
    외부 전압에 응답하여, 상기 초기 풀-다운 전류들 중 하나이고 상기 내부 노드로부터 출력되는 제1 초기 풀-다운 전류의 전류량을 증가시키는 제1 엔모스 트랜지스터; 및
    상기 외부 전압에 응답하여, 상기 초기 풀-다운 전류들 중 하나이고 상기 출력 노드로부터 출력되는 제2 초기 풀-다운 전류의 전류량을 증가시키는 제2 엔모스 트랜지스터를 구비하며,
    상기 제1 전압은 상기 외부 전압으로부터 생성되고, 상기 제2 전압은 상기 제1 전압으로부터 생성되며,
    상기 풀-다운 구동부가 초기 동작을 수행할 때, 상기 외부 전압은 상기 제1 전압 또는 상기 제2 전압 보다 큰 것을 특징으로 하는 레벨 쉬프터 회로.
  13. 제12항에 있어서, 상기 풀-다운 구동부는,
    상기 제1 엔모스 트랜지스터의 드레인에 연결된 드레인, 상기 제2 전압에 연결된 게이트, 및 상기 제1 엔모스 트랜지스터의 소스에 연결된 소스를 포함하는 제3 엔모스 트랜지스터;
    상기 제2 엔모스 트랜지스터의 드레인에 연결된 드레인, 상기 제2 전압에 연결된 게이트, 및 상기 제2 엔모스 트랜지스터의 소스에 연결된 소스를 포함하는 제4 엔모스 트랜지스터;
    상기 제3 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 입력 신호가 입력되는 게이트, 및 상기 접지 전압에 연결된 소스를 포함하는 제5 엔모스 트랜지스터;
    상기 제5 엔모스 트랜지스터의 게이트에 연결되는 입력 단자를 가지며, 상기 제1 전압 및 상기 접지 전압을 전원으로서 사용하는 인버터; 및
    상기 제4 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 인버터의 출력 단자에 연결된 게이트, 및 상기 접지 전압에 연결된 소스를 포함하는 제6 엔모스 트랜지스터를 더 구비하는 것을 특징으로 하는 레벨 쉬프터 회로.
  14. 제13항에 있어서, 상기 풀-업 구동부는,
    상기 제2 전압에 연결된 소스, 상기 출력 노드에 연결된 게이트, 및 상기 내 부 노드에 연결된 드레인을 포함하는 제1 피모스 트랜지스터; 및
    상기 제2 전압에 연결된 소스, 상기 내부 노드에 연결된 게이트, 및 상기 출력 노드에 연결된 드레인을 포함하는 제2 피모스 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터 회로.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100907017B1 (ko) * 2008-01-07 2009-07-08 주식회사 하이닉스반도체 반도체 메모리 장치의 레벨 회로
US9361995B1 (en) * 2015-01-21 2016-06-07 Silicon Storage Technology, Inc. Flash memory system using complementary voltage supplies
KR102684973B1 (ko) * 2018-10-10 2024-07-17 삼성전자주식회사 래치 회로

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040074678A (ko) * 2003-02-18 2004-08-26 삼성전자주식회사 피크전류가 적은 레벨 쉬프터
KR20050079180A (ko) * 2004-02-04 2005-08-09 주식회사 하이닉스반도체 레벨 쉬프터
KR100521370B1 (ko) 2003-01-13 2005-10-12 삼성전자주식회사 파워 검출부를 구비하여 누설 전류 경로를 차단하는 레벨쉬프터
KR20060014231A (ko) * 2004-08-10 2006-02-15 삼성전자주식회사 레벨 쉬프터 및 레벨 쉬프팅 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100521370B1 (ko) 2003-01-13 2005-10-12 삼성전자주식회사 파워 검출부를 구비하여 누설 전류 경로를 차단하는 레벨쉬프터
KR20040074678A (ko) * 2003-02-18 2004-08-26 삼성전자주식회사 피크전류가 적은 레벨 쉬프터
KR20050079180A (ko) * 2004-02-04 2005-08-09 주식회사 하이닉스반도체 레벨 쉬프터
KR20060014231A (ko) * 2004-08-10 2006-02-15 삼성전자주식회사 레벨 쉬프터 및 레벨 쉬프팅 방법

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