KR20060014231A - 레벨 쉬프터 및 레벨 쉬프팅 방법 - Google Patents

레벨 쉬프터 및 레벨 쉬프팅 방법 Download PDF

Info

Publication number
KR20060014231A
KR20060014231A KR1020040062843A KR20040062843A KR20060014231A KR 20060014231 A KR20060014231 A KR 20060014231A KR 1020040062843 A KR1020040062843 A KR 1020040062843A KR 20040062843 A KR20040062843 A KR 20040062843A KR 20060014231 A KR20060014231 A KR 20060014231A
Authority
KR
South Korea
Prior art keywords
inverter
level shifter
signal
flop
state
Prior art date
Application number
KR1020040062843A
Other languages
English (en)
Inventor
유용상
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040062843A priority Critical patent/KR20060014231A/ko
Publication of KR20060014231A publication Critical patent/KR20060014231A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00323—Delay compensation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

Abstract

듀티비를 보상할 수 있는 레벨 쉬프터 및 레벨 쉬프팅 방법이 개시되어 있다. 레벨 쉬프터는 제 1 인버터, 제 2 인버터, 및 레벨 쉬프터 플립플롭을 구비한다. 제 1 인버터는 입력신호를 반전시킨다. 제 2 인버터는 제 1 인버터의 출력신호를 반전시킨다. 레벨 쉬프터 플립플롭은 제 1 인버터의 출력신호와 상기 제 2 인버터의 출력신호를 수신하여 래치하고 출력한다. 레벨 쉬프터에서, 제 2 인버터의 출력신호의 로직상태가 제 1 상태에서 제 2 상태로 변화할 때, 지연시간 없이 레벨 쉬프터 플립플롭의 출력 노드의 로직상태가 변화한다. 레벨 쉬프터 플립플롭의 출력 노드는 고임피던스 상태에 들어가지 않는다. 따라서, 레벨 쉬프터는 입력신호의 듀티비와 근사한 출력신호를 발생시킬 수 있으므로 고주파로 동작하는 시스템에 적합하다.

Description

레벨 쉬프터 및 레벨 쉬프팅 방법{LEVEL SHIFTER AND METHOD OF LEVEL SHIFTING}
도 1은 종래 기술에 따른 레벨 쉬프터를 나타내는 도면이다.
도 2는 도 1의 레벨 쉬프터의 동작을 설명하기 위한 도면이다.
도 3은 본 발명에 따른 레벨 쉬프터를 나타내는 도면이다.
도 4는 도 3의 레벨 쉬프터의 동작을 설명하기 위한 도면이다.
*도면의 주요부분에 대한 부호의 설명*
10, 30, 40 : 인버터
20 : 레벨 쉬프터 플립플롭
본 발명은 레벨 쉬프터 및 레벨 쉬프팅 방법에 관한 것으로, 특히 듀티비를 보상할 수 있는 레벨 쉬프터 및 레벨 쉬프팅 방법에 관한 것이다.
대부분의 반도체 집적회로는 본래의 기능을 하는 회로 부분과 칩 외부와의 인터페이스를 위한 회로 부분을 가지고 있다. 또한, 반도체 집적회로 내에는 다양한 기능을 하는 여러 개의 회로 블록들이 있는데, 이들 회로 블록들을 위한 전원전 압도 다양하게 존재한다. 예를 들면, 반도체 집적회로 내의 대부분의 회로 블록들은 1.2V 이하의 전원전압을 사용하여 동작하는데, 외부 회로와 인터페이스 하는 아날로그 회로 블록은 3.3V 또는 2.5V의 전원전압을 사용하여 동작한다.
따라서, 다른 전원전압을 사용하는 회로블록들 사이에는 전압 레벨의 차이가 있으므로, 각 블록들 사이에는 인터페이스를 위해서 레벨 쉬프터가 필요하다. 근래에 들어와 각종 전자 시스템이 고속으로 동작함에 따라, 수 GHz의 고주파로 동작하는 레벨 쉬프터가 필요하게 되었다.
도 1은 종래 기술에 따른 레벨 쉬프터를 나타내는 도면이다. 도 1을 참조하면, 레벨 쉬프터는 인버터(10), 레벨 쉬프터 플립플롭(20), 및 인버터(30)를 구비한다. 도 1의 레벨 쉬프터는 입력전압(VIN)의 전압 레벨이 출력전압(VOUT)의 전압레벨보다 높은 경우에 사용되는 레벨 쉬프터를 나타낸다. 도 1의 예에서, 입력전압(VIN)은 3.3V가 로직 "하이"를 나타내고, 0V가 로직 "로우"를 나타내고, 출력전압(VOUT)은 1.2V가 로직 "하이"를 나타내고, 0V가 로직 "로우"를 나타낸다. 즉, 도 1의 레벨 쉬프터의 전단의 회로에는 도 1의 레벨 쉬프터의 후단의 회로에 비해 높은 전원전압이 사용되었다. 도 1의 회로에서 전원전압(VDD1)은 고전원 전압(예를 들면, 3.3V)이고, 전원전압(VDD2)은 저전원 전압(예를 들면, 1.2V)이다.
도 2는 도 1의 레벨 쉬프터의 동작을 설명하기 위한 도면이다.
이하, 도 1과 도 2를 참조하여, 입력신호(VIN)가 로직 "하이"에서 로직 "로우"로 변화될 때 도 1에 도시된 종래의 레벨 쉬프터의 동작을 설명한다.
입력신호(VIN)와 인버터(10)에 의해 반전된 입력신호가 레벨 쉬프터 플립플 롭(20)에 인가되어 래치된다. 레벨 쉬프터 플립플롭(20)의 출력은 인버터(30)에 의해 반전되고 출력된다. 출력신호(VOUT)는 입력신호(VIN)보다 낮은 레벨이며, 전원전압(VDD2)은 출력신호(VOUT)의 전압 레벨에 대응하는 전압이며, 전원전압(VDD1)보다 낮은 전압이다. 노드(N1)에 인가된 입력신호(VIN)는 인버터(10)에 의해 반전되어 NMOS 트랜지스터(MN2)의 게이트에 인가된다. 또한, 노드(N1)에 인가된 입력신호(VIN)는 NMOS 트랜지스터(MN3)의 게이트에 인가된다. NMOS 트랜지스터(MN3)의 게이트에 로직 "로우"인 신호가 인가되면, NMOS 트랜지스터(MN3)가 턴오프된다. 그런데, 이전 상태에서 PMOS 트랜지스터(MP3)가 오프 상태이었으므로 노드(N4)는 고임피던스(high impedance) 상태가 된다. 입력신호(VIN)가 로직 "로우" 상태일 때, 인버터(10)에 의해 반전된 입력신호는 로직 "하이"가 되고, NMOS 트랜지스터(MN2)는 턴온된다. 따라서, 노드(N3)의 전하가 방전되고 PMOS 트랜지스터(MP3)는 턴온된다. 결국, 노드(N4)에는 전하가 충전되고 노드(N4)는 로직 "하이"로 변화된다. 로직 "로우"인 입력신호가 NMOS 트랜지스터(MN3)의 게이트에 인가되어 NMOS 트랜지스터(MN3)가 턴온되어도 노드(N4)는 일정시간 동안 로직을 구별할 수 없는 고임피던스 상태가 된다. 이후, 노드(N3)가 완전히 방전되어 PMOS 트랜지스터(MP3)가 턴온된 이후라야 노드(N4)의 로직 상태가 완전히 결정된다.
이와 같이, 입력신호(VIN)가 로직"하이"에서 로직"로우"로 바뀔 때, 노드(N4)의 상태가 로직"로우"에서 로직"하이"로 바뀔 때까지 일정한 시간이 걸린다. 이러한 지연시간은 입력신호(VIN)와 출력신호(VOUT)의 듀티비를 변화시키게 된다.
본 발명은 상술한 종래의 문제점을 해결하고자 고안된 발명으로서, 본 발명의 목적은 입력신호와 출력신호 사이의 듀티비의 차이를 보상할 수 있는 레벨 쉬프터를 제공하는 것이다.
본 발명의 다른 목적은 입력신호와 출력신호 사이의 듀티비의 차이를 보상할 수 있는 레벨 쉬프팅 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 따른 레벨 쉬프터는 제 1 인버터, 제 2 인버터, 및 레벨 쉬프터 플립플롭을 구비한다. 제 1 인버터는 입력신호를 반전시킨다. 제 2 인버터는 상기 제 1 인버터의 출력신호를 반전시킨다. 레벨 쉬프터 플립플롭은 상기 제 1 인버터의 출력신호와 상기 제 2 인버터의 출력신호를 수신하여 래치하고 출력한다. 상기 본 발명에 따른 레벨 쉬프터는 상기 제 2 인버터의 출력신호의 로직상태가 제 1 상태에서 제 2 상태로 변화할 때, 지연시간 없이 상기 레벨 쉬프터 플립플롭의 출력 노드의 로직상태가 변화한다. 상기 레벨 쉬프터 플립플롭의 출력 노드는 고임피던스 상태에 들어가지 않는다.
본 발명에 따른 레벨 쉬프팅 방법은 입력신호를 반전시키고 제 1신호를 출력하는 단계; 상기 제 1 신호를 반전시키고 제 2 신호를 출력하는 단계; 및 상기 제 1 신호와 상기 제 2 신호를 수신하여 래치하고 제 3 신호를 출력하는 단계를 구비한다. 본 발명에 따른 레벨 쉬프팅 방법에서, 상기 제 2 신호의 로직상태가 제 1 상태에서 제 2 상태로 변화할 때, 지연시간 없이 상기 제 3 신호의 로직상태가 변화한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 3은 본 발명에 따른 레벨 쉬프터를 나타내는 도면으로서, 출력신호(VOUT)의 전압 레벨이 입력신호(VIN)의 전압 레벨보다 더 낮은 경우의 예를 나타낸다. 도 3을 참조하면, 레벨 쉬프터는 인버터(10), 인버터(40), 레벨 쉬프터 플립플롭(20), 및 인버터(30)를 구비한다. 인버터(10)는 PMOS 트랜지스터(MP1)와 NMOS 트랜지스터(MN1)로 구성된다. 인버터(40)는 PMOS 트랜지스터(MP5)와 NMOS 트랜지스터(MN5)로 구성된다. 레벨 쉬프터 플립플롭(20)은 NMOS 트랜지스터들(MN2, MN3) 및 PMOS 트랜지스터들(MP2, MP3)로 구성된다. 인버터(30)는 PMOS 트랜지스터(MP4)와 NMOS 트랜지스터(MN4)로 구성된다. PMOS 트랜지스터들(MP2, MP3)은 래치를 구성한다.
이하, 도 3과 도 4를 참조하여, 도 3에 도시된 본 발명의 레벨 쉬프터의 동작을 설명한다.
입력신호(VIN)는 인버터(10)에 의해 반전되고 노드(N2)에 출력된다. 노드(N2)의 신호는 인버터(40)에 의해 반전되고 노드(N6)에 출력된다. 인버터(10)의 출력신호와 인버터(40)의 출력신호는 레벨 쉬프터 플립플롭(20)에 인가되어 래치된다. 레벨 쉬프터 플립플롭(20)의 출력은 인버터(30)에 의해 반전되고 출력된다. 출력신호(VOUT)는 입력신호(VIN)보다 낮은 레벨이며, 전원전압(VDD2)은 출력신호(VOUT)의 전압 레벨에 대응하는 전압이며, 전원전압(VDD1)보다 낮은 전압이다. 노드(N1)에 인가된 입력신호(VIN)는 인버터(10)에 의해 반전되어 NMOS 트랜지스터(MN2)의 게이트에 인가된다. 인버터(10)의 출력신호는 인버터(40)에 의해 반전되고 NMOS 트랜지스터(MN3)의 게이트에 인가된다.
입력신호(VIN)가 로직"하이"에서 로직"로우"로 바뀌면, 인버터(10)의 출력신호는 로직"하이"로 바뀐다. 로직"하이"인 인버터(10)의 출력신호가 NMOS 트랜지스터(MN2)의 게이트에 인가되면 NMOS 트랜지스터(MN2)가 턴온되고 노드(N3)가 방전되어 로직"로우"로 바뀐다. 결국, PMOS 트랜지스터(MP3)가 턴온된다. 인버터(10)의 출력신호는 또한 인버터(40)에 의해 반전되고 NMOS 트랜지스터(MN3)의 게이트에 인가된다. NMOS 트랜지스터(MN3)의 게이트에 로직 "로우"인 신호가 인가되면, NMOS 트랜지스터(MN3)가 턴오프된다. 이 때, 노드(N3)는 이미 "로우" 상태에 있으므로 PMOS 트랜지스터(MP3)에 의해 노드(N4)는 빠르게 충전된다. 결국, 노드(N4)는 로직"로우"에서 로직"하이"로 바뀐다.
따라서, 도 3에 도시된 본 발명에 따른 레벨 쉬프터는 입력신호(VIN)의 듀티비를 그대로 간직한 인버터(40)의 출력신호가 최종 로직을 결정하므로 입력신호의 듀티에 근접한 출력신호를 발생할 수 있다. 바꿔 말하면, 본 발명에 따른 레벨 쉬프터는 듀티비가 보상된 출력신호를 발생시킬 수 있다. 도 1에 도시된 종래의 레벨 쉬프터의 경우, 입력신호(VIN)가 "로우" 상태로 바뀌어 레벨 쉬프터 플립플롭(20)를 구성하는 NMOS 트랜지스터(MN3)가 오프되더라도, 이전 상태에서 PMOS 트랜지스터(MP3)가 오프 상태이었으므로 노드(N4)는 고임피던스(high impedance) 상태가 된다. 따라서, 도 1의 종래의 레벨 쉬프터에서는 입력신호(VIN)가 로직 "로우" 상태로 바뀌고 일정 시간이 지나 PMOS 트랜지스터(MP3)가 턴온된 후에 노드(N4)의 로직 상태가 "하이"로 바뀐다. 이와 달리, 도 3에 도시된 본 발명에 따른 레벨 쉬프터는 인버터들(10, 40)에 의해 소정시간 지연된 신호가 레벨 쉬프터 플립플롭(20)를 구 성하는 NMOS 트랜지스터(MN3)의 게이트에 인가된다. 따라서, NMOS 트랜지스터(MN3)가 오프되기 전에 미리 PMOS 트랜지스터(MP3)가 온 상태가 되므로, 인버터들(10, 40)에 의해 반전된 입력신호가 NMOS 트랜지스터(MN3)의 게이트에 인가되자마자 노드(N4)의 로직 상태가 결정된다.
따라서, 본 발명에 따른 레벨 쉬프터는 듀티비가 보상된 출력신호를 발생시킬 수 있다.
실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 레벨 쉬프터는 입력신호의 듀티비와 근사한 출력신호를 발생시킬 수 있으므로 고주파로 동작하는 시스템에 적합하다.

Claims (7)

  1. 입력신호를 반전시키는 제 1 인버터;
    상기 제 1 인버터의 출력신호를 반전시키는 제 2 인버터; 및
    상기 제 1 인버터의 출력신호와 상기 제 2 인버터의 출력신호를 수신하여 래치하고 출력하는 레벨 쉬프터 플립플롭을 구비하고,
    상기 제 2 인버터의 출력신호의 로직상태가 제 1 상태에서 제 2 상태로 변화할 때, 지연시간 없이 상기 레벨 쉬프터 플립플롭의 출력 노드의 로직상태가 변화하는 것을 특징으로 하는 레벨 쉬프터.
  2. 제 1 항에 있어서, 상기 레벨 쉬프터 플립플롭의 출력 노드는
    고임피던스 상태에 들어가지 않는 것을 특징으로 하는 레벨 쉬프터.
  3. 제 1 항에 있어서, 상기 레벨 쉬프터는
    상기 레벨 쉬프터 플립플롭의 출력신호를 수신하여 반전시키는 제 3 인버터를 더 구비하는 것을 특징으로 하는 레벨 쉬프터.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 인버터에는 제 1 전압 레벨을 갖는 제 1 전원전압이 인가되고, 상기 레벨 쉬프터 플립플롭에는 제 2 전압 레벨을 갖는 제 2 전원전압이 인 가되는 것을 특징으로 하는 레벨 쉬프터.
  5. 제 4 항에 있어서, 상기 레벨 쉬프터 플립플롭은
    상기 제 2 전원전압에 연결된 소스와 출력 노드에 연결된 게이트와 제 1 노드에 연결된 드레인을 갖는 제 1 PMOS 트랜지스터;
    상기 제 2 전원전압에 연결된 소스와 상기 제 1 노드에 연결된 게이트와 상기 출력 노드에 연결된 드레인을 갖는 제 2 PMOS 트랜지스터;
    상기 제 1 노드에 연결된 드레인과 상기 제 1 인버터의 출력신호가 인가되는 게이트와 접지에 연결된 소스를 갖는 제 1 NMOS 트랜지스터; 및
    상기 출력 노드에 연결된 드레인과 상기 제 2 인버터의 출력신호가 인가되는 게이트와 접지에 연결된 소스를 갖는 제 2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 레벨 쉬프터.
  6. 입력신호를 반전시키고 제 1신호를 출력하는 단계;
    상기 제 1 신호를 반전시키고 제 2 신호를 출력하는 단계; 및
    상기 제 1 신호와 상기 제 2 신호를 수신하여 래치하고 제 3 신호를 출력하는 단계를 구비하고,
    상기 제 2 신호의 로직상태가 제 1 상태에서 제 2 상태로 변화할 때, 지연시간 없이 상기 제 3 신호의 로직상태가 변화하는 것을 특징으로 하는 레벨 쉬프팅 방법.
  7. 제 6 항에 있어서, 상기 레벨 쉬프팅 방법은
    상기 제 3 신호를 수신하여 반전시키는 단계를 더 구비하는 것을 특징으로 하는 레벨 쉬프팅 방법.
KR1020040062843A 2004-08-10 2004-08-10 레벨 쉬프터 및 레벨 쉬프팅 방법 KR20060014231A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040062843A KR20060014231A (ko) 2004-08-10 2004-08-10 레벨 쉬프터 및 레벨 쉬프팅 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040062843A KR20060014231A (ko) 2004-08-10 2004-08-10 레벨 쉬프터 및 레벨 쉬프팅 방법

Publications (1)

Publication Number Publication Date
KR20060014231A true KR20060014231A (ko) 2006-02-15

Family

ID=37123294

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040062843A KR20060014231A (ko) 2004-08-10 2004-08-10 레벨 쉬프터 및 레벨 쉬프팅 방법

Country Status (1)

Country Link
KR (1) KR20060014231A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780951B1 (ko) * 2006-02-15 2007-12-03 삼성전자주식회사 레벨 쉬프터 회로

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100780951B1 (ko) * 2006-02-15 2007-12-03 삼성전자주식회사 레벨 쉬프터 회로

Similar Documents

Publication Publication Date Title
US7501876B2 (en) Level shifter circuit
KR100800482B1 (ko) 부스팅 회로를 구비하는 레벨 쉬프터
US9584125B2 (en) Interface circuit
US6791391B2 (en) Level shifting circuit
EP2965425B1 (en) Voltage level shifter with a low-latency voltage boost circuit
US7924080B2 (en) Level shifter circuit
KR100795694B1 (ko) 저전력 레벨 쉬프터 및 저전력 레벨 쉬프팅 방법
US20100176860A1 (en) Clocked D-type Flip Flop circuit
US10418997B2 (en) Level shifter
US6850090B2 (en) Level shifter
KR20100104124A (ko) 레벨 쉬프팅이 가능한 로직 회로
JP2006033825A (ja) レベルシフタ及びレベルシフティング方法
US20070018710A1 (en) Level shifter circuit of semiconductor memory device
KR100801031B1 (ko) 레벨 쉬프팅 회로 및 레벨 쉬프팅 방법
WO2018055666A1 (ja) インターフェース回路
KR100300902B1 (ko) 아날로그디지털변환기및레벨시프터
US20070279091A1 (en) Digital Voltage Level Shifter
JP2006025241A (ja) 電圧レベル変換回路
US20090015313A1 (en) Level Shift Circuit and Semiconductor Integrated Circuit Including the Same
JP2005184774A (ja) レベルシフト回路
US7170329B2 (en) Current comparator with hysteresis
JP2006295252A (ja) レベルシフト回路及びレベルシフト装置
KR20060014231A (ko) 레벨 쉬프터 및 레벨 쉬프팅 방법
CN110739958B (zh) 电平转换电路
JP2006352204A (ja) 電位検出回路及びそれを備える半導体集積回路

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination