本発明の実施の形態による電圧レベル変換回路は、低電源電圧を電源電圧とする低電圧回路系(VDD1系)の論理電圧を有する入力信号を、高電源電圧を電源電圧とする高電圧回路系(VDD2系)の論理電圧を有する出力信号に変換して出力する回路であって、VDD2系ラッチ回路と、該ラッチ回路のラッチノードと接地電圧の間に挿入された、高耐圧のVDD2系Nチャネル型MOSトランジスタと、入力信号の論理レベルの遷移を検知して、VDD1系の論理電圧を有するパルス信号を発生するパルス発生回路とを備え、該パルス信号をその電圧レベルを昇圧して上記Nチャネル型MOSトランジスタのゲートに印加するものを基本構成とし、低電源電圧が、高耐圧のVDD2系トランジスタのしきい値より低い電圧であっても動作するようにしたものである。
以下、本発明の各実施の形態について説明する。
(実施の形態1)
本実施の形態1は、高電源電圧を電源とするラッチ回路を有する電圧レベル変換回路において、該ラッチ回路のラッチノードと接地電圧源との間にVDD2系のNチャネル型MOSトランジスタとVDD1系のNチャネル型MOSトランジスタを直列に接続し、入力信号が遷移したときに、VDD1系のNチャネル型MOSトランジスタのゲートには、VDD1系の論理電圧を有するパルス信号を印加し、VDD2系のNチャネル型MOSトランジスタのゲートには、上記パルス信号をそのVDD1系の論理電圧を昇圧して印加する回路構成を基本とするものである。ここで、VDD2系MOSトランジスタは高電源電圧を耐圧とするものであり、VDD1系MOSトランジスタは低電源電圧を耐圧とするものである。
図1は、この実施の形態1による電圧レベル変換回路100aの全体構成を示す回路図である。
この電圧レベル変換回路100aは、低電源電圧VDD1に対応した論理電圧を有する入力信号IN1を、高電源電圧VDD2に対応した論理電圧を有する出力信号OUT1に変換して出力する回路であり、以下具体的な回路構成について詳述する。
この電圧レベル変換回路100aは、高電源電圧VDD2と接地電圧VSSとの間に、第1のVDD2系Pチャネル型MOSトランジスタQhp1と第1のVDD2系Nチャネル型MOSトランジスタQhn1とを直列に接続してなる第1の直列回路と、高電源電圧VDD2と接地電圧VSSとの間に、第2のVDD2系Pチャネル型MOSトランジスタQhp2と第2のVDD2系Nチャネル型MOSトランジスタQhn2とを直列に接続してなる第2の直列回路とを有している。
ここで、第1の直列回路における、電源側Pチャネル型MOSトランジスタQhp1と接地側Nチャネル型MOSトランジスタQhn1との接続ノードN10は、第2の直列回路の電源側Pチャネル型MOSトランジスタQhp2のゲート及び接地側Nチャネル型MOSトランジスタQhn2のゲートに接続されている。第2の直列回路における、電源側Pチャネル型MOSトランジスタQhp2と接地側Nチャネル型MOSトランジスタとの接続ノードN11は、第1の直列回路の電源側Pチャネル型MOSトランジスタQhp1のゲート及び接地側Nチャネル型MOSトランジスタQhn1のゲートに接続されている。そして、上記第1及び第2の直列回路を構成するMOSトランジスタによりラッチ回路110が構成されており、上記接続ノードN10及びN11が該ラッチ回路110の一対のラッチノードとなっている。
電圧レベル変換回路100aは、接続ノードN10と接地電圧VSSとの間に第3のVDD2系Nチャネル型MOSトランジスタQhn3と第1のVDD1系Nチャネル型MOSトランジスタQln1を直列に接続してなる、上記接続ノードN10を放電する第3の直列回路と、接続ノードN11と接地電圧VSSとの間に第4のVDD2系Nチャネル型MOSトランジスタQhn4と第2のVDD1系Nチャネル型MOSトランジスタQln2を直列に接続してなる、上記接続ノードN11を放電する第4の直列回路とを有している。
ここで、第1,第2のVDD2系Pチャネル型MOSトランジスタQhp1,Qhp2、及び第1〜第4のVDD2系Nチャネル型MOSトランジスタQhn1〜Qhn4は、しきい値の高い高耐圧トランジスタであり、高電源電圧VDD2により駆動される回路系(VDD2系)A2に属している。また、第1及び第2のVDD1系Nチャネル型MOSトランジスタQnp1及びQhn2は、しきい値の低い低耐圧トランジスタであり、低電源電圧VDD2により駆動される回路系(VDD1系)A1に属している。
電圧レベル変換回路100aは、入力信号IN1の論理レベルが遷移したとき、パルス信号を発生する第1のパルス信号発生回路C11と、該第1のパルス信号発生回路C11から出力されるパルス信号の論理電圧を昇圧し、該論理電位を昇圧したパルス信号を第3の直列回路のラッチノード側MOSトランジスタQhn3のゲートに印加する第1の昇圧電位発生回路C21と、該第1のパルス信号発生回路C11から出力されるパルス信号を波形整形して第3の直列回路の接地側Nチャネル型MOSトランジスタQln1のゲートに印加する第1の論理回路C31とを有している。また、電圧レベル変換回路100aは、入力信号IN1を入力とし、該入力信号の反転信号を出力する否定回路C1と、該反転信号の論理レベルが遷移したとき、パルス信号を発生する第2のパルス信号発生回路C12と、該第2のパルス信号発生回路C12から出力されるパルス信号の論理電圧を昇圧し、該論理電位を昇圧したパルス信号を第4の直列回路のラッチノード側MOSトランジスタQhn4のゲートに印加する第2の昇圧電位発生回路C22と、該第2のパルス信号発生回路C12から出力されるパルス信号を波形整形して第4の直列回路の接地側Nチャネル型MOSトランジスタQln2のゲートに印加する第2の論理回路C32とを有している。
ここで、否定回路C1、第1,第2のパルス信号発生回路C11,C12、第1,第2の昇圧回路C21,C22、及び第1,第2の論理回路C31,C32により、上記第3及び第4の直列回路のNチャネル型MOSトランジスタを駆動するトランジスタ駆動回路が構成されており、このトランジスタ駆動回路は、低電源電圧VDD1を電源電圧とするものである。
以下、該トランジスタ駆動回路におけるパルス信号発生回路及び昇圧電位発生回路について具体的に説明する。
図2(a)は、第1のパルス信号発生回路C11の具体的な回路構成を示している。
第1のパルス信号発生回路C11は、入力信号IN1の論理レベルがLレベルからHレベルに変化したとき、5段の否定回路による信号の遅延時間に相当するパルス幅を有するパルス信号を発生するものであり、入力信号IN1が入力される入力ノードINPに順次に接続された5段の否定回路C11a〜C11eと、最終段の否定回路C11eの出力と入力信号IN1との論理演算を行うNAND回路C11fと、NAND回路C11fの出力を反転して出力ノードOUTPに出力する否定回路C11gとから構成されている。
また、第2のパルス信号発生回路C12は、入力信号IN1を入力とする否定回路C1の出力信号の論理レベルがLレベルからHレベルに変化したとき、つまり、入力ノードINPに入力される入力信号IN1の論理レベルがHレベルからLレベルに変化したとき、5段の否定回路による信号の遅延時間に相当するパルス幅を有するパルス信号を発生するものであり、上記第1のパルス信号発生回路C11と同一の回路構成を有している。
図2(b)は、第1の昇圧電位発生回路C21の具体的な回路構成を示している。
第1の昇圧電位発生回路C21は、第1のパルス信号発生回路C11から出力されるパルス信号を昇圧して出力するものである。この第1の昇圧電位発生回路C21は、入力ノードINHに印加された信号を反転する第1の否定回路C21aと、該第1の否定回路の出力を反転する第2の否定回路C21bと、入力ノードINHに印加された信号と第2の否定回路C21bの出力の論理積を算出する2入力AND回路C21cと、該2入力AND回路C21cの出力端と出力ノードOUTHとの間に接続されたキャパシタC21eとを有している。また、第1の昇圧電位発生回路C21は、低電源電圧VDD1と出力ノードOUTH1との間に接続されたVDD1系Pチャネル型MOSトランジスタC21fと、入力ノードINHに印加された入力信号と第2の否定回路C21bの出力信号の論理和を算出して、該論理和信号を該Pチャネル型MOSトランジスタC21fのゲートに印加するOR回路C21dとを有している。
また、第2の昇圧電位発生回路C22は、上記第2のパルス信号発生回路C12から出力されるパルス信号を、昇圧して出力するものであり、第1の昇圧電位発生回路C21と同一の回路構成を有している。
第1の論理回路C31は、入力ノードTinに入力された入力信号IN1と、第1のパルス信号発生回路C11の出力信号とを入力とするNAND回路C31aと、該NAND回路31aの出力信号を反転する否定回路C31bとからなり、第1のパルス信号発生回路C11で発生したパルス信号を波形整形して上記第1のVDD1系Nチャネル型MOSトランジスタQln1のゲートに印加する出力するものである。第2の論理回路C32は、入力信号IN1を入力とする否定回路C1の出力信号と、第2のパルス信号発生回路C12の出力信号とを入力とするNAND回路C32aと、該NAND回路32aの出力信号を反転する否定回路C32bとからなり、第2のパルス信号発生回路C12で発生したパルス信号を波形整形して上記第2のVDD1系Nチャネル型MOSトランジスタQln2のゲートに印加するものである。
なお、否定回路C1の具体的な回路構成は図示していないが、否定回路C1は、低電源電圧VDD1と接地電圧VSSとの間にPチャネル型MOSトランジスタとNチャネル型MOSトランジスタとを直列に接続し、これらのトランジスタのゲートを共通接続してなる回路構成となっている。
次に動作について説明する。
図3は、実施の形態1の電圧レベル変換回路100aの動作を説明する波形図である。
この電圧レベル変換回路100aでは、入力端子Tinに入力されたVDD1系の入力信号IN1は、VDD2系の出力信号OUT1に変換され、出力端子OUT1から出力される。
例えば、VDD1系の入力信号IN1の論理レベルがLレベルからHレベルに遷移すると、第1のパルス信号発生回路C11は、入力信号IN1の論理レベルの遷移を検出し、入力信号IN1の立ち上がりタイミングtuに同期したVDD1系のワンショットパルス信号を発生する。
つまり、この第1のパルス信号発生回路C11では、入力信号IN1がLレベルからHレベルに遷移したとき、NAND回路C11fの一方の入力電位は、入力信号の遷移タイミングと同時にLレベルからHレベルに変化し、他方の入力電位は、入力信号IN1の遷移タイミングから、5段の否定回路C11a〜C11eに相当する遅延時間だけ遅れてHレベルからLレベルに変化する。このため、NAND回路C11fの両入力電位がHレベルである期間の間、NAND回路C11fの出力電位はLレベルとなり、その後段の否定回路C11gからは、入力信号IN1の遷移に同期して立ち上がるパルス信号が出力されることとなる。なお、入力信号のレベルがHレベルからLレベルに変化したときは、NAND回路C11fの両入力電位がHレベルである期間はなく、否定回路C11gの出力電位はLレベルのまま変化することはない。また、入力信号IN1がLレベルからHレベルに遷移したときには、否定回路C1の出力信号の論理レベルはHレベルからLレベルに変化することとなるので、第2のパルス信号発生回路C12では、入力信号IN1の遷移は検出されない。
そして、第1のパルス信号発生回路C11から出力されたパルス信号が第1の昇圧電位発生回路C21に入力されると、該第1の昇圧電位発生回路C21は、該VDD1系のワンショットパルス信号を、そのパルス高さ電圧VDD1がその2倍の電圧(2・VDD1)となるよう昇圧したパルス信号を発生し、この昇圧したパルス信号をVDD2系のPチャネル型MOSトランジスタQhn3のゲートに印加する。
つまり、この第1の昇圧電位発生回路C21では、入力ノードINHに印加された信号の論理レベルがLレベルであるときは、AND回路C21cの出力及びOR回路C21dの出力がともにLレベルであるため、PチャンネルMOSトランジスタC21fがオンし、出力ノードOUTHの電位は、低電源電圧VDD1と等しい電位となる。このとき、キャパシタC21cは、出力端OUTH側ノードが低電源電圧VDD1と等しい電位となるよう充電される。
また、昇圧電位発生回路C21は、入力端INHにパルス信号発生回路C11からのパルス信号が入力され、入力端INHの電位レベルがLレベルからHレベルに遷移すると、AND回路C21c及びOR回路C21dの一方の入力電位は、入力端INH1の電位遷移タイミングと同時にLレベルからHレベルに変化し、これらの回路C21c及びC21dの他方の入力電位は、入力端INH1の電位遷移タイミングから、2段の否定回路C21a及びC21bに相当する遅延時間だけ遅れてLレベルからHレベルに変化する。このため、OR回路C21dの出力電位がLレベルからHレベルに遷移した後に、AND回路C21cの出力電位がLレベルからHレベルに遷移する。言い換えると、Pチャネル型MOSトランジスタC21fがオフした後に、キャパシタC21eのAND回路側ノードが低電源電圧VDD1と等しい電位となる。これにより、キャパシタC21eの出力端側ノードは、接地電圧VSSに対して、低電源電圧VDD1の約2倍に相当する電位に昇圧される。また、入力端INHに入力されたパルス信号が立ち下がりタイミング(T=tu1)で、AND回路C21cの出力電位がHレベルからLレベルに遷移すると、キャパシタC21eの出力端側ノードの電位は、昇圧された電圧(2・VDD1)から、低電源電圧VDD1に戻ることとなる。
上記パルス信号発生回路C11から出力されたパルス信号が第1の論理回路C31に入力されると、該第1の論理回路C31は、該パルス信号を波形整形して、上記ラッチノードN10から電荷を引き抜くVDD1系のNチャネル型MOSトランジスタQln1のゲートに印加する。つまり、第1の論理回路C31では、入力信号IN1と、パルス信号発生回路C11から出力されるパルス信号とがNAND回路C31aに入力されると、NAND回路C31aは、入力信号とパルス信号の論理積の反転信号を否定回路C31bに出力し、否定回路C31bは、該反転信号を反転して、入力信号とパルス信号の論理積信号をNチャネル型MOSトランジスタQln1のゲートに出力する。
このように、VDD1系の入力信号IN1の論理レベルがLレベルからHレベルに遷移したときには(T=tu)、一方のラッチノードN10を放電するVDD1系のNチャネル型MOSトランジスタQln1のゲートには、入力信号IN1の遷移と同期したパルス信号が印加され、同時に、該ラッチノードN10とNチャネル型MOSトランジスタQln1との間に接続されたVDD2系Nチャネル型MOSトランジスタQhn3のゲートには、昇圧されたVDD1系パルス信号が印加される。これによりラッチノードN10の電位がLレベルとなる。
一方、VDD1系の入力信号IN1の論理レベルがHレベルからLレベルに遷移すると、該入力信号IN1を入力とする否定回路C1の出力信号がLレベルからHレベルに遷移することとなる。このため、第2のパルス信号発生回路C12が、第1のパルス信号発生回路C11と同様に動作して、入力信号の論理レベルの遷移を検出し、入力信号IN1の立ち下がりタイミング(T=td)に同期したVDD1系のワンショットパルス信号を、第2の昇圧電位発生回路C22及び第2の論理回路C32に出力する。なお、このとき、第1のパルス信号発生回路C11では、その入力信号がHレベルからLレベルに遷移するので、入力信号IN1の遷移は検出されない。
すると、第2の昇圧電位発生回路C22は、上記第1の昇圧電位発生回路C21と同様に動作して、該VDD1系のワンショットパルス信号に同期した、そのパルス高さ電圧VDD1をその2倍の電圧レベル(2・VDD1)まで昇圧したパルス信号を発生し、この昇圧したパルス信号を、ラッチノードN11から電荷を引き抜くVDD2系のPチャネル型MOSトランジスタQhn4のゲートに印加する。また、第2の論理回路C32は、上記第1の論理回路C31と同様に動作して、上記第2のパルス信号発生回路C12から信号されたVDD1系のパルス信号を波形整形し、該波形整形されたパルス信号を、上記ラッチノードN11から電荷を引き抜く、上記VDD2系Nチャネル型MOSトランジスタQhn4と直列に接続されたVDD1系のNチャネル型MOSトランジスタQln1のゲートに印加する。
従って、VDD1系の入力信号IN1の論理レベルがHレベルからLレベルに遷移したときには(T=td)、他方のラッチノードN11を放電するVDD1系のNチャネル型MOSトランジスタQln2のゲートには、入力信号IN1の遷移と同期したパルス信号が印加され、同時に、該ラッチノードN11とNチャネル型MOSトランジスタQln2との間に接続されたVDD2系Nチャネル型MOSトランジスタQhn4のゲートには、昇圧されたVDD1系パルス信号が印加される。これによりラッチノードN11の電位がLレベルとなる。
次にラッチ回路110の動作について説明する。
VDD1系の入力信号N1がLレベルからHレベルに遷移したとき(T=tu)、ラッチ回路110のラッチノードN10はLレベルとなり、Pチャネル型MOSトランジスタQhp2がオンし、Nチャネル型MOSトランジスタQhn2がオフする。これにより、ラッチノードN11の電位は高電源電圧VDD2となり、出力端子OUT1は、VDD2系のHレベル電位となる。
一方、VDD1系の入力信号N1がHレベルからLレベルに遷移したとき(T=td)、ラッチ回路110のラッチノードN11はLレベルとなり、Pチャネル型MOSトランジスタQhp1がオンし、Nチャネル型MOSトランジスタQhn1がオフする。これにより、ラッチノードN10の電位は、VDD2系のHレベル電位VDD2となり、Pチャネル型MOSトランジスタQhp2がオンし、Nチャネル型MOSトランジスタQhn2がオフする。従って、ラッチノードN11の電位は接地電圧VSSとなり、出力端子OUT1はLレベル電位となる。
なお、入力信号IN1がLレベルあるいはHレベルを保持している状態では、パルス信号発生回路C11,C12はパルス信号を発生することはなく、昇圧電位発生回路C21,C22の出力ノードN15,N16は、VDD1系Hレベル電位VDD1に保持され、論理回路C31,C32の出力ノードN18,N20の電位はLレベルに保持される。従って、この状態では、VDD1系Nチャネル型MOSトランジスタQln1,Qln2は完全にオフとなり、ラッチ回路110は、ラッチノードの電位をそのまま保持する。
このように本実施の形態1では、低電圧系入力信号IN1の電圧レベルを高電圧系信号の電圧レベルに変換する電圧レベル変換回路100aにおいて、高電圧系トランジスタからなるラッチ回路110と、入力信号の立ち上がりを検出して第1のパルス信号を発生するパルス信号発生回路C11と、入力信号の立ち下がりを検出して第2のパルス信号を発生するパルス信号発生回路C12と、上記第1,第2のパルス信号を昇圧する第1,第2の昇圧電位発生回路C21,C22と、ラッチ回路の1対のラッチノードの一方及び他方を放電する第1及び第2の高電圧系Nチャネル型MOSトランジスタQhp3及びQhp4とを備え、昇圧した第1及び第2のパルス信号を該MOSトランジスタQhp3及びQhp4に印加するので、低電圧系入力信号が遷移したときには、ラッチノードを放電する高電圧系トランジスタの一方が一時的にオンして、高電圧系のラッチ回路のラッチレベルが確実に反転することとなる。これにより、高電圧系トランジスタの閾値電圧より低い低電圧系の入力信号により、上記高電圧系トランジスタからなるラッチ回路を確実に動作させることができ、より低い内部電圧による低電圧動作を可能とする電圧レベル変換回路を実現することができる。
また、この実施の形態1では、ラッチ回路を、各ラッチノードN10,N11を充電するPチャネル型MOSトランジスタQhp1,Qhp2と、各ラッチノードN10,N11を放電するNチャネル型MOSトランジスタQhn1,Qhn2とから構成したので、ラッチノードの電位を、すばやく入力信号に応じた論理に設定することができる。
また、この実施の形態1では、ラッチノードを放電する各高電圧系Nチャネル型MOSトランジスタQhn3,Qhn4と直列に、第1、第2パルス信号により制御される低電圧系Nチャネル型MOSトランジスタQln1,Qln2を接続しているので、入力信号が遷移せずに一定の論理電圧レベルに維持されている状態では、低電圧系のNチャネル型MOSトランジスタQln1,Qln2は完全にオフすることとなり、Hレベル電位をラッチしているラッチノードから接地側へのリーク電流を阻止することができる。
さらに、低電圧系Nチャネル型MOSトランジスタが高電圧系Nチャネル型MOSトランジスタを介して高電源電圧VDD2に接続されているので、低電圧系Nチャネル型MOSトランジスタのドレインに高電源電圧VDD2が印加されるのを回避することができる。
なお、上記実施の形態1では、昇圧電位発生回路は、VDD2系Nチャネル型MOSトランジスタのゲートに印加される昇圧される電圧を、低電源電圧VDD1の2倍の電圧とするものであるが、この昇圧電位発生回路は、昇圧電圧を、VDD1電圧からトランジスタのしきい値電圧程度高い電圧とするものでもよい。
このような昇圧電位発生回路は、具体的には、図2(b)に示す昇圧回路において、電源電圧VDD1と昇圧ノードである出力ノードOUTH1との間にNチャネル型MOSトランジスタを接続し、そのドレイン及びゲートを出力ノードOUTH1に接続することにより実現できる。
(実施の形態2)
図4は、本発明の実施の形態2による電圧レベル変換回路を説明する図である。
本実施の形態2の電圧レベル変換回路100bは、実施の形態1の4つのMOSトランジスタからなるラッチ回路110に代わる、6つのMOSトランジスタからなるラッチ回路120を備えたものであり、その他の構成は、実施の形態1と同一である。
ここで、ラッチ回路120は、高電源電圧VDD2と接地電圧VSSとの間に、電源側から順次、第1のPチャネル型MOSトランジスタQhp1、第3のPチャネル型MOSトランジスタQhp3、第1のNチャネル型MOSトランジスタQhn1を直列に接続してなる第1の直列回路と、高電源電圧VDD2と接地電圧VSSとの間に、電源側から順次、第2のPチャネル型MOSトランジスタQhp2、第4のPチャネル型MOSトランジスタQhp4、第2のNチャネル型MOSトランジスタQhn2を直列に接続してなる第2の直列回路とを備えたものである。そして、このラッチ回路120では、Pチャネル型MOSトランジスタQhp1とPチャネル型MOSトランジスタQhp3の接続点であるラッチノードN10は、Pチャネル型MOSトランジスタQhp2及びNチャネル型MOSトランジスタQhn2のゲートに接続されている。Pチャネル型MOSトランジスタQhp2とPチャネル型MOSトランジスタQhp4の接続点であるラッチノードN11は、Pチャネル型MOSトランジスタQhp1及びNチャネル型MOSトランジスタQhn1のゲートに接続されている。また、Pチャネル型MOSトランジスタQhp3のゲートは、第1の論理回路C31の出力ノードN18に接続され、Pチャネル型MOSトランジスタQhp4のゲートは、第2の論理回路C32の出力ノードN20に接続されている。
次に動作について説明する。
この実施の形態2の電圧レベル変換回路100bは、ラッチ回路120が入力信号の電圧レベルをラッチする動作のみ実施の形態1のものと異なっている。
つまり、この実施の形態2のラッチ回路120では、VDD1系の入力信号N1がLレベルからHレベルに遷移したとき、第1の論理回路C31で波形整形されたパルス信号が、ラッチノードN10を放電する低電圧系のNチャネル型MOSトランジスタQln1のゲート、及びラッチ回路120の高電圧系Pチャネル型MOSトランジスタQhp3のゲートに印加され、第1の昇圧電位発生回路C21で昇圧されたパルス信号が、ラッチノードN10を放電する高電圧系Nチャネル型MOSトランジスタQhn3のゲートに印加される。すると、トランジスタQhn3及びQln1がオンし、ラッチノードN10から電荷がこれらのトランジスタQhn3及びQln1を介して引き抜かれる。このとき、ラッチノードN10と高電位電源VDD2との間に接続されている高電圧系Pチャネル型MOSトランジスタQhp3はほぼオフ状態となる。これにより、高電源電圧VDD2からラッチノードN10への電荷の供給が小さく抑えられ、ラッチノードN10の電位はすばやくHレベルからLレベルに遷移することとなる。
一方、VDD1系の入力信号N1がHレベルからLレベルに遷移したときには、トランジスタQhn4及びQln2がオンし、ラッチノードN11から電荷がこれらのトランジスタQhn4及びQln2を介して引き抜かれる。このとき、ラッチノードN11と高電位電源VDD2との間に接続されている高電圧系Pチャネル型MOSトランジスタQhp4はほぼオフ状態となる。これにより、高電源電圧VDD2からラッチノードN11への電荷の供給が小さく抑えられ、ラッチノードN11の電位はすばやくHレベルからLレベルに遷移することとなる。
なお、入力信号IN1がLレベルあるいはHレベルを保持している状態では、実施の形態1と同様、VDD1系Nチャネル型MOSトランジスタQln1,Qln2は完全にオフとなり、ラッチ回路120は、ラッチノードの電位をそのまま保持する。
このように本実施の形態2では、実施の形態1のラッチ回路110に代わる、入力信号の論理レベルをラッチし、かつラッチノードN10,N11の放電の際に、高電源電圧VDD2からラッチノードN10,N11に電荷が供給されるのを抑える高電圧系Pチャネル型MOSトランジスタQhp3、Qhp4を有するラッチ回路120を備えたので、入力信号IN1が遷移したとき、ラッチノードN10あるいはN11がより高速にHレベルからLレベルに遷移することとなり、より高速な動作が可能な電圧レベル変換回路を得ることができる。
(実施の形態3)
図5は、本発明の実施の形態3による電圧レベル変換回路を説明する図である。
本実施の形態3の電圧レベル変換回路100cは、実施の形態2の電圧レベル変換回路100bを構成する回路及び素子に加えて、電源投入時にパルス信号を発生する回路を備え、電源投入時に入力信号の論理レベルと出力信号の論理レベルとが一致するようにしたものである。
すなわち、この実施の形態3の電圧レベル変換回路100cは、実施の形態2の電圧レベル変換回路100bと同様、ラッチ回路120と、第1,第2のパルス信号発生回路C11,C12と、第1,第2の昇圧電位発生回路C21,C22と、第1,第2の論理回路C31,C32と、ラッチノードN10,N11を放電するNチャネル型MOSトランジスタQhn3,Qln1及びQhn4,Qln2とを有している。
そして、この実施の形態3の電圧レベル変換回路100cは、電源投入時にワンショットパルス信号を発生するパルス信号発生回路C41と、該パルス信号発生回路C41から出力されたパルス信号と入力信号IN1との排他的論理和を算出し、算出した論理演算信号をパルス信号発生回路C11、第1の論理回路C31、及び否定回路C1に出力する排他的論理和回路C33とを有している。ここでは、パルス発生回路C41はVDD1系の回路である。
次に動作について説明する。
この実施の形態3の電圧レベル変換回路100cは、電源投入時に、入力信号の論理レベルと出力信号の論理レベルとが一致するよう動作する点のみ、実施の形態2のものと異なっている。
つまり、この実施の形態3の電圧レベル変換回路100cでは、電源投入時には、パルス信号発生回路C41がワンショットパルス信号を発生し、排他的論理和回路C33は、該ワンショットパルス信号と入力信号との排他的論理和を演算し、演算結果を出力する。
例えば、電源投入時に、入力信号の論理レベルがLレベルである場合、排他的論理和回路C33の出力信号の論理レベルは、Lレベルから一旦Hレベルとなった後、Lレベルに戻る。これにより、電源投入直後には、第1及び第2のパルス信号発生回路C11及びC12が順次パルス信号を発生することとなり、ラッチ回路120は、出力端子Toutの電位レベルをHレベルに確定した後、Lレベルに反転する。従って、電源投入時に、電圧レベル変換回路の入力信号がLレベルである場合、電圧レベル変換回路の出力信号は、必ずLレベルとなる。
一方、電源投入時に、入力信号の論理レベルがHレベルである場合、排他的論理和回路C33の出力信号の論理レベルは、Hレベルから一旦Lレベルとなった後、Hレベルに戻る。これにより、電源投入直後には、第2及び第1のパルス信号発生回路C12及びC11が順次パルス信号を発生することとなり、ラッチ回路120は、出力端子Toutの電位レベルをLレベルに確定した後、Hレベルに反転する。従って、電源投入時に、電圧レベル変換回路の入力信号がHレベルである場合、電圧レベル変換回路の出力信号は、必ずHレベルとなる。
このように本実施の形態3の電圧レベル変換回路100cでは、実施の形態2の電圧レベル変換回路100bを構成する回路及びトランジスタに加えて、電源投入時にワンショットパルス信号を発生するパルス信号発生回路C41を備え、ワンショットパルス信号と入力信号との排他的論理和を、第1のパルス信号発生回路C11,第1の論理回路C31,及び否定回路C1に出力するので、電源投入時には、ラッチ回路120のラッチ出力の論理レベルが、入力信号の論理レベルとは逆の論理レベルから、入力信号の論理レベルと一致した論理レベルに変化することとなり、これにより、電源投入直後には、電圧レベル変換回路の出力信号の論理レベルを、電圧レベル変換回路の入力信号の論理レベルと一致させることが可能となる。このため、この実施の形態の電圧レベル変換回路は、DC的な信号の電圧レベルを、低電圧系レベルから高電圧系レベルに変換する回路としても使用可能である。
なお、本実施の形態3では、1つの電圧レベル変換回路が、電源投入時にワンショットパルス信号を発生するパルス信号発生回路C41を1つ有する場合について説明したが、電源投入時にワンショットパルス信号を発生するパルス信号発生回路C41は、複数の電圧レベル変換回路が共有するものであってもよい。つまり、この場合、電源投入時にはパルス信号発生回路C41がワンショットパルス信号を発生し、該ワンショットパルス信号が、複数の電圧レベル変換回路に入力され、各電圧レベル変換回路における排他的論理和回路で、入力信号とワンショットパルス信号との論理演算が行われ、各電圧レベル変換回路で、電源投入時に、出力信号の論理レベルが、入力信号の論理レベルと一致することとなる。
さらに、この実施の形態3では、実施の形態2の電圧レベル変換回路100bにおいて、電源投入時にパルス信号を発生する回路を備え、電源投入時に入力信号の論理レベルと出力信号の論理レベルとが一致するようにした電圧レベル変換回路を示したが、この実施の形態3の電圧レベル変換回路は、実施の形態1の電圧レベル変換回路100aにおいて、電源投入時にパルス信号を発生する回路C41を備え、電源投入時に入力信号の論理レベルと出力信号の論理レベルとが一致するようにしたものであってもよい。
(実施の形態4)
本実施の形態4は、高電源電圧を電源とするラッチ回路を有する電圧レベル変換回路において、該ラッチ回路のラッチノードと接地電圧源との間に高電圧系Nチャネル型MOSトランジスタと低電圧系Nチャネル型MOSトランジスタを直列に接続し、低電圧系Nチャネル型MOSトランジスタのゲートには入力信号あるいはその反転信号を印加し、高電圧系のNチャネル型MOSトランジスタのゲートには、入力信号が遷移したとき、低電圧系の論理電圧レベルを有するパルス信号を、パルス高さ電圧を昇圧して印加する回路構成を基本とするものである。
図6は、この実施の形態4による電圧レベル変換回路100dの全体構成を示す回路図である。
この電圧レベル変換回路100dは、実施の形態1と同様、低電源電圧VDD1に対応した論理電圧を有する入力信号IN1を、高電源電圧VDD2に対応した論理電圧を有する出力信号OUT1に変換して出力する回路であり、以下詳述する。
すなわち、この電圧レベル変換回路100dは、高電源電圧と接地電圧との間にPチャネル型MOSトランジスタとNチャネル型MOSトランジスタとを直列に接続してなる第1及び第2の直列回路を有し、各直列回路とトランジスタ接続点を一対のラッチノードN10及びN11とするラッチ回路110と、ラッチノードN10と接地電源VSSとの間に高電圧系Nチャネル型MOSトランジスタQhn3と低電圧系のNチャネル型MOSトランジスタQln1を直列に接続してなる、ラッチノードN10を放電する第3の直列回路と、ラッチノードN11と接地電圧VSSとの間に高電圧系Nチャネル型MOSトランジスタQhn4と低電圧系Nチャネル型MOSトランジスタQln2を直列に接続してなる、ラッチノードN11を放電する第4の直列回路とを有している。ここで、ラッチ回路及びラッチノードを放電する直列回路は、実施の形態1のものと同一のものである。
また、電圧レベル変換回路100dは、入力信号IN1の論理レベルが遷移したとき、パルス信号を発生する第1のパルス信号発生回路C11と、該第1のパルス信号発生回路C11から出力されるパルス信号の論理電圧を昇圧し、該論理電位を昇圧したパルス信号を第3の直列回路のラッチノード側MOSトランジスタQhn3のゲートに印加する第1の昇圧電位発生回路C21と有している。また、電圧レベル変換回路100dは、入力信号IN1を入力とし、該入力信号の反転信号を出力する否定回路C1と、該反転信号の論理レベルが遷移したとき、パルス信号を発生する第2のパルス信号発生回路C12と、該第2のパルス信号発生回路C12から出力されるパルス信号の論理電圧を昇圧し、該論理電位を昇圧したパルス信号を第4の直列回路のラッチノード側MOSトランジスタQhn4のゲートに印加する第2の昇圧電位発生回路C22とを有している。
ここで、否定回路C1、第1,第2のパルス信号発生回路C11,C12、第1,第2の昇圧回路C21,C22は、実施の形態1におけるものと同一のものである。
そして、この実施の形態4では、第3の直列回路の接地側トランジスタQln1のゲートは入力端子Tinに接続され、第4の直列回路の接地側トランジスタQln2のゲートは否定回路C1の出力ノードN14に接続されている。
次に動作について説明する。
この電圧レベル変換回路100dでは、入力端子Tinに入力されたVDD1系の入力信号IN1は、VDD2系の出力信号OUT1に変換され、出力端子Toutから出力される。
例えば、VDD1系の入力信号IN1の論理レベルがLレベルからHレベルに遷移すると、上記ラッチノードN10から電荷を引き抜くVDD1系Nチャネル型MOSトランジスタQln1のゲートの電位は、LレベルからHレベルに変化する。また、このとき、第1のパルス信号発生回路C11は、入力信号の論理レベルの遷移を検出し、入力信号IN1の立ち上がりタイミングtuに同期したVDD1系のワンショットパルス信号を発生する。そして、第1のパルス信号発生回路C11から出力されたパルス信号が第1の昇圧電位発生回路C21に入力されると、該第1の昇圧電位発生回路C21は、該VDD1系のワンショットパルス信号をそのパルス高さ電圧VDD1がその2倍の電圧レベル(2・VDD1)となるよう昇圧したパルス信号を発生し、この昇圧したパルス信号をVDD2系のPチャネル型MOSトランジスタQhn3のゲートに印加する。なお、このとき、第2のパルス信号発生回路C11では、その入力信号がHレベルからLレベルに遷移するので、入力信号IN1の遷移は検出されない。
このように、VDD1系の入力信号IN1の論理レベルがLレベルからHレベルに遷移したときには、一方のラッチノードN10を放電するVDD1系Nチャネル型MOSトランジスタQln1のゲートの電位は、LレベルからHレベルに変化し、同時に、該ラッチノードN10とNチャネル型MOSトランジスタQln1との間に接続されたVDD2系Nチャネル型MOSトランジスタQhn3のゲートには、昇圧されたVDD1系パルス信号が印加される。これによりラッチノードN10の電位がLレベルとなる。
すると、ラッチ回路110は実施の形態1と同様に動作して、出力信号OUT1のの論理電圧は、Lレベル電圧からVDD2系のHレベル電圧となる。
一方、VDD1系の入力信号IN1の論理レベルがHレベルからLレベルに遷移すると、該入力信号IN1を入力とする否定回路C1の出力信号がLレベルからHレベルに遷移することとなる。このため、上記ラッチノードN11から電荷を引き抜くVDD1系Nチャネル型MOSトランジスタQln2のゲートの電位は、LレベルからHレベルに変化する。また、このとき、第2のパルス信号発生回路C12が、第1のパルス信号発生回路C11と同様に動作して、入力信号の論理レベルの遷移を検出し、入力信号IN1の立ち上がりタイミングに同期したVDD1系のワンショットパルス信号を、第2の昇圧電位発生回路C22に出力する。なお、このとき、第1のパルス信号発生回路C11では、その入力信号がHレベルからLレベルに遷移するので、入力信号IN1の遷移は検出されない。
すると、第2の昇圧電位発生回路C22は、上記第1の昇圧電位発生回路C21と同様に動作して、該VDD1系のワンショットパルス信号をそのパルス高さ電圧VDD1がその2倍の電圧レベル(2・VDD1)となるよう昇圧したパルス信号を発生し、この昇圧したパルス信号を、ラッチノードN11から電荷を引き抜くVDD2系のPチャネル型MOSトランジスタQhn4のゲートに印加する。
従って、VDD1系の入力信号IN1の論理レベルがHレベルからLレベルに遷移したときには、他方のラッチノードN11を放電するVDD1系のNチャネル型MOSトランジスタQln2のゲートの電位は、LレベルからHレベルに変化し、同時に、該ラッチノードN11とNチャネル型MOSトランジスタQln2との間に接続されたVDD2系Nチャネル型MOSトランジスタQhn4のゲートには、昇圧されたVDD1系パルス信号が印加される。これによりラッチノードN11の電位がLレベルとなる。
すると、ラッチ回路110は実施の形態1と同様に動作して、出力信号OUT1の論理電圧は、高電圧系のHレベル電圧からLレベル電圧となる。
なお、入力信号IN1がLレベルあるいはHレベルを保持している状態では、パルス信号発生回路C11,C12はパルス信号を発生することはなく、昇圧電位発生回路C21,C22の出力ノードN15,N16は、VDD1系Hレベル電位VDD1に保持される。従って、この状態では、VDD1系Nチャネル型MOSトランジスタQln1,Qln2は完全にオフとなり、ラッチ回路110は、ラッチノードの電位をそのまま保持する。
このように本実施の形態4では、低電圧系入力信号の電圧レベルを高電圧系信号の電圧レベルに変換する電圧レベル変換回路100dにおいて、高電圧系トランジスタからなるラッチ回路110と、入力信号の立ち上がりを検出して第1のパルス信号を発生するパルス信号発生回路C11と、入力信号の立ち下がりを検出して第2のパルス信号を発生するパルス信号発生回路C12と、上記第1,第2のパルス信号を昇圧する第1,第2の昇圧電位発生回路C21,C22と、ラッチ回路の1対のラッチノードの一方及び他方を放電する第1及び第2の高電圧系Nチャネル型MOSトランジスタQhn3及びQhn4とを備え、昇圧した第1及び第2のパルス信号を該MOSトランジスタQhn3及びQhn4に印加するので、低電圧系の入力信号が遷移したときには、ラッチノードを放電する高電圧系トランジスタの一方が一時的にオンして、高電圧系のラッチ回路のラッチレベルが確実に反転することとなる。これにより、高電圧系トランジスタの閾値電圧より低い低電圧系の入力信号により、上記高電圧系トランジスタからなるラッチ回路を確実に動作させることができ、より低い内部電圧による低電圧動作を可能とする電圧レベル変換回路を提供することができる。
また、この実施の形態4では、ラッチノードを放電する各高電圧系Nチャネル型MOSトランジスタQhn3,Qhn4と直列に低電圧系Nチャネル型MOSトランジスタQln1,Qln2を接続しているので、入力信号が遷移せずに一定の論理電圧レベルに維持されている状態では、低電圧系のNチャネル型MOSトランジスタQln1,Qln2は完全にオフすることとなり、Hレベル電位をラッチしているラッチノードからのリーク電流を回避することができる。
さらに、低電圧系Nチャネル型MOSトランジスタが高電圧系Nチャネル型MOSトランジスタを介して高電源電圧VDD2に接続されているので、低電圧系Nチャネル型MOSトランジスタのドレインに高電源電圧が印加されるのを回避することができる。
そして、この実施の形態4では、低電圧系Nチャネル型MOSトランジスタQln1,Qln2を、入力信号あるいはその反転信号により制御するので、低電圧系Nチャネル型MOSトランジスタQln1,Qln2を制御する回路構成を簡略化することができる。
(実施の形態5)
図7は、本発明の実施の形態5による電圧レベル変換回路を説明する図である。
本実施の形態5の電圧レベル変換回路100eは、実施の形態4の電圧レベル変換回路100dを構成する回路及び素子に加えて、電源投入時にパルス信号を発生する回路C41を備え、電源投入時に入力信号の論理レベルと出力信号の論理レベルとが一致するようにしたものである。
すなわち、この実施の形態5の電圧レベル変換回路100eは、実施の形態4の電圧レベル変換回路100dと同様、ラッチ回路110と、第1,第2のパルス信号発生回路C11,C12と、第1,第2の昇圧電位発生回路C21,C22と、ラッチノードN10及びN11を放電するNチャネル型MOSトランジスタQhn3,Qln1及びQhn4,Qln2とを有している。
そして、この実施の形態5の電圧レベル変換回路100eは、電源投入時にワンショットパルス信号を発生するパルス信号発生回路C41と、該パルス信号発生回路C41から出力されたパルス信号と入力信号IN1との排他的論理和を算出し、算出した論理演算信号を、第1のパルス信号発生回路C11、第1の論理回路C31、及びNチャネル型MOSトランジスタQln1に出力する排他的論理和回路C33とを有している。ここでは、パルス発生回路C41はVDD1系の回路である。
次に動作について説明する。
この実施の形態5の電圧レベル変換回路100eは、電源投入時に、入力信号の論理レベルと出力信号の論理レベルとが一致するよう動作する点のみ、実施の形態4のものと異なっている。
つまり、この実施の形態5の電圧レベル変換回路100eでは、電源投入時には、パルス信号発生回路C41がワンショットパルス信号を発生し、排他的論理和回路C33は、該ワンショットパルス信号と入力信号との排他的論理和を演算し、演算結果を出力する。
例えば、電源投入時に、入力信号の論理レベルがLレベルである場合、排他的論理和回路C33の出力信号の論理レベルは、Lレベルから一旦Hレベルとなった後、Lレベルに戻る。これにより、電源投入直後には、第1及び第2のパルス信号発生回路C11及びC12が順次パルス信号を発生することとなり、ラッチ回路110は、出力端子Toutの電位レベルをHレベルに確定した後、Lレベルに反転する。従って、電源投入時に、電圧レベル変換回路の入力信号がLレベルである場合、電圧レベル変換回路の出力信号は、必ずLレベルとなる。
一方、電源投入時に、入力信号の論理レベルがHレベルである場合、排他的論理和回路C33の出力信号の論理レベルは、Hレベルから一旦Lレベルとなった後、Hレベルに戻る。これにより、電源投入直後には、第2及び第1のパルス信号発生回路C12及びC11が順次パルス信号を発生することとなり、ラッチ回路110は、出力端子Toutの電位レベルをLレベルに確定した後、Hレベルに反転する。従って、電源投入時に、電圧レベル変換回路の入力信号がHレベルである場合、電圧レベル変換回路の出力信号は、必ずHレベルとなる。
このように本実施の形態5の電圧レベル変換回路100eでは、実施の形態4の電圧レベル変換回路100dを構成する回路及びトランジスタに加えて、電源投入時にワンショットパルス信号を発生するパルス信号発生回路C41を備え、ワンショットパルス信号と入力信号との排他的論理和を、第1のパルス信号発生回路C11,Nチャネル型MOSトランジスタQlp1のゲート,及び否定回路C1に出力するので、電源投入時には、ラッチ回路110のラッチ出力の論理レベルが、入力信号の論理レベルとは逆の論理レベルから、入力信号の論理レベルと一致した論理レベルに変化することとなり、これにより、電源投入直後には、電圧レベル変換回路の出力信号の論理レベルを、電圧レベル変換回路の入力信号の論理レベルを一致させることが可能となる。このため、この実施の形態5の電圧レベル変換回路100eは、DC的な信号の電圧レベルを、低電圧系レベルから高電圧系レベルに変換する回路としても使用可能である。
なお、本実施の形態5では、1つの電圧レベル変換回路が、電源投入時にワンショットパルス信号を発生するパルス信号発生回路C41を1つ有する場合について説明したが、電源投入時にワンショットパルス信号を発生するパルス信号発生回路C41は、複数の電圧レベル変換回路が共有するものであってもよい。つまり、この場合、電源投入時にはパルス信号発生回路C41がワンショットパルス信号を発生し、該ワンショットパルス信号が、複数の電圧レベル変換回路に入力され、各電圧レベル変換回路における排他的論理和回路で、入力信号とワンショットパルス信号との論理演算が行われ、各電圧レベル変換回路で、電源投入時に、出力信号の論理レベルが、入力信号の論理レベルと一致することとなる。
(実施の形態6)
図8は、本発明の実施の形態6による電圧レベル変換回路を説明する図である。
本実施の形態6の電圧レベル変換回路100fは、実施の形態4の電圧レベル変換回路100dを構成する回路及び素子に加えて、電源投入時にパルス信号を発生する回路C42を備え、電源投入時に入力信号の論理レベルと出力信号の論理レベルとが一致するようにしたものである。
すなわち、この実施の形態6の電圧レベル変換回路100fは、実施の形態4の電圧レベル変換回路100dと同様、ラッチ回路110と、第1,第2のパルス信号発生回路C11,C12と、第1,第2の昇圧電位発生回路C21,C22と、ラッチノードN10及びN11を放電するNチャネル型MOSトランジスタQhn3,Qln1及びQhn4,Qln2とを有している。
そして、この実施の形態6の電圧レベル変換回路100fは、電源投入時にワンショットパルス信号を発生するパルス信号発生回路C42と、ラッチノードN10を放電する高電圧系Nチャネル型MOSトランジスタQhn3と並列に接続された高電圧系Nチャネル型MOSトランジスタQhn5と、ラッチノードN11を放電する高電圧系Nチャネル型MOSトランジスタQhn4と並列に接続された高電圧系Nチャネル型MOSトランジスタQhn6とを備え、電源投入時にパルス信号発生回路C42で発生されたワンショットパルス信号を上記MOSトランジスタQhn5及びQhn6のゲートに印加するものである。
次に動作について説明する。
この実施の形態6の電圧レベル変換回路100fは、電源投入時に、入力信号の論理レベルと出力信号の論理レベルとが一致するよう動作する点のみ、実施の形態4のものと異なっている。
つまり、この実施の形態6の電圧レベル変換回路100fでは、電源投入時には、パルス信号発生回路C42がワンショットパルス信号を発生し、該ワンショットパルス信号を、Nチャネル型MOSトランジスタQhn5及びQhn6のゲートに印加する。このため、電源投入時に、排他的論理和回路C42の出力信号の論理レベルは、Lレベルから一旦Hレベルとなった後、Lレベルに戻る。これにより、電源投入直後には、Nチャネル型MOSトランジスタQhn5及びQhn6が一旦オンすることとなる。
従って、入力信号の論理レベルがLレベルである場合、ラッチノードN11の電位が一旦Lレベルとなり、ラッチ回路110は、出力端子Toutの電位レベルをLレベルに確定する。従って、電源投入時に、電圧レベル変換回路の入力信号がLレベルである場合、電圧レベル変換回路の出力信号は、必ずLレベルとなる。
一方、電源投入時に入力信号の論理レベルがHレベルである場合、ラッチノードN10を放電するNチャネル型MOSトランジスタQln1がオンしている。この状態で、パルス信号発生回路C42からのパルス信号により、ラッチノードN10の電位が一旦Lレベルとなると、ラッチ回路110は、出力端子Toutの電位レベルをHレベルに確定する。従って、電源投入時に、電圧レベル変換回路の入力信号がHレベルである場合、電圧レベル変換回路の出力信号は、必ずHレベルとなる。
このように本実施の形態6の電圧レベル変換回路100fでは、実施の形態4の電圧レベル変換回路100dを構成する回路及びトランジスタに加えて、ラッチノードN10を放電する高電圧系Nチャネル型MOSトランジスタQhn3と並列に接続された高電圧系Nチャネル型MOSトランジスタQhn5と、ラッチノードN11を放電する高電圧系Nチャネル型MOSトランジスタQhn4と並列に接続された高電圧系Nチャネル型MOSトランジスタQhn6とを備え、電源投入時にパルス信号発生回路C42で発生されたワンショットパルス信号を上記MOSトランジスタQhn5及びQhn6のゲートに印加するので、電源投入時には、ラッチ回路110のラッチ出力の論理レベルが、入力信号の論理レベルと一致した論理レベルに確定されることとなり、これにより、電源投入直後には、電圧レベル変換回路の出力信号の論理レベルを、電圧レベル変換回路の入力信号の論理レベルを一致させることが可能となる。このため、この実施の形態の電圧レベル変換回路は、DC的な信号の電圧レベルを、低電圧系レベルから高電圧系レベルに変換する回路としても使用可能である。
なお、本実施の形態6では、1つの電圧レベル変換回路C42が、電源投入時にワンショットパルス信号を発生するパルス信号発生回路を1つ有する場合について説明したが、電源投入時にワンショットパルス信号を発生するパルス信号発生回路C42は、複数の電圧レベル変換回路が共有するものであってもよい。つまり、この場合、電源投入時にはパルス信号発生回路C42がワンショットパルス信号を発生し、該ワンショットパルス信号が、複数の電圧レベル変換回路に入力され、各電圧レベル変換回路における、ラッチノードを放電するトランジスタと並列に接続されたトランジスタが一時的にオンし、各電圧レベル変換回路で、電源投入時に、出力信号の論理レベルが、入力信号の論理レベルと一致することとなる。
(実施の形態7)
本実施の形態7は、高電源電圧を電源電圧とするラッチ回路を有する電圧レベル変換回路において、該ラッチ回路のラッチノードと接地電圧源との間に高電圧系Nチャネル型MOSトランジスタを接続し、入力信号が遷移したときに、高電圧系Nチャネル型MOSトランジスタのゲートには、低電圧系の論理電圧レベルを有するパルス信号を、その論理電圧レベルを2倍に昇圧して印加する回路構成を基本とするものである。
図9は、この実施の形態7による電圧レベル変換回路100gの全体構成を示す回路図である。
この電圧レベル変換回路100gは、低電源電圧VDD1に対応した論理電圧を有する入力信号IN1を、高電源電圧VDD2に対応した論理電圧を有する出力信号OUT1に変換して出力する回路であり、以下詳述する。
この電圧レベル変換回路100gは、実施の形態1のラッチ回路と同一構成のラッチ回路110と、該ラッチ回路110の一方のラッチノードN10と接地電圧VSSとの間に接続された第3のVDD2系Nチャネル型MOSトランジスタQhn3と、該ラッチ回路のもう一方のラッチノードN11と接地電圧VSSとの間に接続された第4のVDD2系Nチャネル型MOSトランジスタQhn4とを有している。ここで、ラッチ回路110を構成する4つのMOSトランジスタQhp1,Qhp2,Qhn1,Qhn2、並びに第3及び第4のNチャネル型MOSトランジスタQnn3及びQhn4は、しきい値の高い高耐圧トランジスタであり、高電源電圧VDD2により駆動される回路系(VDD2系)A2に属している。
電圧レベル変換回路100gは、入力信号IN1を入力とし、該入力信号IN1に基づいて、4つの出力ノードOUTP1〜OUTP4から論理信号を出力する第1の信号発生回路C51と、該信号発生回路C51からの4つの論理信号が入力される4つの入力ノードINH1〜INH4を有し、低電圧系論理信号の電位レベルを昇圧した論理信号を発生し、該昇圧した論理信号を上記第3のNチャネル型MOSトランジスタQhn3のゲートに印加する第1の昇圧電位発生回路C61とを有している。また、電圧レベル変換回路100gは、入力信号IN1を反転する否定回路C1と、該否定回路の出力信号に基づいて4つの出力ノードOUTP1〜OUTP4から論理信号を出力する第2の信号発生回路C52と、該信号発生回路C52からの4つの論理信号が入力される4つの入力ノードINH1〜INH4を有し、低電圧系論理信号の電位レベルを昇圧した論理信号を発生し、該昇圧した論理信号を上記第4のNチャネル型MOSトランジスタQhn4のゲートに印加する第2の昇圧電位発生回路C62とを有している。
ここで、否定回路C1、第1,第2の信号発生回路C51,C52、及び第1,第2の昇圧電位発生回路C61,C62は、低電源電圧VDD1により駆動されるものであり、以下具体的に説明する。
図10(a)は、第1の信号発生回路C51の具体的な回路構成を説明する図である。
この第1の信号発生回路C51は、1つの入力ノードINP1と、第1〜第4の4つの出力ノードOUTP1〜OUTP4とを有するものである。そして、この第1の信号発生回路C51は、入力ノードINP1に入力された入力信号IN1の立ち上がりタイミングt1(=tu)に同期してパルス信号を発生する第1のパルス信号発生回路C1Aと、該回路C1Aの出力ノードN21の電位を反転して、第1の出力ノードOUTP1に出力する否定回路C10とを有している。
第1の信号発生回路C51は、該出力ノードOUTP1に出力された反転信号の立ち上がりタイミングt2に同期してパルス信号を発生し、第2の出力ノードOUTP2に出力する第2のパルス信号発生回路C1Bと、該第2の出力ノードOUTP2を入力とする否定回路C20とを有している。
第1の信号発生回路C51は、否定回路C20の出力ノードN22に出力された反転信号の立ち上がりタイミングt3に同期してパルス信号を発生する第3のパルス信号発生回路C1Cと、該回路C1Cから出力されるパルス信号の論理電圧を昇圧し、該論理電位を昇圧したパルス信号を第3の出力ノードOUTP3に出力する昇圧電位発生回路C2Aと、上記第1及び第2のパルス信号発生回路C1A及びC1Bの出力を入力とする論理回路C3Acとを有している。
ここで、上記第1〜第3のパルス信号発生回路C1A〜C1Cは、図2に示す実施の形態1の第1のパルス信号発生回路C11と同一の回路構成を有し、また、上記昇圧電位発生回路C2Aは、図3に示す実施の形態1の第1の昇圧電位発生回路C21と同一の回路構成を有している。また、上記論理回路C3Aは、上記第1のパルス信号発生回路C1Aの出力信号を遅延する2段の否定回路C3Aa及びC3Abと、その後段の否定回路C3Abの出力ノードN24、第1のパルス信号発生回路C1Aの出力ノードN21、及び第2のパルス信号発生回路C1Bの出力ノードOUTP2を入力ノードとし、これらの出力ノードからの論理信号の論理和を第4の出力ノードOUTP4に出力する3入力NOR回路C3Acとから構成されている。
なお、上記第2の信号発生回路C52は、図10(a)に示す第1の信号発生回路C51と同一の回路構成を有している。
図10(b)は、上記第1の昇圧電位発生回路C61の具体的な回路構成を説明する図である。
この第1の昇圧電位発生回路C61は、第1〜第4の4つの入力ノードINH1〜INH4と、1つの出力ノードOUTH1とを有している。そして、この第1の昇圧電位発生回路C61は、低電源電圧VDD1と出力ノードOUTH1との間に接続された低電圧系Pチャネル型MOSトランジスタQlp6aと、出力ノードOUTH1と接地電圧VSSとの間に直列に接続された低電圧系Nチャネル型MOSトランジスタQln6a及びQln6bと、上記第2の入力ノードINH2と出力ノードOUTH1との間に接続されたキャパシタC61bとを有している。ここで、第1の入力ノードINH1は上記Pチャネル型MOSトランジスタQlp6aのゲートに接続され、上記第3及び第4の入力ノードINH3及びINH4は、低電圧系Nチャネル型MOSトランジスタQln6a及びQln6bのゲートに接続されている。
次に動作について説明する。
この電圧レベル変換回路100gでは、入力端子Tinに入力されたVDD1系の入力信号IN1は、VDD2系の出力信号OUT1に変換され、出力端子Toutから出力される。
例えば、入力端子Tinに入力された入力信号IN1の論理レベルがLレベルからHレベルに遷移すると(T=tu)、第1の信号発生回路C51は、該入力信号IN1に基づいて4つの論理信号を出力ノードOUTP1〜OUTP4から、第1の昇圧電位発生回路C61の対応する4つの入力ノードINH1〜INH4に出力する。すると、該第1の昇圧電位発生回路C61は、第1の信号発生回路C51からの4つの出力信号に基づいて、低電源電圧VDD1の2倍の電位に昇圧されたパルス信号を発生し、高電圧系Nチャネル型MOSトランジスタQhn3のゲートに印加する。
なお、第2の信号発生回路C52には、入力信号の反転信号が入力されるため、入力信号IN1の論理レベルがLレベルからHレベルに遷移するときは(T=tu)、第2の信号発生回路C52の入力ノードINP1の電位レベルはHレベルからLレベルに変化することとなる。このため、該第2の信号発生回路C52における第1のパルス信号発生回路C1Aはパルス信号を発生せず、第2の信号発生回路C52及びその後段の第2の昇圧電位発生回路C62は動作しない。従って、ラッチ回路110のラッチノードN11を放電するNチャネル型トランジスタは動作しない。
一方、入力端子Tinに入力された入力信号IN1の論理レベルがHレベルからLレベルに遷移すると(T=td)、第2の信号発生回路C52は、該入力信号IN1の反転信号である否定回路C1の出力信号に基づいて4つの論理信号を出力ノードOUTP1〜OUTP4から、第2の昇圧電位発生回路C62の対応する4つの入力ノードINH1〜INH4に出力する。すると、該第2の昇圧電位発生回路C62は、第2の信号発生回路C52からの4つの出力信号に基づいて、低電源電圧VDD1の2倍の電位に昇圧されたパルス信号を発生し、高電圧系Nチャネル型MOSトランジスタQhn4のゲートに印加する。
なお、第1の信号発生回路C51には、入力信号が入力されるため、入力信号IN1の論理レベルがHレベルからLレベルに遷移するときは(T=td)、第1の信号発生回路C51の入力ノードINP1の電位レベルはHレベルからLレベルに変化することとなる。このため、該第1の信号発生回路C51における第1のパルス信号発生回路C1Aはパルス信号を発生せず、第1の信号発生回路C51及びその後段の第1の昇圧電位発生回路C61は動作しない。従って、ラッチ回路110のラッチノードN10を放電するNチャネル型トランジスタは動作しない。
以下、上記第1の信号発生回路C51及び第1の昇圧回路の動作について詳しく説明する。
図11は、第1の信号発生回路C51の内部ノード及び出力ノードの電位レベルの変化を説明する図である。
上記第1の信号発生回路C51は、入力信号のレベル変化により動作する。
つまり、この信号発生回路C51の入力ノードINP1の電位がLレベルからHレベルに変化すると(T=t1=tu)、第1のパルス信号発生回路C1Aは、その電位レベルの変化に同期したワンショットパルスを発生し、否定回路C10が該第1のパルス信号発生回路C1Aの電位を反転して第1の出力ノードOUTP1に出力する。すると、第2のパルス信号発生回路C1Bは、否定回路C10からの出力信号の立ち上がりに同期してワンショットパルス信号を発生し(T=t2)、該ワンショットパルス信号を出力ノードOUTP2に出力する。否定回路C20は、出力ノードOUTP2の電位を反転して第3のパルス信号発生回路C1Cに出力する。すると、第3のパルス信号発生回路C1Cは、否定回路C20の出力信号の立ち上がりに同期して、ワンショットパルス信号を昇圧電位発生回路C2Aに出力し(T=t3)、昇圧電位発生回路C2Aは、第3のパルス信号発生回路C1Cからのパルス信号を昇圧して第3の出力ノードOUTP3に出力する。また、論理回路C3Aは、第1のパルス信号発生回路C1Aの出力信号と、これを2段の否定回路C3Aa及びC3Abにより遅延した信号と、第2のパルス信号発生回路C1Bの出力信号との論理和を演算し、論理和信号を第4の出力ノードOUTP4に出力する。
第1の昇圧回路C61は、第1の信号発生回路C51の出力ノードから出力された4つの論理信号を入力として動作する。
つまり、入力信号がLレベルである状態では、入力ノードINH1,INH3,INH4はHレベル電位VDD1であり、従って、Pチャネル型MOSトランジスタQlp6aはオフ状態、Nチャネル型MOSトランジスタQln6a及びQln6bはオン状態であり、出力ノードOUTH1は接地電圧VSSとなっている。また、このとき、入力ノードINH2はLレベルであり、キャパシタC61bの両電極は接地電位VSS(0v)となっている。
この状態で、入力信号IN1がLレベルからHレベルに変化すると(T=t1)、入力ノードINH1,INH4はHレベルからLレベルに変化し、Pチャネル型MOSトランジスタQlp6aはオンし、Nチャネル型MOSトランジスタQln6bはオフする。これにより、出力ノードOUTH1の充電が開始され、その電位レベルは電源電圧VDD1となる。そして、その後、入力ノードINH1がLレベルからHレベルに変化して(T=t2)、Pチャネル型MOSトランジスタQlp6aはオフ状態となると、出力ノードOUTH1がフローティング状態となり、入力ノードINH1のレベル変化と同時に、入力ノードINH2の電圧レベルがLレベルからHレベルに変化すると、出力ノードOUTH1は電源電圧VDD1からその2倍の電圧まで昇圧され、この昇圧された電位が高電圧系Pチャネル型MOSトランジスタQhn3に印加される。これにより、ラッチ回路110のラッチノードN10がLレベルとなり、ラッチ回路110の出力ノードToutが、入力信号の論理レベルに対応したHレベルとなる。
その後さらに、入力ノードINH4がHレベルからLレベルに変化すると(T=t3)、Nチャネル型MOSトランジスタQln6bがオンし、その直後に、入力ノードINH3の電位が電源電圧VDD1からその2倍の電圧まで上昇すると、Nチャネル型MOSトランジスタQln6bがオンし、これにより、出力ノードOUTH1は放電され、接地電圧VSSとなる。
また、第2のパルス信号発生回路C52及び第2の昇圧回路C62は、入力信号がHレベルからLレベルに変化したとき(T=td)、入力信号を反転する否定回路C1の出力信号がLレベルからHレベルに変換するのを検出して、上記第1のパルス信号発生回路C51及び第1の昇圧回路C61と同様に動作して、ラッチ回路110の高電圧系Pチャネル型MOSトランジスタQhn4のゲートに、昇圧されたパルス信号を印加する。これにより、ラッチ回路のラッチノードN11がLレベルとなり、ラッチ回路の出力ノードToutの電位は、入力信号の論理レベルに対応したLレベルとなる。
ここで、入力信号が遷移しないときには、ラッチノードN10及びN11に接続されているVDD2系Nチャネル型MOSトランジスタQhn3及びQhn4のゲートは接地電圧であり、完全にオフ状態となり、ラッチ回路は、ラッチ状態を保持することとなる。
このように本実施の形態7では、低電圧系入力信号の電圧レベルを高電圧系信号の電圧レベルに変換する電圧レベル変換回路100gにおいて、高電圧系トランジスタからなるラッチ回路110と、入力信号の立ち上がりを検出して複数の論理信号を発生する第1の信号発生回路C51と、入力信号の立ち下がりを検出して複数の論理信号を発生する第2の信号発生回路C52と、第1の信号発生回路C51の出力信号に基づいて、昇圧した第1のパルス信号を発生する第1の昇圧回路C61と、第2の信号発生回路C52の出力信号に基づいて、昇圧した第2のパルス信号を発生する第2の昇圧回路C62と、ラッチ回路の1対のラッチノードの一方及び他方を放電する第1及び第2の高電圧系Nチャネル型MOSトランジスタQhp3及びQhp4とを備え、昇圧した第1及び第2のパルス信号を該MOSトランジスタQhp3及びQhp4に印加するので、ラッチノードを放電する高耐圧トランジスタを完全にオンあるいはオフさせることができる。つまり低電圧系の入力信号が遷移したときには、ラッチノードを放電する高電圧系トランジスタの一方が一時的にオンして、高電圧系のラッチ回路のラッチレベルが確実に反転することとなる。これにより、高電圧系トランジスタの閾値電圧より低い低電圧系の入力信号により、上記高電圧系トランジスタからなるラッチ回路を確実に動作させることができ、より低い内部電圧による低電圧動作を可能とする電圧レベル変換回路を提供することができる。また、入力信号の論理レベルが一定である状態では、ラッチノードを放電するNチャネル型MOSトランジスタが完全にオフしているため、リーク電流がない電圧レベル変換回路を実現できる。
なお、上記実施の形態7では、昇圧回路は、VDD2系のNチャネル型MOSトランジスタのゲートに印加される昇圧される電圧を、電源電圧VDD1の2倍の電圧とするものであるが、この昇圧回路は、昇圧電圧を、VDD1電圧からトランジスタのしきい値電圧程度高い電圧とするものでもよい。
このような昇圧回路は、具体的には、図10(b)に示す昇圧回路において、低電源電圧VDD1と昇圧ノードである出力ノードOUTH1との間にNチャネル型MOSトランジスタを接続し、そのドレイン及びゲートを出力ノードOUTH1に接続することにより実現できる。
(実施の形態8)
図12は、本発明の実施の形態8による電圧レベル変換回路を説明する図である。
本実施の形態8の電圧レベル変換回路100hは、実施の形態7の電圧レベル変換回路100gを構成する回路及び素子に加えて、電源投入時にパルス信号を発生する回路C41を備え、電源投入時に入力信号の論理レベルと出力信号の論理レベルとが一致するようにしたものである。
すなわち、この実施の形態8の電圧レベル変換回路100hは、実施の形態7の電圧レベル変換回路100gと同様、ラッチ回路110と、第1,第2の信号発生回路C51,C52と、第1,第2の昇圧回路C61,C62と、ラッチノードN10,N11を放電するNチャネル型MOSトランジスタQhn3及びQhn4とを有している。
そして、この実施の形態8の電圧レベル変換回路100hは、電源投入時にワンショットパルス信号を発生するパルス信号発生回路C41と、該パルス信号発生回路C41から出力されたパルス信号と入力信号IN1との排他的論理和を算出し、算出した論理演算信号を第1の信号発生回路C51、及び否定回路C1に出力する排他的論理和回路C33とを有している。ここでは、パルス発生回路C41はVDD1系の回路である。
次に動作について説明する。
この実施の形態8の電圧レベル変換回路100hは、電源投入時に、入力信号の論理レベルと出力信号の論理レベルとが一致するよう動作する点のみ、実施の形態7のものと異なっている。
つまり、この実施の形態8の電圧レベル変換回路100hでは、電源投入時には、パルス信号発生回路C41がワンショットパルス信号を発生し、排他的論理和回路C33は、該ワンショットパルス信号と入力信号との排他的論理和を演算し、演算結果を出力する。
例えば、電源投入時に、入力信号の論理レベルがLレベルである場合、排他的論理和回路C33の出力信号の論理レベルは、Lレベルから一旦Hレベルとなった後、Lレベルに戻る。これにより、電源投入直後には、第1及び第2の信号発生回路C51及びC52が順次動作することとなり、ラッチ回路110は、出力端子Toutの電位レベルをHレベルに確定した後、Lレベルに反転する。従って、電源投入時に、電圧レベル変換回路の入力信号がLレベルである場合、電圧レベル変換回路の出力信号は、必ずLレベルとなる。
一方、電源投入時に、入力信号の論理レベルがHレベルである場合、排他的論理和回路C33の出力信号の論理レベルは、Hレベルから一旦Lレベルとなった後、Hレベルに戻る。これにより、電源投入直後には、第2及び第1の信号発生回路C52及びC51が順次動作することとなり、ラッチ回路110は、出力端子Toutの電位レベルをLレベルに確定した後、Hレベルに反転する。従って、電源投入時に、電圧レベル変換回路の入力信号がHレベルである場合、電圧レベル変換回路の出力信号は、必ずHレベルとなる。
このように本実施の形態8の電圧レベル変換回路100hでは、実施の形態7の電圧レベル変換回路100gを構成する回路及びトランジスタに加えて、電源投入時にワンショットパルス信号を発生するパルス信号発生回路C41を備え、ワンショットパルス信号と入力信号との排他的論理和を、第1及び第2の信号発生回路C51及びC52に出力するので、電源投入時には、ラッチ回路110のラッチ出力の論理レベルが、入力信号の論理レベルとは逆の論理レベルから、入力信号の論理レベルと一致した論理レベルに変化することとなり、これにより、電源投入直後には、電圧レベル変換回路の出力信号の論理レベルを、電圧レベル変換回路の入力信号の論理レベルと一致させることが可能となる。このため、この実施の形態の電圧レベル変換回路は、DC的な信号の電圧レベルを、低電圧系レベルから高電圧系レベルに変換する回路としても使用可能である。
なお、本実施の形態8では、1つの電圧レベル変換回路が、電源投入時にワンショットパルス信号を発生するパルス信号発生回路C41を1つ有する場合について説明したが、電源投入時にワンショットパルス信号を発生するパルス信号発生回路C41は、複数の電圧レベル変換回路が共有するものであってもよい。つまり、この場合、電源投入時にはパルス信号発生回路C41がワンショットパルス信号を発生し、該ワンショットパルス信号が、複数の電圧レベル変換回路に入力され、各電圧レベル変換回路における排他的論理和回路で、入力信号とワンショットパルス信号との論理演算が行われ、各電圧レベル変換回路で、電源投入時に、出力信号の論理レベルが、入力信号の論理レベルと一致することとなる。
また、上記実施の形態では、2つのPチャネル型MOSトランジスタと2つのNチャネル型MOSトランジスタとからなるラッチ回路、あるいは4つのPチャネル型MOSトランジスタと2つのNチャネル型MOSトランジスタとからなるラッチ回路を示したが、ラッチ回路の具体的な回路構成はこれらに限るものではない。
例えば、実施の形態1におけるラッチ回路を構成するNチャネル型MOSトランジスタQhn1のオンオフ状態と、ラッチノードN10を放電するNチャネル型MOSトランジスタQln1及びQhn3のオンオフ状態が同じで、該ラッチ回路を構成するNチャネル型MOSトランジスタQhn2のオンオフ状態と、ラッチノードN11を放電するNチャネル型MOSトランジスタQln2及びQhn4のオンオフ状態が同じであれば、このラッチ回路におけるNチャネル型MOSトランジスタQhn3及びQhn4は省略し、ラッチ回路の構成を簡単なものとすることができる。
さらに、本発明の実施の形態は、上記実施の形態1ないし8に限定されるものではなく、上記実施の形態の電圧レベル変換回路の特徴を組み合わせたものでもよい。
例えば、実施の形態4〜6の電圧レベル変換回路は、そのラッチ回路110に代わる実施の形態3のラッチ回路120を有するものであってもよい。