JP3954198B2 - 出力回路、レベルコンバータ回路、論理回路、及び、オペアンプ回路 - Google Patents
出力回路、レベルコンバータ回路、論理回路、及び、オペアンプ回路 Download PDFInfo
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Description
【発明の属する技術分野】
本発明はトランジスタにて構成される出力回路、及び、その出力回路を備えたレベルコンバータ回路、論理回路、オペアンプ回路に係り、詳しくは、そのトランジスタの耐圧を超える振幅の出力信号を出力可能な出力回路、及び、その出力回路を備えたレベルコンバータ回路、論理回路、オペアンプ回路に関する。
【0002】
近年の半導体集積回路装置では、ますます微細化が進んでいる。そのため、上記した出力回路では、該回路を構成するトランジスタの耐圧が外部電源レベルよりも低くなっている。一方で、近年の半導体集積回路装置では、多機能な回路を1チップ化することが主流となりつつある。そのため、上記した出力回路では、出力信号の振幅を外部電源レベルまで大きくする必要がある。そこで、このような出力回路では、トランジスタの破損を防止しながら、外部電源レベルで変化する出力信号を出力可能とすることが要求されている。
【0003】
【従来の技術】
従来、CMOSインバータ回路からなる出力回路では、外部から高電位側電源Vdd(5ボルト)及び低電位側電源Vss(0ボルト)が供給されて駆動されているものがある。このインバータ回路の入力端子には、電源Vdd,Vssレベルの範囲でフル振幅で動作する入力信号が入力される。そして、インバータ回路の出力端子からは、その入力信号の反転信号が出力信号として出力される。
【0004】
一方、上記したように近年の半導体集積回路装置の微細化で、該装置を構成するMOSトランジスタの耐圧が電源Vdd,Vssレベルより低下してきている。しかしながら、前記出力回路を構成するMOSトランジスタは、電源Vdd,Vssレベルの範囲でフル振幅動作する出力信号を出力するにはその耐圧が電源Vdd,Vssの差電圧以上必要である。そのため、出力回路を構成するMOSトランジスタには、特別に高耐圧のMOSトランジスタが用意される。具体的には、出力回路を構成するMOSトランジスタは、その製造プロセスにおいて、特別にゲート酸化膜生成工程を2回繰り返すことによりゲート絶縁膜が厚膜化され、高耐圧化されている。
【0005】
【発明が解決しようとする課題】
ところが、ゲート酸化膜生成工程を2回繰り返してゲート絶縁膜を厚膜化する形態では、MOSトランジスタの特性のばらつきが大きくなるばかりか、特別なプロセスが必要であるため、半導体集積回路装置の製造コストが上昇するという問題が生じる。
【0006】
又、MOSトランジスタのゲート絶縁膜を厚膜化すると、トランジスタのしきい値が高くなり、オン抵抗が大きくなる。そのため、トランジスタの駆動能力が低下してしまう。従って、トランジスタの駆動能力を高くするためには、トランジスタのサイズを大きくする必要があり、このことは半導体集積回路装置の高集積化の妨げとなる。
【0007】
そこで、MOSトランジスタの耐圧を上げることなく、電源Vdd,Vssレベルで変化する出力信号を出力可能な出力回路が必要となってきた。
本発明は、上記問題点を解決するためになされたものであって、その目的は、CMOSインバータ回路からなる出力回路において、MOSトランジスタの耐圧を超える振幅の出力信号を出力し得る出力回路、及び、その出力回路を備えたレベルコンバータ回路、論理回路、オペアンプ回路を提供することにある。
【0008】
【課題を解決するための手段】
請求項1に記載の発明は、CMOSインバータ回路から構成され、2値化された入力信号に基づいて外部電源レベルで変化する出力信号を出力する出力回路であって、高電位側電源レベルからPMOSトランジスタのしきい値だけ低い電圧と、低電位側電源レベルからNMOSトランジスタのしきい値だけ高い電圧との間の電圧を基準電圧として各トランジスタのゲートに供給する基準電圧発生回路と、前記入力信号が第1のレベルになると、両トランジスタのソース電位を同期して上昇させて、PMOSトランジスタのソース電位を高電位側電源レベルとするとともに、NMOSトランジスタのゲート・ソース間電圧をそのしきい値より低くし、前記入力信号が第2のレベルになると、両トランジスタのソース電位を同期して下降させて、NMOSトランジスタのソース電位を低電位側電源レベルとするとともに、PMOSトランジスタのゲート・ソース間電圧をそのしきい値より低くするソース電位制御回路とを備え、 前記ソース電位制御回路は、動作電源として高電位側電源と前記基準電圧レベルの電源とが供給され、その入力端子に高電位側電源レベルと前記基準電圧レベルとの間で変化する第1の入力信号が入力されるとともに、その入力信号に基づいた出力信号を前記PMOSトランジスタのソースに供給する第1のインバータ回路と、動作電源として前記基準電圧レベルの電源と低電位側電源とが供給され、その入力端子に前記第1の入力信号と同期して同方向に変化し、かつ前記基準電圧レベルと低電位側電源レベルとの間で変化する第2の入力信号が入力されるとともに、その入力信号に基づいた出力信号を前記NMOSトランジスタのソースに供給する第2のインバータ回路とから構成した。
【0009】
請求項2に記載の発明は、CMOSインバータ回路から構成され、2値化された入力信号に基づいて外部電源レベルで変化する出力信号を出力する出力回路であって、高電位側電源レベルからPMOSトランジスタのしきい値だけ低い電圧と、低電位側電源レベルからNMOSトランジスタのしきい値だけ高い電圧との間の定電圧を基準電圧として各トランジスタのゲートに供給する基準電圧発生回路と、前記入力信号が第1のレベルになると、両トランジスタのソース電位を同期して上昇させて、PMOSトランジスタのソース電位を高電位側電源レベルとするとともに、NMOSトランジスタのゲート・ソース間電圧をそのしきい値より低くし、前記入力信号が第2のレベルになると、両トランジスタのソース電位を同期して下降させて、NMOSトランジスタのソース電位を低電位側電源レベルとするとともに、PMOSトランジスタのゲート・ソース間電圧をそのしきい値より低くするソース電位制御回路とを備え、前記ソース電位制御回路は、前記出力信号の立ち上げ時においては、前記NMOSトランジスタのソース電位を変化させるタイミングを、前記PMOSトランジスタのソース電位を変化させるタイミングより早くし、前記出力信号の立ち下げ時においては、前記NMOSトランジスタのソース電位を変化させるタイミングを、前記PMOSトランジスタのソース電位を変化させるタイミングより遅くした。
【0010】
請求項3に記載の発明は、請求項1又は2に記載の出力回路を、その出力段に備えた論理回路である。
【0011】
請求項4に記載の発明は、請求項1又は2に記載の出力回路を、その出力段に備えたオペアンプ回路である。
【0013】
請求項5に記載の発明は、入力信号を前記第1の入力信号とその第1の入力信号と同期して同方向に変化する第2の入力信号に変換し、その変換した第1及び第2の入力信号を前記出力回路に出力する入力信号変換回路と、高電位側電源レベルからPMOSトランジスタのしきい値だけ低い電圧と、低電位側電源レベルからNMOSトランジスタのしきい値だけ高い電圧との間の定電圧を基準電圧として各トランジスタのゲートに供給する基準電圧発生回路と、動作電源として高電位側電源と前記基準電圧レベルの電源とが供給され、その入力端子に高電位側電源レベルと前記基準電圧レベルとの間で変化する前記第1の入力信号が入力されるとともに、その第1の入力信号に基づいた出力信号を前記PMOSトランジスタのソースに供給する第1のインバータ回路と、動作電源として前記基準電圧レベルの電源と低電位側電源とが供給され、その入力端子に前記第1の入力信号と同期して同方向に変化し、かつ前記基準電圧レベルと低電位側電源レベルとの間で変化する前記第2の入力信号が入力されるとともに、その第2の入力信号に基づいた出力信号を前記NMOSトランジスタのソースに供給する第2のインバータ回路とを備えた。
【0014】
請求項6に記載の発明は、請求項5に記載のレベルコンバータ回路において、前記入力信号変換回路は、高電位側電源と前記基準電圧レベルの電源との間に第1のカレントミラー回路と抵抗を直列に接続するとともに、前記入力信号に基づいて第1のカレントミラー回路を活性状態又は非活性状態に切り替える第1のスイッチ回路から構成し、第1のカレントミラー回路と抵抗との接続点から前記第1の入力信号を前記出力回路に出力する第1の入力信号変換回路部と、前記基準電圧レベルの電源と低電位側電源との間に第2のカレントミラー回路と抵抗を直列に接続するとともに、前記入力信号に基づいて第2のカレントミラー回路を活性状態又は非活性状態に切り替える第2のスイッチ回路から構成し、第2のカレントミラー回路と抵抗との接続点から前記第1の入力信号と同期して同方向に変化する前記第2の入力信号を前記出力回路に出力する第2の入力信号変換回路部とからなる。
【0015】
請求項7に記載の発明は、請求項5に記載のレベルコンバータ回路において、前記入力信号変換回路は、高電位側電源と前記基準電圧レベルの電源との間に第1及び第3のカレントミラー回路を直列に接続するとともに、前記入力信号に基づいて第1のカレントミラー回路を活性状態又は非活性状態に切り替える第1のスイッチ回路と、前記入力信号に基づいて第3のカレントミラー回路を前記第1のカレントミラー回路に対して相補動作させる第3のスイッチ回路とから構成し、両カレントミラー回路の接続点から前記第1の入力信号を前記出力回路に出力する第1の入力信号変換回路部と、前記基準電圧レベルの電源と低電位側電源との間に第2及び第4のカレントミラー回路を直列に接続するとともに、前記入力信号に基づいて第2のカレントミラー回路を活性状態又は非活性状態に切り替える第2のスイッチ回路と、前記入力信号に基づいて第4のカレントミラー回路を前記第2のカレントミラー回路に対して相補動作させる第4のスイッチ回路とから構成し、両カレントミラー回路の接続点から前記第1の入力信号と同期して同方向に変化する前記第2の入力信号を前記出力回路に出力する第2の入力信号変換回路部とからなる。
【0016】
請求項8に記載の発明は、請求項5に記載のレベルコンバータ回路において、前記入力信号は、前記基準電圧レベルと低電位側電源レベルとの間で変化する信号であって、前記入力信号変換回路は、高電位側電源と前記基準電圧レベルの電源との間に第1及び第3のカレントミラー回路を直列に接続するとともに、前記入力信号に基づいて第1のカレントミラー回路を活性状態又は非活性状態に切り替える第1のスイッチ回路と、前記入力信号に基づいて第3のカレントミラー回路を前記第1のカレントミラー回路に対して相補動作させる第3のスイッチ回路とから構成し、両カレントミラー回路の接続点から前記第1の入力信号を前記出力回路に出力する第1の入力信号変換回路部と、前記入力信号を前記第1の入力信号と同期して同方向に変化する前記第2の入力信号として前記出力回路に出力する第2の入力信号変換回路部とからなる。
【0017】
請求項9に記載の発明は、請求項5に記載のレベルコンバータ回路において、前記入力信号変換回路は、前記第1の入力信号レベルを高電位側電源レベルに切り替える第1のカレントミラー回路と、前記第1の入力信号レベルを前記基準電圧レベルに切り替える第3のカレントミラー回路と、前記第1の入力信号のレベルを前記入力信号が変化するまで維持する第1のラッチ回路と、第1のカレントミラー回路を活性状態又は非活性状態に切り替える第1のスイッチ回路と、第1のカレントミラー回路に対して第3のカレントミラー回路を相補動作させる第3のスイッチ回路とから構成した第1の入力信号変換回路部と、前記第2の入力信号レベルを前記基準電圧レベルに切り替える第2のカレントミラー回路と、前記第2の入力信号レベルを低電位側電源に切り替える第4のカレントミラー回路と、前記第2の入力信号のレベルを前記入力信号が変化するまで維持する第2のラッチ回路と、第2のカレントミラー回路を活性状態又は非活性状態に切り替える第2のスイッチ回路と、第4のカレントミラー回路に対して第4のカレントミラー回路を相補動作させる第4のスイッチ回路とから構成した第2の入力信号変換回路部と、前記入力信号をワンショットパルス信号に変換し、第1及び第2のスイッチ回路を介して第1及び第2のカレントミラー回路を同期して所定時間だけ活性化させるとともに、第3及び第4のスイッチ回路を介して第3及び第4のカレントミラー回路を同期して所定時間だけ活性化させるワンショット回路とからなる。
【0019】
(作用)
従って、請求項1に記載の発明によれば、第1の入力信号が高電位側電源レベル、第2の入力信号が基準電圧レベルになると、第1及び第2のインバータ回路によって、両トランジスタのソース電位が同期して下降されて、NMOSトランジスタのソース電位が低電位側電源レベルとされ、PMOSトランジスタのゲート・ソース間電圧がそのしきい値より低くされる(ゲート・ソース間電圧ゼロ)。一方、第1の入力信号が基準電圧レベル、第2の入力信号が低電位側電源レベルになると、第1及び第2のインバータ回路によって、両トランジスタのソース電位が同期して上昇されて、PMOSトランジスタのソース電位が高電位側電源レベルとされ、NMOSトランジスタのゲート・ソース間電圧がそのしきい値より低くされる(ゲート・ソース間電圧ゼロ)。つまり、各トランジスタのゲートと、ソース・ドレインとの間に印加する電圧を外部電源の差電圧以下としながら、外部電源レベルの範囲でフル振幅動作する出力信号が出力される。従って、各トランジスタTP1,TN1の耐圧を上げることなく、各トランジスタTP1,TN1の耐圧を超える振幅の出力信号outを出力することができる。
【0020】
請求項2に記載の発明によれば、ソース電位制御回路によって、出力信号の立ち上げ時においては、NMOSトランジスタのソース電位を変化させるタイミングが、PMOSトランジスタのソース電位を変化させるタイミングより早くされ、出力信号の立ち下げ時においては、NMOSトランジスタのソース電位を変化させるタイミングが、PMOSトランジスタのソース電位を変化させるタイミングより遅くされる。すると、両トランジスタのソース間にその耐圧を超える大きな電位差が生じることはない。従って、両トランジスタの破損を未然に防止できる。
【0021】
請求項3に記載の発明によれば、論理回路の出力段には請求項1〜5のいずれかに記載の出力回路が備えられているので、CMOSインバータ回路の両トランジスタの耐圧を上げることなく、各トランジスタの耐圧を超える振幅の論理回路の出力信号を出力することができる。
【0022】
請求項4に記載の発明によれば、オペアンプ回路の出力段には請求項1〜5のいずれかに記載の出力回路が備えられているので、CMOSインバータ回路の両トランジスタの耐圧を上げることなく、各トランジスタの耐圧を超える振幅のオペアンプ回路の出力信号を出力することができる。
【0024】
請求項5に記載の発明によれば、入力信号変換回路は、入力信号を第1の入力信号とその第1の入力信号と同期して同方向に変化する第2の入力信号に変換し、その変換した入力信号をそれぞれ出力回路に出力する。すると、出力回路では、第1及び第2の入力信号に基づいて、各トランジスタのゲートと、ソース・ドレインとの間に印加する電圧を外部電源の差電圧以下としながら、外部電源レベルの範囲でフル振幅動作する出力信号が出力される。従って、各トランジスタの耐圧を上げることなく、各トランジスタの耐圧を超える振幅の出力信号を出力することができる。
【0025】
請求項6に記載の発明によれば、第1の入力信号変換回路部は、入力信号に基づいて第1のカレントミラー回路を活性状態又は非活性状態に切り替えて、高電位側電源レベルと基準電圧レベルとの間で変化する第1の入力信号を生成し、その入力信号を出力回路に出力する。第2の入力信号変換回路部は、入力信号に基づいて第2のカレントミラー回路を活性状態又は非活性状態に切り替えて、基準電圧レベルと低電位側電源レベルとの間で変化し、かつ第1の入力信号と同期して同方向に変化する第2の入力信号を生成し、その入力信号を出力回路に出力する。すると、出力回路では、第1及び第2の入力信号に基づいて、各トランジスタのゲートと、ソース・ドレインとの間に印加する電圧を外部電源の差電圧以下としながら、外部電源レベルの範囲でフル振幅動作する出力信号が出力される。従って、各トランジスタの耐圧を上げることなく、各トランジスタの耐圧を超える振幅の出力信号を出力することができる。
【0026】
請求項7に記載の発明によれば、第1の入力信号変換回路部は、入力信号に基づいて第1及び第3のカレントミラー回路を活性状態又は非活性状態に切り替えて、高電位側電源レベルと基準電圧レベルとの間で変化する第1の入力信号を生成し、その入力信号を出力回路に出力する。第2の入力信号変換回路部は、入力信号に基づいて第2及び第4のカレントミラー回路を活性状態又は非活性状態に切り替えて、基準電圧レベルと低電位側電源レベルとの間で変化し、かつ第1の入力信号と同期して同方向に変化する第2の入力信号を生成し、その入力信号を出力回路に出力する。すると、出力回路では、第1及び第2の入力信号に基づいて、各トランジスタのゲートと、ソース・ドレインとの間に印加する電圧を外部電源の差電圧以下としながら、外部電源レベルの範囲でフル振幅動作する出力信号が出力される。従って、各トランジスタの耐圧を上げることなく、各トランジスタの耐圧を超える振幅の出力信号を出力することができる。
【0027】
請求項8に記載の発明によれば、第1の入力信号変換回路部は、入力信号に基づいて第1及び第3のカレントミラー回路を活性状態又は非活性状態に切り替えて、高電位側電源レベルと基準電圧レベルとの間で変化する第1の入力信号を生成し、その入力信号を出力回路に出力する。第2の入力信号変換回路部は、基準電圧レベルと低電位側電源レベルとの間で変化する入力信号を、第1の入力信号と同期して同方向に変化する第2の入力信号として出力回路に出力する。すると、出力回路では、第1及び第2の入力信号に基づいて、各トランジスタのゲートと、ソース・ドレインとの間に印加する電圧を外部電源の差電圧以下としながら、外部電源レベルの範囲でフル振幅動作する出力信号が出力される。従って、各トランジスタの耐圧を上げることなく、各トランジスタの耐圧を超える振幅の出力信号を出力することができる。
【0028】
請求項9に記載の発明によれば、ワンショット回路は、入力信号をワンショットパルス信号に変換し、第1及び第2のスイッチ回路を介して第1及び第2のカレントミラー回路を同期して所定時間だけ活性化させるとともに、第3及び第4のスイッチ回路を介して第3及び第4のカレントミラー回路を同期して所定時間だけ活性化させる。すると、第1の入力信号変換回路部は、第1及び第3のカレントミラー回路が所定時間だけ活性化されるが第1のラッチ回路のラッチ動作によって、入力信号に基づく信号であって、高電位側電源レベルと基準電圧レベルとの間で変化する第1の入力信号を生成し、その入力信号を出力回路に出力する。第2の入力信号変換回路部は、第2及び第4のカレントミラー回路が所定時間だけ活性化されるが第2のラッチ回路のラッチ動作によって、入力信号に基づく信号であって、基準電圧レベルと低電位側電源レベルとの間で変化し、かつ第1の入力信号と同期して同方向に変化する第2の入力信号を生成し、その入力信号を出力回路に出力する。すると、出力回路では、第1及び第2の入力信号に基づいて、各トランジスタのゲートと、ソース・ドレインとの間に印加する電圧を外部電源の差電圧以下としながら、外部電源レベルの範囲でフル振幅動作する出力信号が出力される。従って、各トランジスタの耐圧を上げることなく、各トランジスタの耐圧を超える振幅の出力信号を出力することができる。
【0031】
【発明の実施の形態】
(第1の実施の形態)
以下、本発明を具体化した第1の実施の形態を図2及び図3に従って説明する。
【0032】
図2は、本実施の形態における出力回路10を示す。出力回路10は、PMOSトランジスタTP1及びNMOSトランジスタTN1とからなるCMOSインバータ回路11、電位制御回路を構成するソース電位制御回路としての第1及び第2のソースフォロワ回路12,13とから構成される。
【0033】
PMOSトランジスタTP1のソース、即ちノードN1には、前記第1のソースフォロワ回路12を構成するNMOSトランジスタTN2を介して、外部から高電位側電源Vdd(5ボルト)が供給される。又、NMOSトランジスタTN1のソース、即ちノードN2には、前記第2のソースフォロワ回路13を構成するPMOSトランジスタTP2を介して、外部から低電位側電源Vss(0ボルト)が供給される。尚、本実施の形態では、各トランジスタTP1,TN1の耐圧は、それぞれ2.5ボルトとなっている。そして、インバータ回路11の入力端子には、電源Vdd,Vssの中間レベルで一定の基準電圧としての中間電圧Vb (2.5ボルト)が供給される。この中間電圧Vb は、出力回路10と同一チップ上に搭載される電位制御回路を構成する基準電圧発生回路としての電圧発生回路14にて生成される。
【0034】
前記NMOSトランジスタTN2のゲートには、図3に示すように中間電圧Vb レベルと高電位側電源Vddレベルとの間で変化する第1の入力信号in1が入力される。そして、この第1の入力信号in1が中間電圧Vb レベルになると、NMOSトランジスタTN2のソース、即ち前記ノードN1の電位がほぼ中間電圧Vb (Vb −Vth)レベルになる。一方、第1の入力信号in1が高電位側電源Vddレベルになると、前記ノードN1の電位がほぼ高電位側電源Vdd(Vdd−Vth)レベルになる。
【0035】
前記PMOSトランジスタTP2のゲートには、図3に示すように低電位側電源Vssレベルと中間電圧Vb レベルとの間で変化する第2の入力信号in2が入力される。そして、この第2の入力信号in2が低電位側電源Vssレベルになると、PMOSトランジスタTP2のソース、即ち前記ノードN2の電位がほぼ低電位側電源Vss(Vss+Vth)レベルになる。一方、第2の入力信号in2が中間電圧Vb レベルになると、前記ノードN2の電位がほぼ中間電圧Vb (Vb +Vth)レベルになる。
【0036】
そして、出力回路10は、第1及び第2の入力信号in1,in2に基づいて、インバータ回路11の出力端子から電源Vdd,Vssレベルで変化する出力信号outが出力されるように構成されている。
【0037】
このように構成された出力回路10は、図3に示すように動作する。即ち、第1の入力信号in1が中間電圧Vb レベルになり、第2の入力信号in2が低電位側電源Vssレベルになると、上記したようにノードN1の電位が中間電圧Vb レベルになり、ノードN2の電位が低電位側電源Vssレベルになる。
【0038】
ノードN1の電位が中間電圧Vb レベルになると、前記PMOSトランジスタTP1のゲート・ソース間電圧が0ボルトとなるため、該トランジスタTP1がオフされる。又、ノードN2の電位が低電位側電源Vssレベルになると、前記NMOSトランジスタTN1のゲート・ソース間電圧が2.5ボルトとなるため、該トランジスタTN1がオンされる。従って、出力回路10の出力信号outは、低電位側電源Vssレベルになる。
【0039】
又、第1の入力信号in1が高電位側電源Vddレベルになり、第2の入力信号in2が中間電圧Vb レベルになると、上記したようにノードN1の電位が高電位側電源Vddレベルになり、ノードN2の電位が中間電圧Vb レベルになる。
【0040】
ノードN1の電位が高電位側電源Vddレベルになると、前記PMOSトランジスタTP1のゲート・ソース間電圧が2.5ボルトとなるため、該トランジスタTP1がオンされる。又、ノードN2の電位が中間電圧Vb レベルになると、前記NMOSトランジスタTN1のゲート・ソース間電圧が0ボルトとなるため、該トランジスタTN1がオフされる。従って、出力回路10の出力信号outは、高電位側電源Vddレベルになる。
【0041】
つまり、本実施の形態の出力回路10では、第1の入力信号in1が中間電圧Vb レベルになり、第2の入力信号in2が低電位側電源Vssレベルになると、その出力信号outが低電位側電源Vssレベルになり、第1の入力信号in1が高電位側電源Vddレベルになり、第2の入力信号in2が中間電圧Vb レベルになると、その出力信号outが高電位側電源Vddレベルになる。
【0042】
しかも、この出力回路10では、各トランジスタTP1,TN1のゲートと、ソース・ドレインとの間において、その耐圧(2.5ボルト)を超える電圧を印加することなく、電源Vdd,Vssレベル(0〜5ボルト)の範囲でフル振幅動作する出力信号outを出力することができる。
尚、本実施の形態では、図3に示すように出力信号outの立ち上がり時において、第2の入力信号in2の立ち上がりを第1の入力信号in1の立ち上がりより早くし、ノードN2の電位を上昇させるタイミングをノードN1の電位を上昇させるタイミングより早くしている。又、出力信号outの立ち下がり時では、第2の入力信号in2の立ち下がりを第1の入力信号in1の立ち下がりより遅くし、ノードN2の電位を下降させるタイミングをノードN1の電位を下降させるタイミングより遅くしている。このようにすることで、ノードN1,N2間に各トランジスタTP1,TN1の耐圧を超える大きな電位差が生じないようにすることができる。従って、PMOSトランジスタTP1及びNMOSトランジスタTN1の破損が未然に防止される。
【0043】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
(1)本実施の形態の出力回路10では、各トランジスタTP1,TN1のゲートと、ソース・ドレインとの間において、その耐圧(2.5ボルト)を超える電圧を印加することなく、電源Vdd,Vssレベル(0〜5ボルト)の範囲でフル振幅動作する出力信号outが出力される。つまり、この出力回路10では、各トランジスタTP1,TN1の耐圧を上げることなく、各トランジスタTP1,TN1の耐圧を超える振幅の出力信号outを出力することができる。
【0044】
(2)本実施の形態では、図3に示すように出力信号outの立ち上がり時において、第2の入力信号in2の立ち上がりを第1の入力信号in1の立ち上がりより早くし、ノードN2の電位を上昇させるタイミングをノードN1の電位を上昇させるタイミングより早くするようにした。又、出力信号outの立ち下がり時では、第2の入力信号in2の立ち下がりを第1の入力信号in1の立ち下がりより遅くし、ノードN2の電位を下降させるタイミングをノードN1の電位を下降させるタイミングより遅くするようにした。そのため、ノードN1,N2間に各トランジスタTP1,TN1の耐圧を超える大きな電位差が生じないようにすることができる。従って、PMOSトランジスタTP1及びNMOSトランジスタTN1の破損を未然に防止することができる。
【0045】
(第2の実施の形態)
以下、本発明を具体化した第2の実施の形態を図4に従って説明する。尚、本実施の形態では、図2に示す第1の実施の形態と同様の構成については同一の符号を付して、その詳細な説明を省略する。
【0046】
図4は、本実施の形態における出力回路10aを示す。本実施の形態の出力回路10aは、前記第1及び第2のソースフォロワ回路12,13が同じく電位制御回路を構成するソース電位制御回路としての第1及び第2のインバータ回路15,16に置換されている。即ち、ノードN1には第1のインバータ回路15の出力信号が出力され、ノードN2には第2のインバータ回路16の出力信号が出力される。
【0047】
第1のインバータ回路15には、動作電源として高電位側電源Vdd及び中間電圧Vb レベルの電源が供給される。第1のインバータ回路15の入力端子には、高電位側電源Vddレベルと中間電圧Vb レベルとの間で変化する第1の入力信号in1が入力される。そして、この第1の入力信号in1が高電位側電源Vddレベルになると、第1のインバータ回路15の出力端子、即ち前記ノードN1の電位が中間電圧Vb レベルになる。一方、第1の入力信号in1が中間電圧Vb レベルになると、前記ノードN1の電位が高電位側電源Vddレベルになる。
【0048】
第2のインバータ回路16には、動作電源として中間電圧Vb レベルの電源及び低電位側電源Vssが供給される。第2のインバータ回路16の入力端子には、中間電圧Vb レベルと低電位側電源Vssレベルとの間で変化する第2の入力信号in2が入力される。そして、この第2の入力信号in2が中間電圧Vb レベルになると、第2のインバータ回路16の出力端子、即ち前記ノードN2の電位が低電位側電源Vssレベルになる。一方、第2の入力信号in2が低電位側電源Vssレベルになると、前記ノードN2の電位が中間電圧Vb レベルになる。
【0049】
そして、出力回路10aは、第1及び第2の入力信号in1,in2に基づいて、インバータ回路11の出力端子から電源Vdd,Vssレベルの範囲でフル振幅動作する出力信号outが出力されるように構成されている。
【0050】
このように構成された出力回路10aでは、第1の入力信号in1が高電位側電源Vddレベルになり、第2の入力信号in2が中間電圧Vb レベルになると、上記したようにノードN1の電位が中間電圧Vb レベルになり、ノードN2の電位が低電位側電源Vssレベルになる。
【0051】
ノードN1の電位が中間電圧Vb レベルになると、前記PMOSトランジスタTP1のゲート・ソース間電圧が0ボルトとなるため、該トランジスタTP1がオフされる。又、ノードN2の電位が低電位側電源Vssレベルになると、前記NMOSトランジスタTN1のゲート・ソース間電圧が2.5ボルトとなるため、該トランジスタTN1がオンされる。従って、出力回路10aの出力信号outは、低電位側電源Vssレベルになる。
【0052】
又、第1の入力信号in1が中間電圧Vb レベルになり、第2の入力信号in2が低電位側電源Vssレベルになると、上記したようにノードN1の電位が高電位側電源Vddレベルになり、ノードN2の電位が中間電圧Vb レベルになる。
【0053】
ノードN1の電位が高電位側電源Vddレベルになると、前記PMOSトランジスタTP1のゲート・ソース間電圧が2.5ボルトとなるため、該トランジスタTP1がオンされる。又、ノードN2の電位が中間電圧Vb レベルになると、前記NMOSトランジスタTN1のゲート・ソース間電圧が0ボルトとなるため、該トランジスタTN1がオフされる。従って、出力回路10aの出力信号outは、高電位側電源Vddレベルになる。
【0054】
つまり、本実施の形態の出力回路10aでは、第1の入力信号in1が高電位側電源Vddレベルになり、第2の入力信号in2が中間電圧Vb レベルになると、その出力信号outが低電位側電源Vssレベルになり、第1の入力信号in1が中間電圧Vb レベルになり、第2の入力信号in2が低電位側電源Vssレベルになると、その出力信号outが高電位側電源Vddレベルになる。
【0055】
しかも、この出力回路10aでは、各トランジスタTP1,TN1のゲートと、ソース・ドレインとの間において、その耐圧(2.5ボルト)を超える電圧を印加することなく、電源Vdd,Vssレベル(0〜5ボルト)の範囲でフル振幅動作する出力信号outを出力することができる。
【0056】
尚、本実施の形態においても前記第1の実施の形態と同様に、ノードN1,N2間に各トランジスタTP1,TN1の耐圧を超える大きな電位差が生じないようにするために、出力信号outの立ち上がり時において、ノードN2の電位を上昇させるタイミングをノードN1の電位を上昇させるタイミングより早くし、出力信号outの立ち下がり時において、ノードN2の電位を下降させるタイミングをノードN1の電位を下降させるタイミングより遅くしている。
【0057】
即ち、本実施の形態では、出力信号outの立ち上がり時において、第2の入力信号in2の立ち下がりを第1の入力信号in1の立ち下がりより早くし、出力信号outの立ち下がり時において、第2の入力信号in2の立ち上がりを第1の入力信号in1の立ち上がりより遅くする。このようにすることで、ノードN1,N2間に各トランジスタTP1,TN1の耐圧を超える大きな電位差が生じないため、PMOSトランジスタTP1及びNMOSトランジスタTN1の破損を未然に防止することができる。
【0058】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
(1)本実施の形態の出力回路10aでは、第1の実施の形態と同様に、各トランジスタTP1,TN1のゲートと、ソース・ドレインとの間において、その耐圧(2.5ボルト)を超える電圧を印加することなく、電源Vdd,Vssレベル(0〜5ボルト)の範囲でフル振幅動作する出力信号outが出力される。つまり、この出力回路10aでは、各トランジスタTP1,TN1の耐圧を上げることなく、各トランジスタTP1,TN1の耐圧を超える振幅の出力信号outを出力することができる。
【0059】
(2)本実施の形態では、前記第1及び第2のソースフォロワ回路12,13に代えて第1及び第2のインバータ回路15,16を使用しているため、ノードN1,N2の電位が各トランジスタTP1,TN1のしきい値Vth低下する、或いは上昇することがない。従って、確実に出力信号outを電源Vdd,Vssレベルの範囲でフル振幅動作させることができる。
【0060】
(第3の実施の形態)
以下、本発明を具体化した第3の実施の形態を図5に従って説明する。尚、本実施の形態では、図4に示す第2の実施の形態の出力回路10aを本実施の形態におけるレベルコンバータ回路20の出力段に備えている。従って、第2の実施の形態と同様の構成については同一の符号を付して、その詳細な説明を省略する。
【0061】
図5は、本実施の形態のレベルコンバータ回路20を示す。レベルコンバータ回路20は、入力回路21及び前記出力回路10aとから構成される。入力回路21は、PMOSトランジスタTP3〜TP6、NMOSトランジスタTN3〜TN5、及び抵抗R1,R2とからなる。
【0062】
NMOSトランジスタTN3のドレインはNMOSトランジスタTN4及びPMOSトランジスタTP3を介して高電位側電源Vddに接続され、そのソースには低電位側電源Vssが供給される。NMOSトランジスタTN3のゲートには、中間電圧Vb レベルと低電位側電源Vssレベルとの間で変化する入力信号in0が入力される。又、PMOSトランジスタTN4のゲートには中間電圧Vb が供給される。
【0063】
PMOSトランジスタTP3,TP4はカレントミラー回路22を構成すべく、互いのゲートが接続されるとともに、そのゲートがPMOSトランジスタTP3のドレインに接続される。PMOSトランジスタTP4のソースには高電位側電源Vddが供給され、そのドレインには抵抗R1を介して中間電圧Vb が供給される。そして、PMOSトランジスタTP4のドレインと抵抗R1との間のノードN3は、前記出力回路10aを構成する第1のインバータ回路15の入力端子に接続される。つまり、ノードN3の電位が前記第1の入力信号in1として第1のインバータ回路15に入力される。
【0064】
一方、NMOSトランジスタTN5のドレインにはPMOSトランジスタTP5を介して中間電圧Vb が供給され、そのソースには低電位側電源Vssが供給される。NMOSトランジスタTN5のゲートには前記入力信号in0が入力される。
【0065】
PMOSトランジスタTP5,TP6はカレントミラー回路23を構成すべく、互いのゲートが接続されるとともに、そのゲートがPMOSトランジスタTP5のドレインに接続される。PMOSトランジスタTP6のソースには中間電圧Vb が供給され、そのドレインには抵抗R2を介して低電位側電源Vssが供給される。そして、PMOSトランジスタTP6のドレインと抵抗R2との間のノードN4は、前記出力回路10aを構成する第2のインバータ回路16の入力端子に接続される。つまり、ノードN4の電位が前記第2の入力信号in2として第2のインバータ回路16に入力される。
【0066】
尚、本実施の形態では、抵抗R2の抵抗値が抵抗R1の抵抗値より小さくなるように設定され、PMOSトランジスタTP6のドレイン電流がPMOSトランジスタTP4のドレイン電流より小さくなるように設定されている。
【0067】
このように構成されたレベルコンバータ回路20では、入力信号in0が中間電圧Vb レベルになると、NMOSトランジスタTN3,TN5がオンされる。すると、NMOSトランジスタTN4のソース電位が下降し、該トランジスタTN4がオンされる。このNMOSトランジスタTN4がオンされるとカレントミラー回路22が動作し、ノードN3にはPMOSトランジスタTP4を介して高電位側電源Vddが供給される。そして、ノードN3の電位、即ち第1の入力信号in1が高電位側電源Vddレベルになる。
【0068】
又、NMOSトランジスタTN5のオンに基づいてカレントミラー回路23が動作し、ノードN4にはPMOSトランジスタTP6を介して中間電圧Vb が供給される。そして、ノードN4の電位、即ち第2の入力信号in2が中間電圧Vb レベルになる。
【0069】
こうして、第1の入力信号in1が高電位側電源Vddレベルになり、第2の入力信号in2が中間電圧Vb レベルになると、前記出力回路10aは第2の実施の形態と同様に動作し、その出力信号outは低電位側電源Vssレベルになる。
【0070】
一方、入力信号in0が低電位側電源Vssレベルになると、NMOSトランジスタTN3,TN5がオフされる。すると、NMOSトランジスタTN4がオフされ、カレントミラー回路22が非動作状態となって、ノードN3の電荷が抵抗R1を介して放出される。そして、ノードN3の電位、即ち第1の入力信号in1が中間電圧Vb レベルになる。
【0071】
又、NMOSトランジスタTN5のオフに基づいて、カレントミラー回路23が非動作状態となり、ノードN4の電荷が抵抗R2を介して放出される。そして、ノードN4の電位、即ち第2の入力信号in2が低電位側電源Vssレベルになる。
【0072】
こうして、第1の入力信号in1が中間電圧Vb レベルになり、第2の入力信号in2が低電位側電源Vssレベルになると、前記出力回路10aは第2の実施の形態と同様に動作し、その出力信号outは高電位側電源Vddレベルになる。
【0073】
つまり、本実施の形態のレベルコンバータ回路20では、入力信号in0が中間電圧Vb レベルになると、その出力信号outが低電位側電源Vssレベルになり、入力信号in0が低電位側電源Vssレベルになると、その出力信号outが高電位側電源Vddレベルになる。
【0074】
しかも、この出力回路10aでは、前記第2の実施の形態と同様に、各トランジスタTP1,TN1のゲートと、ソース・ドレインとの間において、その耐圧(2.5ボルト)を超える電圧を印加することなく、電源Vdd,Vssレベル(0〜5ボルト)の範囲でフル振幅動作する出力信号outを出力することができる。
【0075】
又、上記したように、抵抗R2の抵抗値が抵抗R1の抵抗値より小さくなるように設定されているため、出力信号outの立ち上がり時において、第2の入力信号in2の立ち下がりが第1の入力信号in1の立ち下がりより早くなる。つまり、ノードN2の電位の上昇するタイミングがノードN1の電位の上昇するタイミングより早くなる。又、PMOSトランジスタTP6のドレイン電流がPMOSトランジスタTP4のドレイン電流より小さくなるように設定されているため、出力信号outの立ち下がり時において、第2の入力信号in2の立ち上がりが第1の入力信号in1の立ち上がりより遅くなる。つまり、ノードN2の電位の下降するタイミングがノードN1の電位の下降するタイミングより遅くなる。そのため、ノードN1,N2間に各トランジスタTP1,TN1の耐圧を超える大きな電位差が生じないため、PMOSトランジスタTP1及びNMOSトランジスタTN1の破損を未然に防止することができる。
【0076】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
(1)本実施の形態の出力回路10aでは、第2の実施の形態と同様に、各トランジスタTP1,TN1のゲートと、ソース・ドレインとの間において、その耐圧(2.5ボルト)を超える電圧を印加することなく、電源Vdd,Vssレベル(0〜5ボルト)の範囲でフル振幅動作する出力信号outが出力される。つまり、この出力回路10aでは、各トランジスタTP1,TN1の耐圧を上げることなく、各トランジスタTP1,TN1の耐圧を超える振幅の出力信号outを出力することができる。
【0077】
(2)しかも、中間電圧Vb レベルと低電位側電源Vssレベルとの間で変化する1つの入力信号in0のみで、前記出力信号outが出力される。従って、第2の実施の形態と比較して、入力する信号数を減らすことができるため、その信号線を少なくすることができる。
【0078】
(第4の実施の形態)
以下、本発明を具体化した第4の実施の形態を図6に従って説明する。尚、本実施の形態では、図4に示す第2の実施の形態の出力回路10aを本実施の形態におけるレベルコンバータ回路20aの出力段に備えている。従って、第2の実施の形態と同様の構成については同一の符号を付して、その詳細な説明を省略する。
【0079】
図6は、本実施の形態のレベルコンバータ回路20aを示す。レベルコンバータ回路20aは、入力回路21a及び前記出力回路10aとから構成される。入力回路21aは、PMOSトランジスタTP7〜TP16 及びNMOSトランジスタTN6〜TN17 とからなる。
【0080】
PMOSトランジスタTP7及びNMOSトランジスタTN6は、CMOSインバータ回路24を構成している。インバータ回路24には、動作電源として中間電圧Vb レベルの電源と、低電位側電源Vssが供給される。インバータ回路24の入力端子には、中間電圧Vb レベルと低電位側電源Vssレベルとの間で変化する入力信号in0が入力される。インバータ回路24の出力端子は、次段のCMOSインバータ回路25の入力端子に接続される。
【0081】
前記インバータ回路25は、PMOSトランジスタTP8及びNMOSトランジスタTN7からなる。インバータ回路25には、動作電源として中間電圧Vb レベルの電源と、低電位側電源Vssが供給される。インバータ回路25の出力端子は、NMOSトランジスタTN8のゲートに接続される。
【0082】
NMOSトランジスタTN8のドレインはNMOSトランジスタTN9及びPMOSトランジスタTP9を介して高電位側電源Vddに接続され、そのソースには低電位側電源Vssが供給される。NMOSトランジスタTN9のゲートには中間電圧Vb が供給される。
【0083】
PMOSトランジスタTP9,TP10 はカレントミラー回路26を構成すべく、互いのゲートが接続されるとともに、そのゲートがPMOSトランジスタTP9のドレインに接続される。PMOSトランジスタTP10 のソースには高電位側電源Vddが供給され、そのドレインにはNMOSトランジスタTN10 を介して中間電圧Vb が供給される。
【0084】
NMOSトランジスタTN10 ,TN11 はカレントミラー回路27を構成すべく、互いのゲートが接続されるとともに、そのゲートがNMOSトランジスタTN10 のドレインに接続される。NMOSトランジスタTN11 のソースには中間電圧Vb が供給され、そのドレインにはPMOSトランジスタTP11 を介して高電位側電源Vddが供給される。
【0085】
PMOSトランジスタTP11 ,TP12 はカレントミラー回路28を構成すべく、互いのゲートが接続されるとともに、そのゲートがPMOSトランジスタTP12 のドレインに接続される。PMOSトランジスタTP12 のソースには高電位側電源Vddが供給され、そのドレインはNMOSトランジスタTN12 ,TN13 を介して低電位側電源Vssに接続される。NMOSトランジスタTN12 のゲートには中間電圧Vb が供給される。又、NMOSトランジスタTN13 のゲートには前記インバータ回路24の出力端子が接続される。
【0086】
そして、前記PMOSトランジスタTP11 及びNMOSトランジスタTN11 のドレイン、即ちノードN5は、前記出力回路10aを構成する第1のインバータ回路15の入力端子に接続される。つまり、ノードN5の電位が前記第1の入力信号in1として第1のインバータ回路15に入力される。
【0087】
一方、前記インバータ回路25の出力端子は、NMOSトランジスタTN14 のゲートに接続される。NMOSトランジスタTN14 のソースには低電位側電源Vssが供給され、そのドレインにはPMOSトランジスタTP13 を介して中間電圧Vb が供給される。
【0088】
PMOSトランジスタTP13 ,TP14 はカレントミラー回路29を構成すべく、互いのゲートが接続されるとともに、そのゲートがPMOSトランジスタTP13 のドレインに接続される。PMOSトランジスタTP14 のソースには中間電圧Vb が供給され、そのドレインにはNMOSトランジスタTN15 を介して低電位側電源Vssが供給される。
【0089】
NMOSトランジスタTN15 ,TN16 はカレントミラー回路30を構成すべく、互いのゲートが接続されるとともに、そのゲートがNMOSトランジスタTN15 のドレインに接続される。NMOSトランジスタTN16 のソースには低電位側電源Vssが供給され、そのドレインにはPMOSトランジスタTP15 を介して中間電圧Vb が供給される。
【0090】
PMOSトランジスタTP15 ,TP16 はカレントミラー回路31を構成すべく、互いのゲートが接続されるとともに、そのゲートがPMOSトランジスタTP16 のドレインに接続される。PMOSトランジスタTP16 のソースには中間電圧Vb が供給され、そのドレインにはNMOSトランジスタTN17 を介して低電位側電源Vssが供給される。NMOSトランジスタTN17 のゲートには前記インバータ回路24の出力端子が接続される。
【0091】
そして、前記PMOSトランジスタTP15 及びNMOSトランジスタTN16 のドレイン、即ちノードN6は、前記出力回路10aを構成する第2のインバータ回路16の入力端子に接続される。つまり、ノードN6の電位が前記第2の入力信号in2として第2のインバータ回路16に入力される。
【0092】
尚、本実施の形態では、NMOSトランジスタTN16 のドレイン電流がNMOSトランジスタTN11 のドレイン電流より大きくなるように設定され、PMOSトランジスタTP15 のドレイン電流がPMOSトランジスタTP11 のドレイン電流より小さくなるように設定されている。
【0093】
このように構成されたレベルコンバータ回路20aでは、入力信号in0が低電位側電源Vssレベルになると、1段目のインバータ回路24の出力信号が中間電圧Vb レベルになり、2段のインバータ回路25の出力信号が低電位側電源Vssレベルになる。
【0094】
1段目のインバータ回路24の出力信号が中間電圧Vb レベルになると、NMOSトランジスタTN13 がオンされる。すると、NMOSトランジスタTN12 のソース電位が下降し、該トランジスタTN12 がオンされる。このNMOSトランジスタTN12 がオンされると、カレントミラー回路28が動作する。
【0095】
2段目のインバータ回路25の出力信号が低電位側電源Vssレベルになると、NMOSトランジスタTN8がオフされる。すると、NMOSトランジスタTN9がオフされ、カレントミラー回路26が非動作状態となる。そのため、カレントミラー回路27も同様に非動作状態になる。
【0096】
従って、ノードN5にはPMOSトランジスタTP11 を介して高電位側電源Vddが供給され、そのノードN5の電位が高電位側電源Vddレベル近傍まで上昇する。つまり、第1の入力信号in1が高電位側電源Vddレベルになる。
【0097】
又、1段目のインバータ回路24の出力信号が中間電圧Vb レベルになると、NMOSトランジスタTN17 がオンされる。このNMOSトランジスタTN17 がオンされると、カレントミラー回路31が動作する。
【0098】
2段目のインバータ回路25の出力信号が低電位側電源Vssレベルになると、NMOSトランジスタTN14 がオフされる。このNMOSトランジスタTN14 がオフされると、カレントミラー回路29が非動作状態となる。そのため、カレントミラー回路30も同様に非動作状態になる。
【0099】
従って、ノードN6にはPMOSトランジスタTP15 を介して中間電圧Vb が供給され、そのノードN6の電位が中間電圧Vb レベル近傍まで上昇する。つまり、第2の入力信号in2が中間電圧Vb レベルになる。
【0100】
こうして、第1の入力信号in1が高電位側電源Vddレベルになり、第2の入力信号in2が中間電圧Vb レベルになると、前記出力回路10aは第2の実施の形態と同様に動作し、その出力信号outは低電位側電源Vssレベルになる。
【0101】
一方、入力信号in0が中間電圧Vb レベルになると、1段目のインバータ回路24の出力信号が低電位側電源Vssレベルになり、2段のインバータ回路25の出力信号が中間電圧Vb レベルになる。
【0102】
1段目のインバータ回路24の出力信号が低電位側電源Vssレベルになると、NMOSトランジスタTN13 がオフされる。すると、NMOSトランジスタTN12 がオフされ、カレントミラー回路28が非動作状態となる。
【0103】
2段目のインバータ回路25の出力信号が中間電圧Vb レベルになると、NMOSトランジスタTN8がオンされる。すると、NMOSトランジスタTN9のソース電位が下降し、該トランジスタTN9がオンされる。このNMOSトランジスタTN9がオンされるとカレントミラー回路26が動作し、該回路26の動作に連動してカレントミラー回路27が動作する。
【0104】
従って、ノードN5の電荷がNMOSトランジスタTN11 を介して放出され、そのノードN5の電位が中間電圧Vb レベル近傍まで下降する。つまり、第1の入力信号in1が中間電圧Vb レベルになる。
【0105】
又、1段目のインバータ回路24の出力信号が低電位側電源Vssレベルになると、NMOSトランジスタTN17 がオフされる。このNMOSトランジスタTN17 がオフされると、カレントミラー回路31が非動作状態となる。
【0106】
2段目のインバータ回路25の出力信号が中間電圧Vb レベルになると、NMOSトランジスタTN14 がオンされる。このNMOSトランジスタTN14 がオンされるとカレントミラー回路29が動作し、該回路29の動作に連動してカレントミラー回路30が動作する。
【0107】
従って、ノードN6の電荷がNMOSトランジスタTN16 を介して放出され、そのノードN6の電位が低電位側電源Vssレベル近傍まで下降する。つまり、第2の入力信号in2が低電位側電源Vssレベルになる。
【0108】
こうして、第1の入力信号in1が中間電圧Vb レベルになり、第2の入力信号in2が低電位側電源Vssレベルになると、前記出力回路10aは第2の実施の形態と同様に動作し、その出力信号outは高電位側電源Vddレベルになる。
【0109】
つまり、本実施の形態のレベルコンバータ回路20aでは、入力信号in0が低電位側電源Vssレベルになると、その出力信号outが低電位側電源Vssレベルになり、入力信号in0が中間電圧Vb レベルになると、その出力信号outが高電位側電源Vddレベルになる。
【0110】
しかも、この出力回路10aでは、前記第2の実施の形態と同様に、各トランジスタTP1,TN1のゲートと、ソース・ドレインとの間において、その耐圧(2.5ボルト)を超える電圧を印加することなく、電源Vdd,Vssレベル(0〜5ボルト)の範囲でフル振幅動作する出力信号outを出力することができる。
【0111】
又、上記したように、NMOSトランジスタTN16 のドレイン電流がNMOSトランジスタTN11 のドレイン電流より大きくなるように設定されているため、出力信号outの立ち上がり時において、第2の入力信号in2の立ち下がりが第1の入力信号in1の立ち下がりより早くなる。つまり、ノードN2の電位の上昇するタイミングがノードN1の電位の上昇するタイミングより早くなる。又、PMOSトランジスタTP15 のドレイン電流がPMOSトランジスタTP11 のドレイン電流より小さくなるように設定されているため、出力信号outの立ち下がり時において、第2の入力信号in2の立ち上がりが第1の入力信号in1の立ち上がりより遅くなる。つまり、ノードN2の電位の下降するタイミングがノードN1の電位の下降するタイミングより遅くなる。そのため、ノードN1,N2間に各トランジスタTP1,TN1の耐圧を超える大きな電位差が生じないため、PMOSトランジスタTP1及びNMOSトランジスタTN1の破損を未然に防止することができる。
【0112】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
(1)本実施の形態の出力回路10aでは、第2の実施の形態と同様に、各トランジスタTP1,TN1のゲートと、ソース・ドレインとの間において、その耐圧(2.5ボルト)を超える電圧を印加することなく、電源Vdd,Vssレベル(0〜5ボルト)の範囲でフル振幅動作する出力信号outが出力される。つまり、この出力回路10aでは、各トランジスタTP1,TN1の耐圧を上げることなく、各トランジスタTP1,TN1の耐圧を超える振幅の出力信号outを出力することができる。
【0113】
(2)しかも、中間電圧Vb レベルと低電位側電源Vssレベルとの間で変化する入力信号in0のみで、前記出力信号outが出力される。従って、前記第2の実施の形態と比較して、入力する信号数を減らすことができるため、その信号線を少なくすることができる。
【0114】
(3)又、前記第3の実施の形態と比較して、ノードN5,N6の電荷の放電を各トランジスタTN11 ,TN16 を介して行うため、その放電にかかる時間を短縮することができる。従って、本実施の形態では、前記第3の実施の形態と比較して、高速動作させることができる。
【0115】
(第5の実施の形態)
以下、本発明を具体化した第5の実施の形態を図7に従って説明する。尚、本実施の形態では、図6に示す第4の実施の形態と同様の構成については同一の符号を付して、その詳細な説明を省略する。
【0116】
図7は、本実施の形態のレベルコンバータ回路20bを示す。本実施の形態のレベルコンバータ回路20bは、前記第4の実施の形態のレベルコンバータ回路20aからPMOSトランジスタTP13 〜TP16 及びNMOSトランジスタTN14 〜TN17 を省略したものである。そして、前記レベルコンバータ回路20aにおいて、1段目のインバータ回路24の出力端子と、第2のインバータ回路16の入力端子、即ちノードN6の電位の変化が同じであるため、本実施の形態では、そのノードN6にインバータ回路16の出力端子が接続される。つまり、本実施の形態では、インバータ回路24の出力信号を前記第2の入力信号in2としている。
【0117】
このようにしても、本実施の形態のレベルコンバータ回路20bでは、前記第4の実施の形態と同様に動作する。つまり、入力信号in0が低電位側電源Vssレベルになると、その出力信号outが低電位側電源Vssレベルになり、入力信号in0が中間電圧Vb レベルになると、その出力信号outが高電位側電源Vddレベルになる。
【0118】
しかも、この出力回路10aでは、前記第2の実施の形態と同様に、各トランジスタTP1,TN1のゲートと、ソース・ドレインとの間において、その耐圧(2.5ボルト)を超える電圧を印加することなく、電源Vdd,Vssレベル(0〜5ボルト)の範囲でフル振幅動作する出力信号outを出力することができる。
【0119】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
(1)本実施の形態の出力回路10aでは、第2の実施の形態と同様に、各トランジスタTP1,TN1のゲートと、ソース・ドレインとの間において、その耐圧(2.5ボルト)を超える電圧を印加することなく、電源Vdd,Vssレベル(0〜5ボルト)の範囲でフル振幅動作する出力信号outが出力される。つまり、この出力回路10aでは、各トランジスタTP1,TN1の耐圧を上げることなく、各トランジスタTP1,TN1の耐圧を超える振幅の出力信号outを出力することができる。
【0120】
(2)しかも、中間電圧Vb レベルと低電位側電源Vssレベルとの間で変化する入力信号in0のみで、前記出力信号outが出力される。従って、前記第2の実施の形態と比較して、入力する信号数を減らすことができるため、その信号線を少なくすることができる。
【0121】
(3)又、本実施の形態のレベルコンバータ回路20bは、前記第4の実施の形態のレベルコンバータ回路20aからPMOSトランジスタTP13 〜TP16 及びNMOSトランジスタTN14 〜TN17 を省略したものである。従って、回路構成を簡略化することができる。
【0122】
(第6の実施の形態)
以下、本発明を具体化した第6の実施の形態を図8に従って説明する。尚、本実施の形態では、図4に示す第2の実施の形態の出力回路10aを本実施の形態におけるレベルコンバータ回路20cの出力段に備えている。従って、第2の実施の形態と同様の構成については同一の符号を付して、その詳細な説明を省略する。
【0123】
図8は、本実施の形態のレベルコンバータ回路20cを示す。レベルコンバータ回路20cは、入力回路21c及び前記出力回路10aとから構成される。入力回路21cは、インバータ回路32〜36、AND回路37、NOR回路38、抵抗及び容量よりなる積分回路39、PMOSトランジスタTP17 〜TP24 及びNMOSトランジスタTN18 〜TN23 とからなる。
【0124】
AND回路37の一方の入力端子には中間電圧Vb レベルと低電位側電源Vssレベルとの間で変化する入力信号in0が入力され、他方の入力端子にはインバータ回路32及び積分回路39を介して入力信号in0が入力される。このインバータ回路32と積分回路39によって、遅延回路40が構成されている。又、AND回路37の各入力端子、即ちノードN7,N8には、NOR回路38の入力端子がそれぞれ接続される。尚、インバータ回路32、AND回路37及びNOR回路38には、動作電源として中間電圧Vb レベルの電源と、低電位側電源Vssがそれぞれ供給される。
【0125】
AND回路37の出力端子は、NMOSトランジスタTN18 のゲートに接続される。NMOSトランジスタTN18 のドレインはNMOSトランジスタTN19 及びPMOSトランジスタTP17 を介して高電位側電源Vddに接続され、そのソースには低電位側電源Vssが供給される。NMOSトランジスタTN19 のゲートには中間電圧Vb が供給される。
【0126】
PMOSトランジスタTP17 ,TP18 はカレントミラー回路41を構成すべく、互いのゲートが接続されるとともに、そのゲートがPMOSトランジスタTP17 のドレインに接続される。PMOSトランジスタTP18 のソースには高電位側電源Vddが供給され、そのドレインはインバータ回路33の入力端子に接続される。
【0127】
インバータ回路33,34はラッチ回路42を構成している。このインバータ回路33,34には、動作電源として高電位側電源Vddと、中間電圧Vb レベルの電源が供給される。インバータ回路33の出力端子は、PMOSトランジスタTP19 のドレインに接続される。PMOSトランジスタTP19 のソースには高電位側電源Vddが供給される。
【0128】
PMOSトランジスタTP19 ,TP20 はカレントミラー回路43を構成すべく、互いのゲートが接続されるとともに、そのゲートがPMOSトランジスタTP20 のドレインに接続される。PMOSトランジスタTP20 のソースには高電位側電源Vddが供給され、そのドレインはNMOSトランジスタTN20 ,TN21 を介して低電位側電源Vssに接続される。NMOSトランジスタTN20 のゲートには中間電圧Vb が供給される。又、NMOSトランジスタTN21 のゲートには前記NOR回路38の出力端子が接続される。
【0129】
そして、前記PMOSトランジスタTP19 のドレインとインバータ回路33の出力端子との間のノードN9は、前記出力回路10aを構成する第1のインバータ回路15の入力端子に接続される。つまり、ノードN9の電位が前記第1の入力信号in1として第1のインバータ回路15に入力される。
【0130】
一方、前記AND回路37の出力端子は、NMOSトランジスタTN22 のゲートに接続される。NMOSトランジスタTN22 のドレインにはPMOSトランジスタTP21 を介して中間電圧Vb が供給され、そのソースには低電位側電源Vssが供給される。
【0131】
PMOSトランジスタTP21 ,TP22 はカレントミラー回路44を構成すべく、互いのゲートが接続されるとともに、そのゲートがPMOSトランジスタTP21 のドレインに接続される。PMOSトランジスタTP22 のソースには中間電圧Vb が供給され、そのドレインはインバータ回路35の入力端子に接続される。
インバータ回路35,36はラッチ回路45を構成している。このインバータ回路35,36には、動作電源として中間電圧Vb レベルの電源と、低電位側電源Vssが供給される。インバータ回路35の出力端子は、PMOSトランジスタTP23 のドレインに接続される。PMOSトランジスタTP23 のソースには高電位側電源Vddが供給される。
【0132】
PMOSトランジスタTP23 ,TP24 はカレントミラー回路46を構成すべく、互いのゲートが接続されるとともに、そのゲートがPMOSトランジスタTP24 のドレインに接続される。PMOSトランジスタTP24 のソースには中間電圧Vb が供給され、そのドレインにはNMOSトランジスタTN24 を介して低電位側電源Vssが供給される。NMOSトランジスタTN24 のゲートには中間電圧Vb が供給される。
【0133】
そして、前記PMOSトランジスタTP23 のドレインとインバータ回路35の出力端子との間のノードN10は、前記出力回路10aを構成する第2のインバータ回路16の入力端子に接続される。つまり、ノードN10の電位が前記第2の入力信号in2として第2のインバータ回路16に入力される。
【0134】
このように構成されたレベルコンバータ回路20cでは、入力信号in0が低電位側電源Vssレベルになると、ノードN7の電位は直ちに低電位側電源Vssレベルになり、ノードN8の電位は遅延回路40によって所定時間経過後に低電位側電源Vssレベルから中間電圧Vb レベルになる。つまり、AND回路37の出力信号が低電位側電源Vssレベルになり、NOR回路38の出力信号が中間電圧Vb レベルから所定時間経過後に低電位側電源Vssレベルになる。
【0135】
AND回路37の出力信号が低電位側電源Vssレベルになると、NMOSトランジスタTN18 がオフされる。すると、NMOSトランジスタTN19 がオフされ、カレントミラー回路41が非動作状態になる。
【0136】
NOR回路38の出力信号が中間電圧Vb レベルになると、NMOSトランジスタTN21 がオンされる。すると、NMOSトランジスタTN20 のソース電位が下降し、該トランジスタTN20 がオンされる。このNMOSトランジスタTN20 がオンされると、カレントミラー回路43が動作する。
【0137】
すると、ノードN9にはPMOSトランジスタTP19 を介して高電位側電源Vddが供給され、そのノードN9の電位が高電位側電源Vddレベル近傍まで上昇する。つまり、第1の入力信号in1が高電位側電源Vddレベルになる。このとき、ノードN9の電位が高電位側電源Vddレベルになると、ラッチ回路42にてその電位が保持される。
【0138】
そして、所定時間経過後にNOR回路38の出力信号が低電位側電源Vssレベルになると、NMOSトランジスタTN21 がオフされる。すると、NMOSトランジスタTN20 がオフされ、カレントミラー回路43が非動作状態となる。このとき、カレントミラー回路43が非動作状態となるが、ノードN9の電位はラッチ回路42にて高電位側電源Vddレベルに保持される。従って、入力信号in0が低電位側電源Vssレベルになると、第1の入力信号in1が高電位側電源Vddレベルになる。
【0139】
又、AND回路37の出力信号が低電位側電源Vssレベルになると、NMOSトランジスタTN22 がオフされる。このNMOSトランジスタTN22 がオフされると、カレントミラー回路44が非動作状態となる。
【0140】
NOR回路38の出力信号が中間電圧Vb レベルになると、NMOSトランジスタTN23 がオンされる。このNMOSトランジスタTN23 がオンされると、カレントミラー回路46が動作する。
【0141】
すると、ノードN10にはPMOSトランジスタTP23 を介して中間電圧Vb が供給され、そのノードN10の電位が中間電圧Vb レベル近傍まで上昇する。つまり、第2の入力信号in2が中間電圧Vb レベルになる。このとき、ラッチ回路45によって、ノードN10の電位が中間電圧Vb レベルに保持される。
【0142】
そして、所定時間経過後にNOR回路38の出力信号が低電位側電源Vssレベルになると、NMOSトランジスタTN23 がオフされる。このNMOSトランジスタTN23 がオフされると、カレントミラー回路46が非動作状態となる。このとき、カレントミラー回路46が非動作状態となるが、ノードN10の電位はラッチ回路45にて中間電圧Vb レベルに保持される。従って、入力信号in0が低電位側電源Vssレベルになると、第2の入力信号in2が中間電圧Vb レベルになる。
【0143】
又、このとき、本実施の形態では、入力信号in0が低電位側電源Vssレベルになると、NOR回路38と遅延回路40によって、その入力信号in0が中間電圧Vb レベルから所定時間経過後に低電位側電源Vssレベルになるワンショットパルス信号に変換される。そのため、NMOSトランジスタTN21 ,TN23 のオン時間が短くなるので、該トランジスタTN21 ,TN23 を流れる貫通電流を小さく抑えることができる。
【0144】
こうして、第1の入力信号in1が高電位側電源Vddレベルになり、第2の入力信号in2が中間電圧Vb レベルになると、前記出力回路10aは第2の実施の形態と同様に動作し、その出力信号outは低電位側電源Vssレベルになる。
【0145】
一方、入力信号in0が中間電圧Vb レベルになると、ノードN7の電位は直ちに中間電圧Vb レベルになり、ノードN8の電位は遅延回路40によって所定時間経過後に中間電圧Vb レベルから低電位側電源Vssレベルになる。つまり、AND回路37の出力信号が中間電圧Vb レベルから所定時間経過後に低電位側電源Vssレベルになり、NOR回路38の出力信号が低電位側電源Vssレベルになる。
【0146】
NOR回路38の出力信号が低電位側電源Vssレベルになると、NMOSトランジスタTN21 がオフされる。すると、NMOSトランジスタTN20 がオフされ、カレントミラー回路43が非動作状態になる。
【0147】
AND回路37の出力信号が中間電圧Vb レベルになると、NMOSトランジスタTN18 がオンされる。すると、NMOSトランジスタTN19 のソース電位が下降し、該トランジスタTN19 がオンされる。このNMOSトランジスタTN19 がオンされると、カレントミラー回路41が動作する。
【0148】
すると、インバータ回路33の入力端子にはPMOSトランジスタTP18 を介して高電位側電源Vddが供給され、その入力端子の電位が高電位側電源Vddレベル近傍まで上昇する。つまり、ノードN9の電位、即ち第1の入力信号in1が中間電圧Vb レベルになる。このとき、ラッチ回路42によって、ノードN9の電位が中間電圧Vb レベルに保持される。
【0149】
そして、所定時間経過後にAND回路37の出力信号が低電位側電源Vssレベルになると、NMOSトランジスタTN18 がオフされる。すると、NMOSトランジスタTN19 がオフされ、カレントミラー回路41が非動作状態となる。このとき、カレントミラー回路41が非動作状態となるが、ノードN9の電位はラッチ回路42にて中間電圧Vb レベルに保持される。従って、入力信号in0が中間電圧Vb になると、第1の入力信号in1が中間電圧Vb レベルになる。
【0150】
又、NOR回路38の出力信号が低電位側電源Vssレベルになると、NMOSトランジスタTN23 がオフされる。このNMOSトランジスタTN23 がオフされると、カレントミラー回路46が非動作状態となる。
【0151】
AND回路37の出力信号が中間電圧Vb レベルになると、NMOSトランジスタTN22 がオンされる。このNMOSトランジスタTN22 がオンされると、カレントミラー回路44が動作する。
【0152】
すると、インバータ回路35の入力端子にはPMOSトランジスタTP22 を介して中間電圧Vb が供給され、その入力端子の電位が中間電圧Vb レベル近傍まで上昇する。つまり、ノードN10の電位、即ち第2の入力信号in2が低電位側電源Vssレベルになる。このとき、ラッチ回路45によって、ノードN10の電位が低電位側電源Vssレベルに保持される。
【0153】
そして、所定時間経過後にAND回路37の出力信号が低電位側電源Vssレベルになると、NMOSトランジスタTN22 がオフされる。このNMOSトランジスタTN22 がオフされると、カレントミラー回路44が非動作状態となる。このとき、カレントミラー回路44が非動作状態となるが、ノードN10の電位はラッチ回路45にて低電位側電源Vssレベルに保持される。従って、入力信号in0が低電位側電源Vssレベルになると、第2の入力信号in2が低電位側電源Vssレベルになる。
【0154】
又、このとき、本実施の形態では、入力信号in0が中間電圧Vb レベルになると、AND回路37と遅延回路40によって、その入力信号in0が中間電圧Vb レベルから所定時間経過後に低電位側電源Vssレベルになるワンショットパルス信号に変換される。そのため、NMOSトランジスタTN18 ,TN22 のオン時間が短くなるので、該トランジスタTN18 ,TN22 を流れる貫通電流を小さく抑えることができる。
【0155】
こうして、第1の入力信号in1が中間電圧Vb レベルになり、第2の入力信号in2が低電位側電源Vssレベルになると、前記出力回路10aは第2の実施の形態と同様に動作し、その出力信号outは高電位側電源Vddレベルになる。
【0156】
つまり、本実施の形態のレベルコンバータ回路20cでは、入力信号in0が低電位側電源Vssレベルになると、その出力信号outが低電位側電源Vssレベルになり、入力信号in0が中間電圧Vb レベルになると、その出力信号outが高電位側電源Vddレベルになる。
【0157】
しかも、この出力回路10aでは、前記第2の実施の形態と同様に、各トランジスタTP1,TN1のゲートと、ソース・ドレインとの間において、その耐圧(2.5ボルト)を超える電圧を印加することなく、電源Vdd,Vssレベル(0〜5ボルト)の範囲でフル振幅動作する出力信号outを出力することができる。
【0158】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
(1)本実施の形態の出力回路10aでは、第2の実施の形態と同様に、各トランジスタTP1,TN1のゲートと、ソース・ドレインとの間において、その耐圧(2.5ボルト)を超える電圧を印加することなく、電源Vdd,Vssレベル(0〜5ボルト)の範囲でフル振幅動作する出力信号outが出力される。つまり、この出力回路10aでは、各トランジスタTP1,TN1の耐圧を上げることなく、各トランジスタTP1,TN1の耐圧を超える振幅の出力信号outを出力することができる。
【0159】
(2)しかも、中間電圧Vb レベルと低電位側電源Vssレベルとの間で変化する入力信号in0のみで、前記出力信号outが出力される。従って、前記第2の実施の形態と比較して、入力する信号数を減らすことができるため、その信号線を少なくすることができる。
【0160】
(3)又、本実施の形態のレベルコンバータ回路20cでは、入力信号in0が低電位側電源Vssレベルになると、NOR回路38と遅延回路40によって、その入力信号in0が中間電圧Vb レベルから所定時間経過後に低電位側電源Vssレベルになるワンショットパルス信号に変換される。そのため、NMOSトランジスタTN21 ,TN23 のオン時間が短くなるので、該トランジスタTN21 ,TN23 を流れる貫通電流を小さく抑えることができる。又、入力信号in0が中間電圧Vb レベルになると、AND回路37と遅延回路40によって、その入力信号in0が中間電圧Vb レベルから所定時間経過後に低電位側電源Vssレベルになるワンショットパルス信号に変換される。そのため、NMOSトランジスタTN18 ,TN22 のオン時間が短くなるので、該トランジスタTN18 ,TN22 を流れる貫通電流を小さく抑えることができる。従って、各トランジスタTN18 ,TN21 〜TN23 を流れる貫通電流を小さく抑えることができるため、消費電力を削減することができる。
【0161】
(第7の実施の形態)
以下、本発明を具体化した第7の実施の形態を図9に従って説明する。尚、本実施の形態では、図4に示す第2の実施の形態と同様の構成については同一の符号を付して、その詳細な説明を省略する。
【0162】
図9は、本実施の形態におけるNAND回路50を示す。NAND回路50の出力段に備えられる出力回路10bは、第2の実施の形態の出力回路10aに対して、第1及び第2のインバータ回路15,16が第1及び第2のNAND回路51,52に置換されている。即ち、ノードN1には第1のNAND回路51の出力信号が出力され、ノードN2には第2のNAND回路52の出力信号が出力される。
【0163】
第1のNAND回路51には、動作電源として高電位側電源Vdd及び中間電圧Vb レベルの電源が供給される。第1のNAND回路51の一方の入力端子にはレベルシフト用の電源53を介して入力信号in11が入力され、その他方の入力端子にはレベルシフト用の電源54を介して入力信号in12が入力される。
【0164】
前記入力信号in11,in12は、低電位側電源Vssレベルと中間電圧Vb レベルとの間で変化する信号である。そして、レベルシフト用の電源53,54は、低電位側電源Vssレベルと中間電圧Vb レベルとの間で変化する入力信号in11,in12を中間電圧Vb レベルと高電位側電源Vddレベルとの間で変化する信号にシフトし、そのシフトした信号を第1のNAND回路51に出力する。
【0165】
第2のNAND回路52には、動作電源として中間電圧Vb レベルの電源及び低電位側電源Vssが供給される。第2のNAND回路52の一方の入力端子には前記入力信号in11が入力され、その他方の入力端子には前記入力信号in12が入力される。
【0166】
このように構成された出力回路10bでは、前記入力信号in11,in12がともに低電位側電源Vssレベルになると、該入力信号in11,in12がレベルシフト用の電源53,54によって中間電圧Vb レベルの信号にシフトされ、そのシフトされた信号が第1のNAND回路51に入力される。又、第2のNAND回路52には、低電位側電源Vssレベルの前記入力信号in11,in12が入力される。
【0167】
すると、第1のNAND回路51の出力信号、即ちノードN1の電位が高電位側電源Vddレベルになり、第2のNAND回路52の出力信号、即ちノードN2の電位が中間電圧Vb レベルになる。こうして、ノードN1の電位が高電位側電源Vddレベルになり、ノードN2の電位が中間電圧Vb レベルになると、CMOSインバータ回路11は第2の実施の形態と同様に動作し、NAND回路50の出力信号outは高電位側電源Vddレベルになる。
【0168】
又、前記入力信号in11,in12がともに中間電圧Vb レベルになると、該入力信号in11,in12がレベルシフト用の電源53,54によって高電位側電源Vddレベルの信号にシフトされ、そのシフトされた信号が第1のNAND回路51に入力される。又、第2のNAND回路52には、中間電圧Vb レベルの前記入力信号in11,in12が入力される。
【0169】
すると、第1のNAND回路51の出力信号、即ちノードN1の電位が中間電圧Vb レベルになり、第2のNAND回路52の出力信号、即ちノードN2の電位が低電位側電源Vssレベルになる。こうして、ノードN1の電位が中間電圧Vb レベルになり、ノードN2の電位が低電位側電源Vssレベルになると、CMOSインバータ回路11は第2の実施の形態と同様に動作し、NAND回路50の出力信号outは低電位側電源Vssレベルになる。
【0170】
又、前記入力信号in11が中間電圧Vb レベルになり、前記入力信号in12が低電位側電源Vssレベルになると、レベルシフト用の電源53,54によって、入力信号in11が高電位側電源Vddレベルの信号にシフトされ、入力信号in12が中間電圧Vb レベルの信号にシフトされる。そして、そのシフトされた信号がそれぞれ第1のNAND回路51に入力される。又、第2のNAND回路52には、中間電圧Vb レベルの入力信号in11と、低電位側電源Vssレベルの入力信号in12が入力される。
【0171】
すると、第1のNAND回路51の出力信号、即ちノードN1の電位が高電位側電源Vddレベルになり、第2のNAND回路52の出力信号、即ちノードN2の電位が中間電圧Vb レベルになる。こうして、ノードN1の電位が高電位側電源Vddレベルになり、ノードN2の電位が中間電圧Vb レベルになると、CMOSインバータ回路11は第2の実施の形態と同様に動作し、NAND回路50の出力信号outは高電位側電源Vddレベルになる。
【0172】
又、前記入力信号in11が低電位側電源Vssレベルになり、前記入力信号in12が中間電圧Vb レベルになると、レベルシフト用の電源53,54によって、入力信号in11が中間電圧Vb レベルの信号にシフトされ、入力信号in12が高電位側電源Vddレベルの信号にシフトされる。そして、そのシフトされた信号がそれぞれ第1のNAND回路51に入力される。又、第2のNAND回路52には、低電位側電源Vssレベルの入力信号in11と、中間電圧Vb レベルの入力信号in12が入力される。
【0173】
すると、第1のNAND回路51の出力信号、即ちノードN1の電位が高電位側電源Vddレベルになり、第2のNAND回路52の出力信号、即ちノードN2の電位が中間電圧Vb レベルになる。こうして、ノードN1の電位が高電位側電源Vddレベルになり、ノードN2の電位が中間電圧Vb レベルになると、CMOSインバータ回路11は第2の実施の形態と同様に動作し、NAND回路50の出力信号outは高電位側電源Vddレベルになる。
【0174】
つまり、本実施の形態のNAND回路50では、前記入力信号in11,in12がともに中間電圧Vb レベルになると、その出力信号outが低電位側電源Vssレベルになり、前記入力信号in11,in12の内で少なくとも一方が低電位側電源Vssレベルになると、その出力信号outが高電位側電源Vddレベルになる。
【0175】
しかも、この出力回路10bでは、各トランジスタTP1,TN1のゲートと、ソース・ドレインとの間において、その耐圧(2.5ボルト)を超える電圧を印加することなく、電源Vdd,Vssレベル(0〜5ボルト)の範囲でフル振幅動作する出力信号outを出力することができる。
【0176】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
(1)本実施の形態の出力回路10bでは、第2の実施の形態と同様に、各トランジスタTP1,TN1のゲートと、ソース・ドレインとの間において、その耐圧(2.5ボルト)を超える電圧を印加することなく、電源Vdd,Vssレベル(0〜5ボルト)の範囲でフル振幅動作する出力信号outが出力される。つまり、この出力回路10bでは、各トランジスタTP1,TN1の耐圧を上げることなく、各トランジスタTP1,TN1の耐圧を超える振幅の出力信号outを出力することができる。
【0177】
(第8の実施の形態)
以下、本発明を具体化した第8の実施の形態を図10に従って説明する。尚、本実施の形態では、図4に示す第2の実施の形態の出力回路10aを本実施の形態におけるオペアンプ回路60の出力段に備えている。従って、第2の実施の形態と同様の構成については同一の符号を付して、その詳細な説明を省略する。
【0178】
図10は、本実施の形態のオペアンプ回路60を示す。オペアンプ回路60は、入力回路61及び前記出力回路10aとから構成される。入力回路61は、PMOSトランジスタTP25 ,TP26 、NMOSトランジスタTN24 〜TN28 、及び抵抗R3〜R5とからなる。
【0179】
NMOSトランジスタTN24 ,TN25 は互いのソースが接続されるとともに、そのソースにはNMOSトランジスタTN26 を介して低電位側電源Vssが供給される。NMOSトランジスタTN26 ,TN27 はカレントミラー回路62を構成すべく、互いのゲートが接続されるとともに、そのゲートがNMOSトランジスタTN27 のゲートに接続される。NMOSトランジスタTN27 のドレインには抵抗R3を介して高電位側電源Vddが供給され、そのソースには低電位側電源Vssが供給される。そして、NMOSトランジスタTN26 ,TN27 及び抵抗R3は定電流源を構成している。
【0180】
前記NMOSトランジスタTN24 のドレインには、NMOSトランジスタTN28 及びPMOSトランジスタTP25 を介して高電位側電源Vddが供給される。NMOSトランジスタTN28 のゲートには中間電圧Vb が供給される。
【0181】
PMOSトランジスタTP25 ,TP26 はカレントミラー回路63を構成すべく、互いのゲートが接続されるとともに、そのゲートがPMOSトランジスタTP25 のドレインに接続される。PMOSトランジスタTP26 のソースには高電位側電源Vddが供給され、そのドレインには抵抗R4を介して中間電圧Vb が供給される。
【0182】
又、前記NMOSトランジスタTN25 のドレインには抵抗R5を介して中間電圧Vb が供給される。このNMOSトランジスタTN25 のゲートはオペアンプ回路60の非反転入力端子であって、該ゲートには中間電圧Vb レベルと低電位側電源Vssレベルとの間で変化する入力信号in21が入力される。又、前記NMOSトランジスタTN24 のゲートはオペアンプ回路60の反転入力端子であって、該ゲートには中間電圧Vb レベルと低電位側電源Vssレベルとの間で変化する入力信号in22が入力される。
【0183】
そして、前記PMOSトランジスタTP26 と抵抗R4との間のノードN11は、前記出力回路10aを構成する第1のインバータ回路15の入力端子に接続される。つまり、ノードN11の電位が前記第1の入力信号in1として第1のインバータ回路15に入力される。又、前記NMOSトランジスタTN25 と抵抗R5との間のノードN12は、前記出力回路10aを構成する第2のインバータ回路16の入力端子に接続される。つまり、ノードN12の電位が前記第2の入力信号in2として第2のインバータ回路16に入力される。
【0184】
尚、前記抵抗R4,R5は、ノードN11,N12間の電位差を中間電圧Vb レベル(2.5ボルト)に維持するものである。つまり、ノードN11の電位が高電位側電源Vddレベル近傍まで上昇すると、ノードN12の電位が中間電圧Vb レベル近傍まで上昇する。一方、ノードN12の電位が低電位側電源Vssレベル近傍まで下降すると、ノードN11の電位が中間電圧Vb レベル近傍まで下降する。
【0185】
このように構成されたオペアンプ回路60では、反転入力端子に入力される入力信号in22のレベルが、非反転入力端子に入力される入力信号in21のレベルより相対的に高くなると、NMOSトランジスタTN24 の電流駆動能力がNMOSトランジスタTN25 の電流駆動能力より高くなる。すると、NMOSトランジスタTN28 のソース電位が下降し、該トランジスタTN28 の電流駆動能力が高められる。このNMOSトランジスタTN28 の電流駆動能力が高められると、PMOSトランジスタTP25 のドレイン電流、即ちPMOSトランジスタTP26 のドレイン電流が増加する。
【0186】
又、言い換えれば、非反転入力端子に入力される入力信号in21のレベルが、反転入力端子に入力される入力信号in22のレベルより相対的に低くなるため、NMOSトランジスタTN25 の電流駆動能力が抑えられる。すると、NMOSトランジスタTN25 のドレイン電流が減少する。
【0187】
そして、このように動作することで、ノードN11の電位、即ち前記第1の入力信号in1が高電位側電源Vddレベル近傍まで上昇し、ノードN12の電位、即ち前記第2の入力信号in2が中間電圧Vb レベル近傍まで上昇する。こうして、第1の入力信号in1が高電位側電源Vddレベル近傍まで上昇し、第2の入力信号in2が中間電圧Vb レベル近傍まで上昇すると、前記出力回路10aは第2の実施の形態と同様に動作し、その出力信号outは低電位側電源Vssレベル近傍まで下降する。
【0188】
一方、反転入力端子に入力される入力信号in22のレベルが、非反転入力端子に入力される入力信号in21のレベルより相対的に低くなると、NMOSトランジスタTN24 の電流駆動能力がNMOSトランジスタTN25 の電流駆動能力より低くなる。すると、NMOSトランジスタTN24 の電流駆動能力の低下に伴って、NMOSトランジスタTN28 の電流駆動能力が抑えられる。このNMOSトランジスタTN28 の電流駆動能力が抑えられると、PMOSトランジスタTP25 のドレイン電流、即ちPMOSトランジスタTP26 のドレイン電流が減少する。
【0189】
又、言い換えれば、非反転入力端子に入力される入力信号in21のレベルが、反転入力端子に入力される入力信号in22のレベルより相対的に高くなるため、NMOSトランジスタTN25 の電流駆動能力が高められる。すると、NMOSトランジスタTN25 のドレイン電流が増加する。
【0190】
そして、このように動作することで、ノードN11の電位、即ち前記第1の入力信号in1が中間電圧Vb レベル近傍まで下降し、ノードN12の電位、即ち前記第2の入力信号in2が低電位側電源Vssレベル近傍まで下降する。こうして、第1の入力信号in1が中間電圧Vb レベル近傍まで下降し、第2の入力信号in2が低電位側電源Vssレベル近傍まで下降すると、前記出力回路10aは第2の実施の形態と同様に動作し、その出力信号outは高電位側電源Vddレベル近傍まで上昇する。
【0191】
しかも、この出力回路10aでは、前記第2の実施の形態と同様に、各トランジスタTP1,TN1のゲートと、ソース・ドレインとの間において、その耐圧(2.5ボルト)を超える電圧を印加することなく、電源Vdd,Vssレベル(0〜5ボルト)の範囲でフル振幅動作する出力信号outを出力することができる。
【0192】
上記したように、本実施の形態では、以下に示す作用効果を得ることができる。
(1)本実施の形態の出力回路10aでは、第2の実施の形態と同様に、各トランジスタTP1,TN1のゲートと、ソース・ドレインとの間において、その耐圧(2.5ボルト)を超える電圧を印加することなく、電源Vdd,Vssレベル(0〜5ボルト)の範囲でフル振幅動作する出力信号outが出力される。つまり、この出力回路10aでは、各トランジスタTP1,TN1の耐圧を上げることなく、各トランジスタTP1,TN1の耐圧を超える振幅の出力信号outを出力することができる。
【0193】
尚、本発明の実施の形態は以下のように変更してもよい。
○上記各実施の形態では、CMOSインバータ回路11の入力端子、即ち両トランジスタTP1,TN1のゲートに対して、電源Vdd,Vssの中間レベルで一定の中間電圧Vb を供給するようにしたが、その中間電圧Vb の電圧値が、高電位側電源VddレベルからPMOSトランジスタTP1のしきい値だけ低い電圧と、低電位側電源VssレベルからNMOSトランジスタTN1のしきい値だけ高い電圧との間であれば一定又は変動していてもよい。
【0194】
○上記第3〜第6及び第8の実施の形態では、図4に示す第2の実施の形態の出力回路10aを使用したが、図2に示す第1の実施の形態の出力回路10を使用してもよい。
【0195】
○上記各実施の形態では、両トランジスタTP1,TN1のソース間、即ちノードN1,N2間に大きな電位差が生じないようにするために、図3に示すように出力信号outの立ち上がり時において、ノードN2の電位を上昇させるタイミングをノードN1の電位を上昇させるタイミングより早くし、出力信号outの立ち下がり時において、ノードN2の電位を下降させるタイミングをノードN1の電位を下降させるタイミングより遅くしたが、ノードN1,N2の電位を同時に変化するようにしてもよい。
【0196】
○上記第6の実施の形態では、遅延回路40をインバータ回路32と、抵抗及び容量よりなる積分回路39とから構成したが、この構成に限定されるものではない。例えば、インバータ回路を複数個直列に接続して遅延回路を構成してもよい。
【0197】
【発明の効果】
以上詳述したように、本発明によれば、CMOSインバータ回路からなる出力回路において、MOSトランジスタの耐圧を超える振幅の出力信号を出力し得る出力回路、及び、その出力回路を備えたレベルコンバータ回路、論理回路、オペアンプ回路を提供することができる。
【図面の簡単な説明】
【図1】 本発明の原理説明図である。
【図2】 第1の実施の形態における出力回路を示す回路図である。
【図3】 第1の実施の形態における出力回路の動作を示す波形図である。
【図4】 第2の実施の形態における出力回路を示す回路図である。
【図5】 第3の実施の形態におけるレベルコンバータ回路を示す回路図である。
【図6】 第4の実施の形態におけるレベルコンバータ回路を示す回路図である。
【図7】 第5の実施の形態におけるレベルコンバータ回路を示す回路図である。
【図8】 第6の実施の形態におけるレベルコンバータ回路を示す回路図である。
【図9】 第7の実施の形態におけるNAND回路を示す回路図である。
【図10】 第8の実施の形態におけるオペアンプ回路を示す回路図である。
【符号の説明】
1 CMOSインバータ回路
2 電位制御回路
TP PMOSトランジスタ
TN NMOSトランジスタ
V1 外部電源としての高電位側電源
V2 外部電源としての低電位側電源
V3 基準電圧
in 入力信号
out 出力信号
Claims (9)
- CMOSインバータ回路から構成され、2値化された入力信号に基づいて外部電源レベルで変化する出力信号を出力する出力回路であって、
高電位側電源レベルからPMOSトランジスタのしきい値だけ低い電圧と、低電位側電源レベルからNMOSトランジスタのしきい値だけ高い電圧との間の電圧を基準電圧として各トランジスタのゲートに供給する基準電圧発生回路と、
前記入力信号が第1のレベルになると、両トランジスタのソース電位を同期して上昇させて、PMOSトランジスタのソース電位を高電位側電源レベルとするとともに、NMOSトランジスタのゲート・ソース間電圧をそのしきい値より低くし、前記入力信号が第2のレベルになると、両トランジスタのソース電位を同期して下降させて、NMOSトランジスタのソース電位を低電位側電源レベルとするとともに、PMOSトランジスタのゲート・ソース間電圧をそのしきい値より低くするソース電位制御回路と
を備え、
前記ソース電位制御回路は、
動作電源として高電位側電源と前記基準電圧レベルの電源とが供給され、その入力端子に高電位側電源レベルと前記基準電圧レベルとの間で変化する第1の入力信号が入力されるとともに、その入力信号に基づいた出力信号を前記PMOSトランジスタのソースに供給する第1のインバータ回路と、
動作電源として前記基準電圧レベルの電源と低電位側電源とが供給され、その入力端子に前記第1の入力信号と同期して同方向に変化し、かつ前記基準電圧レベルと低電位側電源レベルとの間で変化する第2の入力信号が入力されるとともに、その入力信号に基づいた出力信号を前記NMOSトランジスタのソースに供給する第2のインバータ回路と
から構成されたことを特徴とする出力回路。 - CMOSインバータ回路から構成され、2値化された入力信号に基づいて外部電源レベルで変化する出力信号を出力する出力回路であって、
高電位側電源レベルからPMOSトランジスタのしきい値だけ低い電圧と、低電位側電源レベルからNMOSトランジスタのしきい値だけ高い電圧との間の定電圧を基準電圧として各トランジスタのゲートに供給する基準電圧発生回路と、
前記入力信号が第1のレベルになると、両トランジスタのソース電位を同期して上昇させて、PMOSトランジスタのソース電位を高電位側電源レベルとするとともに、NMOSトランジスタのゲート・ソース間電圧をそのしきい値より低くし、前記入力信号が第2のレベルになると、両トランジスタのソース電位を同期して下降させて、NMOSトランジスタのソース電位を低電位側電源レベルとするとともに、PMOSトランジスタのゲート・ソース間電圧をそのしきい値より低くするソース電位制御回路と
を備え、
前記ソース電位制御回路は、前記出力信号の立ち上げ時においては、前記NMOSトランジスタのソース電位を変化させるタイミングを、前記PMOSトランジスタのソース電位を変化させるタイミングより早くし、前記出力信号の立ち下げ時においては、前記NMOSトランジスタのソース電位を変化させるタイミングを、前記PMOSトランジスタのソース電位を変化させるタイミングより遅くしたことを特徴とする出力回路。 - 請求項1又は2に記載の出力回路を、その出力段に備えたことを特徴とする論理回路。
- 請求項1又は2に記載の出力回路を、その出力段に備えたことを特徴とするオペアンプ回路。
- 入力信号を第1の入力信号とその第1の入力信号と同期して同方向に変化する第2の入力信号に変換し、その変換した第1及び第2の入力信号を出力する入力信号変換回路と、
高電位側電源レベルからPMOSトランジスタのしきい値だけ低い電圧と、低電位側電源レベルからNMOSトランジスタのしきい値だけ高い電圧との間の定電圧を基準電圧として各トランジスタのゲートに供給する基準電圧発生回路と、
動作電源として高電位側電源と前記基準電圧レベルの電源とが供給され、その入力端子に高電位側電源レベルと前記基準電圧レベルとの間で変化する前記第1の入力信号が入力されるとともに、その第1の入力信号に基づいた出力信号を前記PMOSトランジスタのソースに供給する第1のインバータ回路と、
動作電源として前記基準電圧レベルの電源と低電位側電源とが供給され、その入力端子に前記第1の入力信号と同期して同方向に変化し、かつ前記基準電圧レベルと低電位側電源レベルとの間で変化する前記第2の入力信号が入力されるとともに、その第2の入力信号に基づいた出力信号を前記NMOSトランジスタのソースに供給する第2のインバータ回路と
を備えたことを特徴とするレベルコンバータ回路。 - 請求項5に記載のレベルコンバータ回路において、
前記入力信号変換回路は、
高電位側電源と前記基準電圧レベルの電源との間に第1のカレントミラー回路と抵抗を直列に接続するとともに、前記入力信号に基づいて第1のカレントミラー回路を活性状態又は非活性状態に切り替える第1のスイッチ回路から構成し、第1のカレントミラー回路と抵抗との接続点から前記第1の入力信号を前記出力回路に出力する第1の入力信号変換回路部と、
前記基準電圧レベルの電源と低電位側電源との間に第2のカレントミラー回路と抵抗を直列に接続するとともに、前記入力信号に基づいて第2のカレントミラー回路を活性状態又は非活性状態に切り替える第2のスイッチ回路から構成し、第2のカレントミラー回路と抵抗との接続点から前記第1の入力信号と同期して同方向に変化する前記第2の入力信号を前記出力回路に出力する第2の入力信号変換回路部と
からなることを特徴とするレベルコンバータ回路。 - 請求項5に記載のレベルコンバータ回路において、
前記入力信号変換回路は、
高電位側電源と前記基準電圧レベルの電源との間に第1及び第3のカレントミラー回路を直列に接続するとともに、前記入力信号に基づいて第1のカレントミラー回路を活性状態又は非活性状態に切り替える第1のスイッチ回路と、前記入力信号に基づいて第3のカレントミラー回路を前記第1のカレントミラー回路に対して相補動作させる第3のスイッチ回路とから構成し、両カレントミラー回路の接続点から前記第1の入力信号を前記出力回路に出力する第1の入力信号変換回路部と、
前記基準電圧レベルの電源と低電位側電源との間に第2及び第4のカレントミラー回路を直列に接続するとともに、前記入力信号に基づいて第2のカレントミラー回路を活性状態又は非活性状態に切り替える第2のスイッチ回路と、前記入力信号に基づいて第4のカレントミラー回路を前記第2のカレントミラー回路に対して相補動作させる第4のスイッチ回路とから構成し、両カレントミラー回路の接続点から前記第1の入力信号と同期して同方向に変化する前記第2の入力信号を前記出力回路に出力する第2の入力信号変換回路部と
からなることを特徴とするレベルコンバータ回路。 - 請求項5に記載のレベルコンバータ回路において、
前記入力信号は、前記基準電圧レベルと低電位側電源レベルとの間で変化する信号であって、
前記入力信号変換回路は、
高電位側電源と前記基準電圧レベルの電源との間に第1及び第3のカレントミラー回路を直列に接続するとともに、前記入力信号に基づいて第1のカレントミラー回路を活性状態又は非活性状態に切り替える第1のスイッチ回路と、前記入力信号に基づいて第3のカレントミラー回路を前記第1のカレントミラー回路に対して相補動作させる第3のスイッチ回路とから構成し、両カレントミラー回路の接続点から前記第1の入力信号を前記出力回路に出力する第1の入力信号変換回路部と、
前記入力信号を前記第1の入力信号と同期して同方向に変化する前記第2の入力信号と して前記出力回路に出力する第2の入力信号変換回路部と
からなることを特徴とするレベルコンバータ回路。 - 請求項5に記載のレベルコンバータ回路において、
前記入力信号変換回路は、
前記第1の入力信号レベルを高電位側電源レベルに切り替える第1のカレントミラー回路と、前記第1の入力信号レベルを前記基準電圧レベルに切り替える第3のカレントミラー回路と、前記第1の入力信号のレベルを前記入力信号が変化するまで維持する第1のラッチ回路と、第1のカレントミラー回路を活性状態又は非活性状態に切り替える第1のスイッチ回路と、第1のカレントミラー回路に対して第3のカレントミラー回路を相補動作させる第3のスイッチ回路とから構成した第1の入力信号変換回路部と、
前記第2の入力信号レベルを前記基準電圧レベルに切り替える第2のカレントミラー回路と、前記第2の入力信号レベルを低電位側電源に切り替える第4のカレントミラー回路と、前記第2の入力信号のレベルを前記入力信号が変化するまで維持する第2のラッチ回路と、第2のカレントミラー回路を活性状態又は非活性状態に切り替える第2のスイッチ回路と、第4のカレントミラー回路に対して第4のカレントミラー回路を相補動作させる第4のスイッチ回路とから構成した第2の入力信号変換回路部と、
前記入力信号をワンショットパルス信号に変換し、第1及び第2のスイッチ回路を介して第1及び第2のカレントミラー回路を同期して所定時間だけ活性化させるとともに、第3及び第4のスイッチ回路を介して第3及び第4のカレントミラー回路を同期して所定時間だけ活性化させるワンショット回路と
からなることを特徴とするレベルコンバータ回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15162798A JP3954198B2 (ja) | 1998-06-01 | 1998-06-01 | 出力回路、レベルコンバータ回路、論理回路、及び、オペアンプ回路 |
TW087119475A TW535357B (en) | 1998-06-01 | 1998-11-24 | Transistor output circuit |
KR10-1998-0059302A KR100360704B1 (ko) | 1998-06-01 | 1998-12-28 | 출력회로,레벨컨버터회로,논리회로및오퍼레이션앰프회로 |
US09/221,989 US6249169B1 (en) | 1998-06-01 | 1998-12-29 | Transistor output circuit |
FR9816530A FR2779293B1 (fr) | 1998-06-01 | 1998-12-29 | Circuit de sortie a transistors |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15162798A JP3954198B2 (ja) | 1998-06-01 | 1998-06-01 | 出力回路、レベルコンバータ回路、論理回路、及び、オペアンプ回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11346150A JPH11346150A (ja) | 1999-12-14 |
JP3954198B2 true JP3954198B2 (ja) | 2007-08-08 |
Family
ID=15522683
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15162798A Expired - Fee Related JP3954198B2 (ja) | 1998-06-01 | 1998-06-01 | 出力回路、レベルコンバータ回路、論理回路、及び、オペアンプ回路 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6249169B1 (ja) |
JP (1) | JP3954198B2 (ja) |
KR (1) | KR100360704B1 (ja) |
FR (1) | FR2779293B1 (ja) |
TW (1) | TW535357B (ja) |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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TWI238600B (en) * | 2000-03-01 | 2005-08-21 | Sanyo Electric Co | Level converting circuit, semiconductor device and display apparatus having such level converting circuit |
JP3583999B2 (ja) | 2000-03-01 | 2004-11-04 | 三洋電機株式会社 | レベル変換回路 |
FR2822309B1 (fr) | 2001-03-19 | 2003-06-13 | St Microelectronics Sa | Circuit de translation de signaux de commutation |
TWI310632B (en) | 2002-01-17 | 2009-06-01 | Semiconductor Energy Lab | Electric circuit |
KR100430369B1 (ko) * | 2002-05-03 | 2004-05-04 | (주) 텔트론 | 초고주파 디프랜셜 스위치회로 |
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US9176318B2 (en) | 2007-05-18 | 2015-11-03 | Pixtronix, Inc. | Methods for manufacturing fluid-filled MEMS displays |
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US8169679B2 (en) | 2008-10-27 | 2012-05-01 | Pixtronix, Inc. | MEMS anchors |
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CN108781071B (zh) * | 2017-02-23 | 2022-05-13 | 深圳市汇顶科技股份有限公司 | 方波产生方法及方波产生电路 |
JP7136622B2 (ja) * | 2018-07-30 | 2022-09-13 | 日清紡マイクロデバイス株式会社 | レベル変換回路 |
TWI686784B (zh) * | 2019-02-25 | 2020-03-01 | 奇景光電股份有限公司 | 輸出緩衝器及其操作方法 |
CN113452363A (zh) | 2020-03-24 | 2021-09-28 | 长鑫存储技术(上海)有限公司 | 动态控制转换电路 |
CN117559769B (zh) * | 2024-01-12 | 2024-03-26 | 苏州贝克微电子股份有限公司 | 一种外接电源的芯片内部电压生成电路 |
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JP3142416B2 (ja) | 1993-05-14 | 2001-03-07 | 富士通株式会社 | 半導体集積回路 |
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JP3240042B2 (ja) | 1995-12-19 | 2001-12-17 | 日本電信電話株式会社 | 半導体出力回路 |
JPH09246945A (ja) | 1996-03-14 | 1997-09-19 | Nippon Telegr & Teleph Corp <Ntt> | 出力レベル変換回路 |
KR100214496B1 (ko) * | 1996-07-12 | 1999-08-02 | 구본준 | 전압 레벨 검출 회로 |
US5939937A (en) * | 1997-09-29 | 1999-08-17 | Siemens Aktiengesellschaft | Constant current CMOS output driver circuit with dual gate transistor devices |
-
1998
- 1998-06-01 JP JP15162798A patent/JP3954198B2/ja not_active Expired - Fee Related
- 1998-11-24 TW TW087119475A patent/TW535357B/zh not_active IP Right Cessation
- 1998-12-28 KR KR10-1998-0059302A patent/KR100360704B1/ko not_active IP Right Cessation
- 1998-12-29 FR FR9816530A patent/FR2779293B1/fr not_active Expired - Fee Related
- 1998-12-29 US US09/221,989 patent/US6249169B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH11346150A (ja) | 1999-12-14 |
US6249169B1 (en) | 2001-06-19 |
KR100360704B1 (ko) | 2003-02-17 |
TW535357B (en) | 2003-06-01 |
KR20000004886A (ko) | 2000-01-25 |
FR2779293B1 (fr) | 2002-05-17 |
FR2779293A1 (fr) | 1999-12-03 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A711 | Notification of change in applicant |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070201 |
|
A131 | Notification of reasons for refusal |
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RD04 | Notification of resignation of power of attorney |
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|
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|
TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100511 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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S531 | Written request for registration of change of domicile |
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|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
S111 | Request for change of ownership or part of ownership |
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|
R350 | Written notification of registration of transfer |
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|
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R250 | Receipt of annual fees |
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S111 | Request for change of ownership or part of ownership |
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