TWI686784B - 輸出緩衝器及其操作方法 - Google Patents

Abstract

一種輸出緩衝器及其操作方法。所述輸出緩衝器包括輸入級電路、輸出級電路、上升控制電路以及下降控制電路。輸入級電路依照輸出緩衝器的輸入電壓對應地產生第一閘控電壓與第二閘控電壓。輸出級電路依照第一閘控電壓與第二閘控電壓對應地產生輸出緩衝器的輸出電壓。當輸出電壓要被拉升時，上升控制電路於第一暫態期間拉降第一閘控電壓與第二閘控電壓。當輸出電壓要被拉降時，下降控制電路於第二暫態期間拉升第一閘控電壓與第二閘控電壓。

Description

輸出緩衝器及其操作方法

本發明是有關於一種電子電路，且特別是有關於一種輸出緩衝器及其操作方法。

一般而言，源極驅動器配置有輸出緩衝器。在源極驅動器中，輸出緩衝器可以將數位類比轉換器的類比電壓增益後輸出給顯示面板的資料線（或稱源極線）。隨著顯示面板的解析度以及/或是幀率（Frame rate）越來越高，對一條掃描線的充電時間越來越短。為了要在短時間對一個像素（pixel）進行驅動（充電或放電），輸出緩衝器須要足夠高的驅動能力。亦即，輸出緩衝器須要足夠高的迴轉率（Slew Rate）。為了提升迴轉率，習知的輸出緩衝器的尾電流（tail current）會被加大。尾電流的增加，意味著功耗的增加。

本發明提供一種輸出緩衝器及其操作方法，以提升輸出電壓的迴轉率。

本發明的一實施例提供一種輸出緩衝器。所述輸出緩衝器包括輸入級電路、輸出級電路、上升控制電路以及下降控制電路。輸入級電路經配置用以接收輸出緩衝器的輸入電壓。輸入級電路依照輸入電壓對應地產生第一閘控電壓與第二閘控電壓。輸出級電路耦接至輸入級電路，以接收第一閘控電壓與第二閘控電壓。輸出級電路經配置用以依照第一閘控電壓與第二閘控電壓對應地產生輸出緩衝器的輸出電壓。上升控制電路經配置用以比較輸入電壓與輸出電壓，而獲得第一比較結果。當第一比較結果表示輸出電壓要被拉升時，上升控制電路於第一暫態期間拉降第一閘控電壓與第二閘控電壓。下降控制電路經配置用以比較輸入電壓與輸出電壓，而獲得第二比較結果。當第二比較結果表示輸出電壓要被拉降時，下降控制電路於第二暫態期間拉升第一閘控電壓與第二閘控電壓。

本發明的一實施例提供一種輸出緩衝器的操作方法。所述操作方法包括：由輸入級電路依照輸出緩衝器的輸入電壓對應地產生第一閘控電壓與第二閘控電壓；由輸出級電路依照第一閘控電壓與第二閘控電壓對應地產生輸出緩衝器的輸出電壓；由上升控制電路比較輸入電壓與輸出電壓，而獲得第一比較結果；當第一比較結果表示輸出電壓要被拉升時，由上升控制電路於第一暫態期間拉降第一閘控電壓與第二閘控電壓；由下降控制電路比較輸入電壓與輸出電壓，而獲得第二比較結果；以及當第二比較結果表示輸出電壓要被拉降時，由下降控制電路於第二暫態期間拉升第一閘控電壓與第二閘控電壓。

基於上述，本發明諸實施例所述輸出緩衝器及其操作方法可以比較輸入電壓與輸出電壓。當輸出電壓要被拉升時，輸出緩衝器的輸出級電路的第一閘控電壓與第二閘控電壓都被拉降，以提升輸出電壓的迴轉率。當輸出電壓要被拉降時，輸出緩衝器的輸出級電路的第一閘控電壓與第二閘控電壓都被拉升，以提升輸出電壓的迴轉率。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

在本案說明書全文（包括申請專利範圍）中所使用的「耦接（或連接）」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接（或連接）於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/步驟可以相互參照相關說明。

圖1是依照本發明的一實施例所繪示的一種輸出緩衝器100的電路方塊（circuit block）示意圖。輸出緩衝器100的第一輸入端從前級電路（未繪示）接收輸入電壓VIN，而輸出緩衝器100的輸出端將輸出電壓VOUT輸出至後級電路（未繪示）。於圖1所示實施例中，輸出緩衝器100的輸出電壓VOUT被回授至輸出緩衝器100的第二輸入端。依照設計需求，在其他實施例中，輸出緩衝器100的輸出端可能經由其他元件/電路（未繪示）而耦接至輸出緩衝器100的第二輸入端，或者輸出緩衝器100的輸出端不耦接至輸出緩衝器100的第二輸入端。

於圖1所示實施例中，輸出緩衝器100包括輸入級電路110、輸出級電路120、上升控制電路130以及下降控制電路140。依照設計需求，輸入級電路110可以包括差動輸入對、增益電路以及/或是其他輸入級電路。舉例來說，輸入級電路110可以是習知運算放大器的輸入級電路或是其他放大器的輸入級電路以及/或是增益級電路。輸入級電路110的第一輸入端耦接至輸出緩衝器100的第一輸入端，以便接收輸入電壓VIN。輸入級電路110的第二輸入端耦接至輸出緩衝器100的第二輸入端，以便接收輸出電壓VOUT。輸入級電路110可以依照輸入電壓VIN對應地產生閘控電壓PGATE與閘控電壓NGATE。

輸出級電路120的第一輸入端耦接至輸入級電路110的第一輸出端，以接收閘控電壓PGATE。輸出級電路120的第二輸入端耦接至輸入級電路110的第二輸出端，以接收閘控電壓NGATE。輸出級電路120的輸出端耦接至輸出緩衝器100的輸出端。輸出級電路120可以依照閘控電壓PGATE與閘控電壓NGATE而對應地產生輸出緩衝器100的輸出電壓VOUT。

於圖1所示實施例中，輸出級電路120包括電晶體P1與電晶體N1。電晶體P1的控制端（例如閘極）耦接至輸入級電路110的第一輸出端，以接收閘控電壓PGATE。電晶體P1的第一端（例如源極）耦接至系統電壓VDDA。系統電壓VDDA的準位可以依照設計需求來決定。電晶體P1的第二端（例如汲極）耦接至輸出級電路120的輸出端，其中輸出級電路120的輸出端輸出所述輸出電壓VOUT。電晶體N1的控制端（例如閘極）耦接至輸入級電路110的第二輸出端，以接收閘控電壓NGATE。電晶體N1的第一端（例如源極）耦接至參考電壓VSSA。參考電壓VSSA的準位可以依照設計需求來決定。電晶體N1的第二端（例如汲極）耦接至輸出級電路120的輸出端與電晶體P1的第二端。

圖1所示輸出級電路120是一個範例。無論如何，輸出級電路120的實施方式不應受限於圖1所示實施例。依照設計需求，輸出級電路120可以包括任何類型的輸出電路。舉例來說，在其他實施例中，輸出級電路120可以是習知運算放大器的輸出級電路或是其他放大器的輸出級電路。

圖2是依照本發明的一實施例所繪示的一種輸出緩衝器的操作方法的流程示意圖。請參照圖1與圖2。於步驟S210中，輸入級電路110依照輸出緩衝器100的輸入電壓VIN而對應地產生閘控電壓PGATE與閘控電壓NGATE。於步驟S220中，輸出級電路120依照閘控電壓PGATE與閘控電壓NGATE而對應地產生輸出緩衝器100的輸出電壓VOUT。於步驟S230中，上升控制電路130比較輸入電壓VIN與輸出電壓VOUT而獲得第一比較結果，以及下降控制電路140比較輸入電壓VIN與輸出電壓VOUT而獲得第二比較結果。

當所述第一比較結果表示輸出電壓VOUT要被拉升時（步驟S240為「要被拉升」），上升控制電路130可以於暫態期間拉降閘控電壓PGATE與閘控電壓NGATE（步驟S250）。當上升控制電路130拉降閘控電壓NGATE時，電晶體N1的截止（turn off）狀態可以被確保，以避免出現短路電流。當上升控制電路130拉降閘控電壓PGATE時，流經電晶體P1的電流可以暫時性地被增加，以便加速拉升輸出電壓VOUT。因此，輸出電壓VOUT的迴轉率（Slew Rate）可以被提昇。

依照設計需求，在一些實施例中，步驟S250可能包括下述操作。當輸入電壓VIN大於輸出電壓VOUT時，上升控制電路130可以拉降閘控電壓PGATE與閘控電壓NGATE。當輸入電壓VIN小於或等於輸出電壓VOUT時，上升控制電路130可以不調整閘控電壓PGATE與閘控電壓NGATE。

當所述第一比較結果與所述第二比較結果均表示輸出電壓VOUT不會被改變時（步驟S240為「沒改變」），上升控制電路130以及下降控制電路140可以不調整閘控電壓PGATE與閘控電壓NGATE（步驟S260）。在上升控制電路130以及下降控制電路140沒有干涉閘控電壓PGATE與閘控電壓NGATE的情況下，閘控電壓PGATE的準位與閘控電壓NGATE的準位是由輸入級電路110來決定。

當所述第二比較結果表示輸出電壓VOUT要被拉降時（步驟S240為「要被拉降」），下降控制電路140可以於暫態期間拉升閘控電壓PGATE與閘控電壓NGATE（步驟S270）。當下降控制電路140拉升閘控電壓PGATE時，電晶體P1的截止（turn off）狀態可以被確保，以避免出現短路電流。當下降控制電路140拉升閘控電壓NGATE時，流經電晶體N1的電流可以暫時性地被增加，以便加速拉降輸出電壓VOUT。因此，輸出電壓VOUT的迴轉率可以被提昇。

依照設計需求，在一些實施例中，步驟S270可能包括下述操作。當輸入電壓VIN小於輸出電壓VOUT時，下降控制電路140可以拉升閘控電壓PGATE與閘控電壓NGATE。當輸入電壓VIN大於或等於輸出電壓VOUT時，下降控制電路140可以不調整閘控電壓PGATE與閘控電壓NGATE。

依照不同的設計需求，上述上升控制電路130以及/或是下降控制電路140的方塊的實現方式可以是硬體（hardware）、韌體（firmware）、軟體（software，即程式）或是前述三者中的多者的組合形式。以硬體形式而言，上述上升控制電路130以及/或是下降控制電路140的方塊可以實現於積體電路（integrated circuit）上的邏輯電路。上述上升控制電路130以及/或是下降控制電路140的相關功能可以利用硬體描述語言（hardware description languages，例如Verilog HDL或VHDL）或其他合適的編程語言來實現為硬體。舉例來說，上述上升控制電路130以及/或是下降控制電路140的相關功能可以被實現於一或多個控制器、微控制器、微處理器、特殊應用積體電路（Application-specific integrated circuit, ASIC）、數位訊號處理器（digital signal processor, DSP）、場可程式邏輯閘陣列（Field Programmable Gate Array, FPGA）及/或其他處理單元中的各種邏輯區塊、模組和電路。

圖3是依照本發明的一實施例說明圖1所示上升控制電路130的電路方塊示意圖。於圖3所示實施例中，上升控制電路130包括比較電路131、電晶體N2以及電晶體N3。比較電路131可以比較輸入電壓VIN與輸出電壓VOUT而產生控制電壓VC1作為所述第一比較結果。電晶體N2的控制端（例如閘極）耦接至比較電路131的輸出端，以接收控制電壓VC1。電晶體N2的第一端（例如源極）耦接至參考電壓VSSA。電晶體N2的第二端（例如汲極）耦接至輸出級電路120的第一輸入端，以接收閘控電壓PGATE。電晶體N3的控制端（例如閘極）耦接至比較電路131的輸出端，以接收控制電壓VC1。電晶體N3的第一端（例如源極）耦接至參考電壓VSSA。電晶體N3的第二端（例如汲極）耦接至輸出級電路120的第二輸入端，以接收閘控電壓NGATE。

當輸入電壓VIN大於輸出電壓VOUT時，比較電路131可以藉由控制電壓VC1去導通（turn on）電晶體N2以及電晶體N3，以拉降閘控電壓PGATE與閘控電壓NGATE。當輸入電壓VIN小於或等於輸出電壓VOUT時，比較電路131可以藉由控制電壓VC1去截止（turn off）電晶體N2以及電晶體N3，因此上升控制電路130可以不干涉（不調整）閘控電壓PGATE與閘控電壓NGATE。

在圖3所示實施例中，比較電路131包括電晶體N4、電晶體N5以及電流鏡310。電晶體N4的控制端（例如閘極）耦接至輸入電壓VIN。電晶體N4的第一端（例如源極）耦接至輸出電壓VOUT。電流鏡310的主電流端耦接至電晶體N4的第二端（例如汲極）。電流鏡310的僕電流端耦接至比較電路131的輸出端，其中比較電路131的所述輸出端可以提供控制電壓VC1給電晶體N2以及電晶體N3。電晶體N5的控制端（例如閘極）耦接至比較電路131的所述輸出端。電晶體N5的第一端（例如源極）耦接至參考電壓VSSA。電晶體N5的第二端（例如汲極）耦接至電流鏡310的僕電流端與電晶體N5的控制端。

於圖3所示實施例中，電流鏡310包括電晶體P2以及電晶體P3。電晶體P2的第一端（例如源極）耦接至系統電壓VDDA。電晶體P2的第二端（例如汲極）與控制端（例如閘極）耦接至電流鏡310的所述主電流端。電晶體P3的第一端（例如源極）耦接至系統電壓VDDA。電晶體P3的第二端（例如汲極）耦接至電流鏡310的所述僕電流端。電晶體P3的控制端（例如閘極）耦接至電晶體P2的控制端。

圖4是依照本發明的另一實施例說明圖1所示上升控制電路130的電路方塊示意圖。於圖4所示實施例中，上升控制電路130包括比較電路132、電晶體N2以及電晶體N3。圖4所示比較電路132、電晶體N2以及電晶體N3可以參照圖3所示比較電路131、電晶體N2以及電晶體N3的相關說明來類推，故不再贅述。

於圖4所示實施例中，比較電路132包括電晶體N6、電晶體N7、電晶體N8、電晶體N9、電晶體P4以及電流鏡310。電晶體N6的控制端（例如閘極）耦接至輸入電壓VIN。電晶體N6的第一端（例如源極）耦接至輸出電壓VOUT。電晶體N7的控制端（例如閘極）受控於控制信號EN。電晶體N7的第一端（例如源極）耦接至電晶體N6的第二端（例如汲極）。

電流鏡310的主電流端耦接至電晶體N7的第二端（例如汲極）。電流鏡310的僕電流端耦接至比較電路132的輸出端，其中比較電路132的所述輸出端可以提供控制電壓VC1給電晶體N2以及電晶體N3。圖4所示電流鏡310可以參照圖3所示電流鏡310的相關說明來類推，故不再贅述。

電晶體P4的控制端（例如閘極）受控於控制信號EN。電晶體P4的第一端（例如源極）耦接至系統電壓VDDA。電晶體P4的第二端（例如汲極）耦接至電流鏡310的致能端。亦即，電晶體P4的第二端耦接至電晶體P2的控制端以及電晶體P3的控制端。電晶體N8的控制端（例如閘極）耦接至比較電路132的所述輸出端。電晶體N8的第一端（例如源極）耦接至參考電壓VSSA。電晶體N8的第二端（例如汲極）耦接至電流鏡310的僕電流端與電晶體N8的控制端。電晶體N9的控制端（例如閘極）受控於控制信號ENB。控制信號ENB是控制信號EN的反相信號。電晶體N9的第一端（例如源極）耦接至參考電壓VSSA。電晶體N9的第二端（例如汲極）耦接至電晶體N8的控制端。

當控制信號EN為高電壓準位（例如系統電壓VDDA的準位或其他準位）時，亦即當控制信號ENB為低電壓準位（例如參考電壓VSSA的準位或其他準位）時，電晶體N7為導通（turn on），而電晶體P4與電晶體N9為截止（turn off），此時圖4所示比較電路132的操作相似於圖3所示比較電路131的操作。當控制信號EN為低電壓準位（亦即控制信號ENB為高電壓準位）時，電晶體N7為截止，而電晶體P4與電晶體N9為導通，此時圖4所示比較電路132被禁能（disable），而且控制電壓VC1被下拉至低電壓準位。當控制電壓VC1被下拉至低電壓準位時，電晶體N2以及電晶體N3會被截止（turn off）。因此，當控制信號EN（控制信號ENB）禁能上升控制電路130時，上升控制電路130可以不干涉（不調整）閘控電壓PGATE與閘控電壓NGATE。

在一些應用情境中，在輸出電壓VOUT被拉降後，輸出電壓VOUT可能會在特定期間低於（小於）輸入電壓VIN，然後在所述特定期間結束後輸出電壓VOUT的準位回歸至與輸入電壓VIN一致。一般而言，所述特定期間是很短的。藉由控制信號EN（控制信號ENB）的控制，上升控制電路130可以在所述特定期間內被禁能，以及在所述特定期間外被致能（enable）。因此，上升控制電路130在所述特定期間中的誤動作可以被避免。

圖5是依照本發明的一實施例說明圖1所示下降控制電路140的電路方塊示意圖。於圖5所示實施例中，下降控制電路140包括比較電路141、電晶體P5以及電晶體P6。比較電路141可以比較輸入電壓VIN與輸出電壓VOUT而產生控制電壓VC2作為所述第二比較結果。電晶體P5的控制端（例如閘極）耦接至比較電路141的輸出端，以接收控制電壓VC2。電晶體P5的第一端（例如源極）耦接至系統電壓VDDA。電晶體P5的第二端（例如汲極）耦接至輸出級電路120的第一輸入端，以接收閘控電壓PGATE。電晶體P6的控制端（例如閘極）耦接至比較電路141的輸出端，以接收控制電壓VC2。電晶體P6的第一端（例如源極）耦接至系統電壓VDDA。電晶體P6的第二端（例如汲極）耦接至輸出級電路120的第二輸入端，以接收閘控電壓NGATE。

當輸入電壓VIN小於輸出電壓VOUT時，比較電路141可以藉由控制電壓VC2去導通（turn on）電晶體P5以及電晶體P6，以拉升閘控電壓PGATE與閘控電壓NGATE。當輸入電壓VIN大於或等於輸出電壓VOUT時，比較電路141可以藉由控制電壓VC2去截止（turn off）電晶體P5以及電晶體P6，因此下降控制電路140可以不干涉（不調整）閘控電壓PGATE與閘控電壓NGATE。

在圖5所示實施例中，比較電路141包括電晶體P7、電晶體P8以及電流鏡510。電晶體P7的控制端（例如閘極）耦接至輸入電壓VIN。電晶體P7的第一端（例如源極）耦接至輸出電壓VOUT。電流鏡510的主電流端耦接至電晶體P7的第二端（例如汲極）。電流鏡510的僕電流端耦接至比較電路141的輸出端，其中比較電路141的所述輸出端可以提供控制電壓VC2給電晶體P5以及電晶體P6。電晶體P8的控制端（例如閘極）耦接至比較電路141的所述輸出端。電晶體P8的第一端（例如源極）耦接至系統電壓VDDA。電晶體P8的第二端（例如汲極）耦接至電流鏡510的僕電流端與電晶體P8的控制端。

於圖5所示實施例中，電流鏡510包括電晶體N10以及電晶體N11。電晶體N10的第一端（例如源極）耦接至參考電壓VSSA。電晶體N10的第二端（例如汲極）與控制端（例如閘極）耦接至電流鏡510的所述主電流端。電晶體N11的第一端（例如源極）耦接至參考電壓VSSA。電晶體N11的第二端（例如汲極）耦接至電流鏡510的所述僕電流端。電晶體N11的控制端（例如閘極）耦接至電晶體N10的控制端。

圖6是依照本發明的另一實施例說明圖1所示下降控制電路140的電路方塊示意圖。於圖6所示實施例中，下降控制電路140包括比較電路142、電晶體P5以及電晶體P6。圖6所示比較電路142、電晶體P5以及電晶體P6可以參照圖5所示比較電路141、電晶體P5以及電晶體P6的相關說明來類推，故不再贅述。

於圖6所示實施例中，比較電路142包括電晶體P9、電晶體P10、電晶體P11、電晶體P12、電晶體N12以及電流鏡510。電晶體P9的控制端（例如閘極）耦接至輸入電壓VIN。電晶體P9的第一端（例如源極）耦接至輸出電壓VOUT。電晶體P10的控制端（例如閘極）受控於控制信號ENB。電晶體P10的第一端（例如源極）耦接至電晶體P9的第二端（例如汲極）。

電流鏡510的主電流端耦接至電晶體P10的第二端（例如汲極）。電流鏡510的僕電流端耦接至比較電路142的輸出端，其中比較電路142的所述輸出端可以提供控制電壓VC2給電晶體P5以及電晶體P6。圖6所示電流鏡510可以參照圖5所示電流鏡510的相關說明來類推，故不再贅述。

電晶體N12的控制端（例如閘極）受控於控制信號ENB。電晶體N12的第一端（例如源極）耦接至參考電壓VSSA。電晶體N12的第二端（例如汲極）耦接至電流鏡510的致能端。亦即，電晶體N12的第二端耦接至電晶體N10的控制端以及電晶體N11的控制端。電晶體P11的控制端（例如閘極）耦接至比較電路142的所述輸出端。電晶體P11的第一端（例如源極）耦接至系統電壓VDDA。電晶體P11的第二端（例如汲極）耦接至電流鏡510的僕電流端與電晶體P11的控制端。電晶體P12的控制端（例如閘極）受控於控制信號EN。控制信號EN是控制信號ENB的反相信號。電晶體P12的第一端（例如源極）耦接至系統電壓VDDA。電晶體P12的第二端（例如汲極）耦接至電晶體P11的控制端。

當控制信號EN為高電壓準位（例如系統電壓VDDA的準位或其他準位）時，亦即當控制信號ENB為低電壓準位（例如參考電壓VSSA的準位或其他準位）時，電晶體P10為導通（turn on），而電晶體N12與電晶體P12為截止（turn off），此時圖6所示比較電路142的操作相似於圖5所示比較電路141的操作。當控制信號EN為低電壓準位（亦即控制信號ENB為高電壓準位）時，電晶體P10為截止，而電晶體N12與電晶體P12為導通，此時圖6所示比較電路142被禁能（disable），而且控制電壓VC2被上拉至高電壓準位。當控制電壓VC2被上拉至高電壓準位時，電晶體P5以及電晶體P6會被截止（turn off）。因此，當控制信號EN（控制信號ENB）禁能下降控制電路140時，下降控制電路140可以不干涉（不調整）閘控電壓PGATE與閘控電壓NGATE。

在一些應用情境中，在輸出電壓VOUT被拉升後，輸出電壓VOUT可能會在特定期間超出（大於）輸入電壓VIN，然後在所述特定期間結束後輸出電壓VOUT的準位回歸至與輸入電壓VIN一致。一般而言，所述特定期間是很短的。藉由控制信號EN（控制信號ENB）的控制，下降控制電路140可以在所述特定期間內被禁能，以及在所述特定期間外被致能（enable）。因此，下降控制電路140在所述特定期間中的誤動作可以被避免。

綜上所述，本發明諸實施例所述輸出緩衝器100及其操作方法可以比較輸入電壓VIN與輸出電壓VOUT。當輸出電壓VOUT要被拉升時，輸出緩衝器100的輸出級電路120的閘控電壓PGATE與閘控電壓NGATE都被拉降，以提升輸出電壓VOUT的迴轉率。當輸出電壓VOUT要被拉降時，輸出緩衝器100的輸出級電路120的閘控電壓PGATE與閘控電壓NGATE都被拉升，以提升輸出電壓VOUT的迴轉率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100:輸出緩衝器 110:輸入級電路 120:輸出級電路 130:上升控制電路 131:比較電路 140:下降控制電路 141:比較電路 310、510:電流鏡 EN、ENB:控制信號 N1～N12、P1～P12:電晶體 NGATE、PGATE:閘控電壓 S210～S270:步驟 VC1、VC2:控制電壓 VDDA:系統電壓 VIN:輸入電壓 VOUT:輸出電壓 VSSA:參考電壓

圖1是依照本發明的一實施例所繪示的一種輸出緩衝器的電路方塊（circuit block）示意圖。 圖2是依照本發明的一實施例所繪示的一種輸出緩衝器的操作方法的流程示意圖。 圖3是依照本發明的一實施例說明圖1所示上升控制電路的電路方塊示意圖。 圖4是依照本發明的另一實施例說明圖1所示上升控制電路的電路方塊示意圖。 圖5是依照本發明的一實施例說明圖1所示下降控制電路的電路方塊示意圖。 圖6是依照本發明的另一實施例說明圖1所示下降控制電路的電路方塊示意圖。

100:輸出緩衝器

110:輸入級電路

120:輸出級電路

130:上升控制電路

140:下降控制電路

N1、P1:電晶體

NGATE、PGATE:閘控電壓

VDDA:系統電壓

VIN:輸入電壓

VOUT:輸出電壓

VSSA:參考電壓

Claims (15)

1. 一種輸出緩衝器，包括： 一輸入級電路，經配置用以接收該輸出緩衝器的一輸入電壓，以及依照該輸入電壓對應地產生一第一閘控電壓與一第二閘控電壓； 一輸出級電路，耦接至該輸入級電路以接收該第一閘控電壓與該第二閘控電壓，經配置用以依照該第一閘控電壓與該第二閘控電壓對應地產生該輸出緩衝器的一輸出電壓； 一上升控制電路，經配置用以比較該輸入電壓與該輸出電壓而獲得一第一比較結果，其中當該第一比較結果表示該輸出電壓要被拉升時，該上升控制電路於一第一暫態期間拉降該第一閘控電壓與該第二閘控電壓；以及 一下降控制電路，經配置用以比較該輸入電壓與該輸出電壓而獲得一第二比較結果，其中當該第二比較結果表示該輸出電壓要被拉降時，該下降控制電路於一第二暫態期間拉升該第一閘控電壓與該第二閘控電壓。
2. 如申請專利範圍第1項所述的輸出緩衝器，其中該輸出級電路包括： 一第一電晶體，具有一控制端耦接至該輸入級電路以接收該第一閘控電壓，其中該第一電晶體的一第一端耦接至一系統電壓，該第一電晶體的一第二端耦接至該輸出級電路的一輸出端，而該輸出級電路的該輸出端輸出該輸出緩衝器的該輸出電壓；以及 一第二電晶體，具有一控制端耦接至該輸入級電路以接收該第二閘控電壓，其中該第二電晶體的一第一端耦接至一參考電壓，該第二電晶體的一第二端耦接至該輸出級電路的該輸出端。
3. 如申請專利範圍第1項所述的輸出緩衝器，其中 當該輸入電壓大於該輸出電壓時，該上升控制電路拉降該第一閘控電壓與該第二閘控電壓，以及 當該輸入電壓小於或等於該輸出電壓時，該上升控制電路不調整該第一閘控電壓與該第二閘控電壓。
4. 如申請專利範圍第1項所述的輸出緩衝器，其中該上升控制電路包括： 一比較電路，經配置用以比較該輸入電壓與該輸出電壓而產生一控制電壓作為該第一比較結果； 一第一電晶體，具有一控制端耦接至該比較電路的一輸出端以接收該控制電壓，其中該第一電晶體的一第一端耦接至一參考電壓，該第一電晶體的一第二端耦接至該輸出級電路的一第一輸入端以接收該第一閘控電壓；以及 一第二電晶體，具有一控制端耦接至該比較電路的該輸出端以接收該控制電壓，其中該第二電晶體的一第一端耦接至該參考電壓，該第二電晶體的一第二端耦接至該輸出級電路的一第二輸入端以接收該第二閘控電壓。
5. 如申請專利範圍第4項所述的輸出緩衝器，其中該比較電路包括： 一第三電晶體，具有一控制端耦接至該輸入電壓，其中該第三電晶體的一第一端耦接至該輸出電壓； 一電流鏡，具有一主電流端耦接至該第三電晶體的一第二端，其中該電流鏡的一僕電流端耦接至該比較電路的該輸出端；以及 一第四電晶體，具有一控制端耦接至該比較電路的該輸出端，其中該第四電晶體的一第一端耦接至該參考電壓，該第四電晶體的一第二端耦接至該電流鏡的該僕電流端。
6. 如申請專利範圍第4項所述的輸出緩衝器，其中該比較電路包括： 一第三電晶體，具有一控制端耦接至該輸入電壓，其中該第三電晶體的一第一端耦接至該輸出電壓； 一第四電晶體，具有一控制端受控於一第一控制信號，其中該第四電晶體的一第一端耦接至該第三電晶體的一第二端； 一電流鏡，具有一主電流端耦接至該第四電晶體的一第二端，其中該電流鏡的一僕電流端耦接至該比較電路的該輸出端； 一第五電晶體，具有一控制端受控於該第一控制信號，其中該第五電晶體的一第一端耦接至一系統電壓，該第五電晶體的第二端耦接至該電流鏡的一致能端；以及 一第六電晶體，具有一控制端耦接至該比較電路的該輸出端，其中該第六電晶體的一第一端耦接至該參考電壓，該第六電晶體的一第二端耦接至該電流鏡的該僕電流端。
7. 如申請專利範圍第6項所述的輸出緩衝器，其中該比較電路更包括： 一第七電晶體，具有一控制端受控於一第二控制信號，其中該第七電晶體的一第一端耦接至該參考電壓，該第七電晶體的一第二端耦接至該第六電晶體的該控制端。
8. 如申請專利範圍第1項所述的輸出緩衝器，其中 當該輸入電壓小於該輸出電壓時，該下降控制電路拉升該第一閘控電壓與該第二閘控電壓，以及 當該輸入電壓大於或等於該輸出電壓時，該下降控制電路不調整該第一閘控電壓與該第二閘控電壓。
9. 如申請專利範圍第1項所述的輸出緩衝器，其中該下降控制電路包括： 一比較電路，經配置用以比較該輸入電壓與該輸出電壓而產生一控制電壓作為該第二比較結果； 一第一電晶體，具有一控制端耦接至該比較電路的一輸出端以接收該控制電壓，其中該第一電晶體的一第一端耦接至一系統電壓，該第一電晶體的一第二端耦接至該輸出級電路的一第一輸入端以接收該第一閘控電壓；以及 一第二電晶體，具有一控制端耦接至該比較電路的該輸出端以接收該控制電壓，其中該第二電晶體的一第一端耦接至該系統電壓，該第二電晶體的一第二端耦接至該輸出級電路的一第二輸入端以接收該第二閘控電壓。
10. 如申請專利範圍第9項所述的輸出緩衝器，其中該比較電路包括： 一第三電晶體，具有一控制端耦接至該輸入電壓，其中該第三電晶體的一第一端耦接至該輸出電壓； 一電流鏡，具有一主電流端耦接至該第三電晶體的一第二端，其中該電流鏡的一僕電流端耦接至該比較電路的該輸出端；以及 一第四電晶體，具有一控制端耦接至該比較電路的該輸出端，其中該第四電晶體的一第一端耦接至該系統電壓，該第四電晶體的一第二端耦接至該電流鏡的該僕電流端。
11. 如申請專利範圍第9項所述的輸出緩衝器，其中該比較電路包括： 一第三電晶體，具有一控制端耦接至該輸入電壓，其中該第三電晶體的一第一端耦接至該輸出電壓； 一第四電晶體，具有一控制端受控於一第一控制信號，其中該第四電晶體的一第一端耦接至該第三電晶體的一第二端； 一電流鏡，具有一主電流端耦接至該第四電晶體的一第二端，其中該電流鏡的一僕電流端耦接至該比較電路的該輸出端； 一第五電晶體，具有一控制端受控於該第一控制信號，其中該第五電晶體的一第一端耦接至一參考電壓，該第五電晶體的第二端耦接至該電流鏡的一致能端；以及 一第六電晶體，具有一控制端耦接至該比較電路的該輸出端，其中該第六電晶體的一第一端耦接至該系統電壓，該第六電晶體的一第二端耦接至該電流鏡的該僕電流端。
12. 如申請專利範圍第11項所述的輸出緩衝器，其中該比較電路更包括： 一第七電晶體，具有一控制端受控於一第二控制信號，其中該第七電晶體的一第一端耦接至該系統電壓，該第七電晶體的一第二端耦接至該第六電晶體的該控制端。
13. 一種輸出緩衝器的操作方法，包括： 由一輸入級電路依照該輸出緩衝器的一輸入電壓對應地產生一第一閘控電壓與一第二閘控電壓； 由一輸出級電路依照該第一閘控電壓與該第二閘控電壓對應地產生該輸出緩衝器的一輸出電壓； 由一上升控制電路比較該輸入電壓與該輸出電壓而獲得一第一比較結果； 當該第一比較結果表示該輸出電壓要被拉升時，由該上升控制電路於一第一暫態期間拉降該第一閘控電壓與該第二閘控電壓； 由一下降控制電路比較該輸入電壓與該輸出電壓而獲得一第二比較結果；以及 當該第二比較結果表示該輸出電壓要被拉降時，由該下降控制電路於一第二暫態期間拉升該第一閘控電壓與該第二閘控電壓。
14. 如申請專利範圍第13項所述的操作方法，其中所述拉降該第一閘控電壓與該第二閘控電壓的步驟包括： 當該輸入電壓大於該輸出電壓時，由該上升控制電路拉降該第一閘控電壓與該第二閘控電壓；以及 當該輸入電壓小於或等於該輸出電壓時，由該上升控制電路不調整該第一閘控電壓與該第二閘控電壓。
15. 如申請專利範圍第13項所述的操作方法，其中所述拉升該第一閘控電壓與該第二閘控電壓的步驟包括： 當該輸入電壓小於該輸出電壓時，由該下降控制電路拉升該第一閘控電壓與該第二閘控電壓，以及 當該輸入電壓大於或等於該輸出電壓時，由該下降控制電路不調整該第一閘控電壓與該第二閘控電壓。

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