JP4568588B2 - 半導体装置 - Google Patents

Description

本発明は、半導体集積回路等の半導体装置に関し、特にクリティカルパスを含む回路の電源電圧を調整する機能を有する半導体装置に関する。

一般に、半導体集積回路の最高動作周波数を決定する回路パスをクリティカルパスと言う。半導体集積回路に供給する電源電圧の大きさを大きくすれば、クリティカルパスの動作速度も向上し、半導体集積回路の最高動作周波数をより高くすることができるのであるが、一方において消費電力が増大するという問題が発生する。この問題に鑑み、クリティカルパスの動作速度の向上を図りながら低消費電力化を実現する技術が多数提案されている。

例えば、下記特許文献１には、低速動作で足りる低速動作型論理回路を低電圧源により駆動する一方、高速動作が必要な高速動作型論理回路を高電圧源により駆動することで、半導体集積回路の動作周波数を低下させることなく、消費電力を抑制しようとした技術が開示されている。

また、下記特許文献２には、クリティカルパスを含む順序回路が正常動作するか否かを調べ、その結果に応じて半導体集積回路への電源電圧をステップアップ又はステップダウンして調整する技術が開示されている。

特開平５−２９９６２４号公報 特開平１１−２９６２４３号公報

しかしながら、上記特許文献１の構成においては、クリティカルパスを有する高速動作方論理回路に常に高電圧源からの比較的高い電源電圧を供給する必要があるため、消費電力の抑制効果が十分ではない。

また、上記特許文献２の構成においては、クリティカルパスを含む順序回路を実際に使用する前に、正常動作するか否かを調べてクリティカルパスを含む順序回路への電源電圧を決定するという処理が必要となってしまう。また、正常動作するか否かを調べるための回路も別途設ける必要がある。

本発明は、上記の点に鑑み、当該半導体装置の正常な動作を確保しつつ、低消費電力化を実現することのできる半導体装置を提供することを目的とする。

上記目的を達成するために本発明に係る半導体装置は、第１論理回路、及び前記第１論理回路の前段又は後段に接続され、第１電源電圧にて動作する第２論理回路から構成される主回路と、前記第１論理回路の消費電流の大きさに応じて前記第１論理回路に供給される電源電圧を調整する電源電圧調整回路と、を備えたことを特徴とする。

例えば、第２論理回路の動作速度が第１論理回路の動作速度よりも速い場合を考える。動作速度が比較的遅い第１論理回路が、主回路の最高動作周波数を左右しうるが、第１論理回路の消費電流は、第１論理回路へのクロック信号の周波数に応じて変動するので、第１論理回路の消費電流に応じて第１論理回路の電源電圧を調整する。

例えば、第１論理回路の消費電流が比較的大きいときは、クロック信号の周波数が比較的高いときと言えるので、第１論理回路の電源電圧の大きさが比較的大きくなるように第１論理回路の電源電圧を調整すれば、主回路の正常な動作は確保される。また、第１論理回路の消費電流が比較的小さいときは、クロック信号の周波数が比較的低いときと言えるので、第１論理回路の電源電圧の大きさが比較的小さくなるように第１論理回路の電源電圧を調整する。これにより、主回路の低消費電力化が図られる。また、クロック信号の周波数が比較的低いときは、第１論理回路の電源電圧の大きさが比較的小さくても、主回路の正常な動作は確保されるため、問題は生じない。

また、第１論理回路の消費電流は、第１論理回路への入力信号が反転動作を行っているかどうかで変動するので、第１論理回路の消費電流に応じて第１論理回路の電源電圧を調整する。

例えば、入力信号が反転動作を行っているとき、第１論理回路の消費電流は比較的大きいと言えるので、第１論理回路の電源電圧の大きさが比較的大きくなるように第１論理回路の電源電圧を調整すれば、主回路の正常な動作は確保される。また、入力信号が反転動作を行っていないとき、第１論理回路の消費電流は比較的小さいと言えるので、第１論理回路の電源電圧の大きさが比較的小さくなるように第１論理回路の電源電圧を調整する。これにより、主回路の低消費電力化が図られる。また、入力信号が反転動作を行っていないときは、第１論理回路の電源電圧の大きさが比較的小さくても、主回路の正常な動作は確保されるため、問題は生じない。

尚、上記のように構成すれば、実際に使用する前に主回路が正常動作するか否かを調べ、第１論理回路への電源電圧を決定するといった処理を行う必要はない。

従って、具体的には、前記電源電圧調整回路は、前記消費電流が第１閾値電流より少ないとき、前記第１電源電圧が前記第１論理回路に供給されるように前記第１論理回路の電源電圧を調整する一方、前記第１論理回路へのクロック信号の周波数が増大することにより及び／又は前記第１論理回路への入力信号が反転動作を行うことにより、前記消費電流が前記第１閾値電流より多くなったとき、電圧の大きさが前記第１電源電圧より大きい第２電源電圧が前記第１論理回路に供給されるように前記第１論理回路の電源電圧を調整すればよい。

そして、前記電源電圧調整回路により、前記第２電源電圧が前記第１論理回路に供給されるように前記第１論理回路の電源電圧が調整されているときにおいて、前記第１論理回路へのクロック信号の周波数が減少することにより及び／又は前記入力信号が反転動作を停止することにより前記消費電流が第２閾値電流より少なくなったとき、前記電源電圧調整回路は、前記第１電源電圧が前記第１論理回路に供給されるように前記第１論理回路の電源電圧を調整すればよい。

また、例えば、前記電源電圧調整回路が、前記入力信号の反転動作に基づく前記消費電流の増加に応じて前記第１論理回路の電源電圧を前記第１電源電圧から前記第２電源電圧に切り換える場合には、その入力信号の最初にダミーデータを含ませればよい。

ここで、ダミーデータとは、主回路で必ずしも正常に処理が行われる必要のないデータであり、ダミーデータを含む入力信号が第１論理回路に与えられている場合に主回路が正常に動作しなかったとしても、半導体装置の動作には支障がない。

また、例えば、前記第１電源電圧を前記第２論理回路に供給するとともに、前記電圧電圧調整回路による制御に応じて前記第１電源電圧又は前記第２電源電圧を前記第１論理回路に供給する電源回路を更に備えるようにするとよい。

上述した通り、本発明に係る半導体装置によれば、当該半導体装置の正常な動作を確保しつつ、低消費電力化を実現することのできる。

＜＜第１実施形態＞＞
以下、本発明に係る半導体装置の第１実施形態につき、図面を参照して説明する。図１は、第１実施形態の半導体装置の回路構成図である。

半導体装置１は、半導体装置１の所望の機能を実現するためのものであって、当該半導体装置１の内部に設けられたＣＰＵ（Central Processing Unit）や外部装置（双方不図示）からの信号Ｄｉｎを入力して出力信号Ｄｏｕｔを出力する順序回路から成る主回路２と、主回路２に含まれる第１論理回路２１の消費電流Ｉを検出する電流検出回路３と、電流検出回路３からの出力に応じて主回路２内の第１論理回路２１及びＤフリップフロップ（以下、「ＤＦＦ」という）２３に供給される電源電圧を調整する電源電圧調整回路４と、外部から入力電圧Ｖｉｎを入力し、半導体装置１内の各回路に低電位電源電圧ＶＤＤ１（例えば、２Ｖ）を供給すると共に、電源電圧調整回路４による制御に応じて低電位電源電圧ＶＤＤ１または電圧の大きさが低電位電源電圧ＶＤＤ１より大きい高電位電源電圧ＶＤＤ２（例えば、３Ｖ）を主回路２内の第１論理回路２１及びＤＦＦ２３に供給する電源回路５と、クロック信号（クロック）を発生して主回路２にそのクロック信号を供給するクロック供給回路６と、を含んで概略構成されている。

主回路２は、第１論理回路２１と、第２論理回路２２と、ＤＦＦ２３、２４及び２５と、から構成されている。ＤＦＦ２３は、Ｄ端子に与えられる信号をクロック信号の立ち上がりに同期してラッチし、そのラッチした信号をＱ端子から出力するポジティブエッジトリガ型のＤフリップフロップである。勿論、ポジティブエッジトリガ型に代えて、ネガティブエッジトリガ型のＤＦＦを採用しても構わない。ＤＦＦ２４及びＤＦＦ２５も同様である。

主回路２への入力信号Ｄｉｎは、ＤＦＦ２３のＤ端子に入力されており、ＤＦＦ２３のＱ端子からの信号が第１論理回路２１への入力信号となっている。第１論理回路２１は、主回路２のクリティカルパスとなる組み合わせ回路から構成されており、その出力は後段のＤＦＦ２４のＤ端子に与えられている。

第２論理回路２２は、組み合わせ回路から成り、ＤＦＦ２４のＱ端子からの信号を入力信号として、その出力をＤＦＦ２５のＤ端子に与えている。ＤＦＦ２５は、Ｑ端子から主回路２の出力信号Ｄｏｕｔを出力する。

電源回路５は、外部からの入力電圧Ｖｉｎを入力して低電位電源電圧ＶＤＤ１を出力するＤＣ／ＤＣコンバータ５１と、その低電位出力電圧ＶＤＤ１を昇圧して高電位電源電圧ＶＤＤ２を出力する昇圧回路５２と、それら低電位電源電圧ＶＤＤ１と高電位電源電圧ＶＤＤ２とを入力し、低電位電源電圧ＶＤＤ１と高電位電源電圧ＶＤＤ２の何れかを第１論理回路２１及びＤＦＦ２３に電源電圧として与えるためのマルチプレクサ５３と、から構成されている。

上記マルチプレクサ５３による切換動作により、主回路２の第１論理回路２１とＤＦＦ２３の電源電圧Ｖｃｃは、低電位電源電圧ＶＤＤ１と高電位電源電圧ＶＤＤ２とで切り換えられるが、第２論理回路２２、ＤＦＦ２４、２５の夫々の電源電圧は、常に低電位電源電圧ＶＤＤ１となっている。

第１論理回路２１の消費電流Ｉは、ＮチャンネルのＭＯＳトランジスタ（絶縁ゲート型の電界効果トランジスタ）３１のドレイン、ソースを介してグランドに流れ込む。また、ＮチャンネルのＭＯＳトランジスタ３２のドレインには、抵抗３３を介して低電位電源電圧ＶＤＤ１が供給されている。ＭＯＳトランジスタ３１のドレイン及びゲート、並びにＮチャンネルのＭＯＳトランジスタ３２のゲートは共通接続されると共に、ＭＯＳトランジスタ３１、３２の夫々のソースは接地されている。このように、ＭＯＳトランジスタ３１、３２はカレントミラー回路を構成しているため、抵抗３３には第１論理回路２１の消費電流Ｉに応じた電流がその面積比に応じて流れる。

上述のように、電流検出回路３は、ＭＯＳトランジスタ３１、３２及び抵抗３３から構成され、第１論理回路２１の消費電流Ｉに応じた出力を行っているが、第１論理回路２１の消費電流Ｉそのものを検出抵抗（不図示）を介してグランドに流し、その検出抵抗における電圧降下を利用するようにしてもよい。

ＭＯＳトランジスタ３２のドレインと抵抗３３の接続点はコンパレータ４１の反転入力端子（−）に接続されており、該反転入力端子（−）には第１論理回路２１の消費電流Ｉに応じた電圧Ｖａが入力される。一方、コンパレータ４１の非反転入力端子（＋）には、レジスタ４２が記憶している閾値データ（デジタルデータ）をＤＡＣ（デジタル−アナログコンバータ）４３にてアナログ変換した電圧が入力されている。レジスタ４２は、第１閾値電圧Ｖｔｈ１及び第２閾値電圧Ｖｔｈ２に対応する２つの閾値データを記憶しており、ＤＡＣ４３は、コンパレータ４１の出力に応じて、第１閾値電圧Ｖｔｈ１又は第２閾値電圧Ｖｔｈ２を出力する。この第１閾値電圧Ｖｔｈ１と第２閾値電圧Ｖｔｈ２は、半導体装置１を実際に動作させての評価によって決定される。

コンパレータ４１の出力は、マルチプレクサ５３に制御信号として与えられていると共に、昇圧回路５２にイネーブル（Ｅｎａｂｌｅ）信号として与えられている。

第１論理回路２１の消費電流Ｉが比較的小さく反転入力端子（−）の電圧Ｖａが非反転入力端子（＋）の電圧より大きい場合、コンパレータ４１からはローレベルの信号が出力され、マルチプレクサ５３は、ＤＣ／ＤＣコンバータ５１から出力される低電位電源電圧ＶＤＤ１側のラインを第１論理回路２１、ＤＦＦ２３の電源ラインに接続する。従って、この場合は、低電位電源電圧ＶＤＤ１が第１論理回路２１及びＤＦＦ２３の電源電圧となる。尚、コンパレータ４１からはローレベルの信号を受けた昇圧回路５２は、自身の昇圧動作を停止する。

一方、第１論理回路２１の消費電流Ｉが比較的大きく反転入力端子（−）の電圧Ｖａが非反転入力端子（＋）の電圧より小さい場合、コンパレータ４１からはハイレベルの信号が出力され、マルチプレクサ５３は、昇圧回路５２から出力される高電位電源電圧ＶＤＤ２側のラインを第１論理回路２１、ＤＦＦ２３の電源ラインに接続する。また、コンパレータ４１からのハイレベルの信号を受けた昇圧回路５２は、イネーブル状態となって昇圧動作を行う。従って、この場合は、高電位電源電圧ＶＤＤ２が第１論理回路２１及びＤＦＦ２３の電源電圧となる。

第１論理回路２１は、クロック信号の立ち上がりのタイミングでＤＦＦ２３から出力される信号レベルを反映したレベルの信号を次のクロック信号の立ち上がりのタイミングまでにＤＦＦ２４のＤ端子に与える必要がある（即ち、第１論理回路２１が正常に動作する必要がある）が、それが満たされるように電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１と高電位電源電圧ＶＤＤ２とで切り換えられる。

第１論理回路２１と第２論理回路２２に同じ電源電圧を供給した場合において、第２論理回路２２の動作速度は、第１論理回路２１の動作速度より速いものとする。言い換えれば、自身への入力信号レベル（論理レベル）の変化を出力信号レベルに反映する時間（遅延時間）が、第２論理回路２２の方が第１論理回路２１より短い。例えば、低電位電源電圧ＶＤＤ１にて動作する第１論理回路２１においては、その入力信号（ＤＦＦ２３のＱ端子からの信号）レベルの変化を出力信号（ＤＦＦ２４のＤ端子への信号）レベルに反映する時間が１４ｎｓｅｃ（ナノ秒）であるのに対し、低電位電源電圧ＶＤＤ１にて動作する第２論理回路２２においては、その入力信号（ＤＦＦ２４のＱ端子からの信号）レベルの変化を出力信号（ＤＦＦ２５のＤ端子への信号）レベルに反映する時間が８ｎｓｅｃである。

従って、同一の電源電圧供給下において、クロック供給回路６の発生するクロックの周波数を上げていった場合、第２論理回路２２は第１論理回路２１より高い周波数まで正常に動作する。そして、第１論理回路２１は、主回路２を構成する回路パスの中で遅延時間が最大となるクリティカルパスとなっている。

第２論理回路２２の電源電圧は、低電位電源電圧ＶＤＤ１で固定されているが、後述する図２及び図３の動作において第２論理回路２２の正常な動作は確保されている。即ち、図２及び図３の動作において、第２論理回路２２は、常にクロック信号の立ち上がりのタイミングでＤＦＦ２４から出力される信号レベルを反映したレベルの信号を次のクロック信号の立ち上がりのタイミングまでにＤＦＦ２５のＤ端子に与えることができる。尚、低電位電源電圧ＶＤＤ１は、第２論理回路２２の正常な動作が確保される範囲において、なるだけ低い電圧に設定するのが低消費電力化の観点から望ましい。

レジスタ４４は、昇圧回路５２の昇圧率又は昇圧量（＝ＶＤＤ２−ＶＤＤ１）を設定するためのデータを記憶している。昇圧回路５２は、レジスタ４４に記憶されているデータ（昇圧率又は昇圧量）に基づいて、低電位電源電圧ＶＤＤ１を高電位電源電圧ＶＤＤ２に昇圧する。尚、レジスタ４２の記憶している第１閾値電圧Ｖｔｈ１及び第２閾値電圧Ｖｔｈ２に対応する２つの閾値データは、ＣＰＵや外部装置（双方不図示）を用いて書き換え可能となっている。レジスタ４４の記憶データもＣＰＵや外部装置（双方不図示）を用いて書き換え可能となっている。

電源電圧調整回路４は、上記コンパレータ４１、レジスタ４２、ＤＡＣ４３及びレジスタ４４から構成されている。

クロック供給回路６は、ＤＦＦ２３、２４、２５の夫々のクロック入力端子にクロック信号を与えている。このクロック信号の周波数は可変となっているが、周波数が変化した際の動作については後述する。

尚、第２論理回路２２は、第１論理回路２１の前段に配置されていてもいいし、低電池電源電圧ＶＤＤ１にて動作する他の論理回路（不図示）が主回路２に含まれていてもいい。また、第１論理回路２１に、クリティカルパスとなる組み合わせ回路以外の回路パスが含まれていても構わない。

（図２；電源電圧の切換動作説明）
次に、図２を用い、第１論理回路２１及びＤＦＦ２３の電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１と高電位電源電圧ＶＤＤ２とで切り換えられる動作について説明する。

図２は、上からクロック供給回路６が供給するクロック信号の電圧波形、第１論理回路２１への入力信号の電圧波形、消費電流Ｉの電流値、コンパレータ４１の反転入力端子（−）の電圧Ｖａの波形、第１論理回路２１及びＤＦＦ２３の電源電圧Ｖｃｃの波形を表している。

今、初期状態として第１閾値電圧Ｖｔｈ１がコンパレータ４１の非反転入力端子（＋）に与えられている。また、図２は、入力信号Ｄｉｎが変動することによりクロック信号の立ち上がりの度に第１論理回路２１への入力信号が反転する例を示している。勿論、このような入力信号の例に本発明は限定されない。

第２論理回路２２は、クロック供給回路６が供給するクロック信号（クロック）の周波数が１２０ＭＨｚ（メガヘルツ）以下である場合は、正常に動作するものとする。また、電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１である場合において、クロック信号の周波数が７０ＭＨｚ以下であるときは、第１論理回路２１は正常に動作し、ひいては主回路２も正常に動作するが、クロック信号の周波数が７０ＭＨｚを超えると、第１論理回路２１への入力信号レベルの変化は次のクロック信号の立ち上がりまでにＤＦＦ２４のＤ端子の信号レベルに反映されないものとする。従って、電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１である場合の主回路２の最高動作周波数は７０ＭＨｚである。

一方、電源電圧Ｖｃｃが高電位電源電圧ＶＤＤ２である場合において、クロック信号の周波数が１２０ＭＨｚ以下であるときは、第１論理回路２１は正常に動作し、ひいては主回路２も正常に動作するものとする。従って、電源電圧Ｖｃｃが高電位電源電圧ＶＤＤ２である場合の主回路２の最高動作周波数は１２０ＭＨｚである。

タイミングｔ０からタイミングｔ１までは、クロック信号の周波数が比較的低周波の５０ＭＨｚとなっており、消費電流Ｉは第１閾値電流Ｉｔｈ１より少ない（消費電流Ｉの値は第１閾値電流Ｉｔｈ１の値より小さい）。この第１閾値電流Ｉｔｈ１は、レジスタ４２の記憶データに係わる上記第１閾値電圧Ｖｔｈ１に対応しており、抵抗３３の抵抗値をＲとすると、ＶＤＤ１−Ｉｔｈ１×Ｒ＝Ｖｔｈ１が成立する。従って、タイミングｔ０−ｔ１間において、電圧Ｖａは閾値電圧Ｖｔｈ１より大きくなっており、コンパレータ４１の出力がローレベルとなって電源電圧Ｖｃｃは低電位電源電圧ＶＤＤ１と等しくなる。

電源電圧Ｖｃｃが比較的電圧の低い低電位電源電圧ＶＤＤ１となっていると、第１論理回路２１及びＤＦＦ２３の動作速度は比較的遅くなるが（遅延時間は比較的大きくなるが）、クロック信号の周波数、即ち主回路２の動作周波数が比較的低いため、第１論理回路２１の正常な動作は確保されている。

タイミングｔ１において、図示されないＣＰＵ等が半導体装置１の動作モードを切り換え、クロック供給回路６を制御することにより、クロック信号の周波数が比較的高周波の１００ＭＨｚに増大したとする。クロック信号の周波数が増大すると、これに伴って第１論理回路２１の消費電流Ｉも増大する。消費電流Ｉが増大すると電圧Ｖａは減少し、タイミングｔ２において消費電流Ｉが第１閾値電流Ｉｔｈ１を上回ると、同時に電圧Ｖａは第１閾値電圧Ｖｔｈ１を下回る。そうすると、コンパレータ４１の出力がローレベルからハイレベルに切り換わり、電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１から高電位電源電圧ＶＤＤ２に切り換わる。

電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１である場合、第１論理回路２１が正常に動作するクロック信号の上限周波数は７０ＭＨｚであるから、クロック信号の周波数が比較的高周波の１００ＭＨｚに切り換わった後、電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１のままであると、問題が生じうる。しかしながら、第１論理回路２１の入力信号の周波数が増大したことに起因した消費電流Ｉの増大が検出されて、電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１から高電位電源電圧ＶＤＤ２に切り換えられるため、主回路２の正常な動作は確保される。

また、タイミングｔ２において、電源電圧Ｖｃｃを低電位電源電圧ＶＤＤ１から高電位電源電圧ＶＤＤ２に切り換えると、第１論理回路２１の電源電圧Ｖｃｃが増大することになるため、第１論理回路２１の消費電流Ｉも増大して、電圧Ｖａは減少する。図２においては、タイミングｔ２にて消費電流Ｉが第２閾値電流Ｉｔｈ２近辺まで電源電圧Ｖｃｃの増大に伴って急激に増加し、タイミングｔ２−ｔ３間で一定値に落ち着く例を示している。それに伴って、タイミングｔ２にて電圧Ｖａが第２閾値電圧Ｖｔｈ２近辺まで遅滞なく減少し、その後更に減少してからタイミングｔ２−ｔ３間で一定値に落ち着く例を示している。このような消費電流Ｉの増加や電圧Ｖａの減少の状況は、第１論理回路２１の実際の具体的な回路構成等によって変動する。ここで、第２閾値電流Ｉｔｈ２は、レジスタ４２の記憶データに係わる上記第２閾値電圧Ｖｔｈ２に対応しており、ＶＤＤ１−Ｉｔｈ２×Ｒ＝Ｖｔｈ２が成立する。

また、タイミングｔ２にてコンパレータ４１の出力がローレベルからハイレベルに切り換わって、所定時間（例えば、約３０ｎｓｅｃ後）経過後、ＤＡＣ４３は、自身の出力電圧を第１閾値電圧Ｖｔｈ１から第２閾値電圧Ｖｔｈ２に切り換える。後述するように、ＤＡＣ４３の出力電圧が第２閾値電圧Ｖｔｈ２となっている時に、電圧Ｖａが第２閾値電圧Ｖｔｈ２を上回ると、電源電源Ｖｃｃが低電位電源電圧ＶＤＤ１に切り換わる。尚、コンパレータ４１の出力のハイレベルへの切り換わりと同時にＤＡＣ４３の出力電圧が第２閾値電圧Ｖｔｈ２へ切り換わると、マルチプレクサ５３においてチャタリングのような現象（発振現象）が起こる恐れがある。このチャタリングのような現象を防止するため、ＤＡＣ４３の出力電圧の第２閾値電圧Ｖｔｈ２への切り換えを、タイミングｔ２から大幅に遅延させている。

タイミングｔ３において、図示されないＣＰＵ等が半導体装置１の動作モードを切り換え、クロック供給回路６を制御することにより、クロック信号の周波数が比較的低周波の５０ＭＨｚに減少する。クロック信号の周波数が減少すると、これに伴って第１論理回路２１の消費電流Ｉも減少する。消費電流Ｉが減少すると電圧Ｖａは増大し、タイミングｔ４において消費電流Ｉが第２閾値電流Ｉｔｈ２を下回ると、同時に電圧Ｖａは第２閾値電圧Ｖｔｈ２を上回る。そうすると、コンパレータ４１の出力がハイレベルからローレベルに切り換わり、電源電圧Ｖｃｃが高電位電源電圧ＶＤＤ２から低電位電源電圧ＶＤＤ１に切り換わる。

電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１である場合、第１論理回路２１が正常に動作するクロック信号の上限周波数は７０ＭＨｚであるから、クロック信号の周波数が比較的低周波の５０ＭＨｚに切り換わった後は、電源電圧Ｖｃｃを低電位電源電圧ＶＤＤ１にしても主回路２の正常な動作は確保される。つまり、主回路２の正常な動作を確保しつつ、主回路２の低消費電力化が実現されている（なぜなら、電源電圧Ｖｃｃの大きさを、小さくすればするほど消費電力は少なくなるから）。

また、タイミングｔ４において、電源電圧Ｖｃｃを高電位電源電圧ＶＤＤ２から低電位電源電圧ＶＤＤ１に切り換えると、第１論理回路２１の電源電圧Ｖｃｃが減少することになるため、第１論理回路２１の消費電流Ｉも減少して、電圧Ｖａは増大する。

ＤＡＣ４３は、タイミングｔ４にてコンパレータ４１の出力がハイレベルからローレベルに切り換わって、所定時間（例えば、約３０ｎｓｅｃ後）経過後、自身の出力電圧を第２閾値電圧Ｖｔｈ２から第１閾値電圧Ｖｔｈ１に切り換える。前述したように、ＤＡＣ４３の出力電圧が第１閾値電圧Ｖｔｈ１となっている時に、電圧Ｖａが第１閾値電圧Ｖｔｈ１を下回ると、電源電源Ｖｃｃが高電位電源電圧ＶＤＤ２に切り換わるため（タイミングｔ２参照）、コンパレータ４１の出力のローレベルへの切り換わりと同時にＤＡＣ４３の出力電圧が第１閾値電圧Ｖｔｈ１へ切り換わると、マルチプレクサ５３においてチャタリングのような現象が起こる恐れがある。このチャタリングのような現象を防止するため、ＤＡＣ４３の出力電圧の第１閾値電圧Ｖｔｈ１への切り換えを、タイミングｔ４から大幅に遅延させている。

尚、図２におけるタイミングｔ１−ｔ２間の時間（図２では２クロック分）やタイミングｔ３−ｔ４間の時間（図２では２クロック分）、消費電流Ｉや電圧Ｖａの増加・減少の傾き等は、あくまで説明用の例示であり、実際のそれらの時間や傾き等は、第１論理回路２１の具体的な回路構成や電流検出回路３の応答特性等の様々な要因に左右される。また、図２においては、タイミングｔ２及びｔ４がクロック信号の立ち上がりと同期しているように記載しているが、このように記載したのは図面の煩雑化防止のためであり、タイミングｔ２及びｔ４は、必ずしもクロック信号の立ち上がりや立ち下がりのタイミングと一致しない。

＜＜第２実施形態＞＞
次に、本発明に係る半導体装置の第２実施形態を説明する。第２実施形態における半導体装置の回路構成は図１におけるものと同一であるため、その構成の説明は省略する。図３を用いて、第１論理回路２１及びＤＦＦ２３の電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１と高電位電源電圧ＶＤＤ２とで切り換えられる動作について説明する。

図３は、図２と同様に、上からクロック供給回路６が供給するクロック信号の電圧波形、第１論理回路２１への入力信号の電圧波形、消費電流Ｉの電流値、コンパレータ４１の反転入力端子（−）の電圧Ｖａの波形、第１論理回路２１及びＤＦＦ２３の電源電圧Ｖｃｃの波形を表している。

今、初期状態として第１閾値電圧Ｖｔｈ１がコンパレータ４１の非反転入力端子（＋）に与えられている。また、図３のタイミングｔ１１からｔ１３の期間においては、入力信号Ｄｉｎが変動することによりクロック信号の立ち上がりの度に第１論理回路２１への入力信号が反転する例を示している。勿論、このような入力信号の例に本発明は限定されない。

第１実施形態と同様に、第２論理回路２２は、クロック供給回路６が供給するクロック信号の周波数が１２０ＭＨｚ以下である場合は、正常に動作するものとする。また、電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１である場合において、クロック信号の周波数が７０ＭＨｚ以下であるときは、第１論理回路２１は正常に動作し、ひいては主回路２も正常に動作するが、クロック信号の周波数が７０ＭＨｚを超えると、第１論理回路２１への入力信号レベルの変化は次のクロック信号の立ち上がりまでにＤＦＦ２４のＤ端子の信号レベルに反映されないものとする。一方、電源電圧Ｖｃｃが高電位電源電圧ＶＤＤ２である場合において、クロック信号の周波数が１２０ＭＨｚ以下であるときは、第１論理回路２１は正常に動作し、ひいては主回路２も正常に動作するものとする。

図３に示す動作においては、常にクロック信号の周波数は一定値の１００ＭＨｚとなっている。タイミングｔ１０−ｔ１１間は、主回路２への入力信号Ｄｉｎが変動せず（いわば無信号）、第１論理回路２１への入力信号レベルがローレベルで固定されているため、消費電流Ｉは第１閾値電流Ｉｔｈ１より少ない。この結果、タイミングｔ１０−ｔ１１間、電源電圧Ｖｃｃは低電位電源電圧ＶＤＤ１と等しくなっているが、第１論理回路２１への入力信号が反転動作（入力信号の信号電位がローレベルからハイレベルへ、又はハイレベルからローレベルへ反転する動作）を行っていないため、問題は生じない。

主回路２への入力信号Ｄｉｎが反転動作を開始することにより、タイミングｔ１１において、第１論理回路２１への入力信号も反転動作を開始する。すると、第１論理回路２１内では、一定状態から他の状態へ切り換わる動作が行われるため、第１論理回路２１の消費電流Ｉは増大する。消費電流Ｉが増大すると電圧Ｖａは減少し、タイミングｔ１２において消費電流Ｉが第１閾値電流Ｉｔｈ１を上回ると、同時に電圧Ｖａは第１閾値電圧Ｖｔｈ１を下回る。そうすると、コンパレータ４１の出力がローレベルからハイレベルに切り換わり、電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１から高電位電源電圧ＶＤＤ２に切り換わる。

電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１である場合、第１論理回路２１が正常に動作するクロック信号の上限周波数は７０ＭＨｚであり、クロック信号の周波数は１００ＭＨｚであるから、第１論理回路２１への入力信号が反転動作を行っている時に電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１のままであると、問題が生じうる。そこで、例えば、タイミングｔ１１からｔ１２間における第１論理回路２１への入力信号で表されるデータをダミーデータとするとよい（ダミーデータを信号Ｄｉｎにのせるようにしてもよい）。つまり、上記入力信号が反転動作を行うことに基づく消費電流Ｉの増加に応じて電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１から高電位電源電圧ＶＤＤ２に切り換えられる場合、その入力信号の最初に（最初の所定の期間（即ち、タイミングｔ１１−ｔ１２間）に、或いは最初の所定数のデータに）ダミーデータを含ませるのである。ダミーデータとは、出力信号Ｄｏｕｔに反映する必要のないデータ（主回路２において処理する必要の無いデータ）である。従って、タイミングｔ１１からｔ１２間において、電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１のままであっても問題は生じない。

また、タイミングｔ１２において、電源電圧Ｖｃｃを低電位電源電圧ＶＤＤ１から高電位電源電圧ＶＤＤ２に切り換えると、第１論理回路２１の電源電圧Ｖｃｃが増大することになるため、第１論理回路２１の消費電流Ｉも増大して、電圧Ｖａは減少する。図３においては、タイミングｔ１２にて消費電流Ｉが第２閾値電流Ｉｔｈ２近辺まで電源電圧Ｖｃｃの増加に伴って急激に増加し、その後更に単調に増加してから、タイミングｔ１２−ｔ１３間で一定値に落ち着く例を示している。それに伴って、タイミングｔ１２にて電圧Ｖａが第２閾値電圧Ｖｔｈ２近辺まで遅滞なく減少し、その後更に減少してからタイミングｔ１２−ｔ１３間で一定値に落ち着く例を示している。このような消費電流Ｉの増加や電圧Ｖａの減少の状況は、第１論理回路２１の実際の具体的な回路構成等によって変動する。

また、タイミングｔ１２にてコンパレータ４１の出力がローレベルからハイレベルに切り換わって、所定時間（例えば、約３０ｎｓｅｃ後）経過後、ＤＡＣ４３は、自身の出力電圧を第１閾値電圧Ｖｔｈ１から第２閾値電圧Ｖｔｈ２に切り換える。図２に示す動作にて説明したのと同様、マルチプレクサ５３におけるチャタリングのような現象を防止するため、コンパレータ４１の出力のハイレベルへの切り換わりから余裕をもってＤＡＣ４３の出力電圧を第２閾値電圧Ｖｔｈ２へ切り換えるようにしている。

主回路２への入力信号Ｄｉｎが反転動作を停止することにより、タイミングｔ１３において、第１論理回路２１への入力信号も反転動作を停止する。即ち、入力信号Ｄｉｎの信号電位がローレベル（又はハイレベル）に固定される。すると、第１論理回路２１の消費電流Ｉも減少する。消費電流Ｉが減少すると電圧Ｖａは増大し、タイミングｔ１４において消費電流Ｉが第２閾値電流Ｉｔｈ２を下回ると、同時に電圧Ｖａは第２閾値電圧Ｖｔｈ２を上回る。そうすると、コンパレータ４１の出力がハイレベルからローレベルに切り換わり、電源電圧Ｖｃｃが高電位電源電圧ＶＤＤ２から高電位電源電圧ＶＤＤ１に切り換わる。

タイミングｔ１４以降においても、クロック信号の周波数は１００ＭＨｚであるが、タイミングｔ１４以降は主回路２への入力信号Ｄｉｎが変動せず（いわば無信号）、第１論理回路２１への入力信号がローレベルで固定されているため、電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１であっても問題は生じない。つまり、電源電圧Ｖｃｃを低電位電源電圧ＶＤＤ１にしても主回路２の正常な動作は（擬似的に）確保されている。そして、電源電圧Ｖｃｃを比較的低電圧の低電位電源電圧ＶＤＤ１に下げることで低消費電力化が実現されている。

また、タイミングｔ１４において、電源電圧Ｖｃｃを高電位電源電圧ＶＤＤ２から低電位電源電圧ＶＤＤ１に切り換えると、第１論理回路２１の電源電圧Ｖｃｃが減少することになるため、第１論理回路２１の消費電流Ｉも減少して、電圧Ｖａは増大する。

ＤＡＣ４３は、タイミングｔ１４にてコンパレータ４１の出力がハイレベルからローレベルに切り換わって、所定時間（例えば、約３０ｎｓｅｃ後）経過後、自身の出力電圧を第２閾値電圧Ｖｔｈ２から第１閾値電圧Ｖｔｈ１に切り換える。図２に示す動作にて説明したのと同様、マルチプレクサ５３におけるチャタリングのような現象を防止するため、コンパレータ４１の出力のローレベルへの切り換わりと同時にはＤＡＣ４３の出力電圧の第１閾値電圧Ｖｔｈ１への切り換えを行わない方がよい。

尚、図２におけるタイミングｔ１１−ｔ１２間の時間（図３では２クロック分）やタイミングｔ１３−ｔ１４間の時間（図３では２クロック分）、消費電流Ｉや電圧Ｖａの増加・減少の傾き等は、あくまで説明用の例示であり、実際のそれらの時間や傾き等は、第１論理回路２１の具体的な回路構成や電流検出回路３の応答特性等の様々な要因に左右される。また、図３においては、タイミングｔ１２及びｔ１４がクロック信号の立ち上がりと同期しているように記載しているが、このように記載したのは図面の煩雑化防止のためであり、タイミングｔ１２及びｔ１４は、必ずしもクロック信号の立ち上がりや立ち下がりのタイミングと一致しない。

上述の第１実施形態や第２実施形態で示したように、第１論理回路２１の消費電流Ｉに応じて第１論理回路２１の電源電圧Ｖｃｃが自動的に切り換わるようになっているので、信号Ｄｉｎの供給元（例えば、図示されないＣＰＵ等）は、主回路２の低消費電力化のために別途、第１論理回路２１の電源電圧を変化させるといった制御を行う必要がない。特に、クロック供給回路６が供給するクロック信号の周波数を可変制御する信号が半導体装置１の外部から与えられるものである場合や、信号Ｄｉｎが半導体装置１の外部から与えられるものである場合、本発明は極めて有効である。第１論理回路２１への電源電圧Ｖｃｃを、主回路２の正常動作確保の観点から高電位電源電圧ＶＤＤ２にすべきか、或いは主回路２の低消費電力化の観点から低電位電源電圧ＶＤＤ１にすべきかが、外部からの信号の状態によって変動する場合でも、消費電力Ｉに応じて第１論理回路２１への電源電圧が自動的且つ最適に調整されるからである。

また、レジスタ４２の記憶データ（第１閾値電圧Ｖｔｈ１及び第２閾値電圧Ｖｔｈ２に対応する閾値データ）やレジスタ４４の記憶データ（昇圧回路５２の昇圧率又は昇圧量を設定するためのデータ）は書き換え可能となっているため、設計変更や仕様変更を行う場合にも柔軟に対応が可能である。但し、コンパレータ４１の非反転入力端（＋）に与えるべき電圧を固定とすることができる場合は、レジスタ４２及びＤＡＣ４３を省略し、低電位電源電圧ＶＤＤ１を抵抗（不図示）にて分圧した電圧等をコンパレータ４１の非反転入力端（＋）に供給するようにしてもよい。このようにすれば、回路規模を縮小することができる。

また、第１実施形態においても、電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１から高電位電源電圧ＶＤＤ２に切り換わる直前の期間（図２のタイミングｔ１−ｔ２間）は、主回路２の正常な動作が確保されない可能性がある。そこで、例えば、タイミングｔ１からｔ２間における第１論理回路２１への入力信号で表されるデータをダミーデータとしてもよい（ダミーデータを信号Ｄｉｎにのせるようにしてもよい）。つまり、クロック信号の周波数が増大することに基づく消費電流Ｉの増加に応じて電源電圧Ｖｃｃが低電位電源電圧ＶＤＤ１から高電位電源電圧ＶＤＤ２に切り換えられる際において、クロック信号の周波数が増大してから所定の期間（即ち、タイミングｔ１−ｔ２間）における入力信号にダミーデータを含ませるようにしてもよい。

＜＜その他、変形等＞＞
上述した第１実施形態及び第２実施形態においては、コンパレータ４１の出力がハイレベルの時にのみ、昇圧回路５２はイネーブル状態となって昇圧動作を行うと説明した。しかしながら、常に昇圧回路５２がイネーブル状態となるように回路構成を変形してもよい。このような変形は、特に高電位電源電圧ＶＤＤ２の立ち上がり時間が問題になる場合に有効である。また、ＤＣ／ＤＣコンバータ５１に高電位電源電圧ＶＤＤ２を出力させるようにし、その高電位電源電圧ＶＤＤ２を抵抗で分圧する等して低電位電源電圧ＶＤＤ１を生成してもよい。この場合、昇圧回路５２が省略できる。

また、上述した第１実施形態及び第２実施形態においては、電源電圧Ｖｃｃを低電位電源電圧ＶＤＤ１と高電位電源電圧ＶＤＤ２との２段階で調整しているが、３段階以上で調整してもかまわない。

また、上述した第１実施形態及び第２実施形態においては、ＤＦＦ２３の電源電圧を電源電圧Ｖｃｃとしているが、必ずしもそうする必要はなく、ＤＦＦ２３の電源電圧を低電位電源電圧ＶＤＤ１に固定しても構わない。しかしながら、ＤＦＦ２３の伝播遅延時間を出来るだけ短くして、より高いクロック信号の周波数まで第１論理回路２１の正常動作を確保する観点から、ＤＦＦ２３の電源電圧は電源電圧Ｖｃｃとすることが望ましい。

尚、上述したクロック信号の周波数（５０ＭＨｚ等）の具体的に数値は、あくまで例示であって、このような数値に本発明が限定されないのは、勿論である。

本発明を適用すれば、低消費電力化が実現される。従って、温度上昇抑制の観点からも低消費電力化が望まれるＳＯＣ（System On a Chip）等の半導体装置に本発明は好適である。また、本発明を適用すれば、低消費電力化が実現されるので、携帯電話機及びＰＨＳ（Personal Handyphone System）等の低消費電力化が望まれる移動体通信機、並びにパーソナルコンピュータに代表される情報処理機器等、様々な電気機器に本発明に係る半導体装置は好適である。

本発明の実施の形態に係る半導体装置の回路構成図である。 図１の半導体装置の各部の電圧や電流の波形を示した図である。 図１の半導体装置の各部の電圧や電流の波形を示した図である。

符号の説明

１ 半導体装置
２ 主回路
３ 電流検出回路
４ 電源電圧調整回路
５ 電源回路
６ クロック供給回路
２１ 第１論理回路
２２ 第２論理回路
２３、２４、２５ ＤＦＦ
３１、３２ ＭＯＳトランジスタ
３３ 抵抗
４１ コンパレータ
４２、４４ レジスタ
４３ ＤＡＣ
５１ ＤＣ／ＤＣコンバータ
５２ 昇圧回路
５３ マルチプレクサ
ＶＤＤ１ 低電位電源電圧
ＶＤＤ２ 高電位電源電圧

Claims (5)

1. 第１論理回路、及び前記第１論理回路の前段又は後段に接続され、第１電源電圧にて動作する第２論理回路から構成される主回路と、
   前記第１論理回路の消費電流の大きさに応じて前記第１論理回路に供給される電源電圧を調整する電源電圧調整回路と、
   を備えた半導体装置であって、
   前記電源電圧調整回路は、前記消費電流が第１閾値電流より少ないとき、前記第１電源電圧が前記第１論理回路に供給されるように前記第１論理回路の電源電圧を調整する一方、
   前記第１論理回路へのクロック信号の周波数が増大することにより及び／又は前記第１論理回路への入力信号が反転動作を行うことにより、前記消費電流が前記第１閾値電流より多くなったとき、電圧の大きさが前記第１電源電圧より大きい第２電源電圧が前記第１論理回路に供給されるように前記第１論理回路の電源電圧を調整する
   ことを特徴とする半導体装置。
2. 前記電源電圧調整回路により、前記第２電源電圧が前記第１論理回路に供給されるように前記第１論理回路の電源電圧が調整されているときにおいて、前記第１論理回路へのクロック信号の周波数が減少することにより及び／又は前記入力信号が反転動作を停止することにより前記消費電流が第２閾値電流より少なくなったとき、前記電源電圧調整回路は、前記第１電源電圧が前記第１論理回路に供給されるように前記第１論理回路の電源電圧を調整する
   ことを特徴とする請求項１に記載の半導体装置。
3. 前記電源電圧調整回路が、前記入力信号の反転動作に基づく前記消費電流の増加に応じて前記第１論理回路の電源電圧を前記第１電源電圧から前記第２電源電圧に切り換える場合には、その入力信号の最初にダミーデータを含む
   ことを特徴とする請求項１又は請求項２に記載の半導体装置。
4. 前記第１電源電圧を前記第２論理回路に供給するとともに、前記電圧電圧調整回路による制御に応じて前記第１電源電圧又は前記第２電源電圧を前記第１論理回路に供給する電源回路を更に備えた
   ことを特徴とする請求項１〜請求項３の何れかに記載の半導体装置。
5. 請求項１〜請求項４の何れかに記載の半導体装置を備えたことを特徴とする電気機器。

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