JP2002076874A

JP2002076874A - 出力インターフェース回路

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Publication number: JP2002076874A
Application number: JP2000258036A
Authority: JP
Inventors: Hiroyuki Kohamada; 博幸小濱田
Original assignee: NEC Kyushu Ltd
Current assignee: NEC Kyushu Ltd
Priority date: 2000-08-28
Filing date: 2000-08-28
Publication date: 2002-03-15
Anticipated expiration: 2020-08-28
Also published as: KR100430455B1; KR20020018018A; US6456147B1; JP4608063B2; US20020024373A1

Abstract

(57)【要約】【課題】チップサイズを拡大せずに、外部電源電圧が
例えば５Ｖから３．３Ｖあるいは２Ｖまで変化しても高
速且つ安定したインターフェース動作を実現できる出力
インターフェース回路を提供する。【解決手段】５Ｖ系出力バッファ回路３は、内部回路
１の出力信号Ｓ１を受け、外部電源電圧Ｖ_EXTが所定値
より高いことを示す制御信号Ｓ７ａに応じて出力信号Ｓ
３を外部出力端子６に出力する。３．３Ｖ系出力バッフ
ァ回路４は、出力信号Ｓ１を受け、外部電源電圧Ｖ_EXT
が所定値に等しいかそれより低いことを示す制御信号Ｓ
７ｂに応じて出力信号Ｓ４を出力する。出力レベル調整
回路５は、出力信号Ｓ４をレベル調整した出力信号Ｓ５
を外部出力端子６に出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、出力インターフェ
ース回路に関し、さらに言えば、内部回路と外部出力端
子との間に設けられ、前記内部回路の出力信号を前記外
部出力端子に出力する際のインターフェースとして使用
される出力インターフェース回路に関する。

【０００２】

【従来の技術】近年、半導体集積回路装置（以下、ＬＳ
Ｉという）に対する高集積化および低消費電力化の要求
がますます強くなっている。その要求に対応するため、
使用する電源電圧を５Ｖから３．３Ｖに低下させ、さら
には２Ｖまで低下させるべく種々の方式が開発されてい
る。

【０００３】ＬＳＩは通常、何らかの外部装置に組み込
まれて使用されるため、当該ＬＳＩに対する電源電圧の
供給はその外部装置より行われる。その場合、外部装置
より従来から一般的な５．５Ｖの電源電圧が供給された
り、最近使用されるようになった３．３Ｖあるいは２Ｖ
の電源電圧が供給されたりする。つまり、ＬＳＩが適用
される外部装置がどのような値の電源電圧を供給するか
によって、当該ＬＳＩに供給される電源電圧が変化する
のである。この点を考慮すると、当該ＬＳＩ内に設けら
れる出力インターフェース回路においても、電源電圧が
５．５Ｖである場合だけでなく３．３Ｖあるいは２Ｖで
ある場合にも所望の動作をするように、何らかの工夫を
施す必要がある。

【０００４】また、ＬＳＩの電源電圧が３．３Ｖあるい
は２Ｖとして設計されている場合、近年、外部装置から
供給される５Ｖの電源電圧を３．３Ｖあるいは２Ｖに降
圧する降圧回路を当該ＬＳＩの電源回路内に設け、その
降圧回路で３．３Ｖあるいは２Ｖの電源電圧を生成して
当該ＬＳＩの内部回路群に供給することが多くなってい
る。

【０００５】本明細書では、ＬＳＩの内部において生成
される電源電圧（例えば３．３Ｖあるいは２Ｖ）を「内
部電源電圧」と称し、外部装置から供給される電源電圧
（例えば５Ｖ）を「外部電源電圧」と称する。また、Ｌ
ＳＩの内部で「内部電源電圧」を生成する回路を「内部
電源回路」と称し、外部装置の内部で「外部電源電圧」
を生成する回路を「外部電源回路」と称する。

【０００６】この種の出力インターフェース回路には、
３．３Ｖ（あるいは２Ｖ）の内部電源電圧と５Ｖの外部
電源電圧のいずれにおいても正常な動作が可能なもの、
つまりいわゆる「電圧トレラント（tolerant）回路」と
して動作可能なものがある。その一例を図７に示す。

【０００７】図７において、ＬＳＩ２００は、所定の外
部装置（図示せず）に組み込まれている。図７では、そ
の外部装置の外部電源回路６９のみが示されている。

【０００８】ＬＳＩ２００は、当該ＬＳＩ２００の所定
の機能を発揮するために設けられた内部回路群を有して
いるが、図７ではそのうちの一つの内部回路６１のみを
示している。ＬＳＩ２００はさらに、内部回路６１の出
力信号Ｓ６１が出力される外部出力端子６７と、内部回
路６１と外部出力端子６７との間をインターフェースす
る出力インターフェース回路６２と、ＬＳＩ２００の内
部に所定の内部電源電圧Ｖ_INT（＝３．３Ｖ）を供給す
る内部電源回路６８とを備えている。なお、外部装置の
外部電源回路６９は、ＬＳＩ２００の内部に外部電源電
圧Ｖ_EXT（＝５Ｖまたは３．３Ｖ）を供給する。

【０００９】従来の出力インターフェース回路６２は、
電源電圧が５Ｖの時に最適な動作をする５Ｖ系出力バッ
ファ回路６３と、電源電圧が３．３Ｖの時に最適な動作
をする３．３Ｖ系出力バッファ回路６４とを有してい
る。５Ｖ系出力バッファ回路６３と３．３Ｖ系出力バッ
ファ回路６４は、外部電源電圧Ｖ_EXTの値に応じて切り
換えて使用される。

【００１０】内部回路６１には、内部電源回路６８から
内部電源電圧Ｖ_INTが供給される。５Ｖ系出力バッファ
回路６３には、外部電源回路６９からの外部電源電圧Ｖ
_EXTと内部電源回路６８からの内部電源電圧Ｖ_INTの双方
が供給される。３．３Ｖ系出力バッファ回路６４には、
スイッチ６５を介して内部電源電圧Ｖ_INTあるいは外部
電源電圧Ｖ_EXTが供給される。

【００１１】内部回路６１の出力信号Ｓ６１は、５Ｖ系
出力バッファ回路６３と３．３Ｖ系出力バッファ回路６
４の双方に入力される。５Ｖ系出力バッファ回路６３と
３．３Ｖ系出力バッファ回路６４は、内部回路６１の出
力信号Ｓ６１に応じてそれぞれ出力信号Ｓ６３とＳ６４
を出力する。それら二つの出力信号Ｓ６３とＳ６４のい
ずれか一方が、スイッチ６６を介して外部出力端子６７
に送られる。

【００１２】５Ｖ系出力バッファ回路６３を構成するＭ
ＯＳ（Metal-Oxide-Semiconductor）電界効果トランジ
スタ（以下、ＭＯＳトランジスタという）は、３．３Ｖ
系出力バッファ回路６４を構成するＭＯＳトランジスタ
とは異なる特性を有している。すなわち、５Ｖ系出力バ
ッファ回路６３を構成するＭＯＳトランジスタは、印加
される最大電源電圧が５Ｖと高いため、３．３Ｖ系出力
バッファ回路６４を構成するＭＯＳトランジスタに比べ
てゲート酸化膜が厚く形成され、また論理閾値も高く設
定されている。

【００１３】そこで、外部電源電圧Ｖ_EXTが５Ｖの時に
は、５Ｖ系出力バッファ回路６３が外部出力端子６７に
接続されるようにスイッチ６６が設定される。それと同
時に、３．３Ｖ系出力バッファ回路６４が内部電源回路
６８に接続されるようにスイッチ６５が設定される。そ
の結果、外部電源電圧Ｖ_EXT（＝５Ｖ）で動作する５Ｖ
系出力バッファ回路６３の出力信号Ｓ６３が、外部出力
端子６７に出力されるようになる。内部電源電圧Ｖ_EXT
（＝３．３Ｖ）で動作する３．３Ｖ系出力バッファ回路
６４の出力信号Ｓ６４は、外部出力端子６７には出力さ
れない。

【００１４】外部電源電圧Ｖ_EXTが３．３Ｖの場合に
は、スイッチ６６は、３．３Ｖ系出力バッファ回路６４
が外部出力端子６７に接続されるように設定される。そ
れと同時に、スイッチ６５は、３．３Ｖ系出力バッファ
回路６４が外部電源回路６９に接続されるように設定さ
れる。その結果、外部電源電圧Ｖ_EXT（＝３．３Ｖ）で
動作する３．３Ｖ系出力バッファ回路６４の出力信号Ｓ
６４が、外部出力端子６７に出力されるようになる。５
Ｖ系出力バッファ回路６３の出力信号Ｓ６３は、外部出
力端子６７に出力されない。これは、５Ｖ系出力バッフ
ァ回路６３には３．３Ｖの外部電源電圧Ｖ_EXTが供給さ
れるので、その出力信号Ｓ６３は好ましくない特性を持
つからである。

【００１５】このように、従来のＬＳＩ２００では、外
部電源電圧Ｖ_EXTが５Ｖの時には、５Ｖの外部電源電圧
Ｖ_EXTで最適動作をする５Ｖ系出力バッファ回路６３の
出力信号Ｓ６３が外部出力端子６７に出力され、外部電
源電圧Ｖ_EXTが３．３Ｖの時には、３．３Ｖの外部電源
電圧Ｖ_EXTで最適動作をする３．３Ｖ系出力バッファ回
路６４の出力信号Ｓ６４が外部出力端子６７に出力され
る。こうして、外部電源電圧Ｖ_EXTが５Ｖであっても
３．３Ｖであっても、最適なインターフェース動作が得
られるようになっている。

【００１６】なお、スイッチ６５と６６は通常、トラン
ジスタで構成されるスイッチではなくアルミニウム配線
等によって形成される。すなわち、ＬＳＩ２００の製造
過程において、外部電源電圧Ｖ_EXTの値（５Ｖまたは
３．３Ｖ）に応じて、上述したようにアルミニウム配線
等の接続を変える（つまりアルミニウム配線等を形成す
るためのマスクパターンを変える）ことによって、５Ｖ
系出力バッファ回路６３と３．３Ｖ系出力バッファ回路
６４の切り替えが実現されるのである。

【００１７】

【発明が解決しようとする課題】上述した従来のインタ
ーフェース回路６２には、以下に述べるような二つの問
題がある。

【００１８】第一に、従来のインターフェース回路６２
では、外部電源電圧Ｖ_EXTが５Ｖの場合には、スイッチ
６６によって５Ｖ系出力バッファ回路６３が外部出力端
子６７に接続されるため、外部電源電圧Ｖ_EXTが５Ｖ〜
３．３Ｖあるいは５Ｖ〜２Ｖの間で変化する場合にも、
５Ｖ系出力バッファ回路６３がインターフェース動作を
行うことになる。しかし、上述したように、５Ｖ系出力
バッファ回路６３を構成するＭＯＳトランジスタは、
３．３Ｖ系出力バッファ回路６４を構成するＭＯＳトラ
ンジスタに比べてゲート酸化膜が厚く形成され、また論
理閾値も高く設定されているので、外部電源電圧Ｖ_EXT
が３．３Ｖ付近あるいは２Ｖ付近まで低下すると、出力
信号Ｓ６３の遅延時間が急激に増加し、その結果、高速
且つ安定したインターフェースが実現できなくなる、と
いう問題が生じる。

【００１９】外部電源電圧Ｖ_EXTが５Ｖ〜３．３Ｖや５
Ｖ〜２Ｖの間で変化する例としては、ＬＳＩ２００（外
部装置）をバッテリーで駆動させる場合が挙げられる。
バッテリー駆動の場合には、バッテリーの出力電圧（＝
５Ｖ）はその使用時間や負荷状態に応じて変動し、また
ＬＳＩ２００の動作中にも放電により５Ｖから徐々に低
下するのが一般的である。

【００２０】第二に、従来のインターフェース回路６２
では、５Ｖ系出力バッファ回路６３と３．３Ｖ系出力バ
ッファ回路６４の切り替えを、アルミニウム配線等を形
成するためのマスクパターンを変えることによって実現
しているため、使用する出力バッファ回路６３、６４を
外部電源電圧Ｖ_EXTの変化に応じて切り換えることがで
きない、という問題がある。

【００２１】スイッチ６５と６６はトランジスタで構成
することが可能であるから、そうすればこの第二の問題
は解消される。しかし、出力バッファ回路６３、６４の
所望の動作特性を維持しようとすると、スイッチ６５と
６６を構成するトランジスタのサイズが大きくなり、出
力バッファ回路６３、６４と同程度以上のチップ面積を
スイッチ６５と６６が占有してしまう。その結果、ＬＳ
Ｉ２００それ自体のチップサイズが増大するという別の
問題が生じる。

【００２２】本発明は、これらの問題を解消するために
なされたもので、その目的とするところは、チップサイ
ズを拡大せずに、外部電源電圧が所定範囲（例えば５Ｖ
から３．３Ｖあるいは２Ｖまでの範囲）で変化しても高
速且つ安定したインターフェース動作を実現できる出力
インターフェース回路を提供することにある。

【００２３】本発明の他の目的は、外部電源電圧が内部
電源電圧よりも低い場合に、外部出力端子にその時の外
部電源電圧を越える電圧が出力されるのを防止できる出
力インターフェース回路を提供することにある。

【００２４】本発明のさらに他の目的は、高電圧用（例
えば５Ｖ系）の出力バッファ回路が使用されている時
に、低電圧用（例えば３．３Ｖ系）の出力バッファ回路
の出力端子に内部電源電圧よりも高い電圧が印加される
のを防止できる出力インターフェース回路を提供するこ
とにある。

【００２５】上記以外の本発明の目的は、以下の説明に
よって明らかにされる。

【００２６】

【課題を解決するための手段】（１）本発明の出力イ
ンターフェース回路は、内部回路と外部出力端子との間
に設けられ、前記内部回路の出力信号を前記外部出力端
子に出力する際のインターフェースとして使用される出
力インターフェース回路において、前記内部回路の出力
信号を受けて第１出力信号を出力する第１出力バッファ
回路と、前記内部回路からの前記出力信号を受けて第２
出力信号を出力する第２出力バッファ回路と、前記第２
出力バッファ回路が生成する前記第２出力信号を受けて
そのレベルを調整し、そのレベル調整した前記第２出力
信号を第３出力信号として出力する出力レベル調整回路
とを備え、前記第１出力バッファ回路は、前記外部電源
電圧が所定値より高いことを示す第１制御信号に応じて
前記第１出力信号を前記外部出力端子に向けて出力し、
前記第２出力バッファ回路は、前記外部電源電圧が所定
値に等しいかそれより低いことを示す第２制御信号に応
じて前記第２出力信号を前記出力レベル調整回路に向け
て出力し、前記出力レベル調整回路は、前記第２制御信
号に応じて前記第３出力信号を前記外部出力端子に向け
て出力することを特徴とするものである。

【００２７】（２）本発明の出力インターフェース回
路では、内部回路の出力信号を受けて第１出力信号を出
力する第１出力バッファ回路と、前記内部回路からの前
記出力信号を受けて第２出力信号を出力する第２出力バ
ッファ回路と、前記第２出力バッファ回路が生成する前
記第２出力信号を受けてそのレベルを調整し、そのレベ
ル調整した前記第２出力信号を第３出力信号として出力
する出力レベル調整回路とを備えている。そして、前記
第１出力バッファ回路は、前記外部電源電圧が前記所定
値より高いことを示す第１制御信号に応じて、前記第１
出力信号を前記外部出力端子に向けて出力する。前記第
２出力バッファ回路は、前記外部電源電圧が前記所定値
に等しいかそれより低いことを示す第２制御信号に応じ
て、前記第２出力信号を前記出力レベル調整回路に向け
て出力する。前記出力レベル調整回路は、前記第２制御
信号に応じて、前記第３出力信号を前記外部出力端子に
向けて出力する。

【００２８】このため、前記外部電源電圧が前記所定値
より高い時には、前記第１出力バッファ回路が前記第１
出力信号を前記外部出力端子に向けて出力する。前記外
部電源電圧が前記所定値に等しいかそれより低い時に
は、前記第２出力バッファ回路が前記第２出力信号を出
力し、その第２出力信号を前記出力レベル調整回路がレ
ベル調整して前記第３出力信号として前記外部出力端子
に向けて出力する。よって、前記外部電源電圧の値が所
定範囲内で変化しても、高速且つ安定したインターフェ
ース動作が実現される。

【００２９】また、前記第１出力信号と前記第３出力信
号のどちらが前記外部出力端子に向けて出力されるか
は、前記外部電源電圧が前記所定値より高いこと示す前
記第１制御信号あるいは前記外部電源電圧が前記所定値
に等しいかそれより低いことを示す前記第２制御信号に
よって自動的に調整される。このため、前記第１出力信
号と前記第３出力信号の切り替えのためにトランジスタ
によるスイッチを設ける必要がない。したがって、チッ
プサイズの拡大も防止できる。

【００３０】（３）本発明の出力インターフェース回
路の好ましい例では、前記出力レベル調整回路が、前記
外部電源電圧が前記内部電源電圧よりも低い場合に、前
記第３出力信号の電圧レベルを前記外部電源電圧に等し
くする機能を有する。この例では、前記外部電源電圧が
前記内部電源電圧よりも低い場合に、前記外部出力端子
に前記外部電源電圧を越える電圧が出力されるのを防止
できる利点がある。

【００３１】本発明の出力インターフェース回路の他の
好ましい例では、前記出力レベル調整回路が、前記外部
電源電圧が前記所定値より高い場合に、前記第２出力信
号の電圧レベルを前記内部電源電圧以下に調整する機能
を有する。この例では、前記外部電源電圧が前記所定値
より高いために前記外部電源電圧用（高電圧用）の前記
第１出力バッファ回路が使用されている時に、前記内部
電源電圧用（低電圧用）の前記第２出力バッファ回路の
出力端子に前記内部電源電圧より高い電圧が印加される
のを防止できる利点がある。

【００３２】本発明の出力インターフェース回路のさら
に他の好ましい例では、前記第１出力バッファ回路が出
力する前記第１出力信号の論理振幅が前記外部電源電圧
に等しく、前記第２出力バッファ回路が出力する前記第
２出力信号の論理振幅が前記内部電源電圧に等しく設定
される。この場合、前記外部電源電圧が前記内部電源電
圧より低い時には、前記出力レベル調整回路が前記第２
出力信号の論理振幅が前記外部電源電圧に等しくなるよ
うに調整するのがより好ましい。

【００３３】本発明の出力インターフェース回路のさら
に他の好ましい例では、前記第１制御信号と前記第２制
御信号が、前記外部電源電圧の状態を記憶したレジスタ
を介して送られる。

【００３４】本発明の出力インターフェース回路のさら
に他の好ましい例では、前記第１制御信号と前記第２制
御信号が、前記外部電源電圧の状態を常時検出する外部
電源電圧検出回路によって生成・送出される。

【００３５】

【発明の実施の形態】以下、本発明の好適な実施の形態
について添付図面を参照しながら説明する。

【００３６】（第１実施形態）図１は、本発明の第１実
施形態のインターフェース回路２を備えたＬＳＩ１００
の要部構成を示す。このＬＳＩ１００は、所定の外部装
置（図示せず）に組み込まれており、図１ではその外部
装置の外部電源回路９のみが示されている。外部電源回
路９は、ＬＳＩ１００の内部に対して所定の外部電源電
圧Ｖ_EXTを供給する。

【００３７】ＬＳＩ１００は、当該ＬＳＩ１００の所定
の機能を発揮するために設けられた内部回路群を有して
いるが、図１ではそのうちの一つの内部回路１のみを示
している。ＬＳＩ１００はさらに、内部回路１の出力信
号Ｓ１が出力される外部出力端子６と、内部回路１と外
部出力端子６との間をインターフェースする出力インタ
ーフェース回路２と、外部電源電圧Ｖ_EXTの状態を示す
信号が記憶される外部電源電圧状態レジスタ７と、ＬＳ
Ｉ１００の内部回路１と他の内部回路群に対して所定の
内部電源電圧Ｖ_INTを供給する内部電源回路８とを備え
ている。

【００３８】内部電源回路８の供給する内部電源電圧Ｖ
_INTは、例えば３．３Ｖとされ一定である。外部電源回
路９がＬＳＩ１００に対して供給する外部電源電圧Ｖ
_EXTは、例えば５Ｖとされる。外部電源電圧Ｖ_EXTは、内
部電源電圧Ｖ_INTとは異なり、例えば５Ｖ〜３．３Ｖ
（あるいは２Ｖ）の範囲で変動する可能性がある。

【００３９】外部電源電圧状態レジスタ７は、外部電源
電圧Ｖ_EXTの状態すなわち外部電源電圧Ｖ_EXTが５Ｖ系で
あるか３．３Ｖ系であるかを示す制御信号Ｓ７ａとＳ７
ｂを出力する。その時の外部電源電圧Ｖ_EXTが５Ｖ系で
あるか３．３Ｖ系であるかを示す情報を外部電源電圧状
態レジスタ７に対して書き込むことが必要であるが、こ
れは種々の公知の方法で実行できる。ここでは、外部装
置から所定の情報書込信号Ｓ７ｃを送ることによって実
行するのが簡便で好ましい。しかし、外部電源電圧Ｖ
_EXTが５Ｖ系であるか３．３Ｖ系であるかを示す制御信
号Ｓ７ａとＳ７ｂを出力できるものであれば、他の任意
の方法でも実行できることは言うまでもない。

【００４０】内部回路１は、内部電源回路８から内部電
源電圧Ｖ_INTの供給を受けて動作する。外部電源電圧状
態レジスタ７も、内部電源回路８から内部電源電圧Ｖ
_INTの供給を受けて動作する。

【００４１】出力インターフェース回路２の５Ｖ系出力
バッファ回路３は、内部電源回路８と外部電源回路９の
双方に接続されており、内部電源回路８または外部電源
回路９のいずれか一方から内部電源電圧Ｖ_INTまたは外
部電源電圧Ｖ_EXTの供給を受けて動作する。５Ｖ系出力
バッファ回路３はまた、内部回路１の出力信号Ｓ１を受
け、それに対応する信号Ｓ３を外部出力端子６に向けて
出力する。この信号Ｓ３の出力は、外部電源電圧状態レ
ジスタ７から出力される５Ｖ系出力バッファ許可信号Ｓ
７ａに応じて実行される。５Ｖ系出力バッファ許可信号
Ｓ７ａは、出力レベル調整回路５にも送られる。

【００４２】出力インターフェース回路２の３．３Ｖ系
出力バッファ回路４は、内部電源回路８のみに接続され
ており、内部電源回路８から内部電源電圧Ｖ_INTの供給
を受けて動作する。３．３Ｖ系出力バッファ回路４はま
た、内部回路１の出力信号Ｓ１を受け、それに対応する
信号Ｓ４を出力レベル調整回路５に向けて出力する。こ
の信号Ｓ４の出力は、外部電源電圧状態レジスタ７から
出力される３．３Ｖ系出力バッファ許可信号Ｓ７ｂに応
じて実行される。３．３Ｖ系出力バッファ許可信号Ｓ７
ｂは、５Ｖ系出力バッファ許可信号Ｓ７ａとは異なり、
出力レベル調整回路５には送られない。

【００４３】出力レベル調整回路５は、外部電源回路９
のみに接続されており、外部電源回路９から外部電源電
圧Ｖ_EXTの供給を受けて動作する。出力レベル調整回路
５はまた、３．３Ｖ系出力バッファ回路４の出力信号Ｓ
４を受け、それに対応する信号Ｓ５を外部出力端子６に
向けて出力する。

【００４４】出力レベル調整回路５を設けた第１の目的
は、外部電源電圧Ｖ_EXTが内部電源電圧Ｖ_INT（＝３．３
Ｖ）に等しいかそれよりも低い時に、出力レベル調整回
路５の出力信号Ｓ５の電圧値がその時の外部電源電圧Ｖ
_EXTを越えないように調整することにある。出力レベル
調整回路５を設けた第２の目的は、外部電源電圧Ｖ _EXT
が５Ｖであって５Ｖ系出力バッファ回路３がアクティブ
になっている（すなわち、内部回路１が５Ｖ系出力バッ
ファ回路３を介して外部出力端子６に接続されている）
時に、外部電源電圧Ｖ_EXT（＝５Ｖ）が３．３Ｖ系出力
バッファ回路４の出力端子に印加されるのを防止するこ
とにある。

【００４５】外部電源電圧状態レジスタ７は、外部電源
電圧Ｖ_EXTが５Ｖ系（すなわち５Ｖあるいはその近傍）
であることを示す５Ｖ系出力バッファ許可信号Ｓ７ａ、
または外部電源電圧Ｖ_EXTが３．３Ｖ系（すなわち３．
３Ｖあるいはその近傍）であることを示す３．３Ｖ系出
力バッファ許可信号Ｓ７ｂを相補的に出力する。すなわ
ち、外部電源電圧状態レジスタ７は、外部電源電圧Ｖ
_EXTの状態（または値）に応じて、５Ｖ系出力バッファ
許可信号Ｓ７ａと３．３Ｖ系出力バッファ許可信号Ｓ７
ｂのいずれか一方を交互に出力するのである。その結
果、外部電源電圧Ｖ _EXTが所定値より大きいか否かに応
じて、５Ｖ系出力バッファ回路３の出力信号Ｓ３と出力
レベル調整回路５の出力信号Ｓ５のいずれか一方が外部
出力端子６に送られ、当該ＬＳＩ１００の出力信号Ｓ
_OUTとして外部に出力される。

【００４６】本発明の第１実施形態の出力インターフェ
ース回路２では、上述したように、５Ｖ系出力バッファ
回路３は、外部電源電圧Ｖ_EXTが５Ｖ系であることを示
す制御信号Ｓ７ａに応じて、出力信号Ｓ３を外部出力端
子６に向けて出力する。３．３Ｖ系出力バッファ回路４
は、外部電源電圧Ｖ_EXTが３．３Ｖ系であることを示す
制御信号Ｓ７ｂに応じて、出力信号Ｓ４を出力レベル調
整回路５に向けて出力する。出力レベル調整回路５は、
制御信号Ｓ７ａに応じて、出力信号Ｓ５を外部出力端子
６に向けて出力する。

【００４７】このため、外部電源電圧Ｖ_EXTが５Ｖ系で
ある時には、５Ｖ系出力バッファ回路３が出力信号Ｓ３
を外部出力端子６に向けて出力する。外部電源電圧Ｖ
_EXTが３．３Ｖ系である時には、３．３Ｖ系出力バッフ
ァ回路４が出力信号Ｓ４を出力し、その出力信号Ｓ４を
出力レベル調整回路５がレベル調整して出力信号Ｓ５と
して外部出力端子６に向けて出力する。よって、外部電
源電圧Ｖ_EXTの値が所定範囲（例えば５Ｖ〜３．３Ｖあ
るいは５Ｖ〜２Ｖ）内で変化しても、高速且つ安定した
インターフェース動作が実現される。

【００４８】また、５Ｖ系出力バッファ回路３の出力信
号Ｓ３と出力レベル調整回路５の出力信号Ｓ５のどちら
が外部出力端子６に向けて出力されるかは、外部電源電
圧Ｖ _EXTが５Ｖ系であるか３．３Ｖ系であるかを示す制
御信号Ｓ７ａとＳ７ｂによって自動的に選択・調整され
る。このため、出力信号Ｓ３と出力信号Ｓ５の切り替え
のためにトランジスタによるスイッチを設ける必要がな
い。したがって、ＬＳＩ１００のチップサイズの拡大も
防止できる。

【００４９】（出力インターフェース回路の具体的構
成）図２は、図１に示したインターフェース回路２の具
体的な回路構成の一例を示す。

【００５０】まず、５Ｖ系出力バッファ回路３について
説明する。

【００５１】５Ｖ系出力バッファ回路３は、ｐチャネル
側制御回路３１と、ｎチャネル側制御回路３２と、ｐチ
ャネル側レベルシフタ回路３３と、ｎチャネル側レベル
シフタ回路３４と、ｐチャネルＭＯＳトランジスタ３５
と、ｎチャネルＭＯＳトランジスタ３６とを有する。

【００５２】ｐチャネル側制御回路３１は、ここではＮ
ＡＮＤ回路から構成されている。このｐチャネル側制御
回路３１は、５Ｖ系出力バッファ回路３への入力信号す
なわち内部回路１からの出力信号Ｓ１と、５Ｖ系出力バ
ッファ許可信号Ｓ７ａとを受けて、出力信号Ｓ３１をｐ
チャネル側レベルシフタ回路３３に出力する。この出力
信号Ｓ３１の論理状態は、内部回路１の出力信号Ｓ１と
５Ｖ系出力バッファ許可信号Ｓ７ａの双方の論理状態が
高（Ｈ）レベルにある時に低（Ｌ）レベルとなり、出力
信号Ｓ１と許可信号Ｓ７ａのいずれか一方の論理状態が
Ｌレベルにある時にＨレベルとなる。

【００５３】ｐチャネル側レベルシフタ回路３３は、ｐ
チャネル側制御回路３１の出力信号Ｓ３１を受け、その
論理振幅が外部電源電圧Ｖ_EXTと同じ値になるようにレ
ベル調整する。そして、レベル調整して得た出力信号Ｓ
３３をｐチャネルＭＯＳトランジスタ３５のゲートに向
けて出力する。

【００５４】ｎチャネル側制御回路３２は、ここではＮ
ＯＲ回路から構成されている。このｎチャネル側制御回
路３２は、５Ｖ系出力バッファ回路３への入力信号すな
わち内部回路１の出力信号Ｓ１と、５Ｖ系出力バッファ
許可信号Ｓ７ａとを受けて、出力信号Ｓ３２をｎチャネ
ル側レベルシフタ回路３４に出力する。この出力信号Ｓ
３２の論理状態は、内部回路１の出力信号Ｓ１がＨレベ
ルにあるか、５Ｖ系出力バッファ許可信号Ｓ７ａがＬレ
ベルにあるか、あるいは内部回路１の出力信号Ｓ１がＨ
レベルにあり且つ５Ｖ系出力バッファ許可信号Ｓ７ａが
Ｌレベルにある時にＬレベルとなり、内部回路１の出力
信号Ｓ１がＬレベルにあり且つ５Ｖ系出力バッファ許可
信号Ｓ７ａがＨレベルにある時にＨレベルとなる。

【００５５】ｎチャネル側レベルシフタ回路３４は、ｎ
チャネル側制御回路３２の出力信号Ｓ３２を受け、その
論理振幅が外部電源電圧Ｖ_EXTと同じ値になるようにレ
ベル調整する。そして、レベル調整して得た出力信号Ｓ
３４をｎチャネルＭＯＳトランジスタ３６のゲートに向
けて出力する。

【００５６】ｐチャネルＭＯＳトランジスタ３５のソー
スは、外部電源電圧Ｖ_EXTが印加された電源線に接続さ
れ、ｎチャネルＭＯＳトランジスタ３６のソースは接地
線に接続されている。ｐチャネルＭＯＳトランジスタ３
５のドレインは、ｎチャネルＭＯＳトランジスタ３６の
ドレインに接続されており、それら両ドレインの接続点
３７から５Ｖ系出力バッファ回路３の出力信号Ｓ３が取
り出される。ｐチャネルＭＯＳトランジスタ３５のゲー
トは、ｐチャネル側レベルシフタ回路３３の出力端子に
接続されており、ｐチャネル側レベルシフタ回路３３の
出力信号Ｓ３３が印加される。ｎチャネルＭＯＳトラン
ジスタ３６のゲートは、ｎチャネル側レベルシフタ回路
３４の出力端子に接続されており、ｎチャネル側レベル
シフタ回路３４の出力信号Ｓ３４が印加される。

【００５７】上述したように、ｐチャネルＭＯＳトラン
ジスタ３５のソースとドレインは、外部電源電圧Ｖ_EXT
が印加された電源線と接続点３７にそれぞれ接続されて
いる。よって、ｐチャネル側制御回路３１の出力信号Ｓ
３１がＬレベルにある時にのみ、換言すれば、内部回路
１の出力信号Ｓ１と５Ｖ系出力バッファ許可信号Ｓ７ａ
の双方の論理状態がＨレベルにある時にのみ、ｐチャネ
ルＭＯＳトランジスタ３５は導通状態（ＯＮ）となる。

【００５８】また、ｎチャネルＭＯＳトランジスタ３６
のソースとドレインは、上述したように、接地線と接続
点３７にそれぞれ接続されている。よって、ｎチャネル
側制御回路３２の出力信号Ｓ３２がＨレベルにある時に
のみ、換言すれば、内部回路１の出力信号Ｓ１がＬレベ
ルにあり且つ５Ｖ系出力バッファ許可信号Ｓ７ａがＨレ
ベルにある時にのみ、ｎチャネルＭＯＳトランジスタ３
６はＯＮとなる。

【００５９】このように、内部回路１の出力信号Ｓ１と
５Ｖ系出力バッファ許可信号Ｓ７ａの双方の論理状態が
Ｈレベルにある時に、ｐチャネルＭＯＳトランジスタ３
５がＯＮとなり、ｎチャネルＭＯＳトランジスタ３６は
遮断状態（ＯＦＦ）となる。したがって、その時には、
出力信号Ｓ３はＨレベルとなり、その論理振幅は外部電
源電圧Ｖ_EXTに等しい。

【００６０】内部回路１の出力信号Ｓ１がＬレベルにあ
り且つ５Ｖ系出力バッファ許可信号Ｓ７ａがＨレベルに
ある時には、ｎチャネルＭＯＳトランジスタ３６がＯＮ
となり、ｐチャネルＭＯＳトランジスタ３５がＯＦＦと
なる。したがって、その時には、出力信号Ｓ３はＬレベ
ルとなり、その論理振幅は接地電位に等しい。

【００６１】内部回路１の出力信号Ｓ１と５Ｖ系出力バ
ッファ許可信号Ｓ７ａの双方がＬレベルにある時には、
ｐチャネルＭＯＳトランジスタ３５とｎチャネルＭＯＳ
トランジスタ３６の双方がＯＦＦとなる。したがって、
その時には、出力信号Ｓ３は高インピーダンス状態とな
る。

【００６２】次に、３．３Ｖ系出力バッファ回路４につ
いて説明する。

【００６３】３．３Ｖ系出力バッファ回路４は、ｐチャ
ネル側制御回路４１と、ｎチャネル側制御回路４２と、
ｐチャネルＭＯＳトランジスタ４３と、ｎチャネルＭＯ
Ｓトランジスタ４４とを有する。

【００６４】ｐチャネル側制御回路４１は、ここではＮ
ＡＮＤ回路から構成されている。このｐチャネル側制御
回路４１は、３．３Ｖ系出力バッファ回路４への入力信
号すなわち内部回路１の出力信号Ｓ１と、３．３Ｖ系出
力バッファ許可信号Ｓ７ｂとを受けて、出力信号Ｓ４１
をｐチャネルＭＯＳトランジスタ４３のゲートに向けて
出力する。ｐチャネル側制御回路４１の出力信号Ｓ４１
の論理状態は、内部回路１の出力信号Ｓ１と３．３Ｖ系
出力バッファ許可信号Ｓ７ｂの双方がＨレベルにある時
にＬレベルとなり、出力信号Ｓ１と３．３Ｖ系出力バッ
ファ許可信号Ｓ７ｂのいずれか一方がＬレベルにある時
にＨレベルとなる。

【００６５】ｎチャネル側制御回路４２は、ここではＮ
ＯＲ回路から構成されている。このｎチャネル側制御回
路４２は、３．３Ｖ系出力バッファ回路４への入力信号
すなわち内部回路１の出力信号Ｓ１と、３．３Ｖ系出力
バッファ許可信号Ｓ７ｂとを受けて、出力信号Ｓ４２を
ｎチャネルＭＯＳトランジスタ４４のゲートに向けて出
力する。ｎチャネル側制御回路４２の出力信号Ｓ４２の
論理状態は、内部回路１の出力信号Ｓ１がＨレベルにあ
るか、３．３Ｖ系出力バッファ許可信号Ｓ７ｂがＬレベ
ルにあるか、あるいは内部回路１の出力信号Ｓ１がＨレ
ベルにあり且つ３．３Ｖ系出力バッファ許可信号Ｓ７ｂ
がＬレベルにある時に、Ｌレベルとなり、内部回路１の
出力信号Ｓ１がＬレベルにあり且つ３．３Ｖ系出力バッ
ファ許可信号Ｓ７ｂがＨレベルにある時に、Ｈレベルと
なる。

【００６６】ｐチャネルＭＯＳトランジスタ４３のソー
スは、内部電源電圧Ｖ_INTが印加された電源線に接続さ
れ、その接続点４６から内部電源電圧Ｖ_INTが取り出さ
れる。ｎチャネルＭＯＳトランジスタ４４のソースは接
地されている。ｐチャネルＭＯＳトランジスタ４３のド
レインは、ｎチャネルＭＯＳトランジスタ４４のドレイ
ンに接続されており、それら両ドレインの接続点４５か
ら３．３Ｖ系出力バッファ回路４の出力信号Ｓ４が取り
出される。

【００６７】上述したように、ｐチャネルＭＯＳトラン
ジスタ４３のソースとドレインは、内部電源電圧Ｖ_INT
が印加された電源線と接続点４５にそれぞれ接続されて
いる。よって、ｐチャネル側制御回路４１の出力信号Ｓ
４１がＬレベルにある時にのみ、換言すれば、内部回路
１の出力信号Ｓ１と３．３Ｖ系出力バッファ許可信号Ｓ
７ｂの双方がＨレベルにある時にのみ、ｐチャネルＭＯ
Ｓトランジスタ４３はＯＮとなる。

【００６８】また、ｎチャネルＭＯＳトランジスタ４４
のソースとドレインは、上述したように、接地線と接続
点４５にそれぞれ接続されている。よって、ｎチャネル
側制御回路４２の出力信号Ｓ４２がＨレベルにある時に
のみ、換言すれば、内部回路１の出力信号Ｓ１がＬレベ
ルにあり且つ３．３Ｖ系出力バッファ許可信号Ｓ７ｂが
Ｈレベルにある時にのみ、ｎチャネルＭＯＳトランジス
タ４４はＯＮとなる。

【００６９】このように、内部回路１の出力信号Ｓ１と
３．３Ｖ系出力バッファ許可信号Ｓ７ｂの双方がＨレベ
ルにある時には、ｐチャネルＭＯＳトランジスタ４３が
ＯＮとなり、ｎチャネルＭＯＳトランジスタ４４はＯＦ
Ｆとなる。したがって、その時には、３．３Ｖ系出力バ
ッファ回路４の出力信号Ｓ４はＨレベルとなり、その論
理振幅は内部電源電圧Ｖ_INTに等しい。

【００７０】内部回路１の出力信号Ｓ１がＬレベルにあ
り且つ３．３Ｖ系出力バッファ許可信号Ｓ７ｂがＨレベ
ルにある時には、ｐチャネルＭＯＳトランジスタ４３が
ＯＦＦとなり、ｎチャネルＭＯＳトランジスタ４４がＯ
Ｎとなる。したがって、その時には、３．３Ｖ系出力バ
ッファ回路４の出力信号Ｓ４はＬレベルとなる。

【００７１】内部回路１の出力信号Ｓ１と３．３Ｖ系出
力バッファ許可信号Ｓ７ｂの双方がＬレベルにある時
と、内部回路１の出力信号Ｓ１がＨレベルにあり且つ
３．３Ｖ系出力バッファ許可信号Ｓ７ｂがＬレベルにあ
る時には、ｐチャネルＭＯＳトランジスタ４３とｎチャ
ネルＭＯＳトランジスタ４４の双方がＯＦＦとなる。し
たがって、その時には、３．３Ｖ系出力バッファ回路４
の出力信号Ｓ４は高インピーダンス状態となる。

【００７２】５Ｖ系出力バッファ回路３のｐチャネルＭ
ＯＳトランジスタ３５と３．３Ｖ系出力バッファ回路４
のｐチャネルＭＯＳトランジスタ４３は、特性が異なっ
ている。すなわち、５Ｖ系出力バッファ回路３のｐチャ
ネルＭＯＳトランジスタ３５のゲート耐圧とソース−ド
レイン間耐圧と論理閾値は、３．３Ｖ系出力バッファ回
路４のｐチャネルＭＯＳトランジスタ４３のゲート耐圧
とソース−ドレイン間耐圧と論理閾値よりもそれぞれ高
くなっている。これは、５Ｖ系出力バッファ回路３のｐ
チャネルＭＯＳトランジスタ３５には、３．３Ｖという
内部電源電圧Ｖ _INTよりも高くなりうる外部電源電圧Ｖ
_EXT（５Ｖ〜３．３Ｖあるいは５Ｖ〜２Ｖ）が印加され
るため、その印加電圧に耐えるようにしたものである。
５Ｖ系出力バッファ回路３のｎチャネルＭＯＳトランジ
スタ３６と３．３Ｖ系出力バッファ回路４のｎチャネル
ＭＯＳトランジスタ４４の特性についても、同様であ
る。

【００７３】続いて、出力レベル調整回路５について説
明する。

【００７４】出力レベル調整回路５は、三つのｎチャネ
ルのノンドープＭＯＳトランジスタ５１、５２、５３
と、一つのインバータ５４を備えている。ＭＯＳトラン
ジスタ５２と５３とインバータ５４は、ＭＯＳトランジ
スタ５１の動作を制御するために設けられている。

【００７５】ＭＯＳトランジスタ５１のドレインは、
３．３Ｖ系出力バッファ回路４のＭＯＳトランジスタ４
３と４４の接続点４５に接続されており、３．３Ｖ系出
力バッファ回路４の出力信号Ｓ４が印加される。ＭＯＳ
トランジスタ５１のソースは、外部出力端子６に接続さ
れており、そこから出力レベル調整回路５の出力信号Ｓ
５が取り出されるようになっている。

【００７６】ＭＯＳトランジスタ５１のゲートは、ＭＯ
Ｓトランジスタ５２を介して３．３Ｖ系出力バッファ回
路４の接続点４６に接続されており、ＭＯＳトランジス
タ５２がＯＮになると内部電源電圧Ｖ_INTが印加される
ようになっている。ＭＯＳトランジスタ５１のゲートは
また、ＭＯＳトランジスタ５３を介して、外部電源電圧
Ｖ_EXTが印加された電源線に接続されており、ＭＯＳト
ランジスタ５３がＯＮになると外部電源電圧Ｖ_EXTが印
加されるようになっている。

【００７７】ＭＯＳトランジスタ５２のドレインは、内
部電源電圧Ｖ_INTが印加された３．３Ｖ系出力バッファ
回路４の接続点４６に接続され、ＭＯＳトランジスタ５
２のソースは、ＭＯＳトランジスタ５１のゲートに接続
されている。ＭＯＳトランジスタ５２のゲートには、５
Ｖ系出力バッファ許可信号Ｓ７ａが印加される。ＭＯＳ
トランジスタ５２は、５Ｖ系出力バッファ許可信号Ｓ７
ａがＨレベルにある時にＯＮとなり、５Ｖ系出力バッフ
ァ許可信号Ｓ７ａがＬレベルにある時にＯＦＦとなる。

【００７８】ＭＯＳトランジスタ５３のドレインは、外
部電源電圧Ｖ_EXTが印加された電源線に接続され、ＭＯ
Ｓトランジスタ５３のソースは、ＭＯＳトランジスタ５
１のゲートに接続されている。ＭＯＳトランジスタ５３
のゲートには、インバータ５４を介して５Ｖ系出力バッ
ファ許可信号Ｓ７ａが印加される。したがって、ＭＯＳ
トランジスタ５３は、ＭＯＳトランジスタ５２と逆の動
作をする。すなわち、５Ｖ系出力バッファ許可信号Ｓ７
ａがＨレベルにある時にＯＦＦとなり、５Ｖ系出力バッ
ファ許可信号Ｓ７ａがＬレベルにある時にＯＮとなる。

【００７９】このように、５Ｖ系出力バッファ許可信号
Ｓ７ａがＨレベルにある時には、ＭＯＳトランジスタ５
２がＯＮとなり、ＭＯＳトランジスタ５３がＯＦＦとな
るから、ＭＯＳトランジスタ５１のゲートには、接続点
４６より内部電源電圧Ｖ_INTが印加される。その結果、
内部電源電圧Ｖ_INTに等しいかゼロの値を持つ出力信号
Ｓ４が、ＭＯＳトランジスタ５１のドレインに印加され
る。こうして、外部電源電圧Ｖ_EXTが５Ｖ系であって
も、３．３Ｖ系出力バッファ回路４の出力端子４５に印
加される電圧を、内部電源電圧Ｖ_INT以下に抑えること
が可能となる。

【００８０】逆に、５Ｖ系出力バッファ許可信号Ｓ７ａ
がＬレベルにある時には、ＭＯＳトランジスタ５２がＯ
ＦＦとなり、ＭＯＳトランジスタ５３がＯＮとなるか
ら、ＭＯＳトランジスタ５１のゲートには外部電源電圧
Ｖ_EXTが印加される。その結果、この場合にも、内部電
源電圧Ｖ_INTに等しいかゼロの値を持つ出力信号Ｓ４が
ＭＯＳトランジスタ５１のドレインに印加され、３．３
Ｖ系出力バッファ回路４の出力端子４５に印加される電
圧は内部電源電圧Ｖ_INT以下となる。

【００８１】（図２の出力インターフェース回路の動
作）次に、図３と図４のタイミングチャートを参照しな
がら、図２の構成を持つインターフェース回路２の動作
を説明する。このインターフェース回路２の動作は、外
部電源電圧Ｖ_EXTが内部電源電圧Ｖ_INTよりも高い場合
（Ｖ_EXT＞Ｖ_INT）と、外部電源電圧Ｖ_EXTが内部電源電
圧Ｖ_INTに等しいかそれよりも低い場合（Ｖ_EXT≦
Ｖ_INT）とで異なるので、最初にＶ_EXT＞Ｖ_INTの場合に
ついて図３を参照しながら説明し、続いてＶ_EXT≦Ｖ_INT
の場合について図４を参照しながら説明する。

【００８２】（Ｖ_EXT＞Ｖ_INTの場合の動作）Ｖ_EXT＞Ｖ
_INTの場合の例として、Ｖ_EXT＝５Ｖ、Ｖ_INT＝３．３Ｖ
であるとする。入力信号Ｓ１は、時刻ｔ₀とそれ以前で
はＬレベルであり、その後の時刻ｔ₁でＨレベルに変化
し、さらにその後の時刻ｔ₂で再びＬレベルに戻るもの
とする。時刻ｔ₀より前では、５Ｖ系出力バッファ許可
信号Ｓ７ａと３．３Ｖ系出力バッファ許可信号Ｓ７ｂの
双方がＬレベルにあるとする。また、これら三つの信号
Ｓ１、Ｓ７ａ、Ｓ７ｂの論理振幅は、いずれも３．３Ｖ
であるとする。

【００８３】当該ＬＳＩに外部電源電圧Ｖ_EXTが供給さ
れると、Ｖ_EXT＝５Ｖであるため、外部電源電圧状態レ
ジスタ７には、公知の方法で外部電源電圧Ｖ_EXTが５Ｖ
系であることが記憶せしめられ、時刻ｔ₀に５Ｖ系出力
バッファ許可信号Ｓ７ａがＨレベルにされる。この時、
３．３Ｖ系出力バッファ許可信号Ｓ７ｂはＬレベルにあ
り、以後その状態は保たれる。

【００８４】その結果、５Ｖ系出力バッファ回路３で
は、時刻ｔ₀において、ｐチャネル側制御回路３１の出
力信号Ｓ３１はＨレベルを保ち、ｎチャネル側制御回路
３２の出力信号Ｓ３２はＬレベルからＨレベルに変化す
る。出力信号Ｓ３１とＳ３２の論理振幅は、いずれも
３．３Ｖであるから、ｐチャネルＭＯＳトランジスタ３
５とｎチャネルＭＯＳトランジスタ３６に印加されてい
る外部電源電圧Ｖ_EXT（＝５Ｖ）に対して不十分であ
る。そこで、ｐチャネル側レベルシフタ回路３３とｎチ
ャネル側レベルシフタ回路３４は、それぞれ、ｐチャネ
ル側制御回路３１の出力信号Ｓ３１とｎチャネル側制御
回路３２の出力信号Ｓ３２の論理振幅を増幅し、ｐチャ
ネル側レベルシフタ回路３３とｎチャネル側レベルシフ
タ回路３４の出力信号Ｓ３３とＳ３４の論理振幅を５Ｖ
とする。時刻ｔ₀では、こうしてｐチャネルＭＯＳトラ
ンジスタ３５がＯＦＦとなり、ｎチャネルＭＯＳトラン
ジスタ３６がＯＮとなるから、５Ｖ系出力バッファ回路
３の出力信号Ｓ３は高インピーダンス（Ｈｉ−Ｚ）状態
からＬレベルに変化する。

【００８５】他方、３．３Ｖ系出力バッファ回路４で
は、時刻ｔ₀の前後で、３．３Ｖ系出力バッファ許可信
号Ｓ７ｂはＬレベルに保たれるため、ｐチャネル側制御
回路４１の出力信号Ｓ４１はＨレベルを保ち、ｎチャネ
ル側制御回路４２の出力信号Ｓ４２はＬレベルを保つ。
その結果、時刻ｔ₀では、ｐチャネルＭＯＳトランジス
タ４３とｎチャネルＭＯＳトランジスタ４４の双方がＯ
ＦＦとなるから、３．３Ｖ系出力バッファ回路４の出力
信号Ｓ４は、高インピーダンス状態を保つ。

【００８６】出力レベル調整回路５では、５Ｖ系出力バ
ッファ許可信号Ｓ７ａがＨレベルであるため、時刻ｔ₀
において、ｎチャネルノンドープＭＯＳトランジスタ５
２がＯＮ、ｎチャネルノンドープＭＯＳトランジスタ５
３がＯＦＦとなる。その結果、ｎチャネルノンドープＭ
ＯＳトランジスタ５１のゲート電圧Ｖ_G51は、内部電源
電圧Ｖ_INT（＝３．３Ｖ）に保たれる。

【００８７】なお、ｎチャネルノンドープＭＯＳトラン
ジスタ５１のドレイン電圧Ｖ_D51、すなわち３．３Ｖ系
出力バッファ回路４の出力信号Ｓ４は、高インピーダン
ス状態からＬレベルに変化する。ｎチャネル・ノンドー
プＭＯＳトランジスタ５１のソース電圧Ｖ_S51、すなわ
ち出力レベル調整回路５の出力信号Ｓ５も、同様に高イ
ンピーダンス状態からＬレベルに変化する。

【００８８】その後、時刻ｔ₁において、入力信号Ｓ１
がＬレベルからＨレベルに変化すると、５Ｖ系出力バッ
ファ回路３では、ｐチャネル側制御回路３１の出力信号
Ｓ３１がＨレベルからＬレベルに変化し、ｎチャネル側
制御回路３２の出力信号Ｓ３２もＨレベルからＬレベル
に変化する。ｐチャネル側レベルシフタ回路３３とｎチ
ャネル側レベルシフタ回路３４の出力信号Ｓ３３とＳ３
４もＬレベルに変化する。時刻ｔ₁では、ｐチャネルＭ
ＯＳトランジスタ３５がＯＮとなり、ｎチャネルＭＯＳ
トランジスタ３６がＯＦＦとなるから、５Ｖ系出力バッ
ファ回路３の出力信号Ｓ３はＬレベルからＨレベルに変
化する。出力信号Ｓ３の論理振幅は５Ｖで外部電源電圧
Ｖ_EXTに等しい。

【００８９】３．３Ｖ系出力バッファ回路４では、時刻
ｔ₁の前後で、３．３Ｖ系出力バッファ許可信号Ｓ７ｂ
はＬレベルに保たれるため、ｐチャネル側制御回路４１
の出力信号Ｓ４１はＨレベルを保ち、ｎチャネル側制御
回路４２の出力信号Ｓ４２はＬレベルを保つ。その結
果、３．３Ｖ系出力バッファ回路４の出力信号Ｓ４は、
高インピーダンス状態を保つ。

【００９０】出力レベル調整回路５では、時刻ｔ₁で
は、５Ｖ系出力バッファ許可信号Ｓ７ａがＨレベルであ
るため、ｎチャネル・ノンドープＭＯＳトランジスタ５
２がＯＮ、ｎチャネルノンドープＭＯＳトランジスタ５
３がＯＦＦとなる。その結果、ｎチャネルノンドープＭ
ＯＳトランジスタ５１のゲート電圧Ｖ_G51は、内部電源
電圧Ｖ_INT（＝３．３Ｖ）に保たれる。

【００９１】ｎチャネルノンドープＭＯＳトランジスタ
５１のドレイン電圧Ｖ_D51、すなわち３．３Ｖ系出力バ
ッファ回路４の出力信号Ｓ４は、ＬレベルからＨレベル
に変化する。ｎチャネル・ノンドープＭＯＳトランジス
タ５１のソース電圧Ｖ_S51、すなわち出力レベル調整回
路５の出力信号Ｓ５も、同様に、ＬレベルからＨレベル
に変化する。出力信号Ｓ４の論理振幅は内部電源電圧Ｖ
_INT（＝３．３Ｖ）に等しく、出力信号Ｓ５の論理振幅
は外部電源電圧Ｖ_EXT（＝５Ｖ）に等しい。

【００９２】その後、時刻ｔ₂において、入力信号Ｓ１
がＨレベルからＬレベルに再び変化すると、５Ｖ系出力
バッファ回路３では、ｐチャネル側制御回路３１の出力
信号Ｓ３１がＬレベルからＨレベルに変化し、ｎチャネ
ル側制御回路３２の出力信号Ｓ３２もＬレベルからＨレ
ベルに変化する。ｐチャネル側レベルシフタ回路３３と
ｎチャネル側レベルシフタ回路３４の出力信号Ｓ３３と
Ｓ３４もＨレベルに変化する。その結果、時刻ｔ₂で
は、ｐチャネルＭＯＳトランジスタ３５がＯＦＦとな
り、ｎチャネルＭＯＳトランジスタ３６がＯＮとなるか
ら、５Ｖ系出力バッファ回路３の出力信号Ｓ３はＨレベ
ルからＬレベルに変化する。

【００９３】３．３Ｖ系出力バッファ回路４では、時刻
ｔ₂の前後で、３．３Ｖ系出力バッファ許可信号Ｓ７ｂ
はＬレベルに保たれるため、ｐチャネル側制御回路４１
の出力信号Ｓ４１はＨレベルを保ち、ｎチャネル側制御
回路４２の出力信号Ｓ４２はＬレベルを保つ。その結
果、時刻ｔ₂でも、３．３Ｖ系出力バッファ回路４の出
力信号Ｓ４は、高インピーダンス状態を保つ。

【００９４】出力レベル調整回路５では、時刻ｔ₂で、
５Ｖ系出力バッファ許可信号Ｓ７ａがＨレベルであるた
め、ｎチャネル・ノンドープＭＯＳトランジスタ５２が
ＯＮ、ｎチャネルノンドープＭＯＳトランジスタ５３が
ＯＦＦとなる。その結果、ｎチャネルノンドープＭＯＳ
トランジスタ５１のゲート電圧は、内部電源電圧Ｖ_IN _T
（＝３．３Ｖ）に保たれる。

【００９５】なお、ｎチャネルノンドープＭＯＳトラン
ジスタ５１のドレイン電圧Ｖ_D51、すなわち３．３Ｖ系
出力バッファ回路４の出力信号Ｓ４は、ＨレベルからＬ
レベルに変化する。ｎチャネル・ノンドープＭＯＳトラ
ンジスタ５１のソース電圧Ｖ _S51、すなわち出力レベル
調整回路５の出力信号Ｓ５も、同様に、ＨレベルからＬ
レベルに変化する。

【００９６】（Ｖ_EXT≦Ｖ_INTの場合の動作）Ｖ_EXT≦Ｖ
_INTの場合の例として、Ｖ_EXT＝２．０Ｖ、Ｖ_INT＝３．
３Ｖであるとする。入力信号Ｓ１は、Ｖ_EXT＞Ｖ_INTの場
合と同様に、時刻ｔ₀’とそれ以前ではＬレベルであ
り、その後の時刻ｔ₁’でＨレベルに変化し、さらにそ
の後の時刻ｔ₂’で再びＬレベルに戻るものとする。時
刻ｔ₀’より前では、５Ｖ系出力バッファ許可信号Ｓ７
ａと３．３Ｖ系出力バッファ許可信号Ｓ７ｂの双方がＬ
レベルにあるとする。また、これら三つの信号Ｓ１、Ｓ
７ａ、Ｓ７ｂの論理振幅は、いずれも３．３Ｖであると
する。

【００９７】当該ＬＳＩに外部電源電圧Ｖ_EXTが供給さ
れると、Ｖ_EXT＝２Ｖであるため、外部電源電圧状態レ
ジスタ７には、公知の方法で外部電源電圧Ｖ_EXTが３．
３Ｖ系であることが記憶せしめられ、時刻ｔ₀’に３．
３Ｖ系出力バッファ許可信号Ｓ７ｂがＨレベルにされ
る。この時、５Ｖ系出力バッファ許可信号Ｓ７ａはＬレ
ベルにあり、以後その状態は保たれる。

【００９８】その結果、５Ｖ系出力バッファ回路３で
は、時刻ｔ₀’において、ｐチャネル側制御回路３１の
出力信号Ｓ３１はＨレベルを保ち、ｎチャネル側制御回
路３２の出力信号Ｓ３２はＬレベルを保つ。ｐチャネル
側レベルシフタ回路３３とｎチャネル側レベルシフタ回
路３４の出力信号Ｓ３３とＳ３４も、それぞれＨレベル
とＬレベルを保つ。時刻ｔ₀’では、こうしてｐチャネ
ルＭＯＳトランジスタ３５がＯＦＦとなり、ｎチャネル
ＭＯＳトランジスタ３６もＯＦＦとなるから、５Ｖ系出
力バッファ回路３の出力信号Ｓ３は高インピーダンス
（Ｈｉ−Ｚ）状態を保つ。

【００９９】他方、３．３Ｖ系出力バッファ回路４で
は、時刻ｔ₀’において３．３Ｖ系出力バッファ許可信
号Ｓ７ｂがＨレベルに変化するため、ｐチャネル側制御
回路４１の出力信号Ｓ４１はＨレベルを保ち、ｎチャネ
ル側制御回路４２の出力信号Ｓ４２はＬレベルからＨレ
ベルに変化する。その結果、時刻ｔ₀’では、ｐチャネ
ルＭＯＳトランジスタ４３がＯＦＦとなり、ｎチャネル
ＭＯＳトランジスタ４４がＯＮとなるから、３．３Ｖ系
出力バッファ回路４の出力信号Ｓ４は、高インピーダン
ス状態からＬレベルに変化する。

【０１００】出力レベル調整回路５では、時刻ｔ₀’に
おいて５Ｖ系出力バッファ許可信号Ｓ７ａがＬレベルで
あるため、ｎチャネル・ノンドープＭＯＳトランジスタ
５２がＯＦＦ、ｎチャネル・ノンドープＭＯＳトランジ
スタ５３がＯＮとなる。その結果、ｎチャネル・ノンド
ープＭＯＳトランジスタ５１のゲート電圧Ｖ_G51は、外
部電源電圧Ｖ_EXT（＝２Ｖ）に保たれる。

【０１０１】なお、ｎチャネルノンドープＭＯＳトラン
ジスタ５１のソース電圧Ｖ_S51、すなわち３．３Ｖ系出
力バッファ回路４の出力信号Ｓ４は、高インピーダンス
状態からＬレベルに変化する。ｎチャネル・ノンドープ
ＭＯＳトランジスタ５１のドレイン電圧Ｖ_D51、すなわ
ち出力レベル調整回路５の出力信号Ｓ５も、同様に、高
インピーダンス状態からＬレベルに変化する。

【０１０２】その後、時刻ｔ₁’において、入力信号Ｓ
１がＬレベルからＨレベルに変化すると、５Ｖ系出力バ
ッファ回路３では、ｐチャネル側制御回路３１の出力信
号Ｓ３１はＨレベルに保たれ、ｎチャネル側制御回路３
２の出力信号Ｓ３２はＬレベルに保たれる。ｐチャネル
側レベルシフタ回路３３とｎチャネル側レベルシフタ回
路３４の出力信号Ｓ３３とＳ３４も、それぞれＨレベル
とＬレベルに保たれる。このため、時刻ｔ₁’では、ｐ
チャネルＭＯＳトランジスタ３５がＯＦＦのままであ
り、ｎチャネルＭＯＳトランジスタ３６もＯＦＦのまま
であるから、５Ｖ系出力バッファ回路３の出力信号Ｓ３
は高インピーダンス状態を保つ。

【０１０３】３．３Ｖ系出力バッファ回路４では、時刻
ｔ₁’において、３．３Ｖ系出力バッファ許可信号Ｓ７
ｂはＨレベルに保たれるため、ｐチャネル側制御回路４
１の出力信号Ｓ４１はＨレベルからＬレベルに変化し、
ｎチャネル側制御回路４２の出力信号Ｓ４２はＨレベル
からＬレベルに変化する。その結果、時刻ｔ₁’では、
ｐチャネルＭＯＳトランジスタ４３がＯＮとなり、ｎチ
ャネルＭＯＳトランジスタ４４がＯＦＦとなるから、
３．３Ｖ系出力バッファ回路４の出力信号Ｓ４は、Ｌレ
ベルからＨレベルに変化する。出力信号Ｓ４の論理振幅
は、内部電源電圧Ｖ_INT（＝３．３Ｖ）に等しい。

【０１０４】出力レベル調整回路５では、時刻ｔ₁’に
おいても、５Ｖ系出力バッファ許可信号Ｓ７ａがＬレベ
ルに保たれるため、ｎチャネル・ノンドープＭＯＳトラ
ンジスタ５２がＯＦＦ、ｎチャネルノンドープＭＯＳト
ランジスタ５３がＯＮである。その結果、ｎチャネルノ
ンドープＭＯＳトランジスタ５１のゲート電圧Ｖ
_G51は、外部電源電圧Ｖ_EXT（＝２．０Ｖ）に保たれる。

【０１０５】時刻ｔ₁’において、ｎチャネルノンドー
プＭＯＳトランジスタ５１のソース電圧Ｖ_S51、すなわ
ち３．３Ｖ系出力バッファ回路４の出力信号Ｓ４は、Ｌ
レベルからＨレベルに変化する。ｎチャネル・ノンドー
プＭＯＳトランジスタ５１のドレイン電圧Ｖ_D51、すな
わち出力レベル調整回路５の出力信号Ｓ５も、同様に、
ＬレベルからＨレベルに変化する。出力信号Ｓ４の論理
振幅は内部電源電圧Ｖ _INT（＝３．３Ｖ）に等しく、出
力信号Ｓ５の論理振幅は外部電源電圧Ｖ_EXT（＝２Ｖ）
に等しい。

【０１０６】その後、時刻ｔ₂’において、入力信号Ｓ
１がＨレベルからＬレベルに変化すると、５Ｖ系出力バ
ッファ回路３では、各信号の状態は変化しないので、５
Ｖ系出力バッファ回路３の出力信号Ｓ３は高インピーダ
ンス状態を保つ。

【０１０７】３．３Ｖ系出力バッファ回路４では、時刻
ｔ₂’において、３．３Ｖ系出力バッファ許可信号Ｓ７
ｂがＨレベルに保たれるため、ｐチャネル側制御回路４
１の出力信号Ｓ４１はＬレベルからＨレベルに変化し、
ｎチャネル側制御回路４２の出力信号Ｓ４２はＬレベル
からＨレベルに変化する。その結果、時刻ｔ₂’では、
ｐチャネルＭＯＳトランジスタ４３がＯＦＦとなり、ｎ
チャネルＭＯＳトランジスタ４４がＯＮとなるから、
３．３Ｖ系出力バッファ回路４の出力信号Ｓ４は、Ｈレ
ベルからＬレベルに変化する。

【０１０８】出力レベル調整回路５では、時刻ｔ₂’に
おいても５Ｖ系出力バッファ許可信号Ｓ７ｂがＬレベル
であるため、ｎチャネル・ノンドープＭＯＳトランジス
タ５２がＯＦＦ、ｎチャネルノンドープＭＯＳトランジ
スタ５３がＯＮのままである。その結果、ｎチャネルノ
ンドープＭＯＳトランジスタ５１のゲート電圧Ｖ
_G51は、外部電源電圧Ｖ_EXT（＝２．０Ｖ）に保たれる。

【０１０９】ｎチャネルノンドープＭＯＳトランジスタ
５１のソース電圧Ｖ_S51、すなわち３．３Ｖ系出力バッ
ファ回路４の出力信号Ｓ４は、ＨレベルからＬレベルに
変化する。ｎチャネル・ノンドープＭＯＳトランジスタ
５１のドレイン電圧Ｖ_D51、すなわち出力レベル調整回
路５の出力信号Ｓ５も、同様に、ＨレベルからＬレベル
に変化する。

【０１１０】以上説明したように、図２に示した本発明
の第１実施形態のインターフェース回路２では、外部電
源電圧Ｖ_EXTの値に応じて５Ｖ系出力バッファ許可信号
Ｓ７ａと３．３Ｖ系出力バッファ許可信号Ｓ７ｂを相補
的（つまり交互）に発生させ、それによってそれぞれが
高速且つ安定して動作する５Ｖ系出力バッファ回路３と
３．３Ｖ系出力バッファ回路４を相補的に（選択的に）
使用するので、外部電源電圧Ｖ_EXTが５Ｖより低下して
も高速且つ安定したインターフェース動作を実現でき
る。

【０１１１】また、５Ｖ系出力バッファ回路３と３．３
Ｖ系出力バッファ回路４の切り替えは、５Ｖ系出力バッ
ファ許可信号Ｓ７ａと３．３Ｖ系出力バッファ許可信号
Ｓ７ｂによって行われるので、別個にトランジスタによ
るスイッチを設ける必要がない。このため、ＬＳＩ１０
０のチップサイズの拡大も防止できる。

【０１１２】外部電源電圧Ｖ_EXTが３．３Ｖ系であって
３．３Ｖ系出力バッファ回路４が使用されている（アク
ティブになっている）時には、３．３Ｖ系出力バッファ
回路４の出力信号Ｓ４の電圧値を出力レベル調整回路５
によって低下させるので、外部電源電圧Ｖ_EXTが内部電
源電圧Ｖ_INT（＝３．３Ｖ）より低くなっても、外部出
力端子６から出力される出力信号Ｓ_OUT（つまり出力信
号Ｓ５）の電圧値は外部電源電圧Ｖ_EXT（＝２Ｖ）より
も高くなることがない。

【０１１３】さらに、外部電源電圧Ｖ_EXTが内部電源電
圧Ｖ_INTより高い時に、３．３Ｖ系出力バッファ回路４
の出力端子すなわちＭＯＳトランジスタ４３と４４の接
続点４５に印加される電圧を、出力レベル調整回路５に
よって内部電源電圧Ｖ_INT（＝３．３Ｖ）まで低下させ
るので、５Ｖ系出力バッファ回路３が使用されている場
合に３．３Ｖ系出力バッファ回路４の出力端子ないし接
続点４５に内部電源電圧Ｖ_INT（＝３．３Ｖ）より高い
電圧が印加されることがない。

【０１１４】（確認試験）本発明者は、本実施形態のイ
ンターフェース回路２の効果ないし利点を確認するた
め、実際にそのインターフェース回路２を製作して動作
試験を行った。また、併せて従来のインターフェース回
路６２（図７参照）についても同様にして動作試験を行
った。その結果を図５に示す。

【０１１５】図５は、外部電源電圧Ｖ_EXT（Ｖ）の変化
に対する出力遅延時間（ｎｓ）の変化を示すグラフであ
る。図５において、実線で描かれた曲線は第１実施形態
のインターフェース回路２によるものであり、破線で描
かれた曲線は従来のインターフェース回路６２によるも
のである。

【０１１６】従来のインターフェース回路６２では、外
部電源電圧Ｖ_EXTが５Ｖから２Ｖまで変化したときに、
５．５Ｖ系出力バッファ回路６３のみでインターフェー
スするので、外部電源電圧Ｖ_EXTが５Ｖから３．３Ｖま
での間では、出力遅延時間は約５ｎｓと良好であった
が、外部電源電圧Ｖ_EXTが３．３Ｖより低下すると、出
力遅延時間は急激に増加した。例えば、外部電源電圧Ｖ
_EXTが２Ｖまで低下すると、出力遅延時間は約１５ｎｓ
と３倍に増加した。これは、外部電源電圧Ｖ_EXTが５Ｖ
から２Ｖまで変化すると、その全域では高速なインター
フェース動作が実行できないことを意味するものであ
る。

【０１１７】これに対し、本発明の第１実施形態のイン
ターフェース回路２では、外部電源電圧Ｖ_EXTが５Ｖか
ら３．３Ｖまでの間では、５Ｖ系出力バッファ回路３が
使用され、その時の出力遅延時間は約５ｎｓと良好であ
った。外部電源電圧Ｖ_EXTが３．３Ｖから２Ｖまでの間
は、５Ｖ系出力バッファ回路３に代えて３．３Ｖ系出力
バッファ回路４が使用され、その時の出力遅延時間は約
５ｎｓ〜２ｎｓと低く良好であった。これは、外部電源
電圧Ｖ_EXTが５Ｖから２Ｖまで変化しても、その全域で
高速なインターフェース動作が実行できることを意味す
るものである。

【０１１８】（第２実施形態）図６は、本発明の第２実
施形態のインターフェース回路２Ａを示す。このインタ
ーフェース回路２Ａは、外部電源電圧状態レジスタ７に
代えて外部電源電圧検出回路１０を設けた点を除いて、
図１に示した第１実施形態のインターフェース回路２と
同じ構成を持つ。よって、図６において、同じ要素には
図１におけるものと同じ符号を付してその説明を省略す
る。

【０１１９】外部電源電圧検出回路１０は、外部電源電
圧Ｖ_EXTを常時検出しており、外部電源電圧Ｖ_EXTが３．
３Ｖよりも高い時には、５Ｖ系バッファ許可信号Ｓ１０
ａをＨレベルにすると共に３．３Ｖ系バッファ許可信号
Ｓ１０ｂをＬレベルにする。外部電源電圧Ｖ_EXTが３．
３Ｖに等しいかそれよりも低い時には、５Ｖ系バッファ
許可信号Ｓ１０ａをＬレベルにすると共に３．３Ｖ系バ
ッファ許可信号Ｓ１０ｂをＨレベルにする。このよう
に、外部電源電圧検出回路１０では、外部電源電圧状態
レジスタ７で使用された情報書込信号Ｓ７ｃは不要であ
る。なお、外部電源電圧検出回路１０は、外部電源回路
９から外部電源電圧Ｖ_EXTの供給を受けて動作する。

【０１２０】第２実施形態のインターフェース回路２Ａ
では、外部電源電圧検出回路１０により外部電源電圧Ｖ
_EXTを常時検出しているため、例えばバッテリー駆動す
る場合のように、ＬＳＩ１００の動作中に外部電源電圧
Ｖ_EXTが徐々に低下する場合であっても、その時の外部
電源電圧Ｖ_EXTの値に応じて５Ｖ系バッファ許可信号Ｓ
１０ａと３．３Ｖ系バッファ許可信号Ｓ１０ｂが自動的
に切り替え制御される。このため、このような場合でも
高速且つ安定したインターフェース動作を実現できると
いう利点がある。

【０１２１】外部電源電圧検出回路１０の具体的構成の
一例は、図６に示してある通りである。すなわち、外部
電源電圧検出回路１０は、接続点１６で直列接続された
二つの抵抗器１１と１２からなる抵抗分圧回路１３と、
接続点１７で直列に接続された二つのインバータ１４と
１５を有している。抵抗器１１の二つの端子は、外部電
源回路９と接続点１６にそれぞれ接続されている。抵抗
器１２の二つの端子は、接続点１６と接地線にそれぞれ
接続されている。インバータ１４の入力端子と出力端子
は、接続点１６と１７にそれぞれ接続されている。イン
バータ１４の出力端子すなわち接続点１７は、３．３Ｖ
系出力バッファ回路４に接続されており、３．３Ｖ系バ
ッファ許可信号Ｓ１０ｂは、接続点１７から３．３Ｖ系
出力バッファ回路４に向けて送られる。インバータ１５
の入力端子は、インバータ１４の出力端子すなわち接続
点１７に接続されている。インバータ１５の出力端子
は、５Ｖ系出力バッファ回路３と出力レベル調整回路５
に接続されており、５Ｖ系バッファ許可信号Ｓ１０ａ
は、インバータ１５の出力端子から５Ｖ系出力バッファ
回路３と出力レベル調整回路５に向けて送られる。

【０１２２】接続点１６に生成される抵抗分圧回路１３
の出力電圧は、外部電源電圧Ｖ_EXTを抵抗器１１と１２
の抵抗値の比に分割して得られる。こうして得た抵抗分
圧回路１３の出力電圧が、インバータ１４の入力電圧と
なる。また、接続点１７に生成されるインバータ１４の
出力電圧（これはインバータ１５の入力電圧となる）
は、３．３Ｖ系バッファ許可信号Ｓ１０ｂとなる。イン
バータ１５の出力電圧は、５Ｖ系バッファ許可信号Ｓ１
０ａとなる。

【０１２３】よって、インバータ１４の論理閾値に合わ
せて抵抗分圧回路１３の抵抗器１１と１２の抵抗値を適
宜設定すると、抵抗分圧回路１３の出力電圧すなわちイ
ンバータ１４の入力電圧の値が所望の値に調整され、そ
の結果、例えば、外部電源電圧Ｖ_EXTが３．３Ｖに等し
いかあるいはそれより低い時に３．３Ｖ系バッファ許可
信号Ｓ１０ｂがＨレベルとなり、外部電源電圧Ｖ_EXTが
３．４Ｖに等しいかあるいはそれより高い時に３．３Ｖ
系バッファ許可信号Ｓ１０ｂがＬレベルとなるように設
定できる。この場合、外部電源電圧Ｖ_EXTが３．３Ｖに
等しいかあるいはそれより低い時に５Ｖ系バッファ許可
信号Ｓ１０ａがＬレベルとなり、外部電源電圧Ｖ_EXTが
３．４Ｖに等しいかあるいはそれより高い時に５Ｖ系バ
ッファ許可信号Ｓ１０ａがＨレベルとなる。このように
設定することにより、第１実施形態で述べたインターフ
ェース動作が実現される。

【０１２４】（変形例）上述した第１および第２の実施
形態では、インターフェース回路２と２Ａにおける５Ｖ
系出力バッファ回路３と、３．３Ｖ系出力バッファ回路
４と、出力レベル調整回路５として、図２に示す構成を
使用しているが、本発明はこの構成には限定されない。
上述した機能が得られるものであれば、他の任意の構成
を使用できることは言うまでもない。

【０１２５】さらに、上述した第１および第２の実施形
態では、外部電源電圧Ｖ_EXTが５Ｖ〜２Ｖで変動し、内
部電源電圧Ｖ_INTが３．３Ｖで一定とされているが、本
発明はこれら以外の電圧にも適用できることはもちろん
である。

【０１２６】

【発明の効果】以上説明したように、本発明のインター
フェース回路によれば、チップサイズを拡大せずに、外
部電源電圧が所定範囲（例えば５Ｖから３．３Ｖあるい
は２Ｖまでの範囲）で変化しても高速且つ安定したイン
ターフェース動作を実現できる。

【０１２７】また、前記出力レベル調整回路が、前記外
部電源電圧が前記内部電源電圧よりも低い場合に、前記
第３出力信号の電圧レベルを前記外部電源電圧に等しく
する機能を有するときには、外部電源電圧が内部電源電
圧よりも低い場合に、外部出力端子にその時の外部電源
電圧を越える電圧が出力されるのを防止できる効果がさ
らに得られる。

【０１２８】さらに、前記出力レベル調整回路が、前記
外部電源電圧が前記所定値より高い場合に、前記第２出
力信号の電圧レベルを前記内部電源電圧以下に調整する
機能を有するときには、高電圧用（例えば５Ｖ系）の出
力バッファ回路が使用されている時に、低電圧用（例え
ば３．３Ｖ系）の出力バッファ回路の出力端子に内部電
源電圧よりも高い電圧が印加されるのを防止できる効果
がさらに得られる。

【図面の簡単な説明】

【図１】本発明の第１実施形態の出力インターフェース
回路が組み込まれたＬＳＩの要部を示す機能ブロック図
である。

【図２】本発明の第１実施形態のインターフェース回路
の具体的な回路構成の一例を示す機能ブロック図であ
る。

【図３】外部電源電圧＞内部電源電圧の場合における、
本発明の第１実施形態のインターフェース回路の動作を
示すタイミングチャートである。

【図４】外部電源電圧≦内部電源電圧の場合における、
本発明の第１実施形態のインターフェース回路の動作を
示すタイミングチャートである。

【図５】本発明の第１実施形態の出力インターフェース
回路と従来の出力インターフェース回路における、外部
電源電圧の変化に対する出力遅延時間の変化を示すグラ
フである。

【図６】本発明の第２実施形態の出力インターフェース
回路が組み込まれたＬＳＩの要部を示す機能ブロック図
である。

【図７】従来の出力インターフェース回路が組み込まれ
たＬＳＩの要部を示す機能ブロック図である。

【符号の説明】

１内部回路２、２Ａインターフェース回路３５Ｖ系出力バッファ回路４３．３Ｖ系出力バッファ回路５出力レベル調整回路６外部出力端子７外部電源電圧状態レジスタ８内部電源回路９芸部電源回路１０外部電源電圧検出回路１１、１２抵抗器１３抵抗分圧回路１４、１５インバータ１６、１７接続点３１ｐチャネル側制御回路３２ｎチャネル側制御回路３３ｐチャネル側レベルシフタ回路３４ｎチャネル側レベルシフタ回路３５ｐチャネルＭＯＳトランジスタ３６ｎチャネルＭＯＳトランジスタ３７接続点４１ｐチャネル側制御回路４２ｎチャネル側制御回路４３ｐチャネルＭＯＳトランジスタ４４ｎチャネルＭＯＳトランジスタ４５、４６接続点５１、５２、５３ｎチャネル・ノンドープＭＯＳトラ
ンジスタ５４インバータ

Claims

【特許請求の範囲】

【請求項１】内部回路と外部出力端子との間に設けら
れ、前記内部回路の出力信号を前記外部出力端子に出力
する際のインターフェースとして使用される出力インタ
ーフェース回路において、前記内部回路の出力信号を受けて第１出力信号を出力す
る第１出力バッファ回路と、前記内部回路からの前記出力信号を受けて第２出力信号
を出力する第２出力バッファ回路と、前記第２出力バッファ回路が生成する前記第２出力信号
を受けてそのレベルを調整し、そのレベル調整した前記
第２出力信号を第３出力信号として出力する出力レベル
調整回路とを備え、前記第１出力バッファ回路は、前記外部電源電圧が所定
値より高いことを示す第１制御信号に応じて前記第１出
力信号を前記外部出力端子に向けて出力し、前記第２出力バッファ回路は、前記外部電源電圧が所定
値に等しいかそれより低いことを示す第２制御信号に応
じて前記第２出力信号を前記出力レベル調整回路に向け
て出力し、前記出力レベル調整回路は、前記第２制御信号に応じて
前記第３出力信号を前記外部出力端子に向けて出力する
ことを特徴とする出力インターフェース回路。
【請求項２】前記出力レベル調整回路が、前記外部電
源電圧が前記内部電源電圧よりも低い場合に、前記第３
出力信号の電圧レベルを前記外部電源電圧に等しくする
機能を有する請求項１に記載の出力インターフェース回
路。
【請求項３】前記出力レベル調整回路が、前記外部電
源電圧が前記所定値より高い場合に、前記第２出力信号
の電圧レベルを前記内部電源電圧以下に調整する機能を
有する請求項１または２に記載の出力インターフェース
回路。
【請求項４】前記第１出力バッファ回路が出力する前
記第１出力信号の論理振幅が前記外部電源電圧に等し
く、前記第２出力バッファ回路が出力する前記第２出力
信号の論理振幅が前記内部電源電圧に等しく設定されて
いる請求項１〜３のいずれかに記載の出力インターフェ
ース回路。
【請求項５】前記外部電源電圧が前記内部電源電圧よ
り低い時に、前記出力レベル調整回路が、前記第２出力
信号の論理振幅が前記外部電源電圧に等しくなるように
調整する機能を有する請求項４に記載の出力インターフ
ェース回路。
【請求項６】前記第１制御信号と前記第２制御信号
が、前記外部電源電圧の状態を記憶したレジスタを介し
て送られる請求項１〜５のいずれかに記載の出力インタ
ーフェース回路。
【請求項７】前記第１制御信号と前記第２制御信号
が、前記外部電源電圧の状態を常時検出する外部電源電
圧検出回路によって生成・送出される請求項１〜５のい
ずれかに記載の出力インターフェース回路。