JPH04223617A - 半導体集積回路装置のインターフェース - Google Patents
半導体集積回路装置のインターフェースInfo
- Publication number
- JPH04223617A JPH04223617A JP2414233A JP41423390A JPH04223617A JP H04223617 A JPH04223617 A JP H04223617A JP 2414233 A JP2414233 A JP 2414233A JP 41423390 A JP41423390 A JP 41423390A JP H04223617 A JPH04223617 A JP H04223617A
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- JP
- Japan
- Prior art keywords
- input
- circuit
- output
- interface
- buffer circuit
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000010586 diagram Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は汎用の半導体集積回路装
置や、ゲートアレイ、ＰＬＤ（プログラマブル・ロジッ
ク・デバイス）などの半導体集積回路装置における入出
力インターフェースに関するものである。
置や、ゲートアレイ、ＰＬＤ（プログラマブル・ロジッ
ク・デバイス）などの半導体集積回路装置における入出
力インターフェースに関するものである。
【０００２】
【従来の技術】一般の半導体集積回路装置では、各チッ
プごとにその入出力インターフェースの規格がＴＴＬレ
ベル、ＣＭＯＳレベル、ＥＣＬ１００Ｋレベル又は独自
の規格というように、唯一の規格が選択されて設定され
ている。また、ゲートアレイの場合はゲートアレイを設
計する段階においてその入出力インターフェースの選択
がなされる。
プごとにその入出力インターフェースの規格がＴＴＬレ
ベル、ＣＭＯＳレベル、ＥＣＬ１００Ｋレベル又は独自
の規格というように、唯一の規格が選択されて設定され
ている。また、ゲートアレイの場合はゲートアレイを設
計する段階においてその入出力インターフェースの選択
がなされる。
【０００３】
【発明が解決しようとする課題】汎用の半導体集積回路
装置にしても、ゲートアレイにしても、完成してユーザ
ーの手元に届いた段階ではそのインターフェースの規格
は唯一のものに設定されており、ユーザー自身が使用時
に規格を選択することはできない。本発明は、半導体集
積回路装置を用いるユーザーが用途に応じて入出力イン
ターフェースの規格を決定することができるようにして
、インターフェースに関する汎用性を高めることを目的
とするものである。
装置にしても、ゲートアレイにしても、完成してユーザ
ーの手元に届いた段階ではそのインターフェースの規格
は唯一のものに設定されており、ユーザー自身が使用時
に規格を選択することはできない。本発明は、半導体集
積回路装置を用いるユーザーが用途に応じて入出力イン
ターフェースの規格を決定することができるようにして
、インターフェースに関する汎用性を高めることを目的
とするものである。
【０００４】
【課題を解決するための手段】本発明では、入出力イン
ターフェースに電圧レベルの異なる複数のバッファ回路
を設け、ユーザー側でいずれかのバッファ回路を選択で
きるようにする。本発明ではまた、入出力インターフェ
ースに駆動能力を選択できるバッファ回路を設け、この
バッファ回路の駆動能力を選択できるようにする。本発
明ではさらに、入出力インターフェースに駆動能力と電
圧レベルをともに選択できるバッファ回路を設け、この
バッファ回路の駆動能力と電圧レベルを選択できるよう
にする。
ターフェースに電圧レベルの異なる複数のバッファ回路
を設け、ユーザー側でいずれかのバッファ回路を選択で
きるようにする。本発明ではまた、入出力インターフェ
ースに駆動能力を選択できるバッファ回路を設け、この
バッファ回路の駆動能力を選択できるようにする。本発
明ではさらに、入出力インターフェースに駆動能力と電
圧レベルをともに選択できるバッファ回路を設け、この
バッファ回路の駆動能力と電圧レベルを選択できるよう
にする。
【０００５】
【実施例】図１は一実施例を概略的に表わしたものであ
る。半導体集積回路装置の入出力信号線に複数の入出力
バッファ回路４，６が並列に接続されている。２は半導
体集積回路装置の内部回路である。８はユーザー側でプ
ログラム可能なスイッチング装置であり、例えばＰＲＯ
Ｍ、ＥＰＲＯＭもしはＥＥＰＲＯＭなどのプロセス技術
により、又は機械的なスイッチ装置などにより構成され
ている。Ｅ１，Ｅ２はそれぞれイネーブル信号であり、
イネーブル信号Ｅ１，Ｅ２によりスイッチング装置８か
ら入出力バッファ回路４又は６が選択されて活性状態と
なる。
る。半導体集積回路装置の入出力信号線に複数の入出力
バッファ回路４，６が並列に接続されている。２は半導
体集積回路装置の内部回路である。８はユーザー側でプ
ログラム可能なスイッチング装置であり、例えばＰＲＯ
Ｍ、ＥＰＲＯＭもしはＥＥＰＲＯＭなどのプロセス技術
により、又は機械的なスイッチ装置などにより構成され
ている。Ｅ１，Ｅ２はそれぞれイネーブル信号であり、
イネーブル信号Ｅ１，Ｅ２によりスイッチング装置８か
ら入出力バッファ回路４又は６が選択されて活性状態と
なる。
【０００６】外部回路と選択された入出力バッファ回路
４又は６の間で入出力信号Ｓ１が授受され、内部回路２
と選択された入出力バッファ回路４又は６の間で入出力
信号Ｓ２が授受される。入出力バッファ回路４と６はそ
れぞれ信号レベルの規格が互いに異なるバッファ回路で
ある。
４又は６の間で入出力信号Ｓ１が授受され、内部回路２
と選択された入出力バッファ回路４又は６の間で入出力
信号Ｓ２が授受される。入出力バッファ回路４と６はそ
れぞれ信号レベルの規格が互いに異なるバッファ回路で
ある。
【０００７】図２及び図３は図１の実施例を入力インタ
ーフェースと出力インターフェースにそれぞれ適用した
例を表わしている。図２において、入力バッファ回路と
して４ａ，６ａが設けられ、入力バッファ回路４ａはイ
ネーブル信号がハイレベルのときに活性状態となるＴＴ
Ｌレベルの出力信号をもつバッファ回路、入力バッファ
回路６ａはイネーブル信号がローレベルのときに活性状
態となるＣＭＯＳレベルの出力信号をもつバッファ回路
である。８ａはスイッチング装置の一例としてのスイッ
チ回路であり、スイッチ回路８ａにつながるイネーブル
信号ラインは抵抗Ｒを介して電源端子Ｖｃｃに接続され
ている。１０は外部回路に接続される入力パッド、１２
は内部回路に接続される入力パッドである。
ーフェースと出力インターフェースにそれぞれ適用した
例を表わしている。図２において、入力バッファ回路と
して４ａ，６ａが設けられ、入力バッファ回路４ａはイ
ネーブル信号がハイレベルのときに活性状態となるＴＴ
Ｌレベルの出力信号をもつバッファ回路、入力バッファ
回路６ａはイネーブル信号がローレベルのときに活性状
態となるＣＭＯＳレベルの出力信号をもつバッファ回路
である。８ａはスイッチング装置の一例としてのスイッ
チ回路であり、スイッチ回路８ａにつながるイネーブル
信号ラインは抵抗Ｒを介して電源端子Ｖｃｃに接続され
ている。１０は外部回路に接続される入力パッド、１２
は内部回路に接続される入力パッドである。
【０００８】図２の入力インターフェースの動作を説明
する。スイッチ回路８ａが図のようにオフの状態にプロ
グラムされると、イネーブル信号がハイレベルとなって
入力バッファ回路４ａが活性状態、入力バッファ回路６
ａが不活性状態となって、入力パッド１０から１２へは
ＴＴＬレベルの入力バッファ回路４ａを介して信号が入
力される。一方、スイッチ回路８ａがオンの状態にプロ
グラムされると、イネーブル信号がローレベルとなって
入力バッファ回路６ａが活性状態、入力バッファ回路４
ａが不活性状態となって、入力パッド１０から１２へは
ＣＭＯＳレベルの入力バッファ回路６ａを介して信号が
入力される。
する。スイッチ回路８ａが図のようにオフの状態にプロ
グラムされると、イネーブル信号がハイレベルとなって
入力バッファ回路４ａが活性状態、入力バッファ回路６
ａが不活性状態となって、入力パッド１０から１２へは
ＴＴＬレベルの入力バッファ回路４ａを介して信号が入
力される。一方、スイッチ回路８ａがオンの状態にプロ
グラムされると、イネーブル信号がローレベルとなって
入力バッファ回路６ａが活性状態、入力バッファ回路４
ａが不活性状態となって、入力パッド１０から１２へは
ＣＭＯＳレベルの入力バッファ回路６ａを介して信号が
入力される。
【０００９】図３においては、図２と同じインターフェ
ースが出力インターフェースとして利用され、内部回路
に接続される出力パッド１４と外部回路に接続される出
力パッド１６の間にこの出力インターフェースが接続さ
れている。図３のインターフェースの構成及び動作は図
２のものと同じである。
ースが出力インターフェースとして利用され、内部回路
に接続される出力パッド１４と外部回路に接続される出
力パッド１６の間にこの出力インターフェースが接続さ
れている。図３のインターフェースの構成及び動作は図
２のものと同じである。
【００１０】このように、図２又は図３のインターフェ
ースにより入力信号レベル又は出力信号レベルをユーザ
ー側においてＴＴＬレベルかＣＭＯＳレベルかに切り換
えるようにプログラムすることができる。
ースにより入力信号レベル又は出力信号レベルをユーザ
ー側においてＴＴＬレベルかＣＭＯＳレベルかに切り換
えるようにプログラムすることができる。
【００１１】図４は出力インターフェースの他の実施例
を表わす。図４で内部回路に接続される出力パッド１４
と外部回路に接続される出力パッド１６の間に常に活性
状態の出力バッファ回路２２が接続されている。出力バ
ッファ回路２２と並列に他の出力バッファ回路２０が接
続され、出力バッファ回路２０はプログラム可能なスイ
ッチ回路８ａのオン又はオフによりイネーブル信号を介
して制御されて活性状態又は不活性状態になるように選
択される。
を表わす。図４で内部回路に接続される出力パッド１４
と外部回路に接続される出力パッド１６の間に常に活性
状態の出力バッファ回路２２が接続されている。出力バ
ッファ回路２２と並列に他の出力バッファ回路２０が接
続され、出力バッファ回路２０はプログラム可能なスイ
ッチ回路８ａのオン又はオフによりイネーブル信号を介
して制御されて活性状態又は不活性状態になるように選
択される。
【００１２】図４の出力インターフェースの動作につい
て説明する。このインターフェースが設けられている半
導体集積回路装置の出力信号に大きな駆動能力が必要と
される場合には、スイッチ回路８ａをオンになるように
プログラムを施して出力バッファ回路２０を活性状態に
する。これにより出力バッファ回路２０と２２がともに
活性状態となって２個のバッファ回路が並列接続された
出力バッファ回路として作用し、大きな駆動能力が発揮
される。一方、大きな駆動能力が必要でない場合には、
スイッチ回路８ａがオフになるようにプログラムを施す
と、バッファ回路２０が不活性状態となり、出力バッフ
ァ回路２２だけが作用する。このときは余分な消費電流
を減らすことができる。
て説明する。このインターフェースが設けられている半
導体集積回路装置の出力信号に大きな駆動能力が必要と
される場合には、スイッチ回路８ａをオンになるように
プログラムを施して出力バッファ回路２０を活性状態に
する。これにより出力バッファ回路２０と２２がともに
活性状態となって２個のバッファ回路が並列接続された
出力バッファ回路として作用し、大きな駆動能力が発揮
される。一方、大きな駆動能力が必要でない場合には、
スイッチ回路８ａがオフになるようにプログラムを施す
と、バッファ回路２０が不活性状態となり、出力バッフ
ァ回路２２だけが作用する。このときは余分な消費電流
を減らすことができる。
【００１３】図２又は図３において、バッファ回路４ａ
，６ａ又は４ｂ，６ｂが出力信号の電圧レベルと駆動能
力がともに異なるように設定されているとすると、スイ
ッチ回路８ａのプログラムにより信号レベルの選択と駆
動能力の選択とをともに備えたインターフェースとする
ことができる。
，６ａ又は４ｂ，６ｂが出力信号の電圧レベルと駆動能
力がともに異なるように設定されているとすると、スイ
ッチ回路８ａのプログラムにより信号レベルの選択と駆
動能力の選択とをともに備えたインターフェースとする
ことができる。
【００１４】
【発明の効果】本発明では電圧レベルもしくは駆動能力
、又はそれらの両方をユーザー側においてプログラム可
能に選択できるようにしたので、同一種類の半導体集積
回路装置であっても多様なインターフェース特性を発揮
することができるようになり、このインターフェースを
備えた半導体集積回路装置の利用範囲が広がり、汎用性
が向上する。
、又はそれらの両方をユーザー側においてプログラム可
能に選択できるようにしたので、同一種類の半導体集積
回路装置であっても多様なインターフェース特性を発揮
することができるようになり、このインターフェースを
備えた半導体集積回路装置の利用範囲が広がり、汎用性
が向上する。
【図１】一実施例を概略的に示すブロック図である。
【図２】入力インターフェースの一実施例を示す回路図
である。
である。
【図３】出力インターフェースの一実施例を示す回路図
である。
である。
【図４】出力インターフェースの他の実施例を示す回路
図である。
図である。
２ 内部回路４，６ 入出力バッファ回路４ａ，６
ａ 入力バッファ回路 ４ｂ，６ｂ，２０，２２ 出力バッファ回路８ ス
イッチング装置 ８ａ スイッチ回路
ａ 入力バッファ回路 ４ｂ，６ｂ，２０，２２ 出力バッファ回路８ ス
イッチング装置 ８ａ スイッチ回路
Claims (3)
- 【請求項１】 電圧レベルの異なる複数のバッファ回
路と、いずれかのバッファ回路を選択する選択手段とを
備えた半導体集積回路装置のインターフェース。 - 【請求項２】 駆動能力を選択できるバッファ回路と
、このバッファ回路の駆動能力を選択する選択手段とを
備えた半導体集積回路装置のインターフェース。 - 【請求項３】 電圧レベル及び駆動能力を選択できる
バッファ回路と、このバッファ回路の電圧レベルと駆動
能力を選択する選択手段とを備えた半導体集積回路装置
のインターフェース。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2414233A JPH04223617A (ja) | 1990-12-25 | 1990-12-25 | 半導体集積回路装置のインターフェース |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2414233A JPH04223617A (ja) | 1990-12-25 | 1990-12-25 | 半導体集積回路装置のインターフェース |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04223617A true JPH04223617A (ja) | 1992-08-13 |
Family
ID=18522733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2414233A Pending JPH04223617A (ja) | 1990-12-25 | 1990-12-25 | 半導体集積回路装置のインターフェース |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04223617A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19722158C1 (de) * | 1997-05-27 | 1998-11-12 | Siemens Ag | Eingangsschaltung für eine integrierte Schaltung |
| EP0971481A1 (en) * | 1995-05-26 | 2000-01-12 | National Semiconductor Corporation | Supply and interface configurable input/output buffer |
| JP2002076874A (ja) * | 2000-08-28 | 2002-03-15 | Nec Kyushu Ltd | 出力インターフェース回路 |
| EP1308848A2 (en) * | 1996-07-03 | 2003-05-07 | Fujitsu Limited | Computer bus configuration and input/output buffer |
| EP1345327A1 (en) * | 1992-06-15 | 2003-09-17 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6714050B2 (en) | 1999-03-24 | 2004-03-30 | Altera Corporation | I/O cell configuration for multiple I/O standards |
| US6836151B1 (en) | 1999-03-24 | 2004-12-28 | Altera Corporation | I/O cell configuration for multiple I/O standards |
| USRE40011E1 (en) | 1995-10-16 | 2008-01-22 | Altera Corporation | System for coupling programmable logic device to external circuitry which selects a logic standard and uses buffers to modify output and input signals accordingly |
-
1990
- 1990-12-25 JP JP2414233A patent/JPH04223617A/ja active Pending
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1345327A1 (en) * | 1992-06-15 | 2003-09-17 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| EP0971481A1 (en) * | 1995-05-26 | 2000-01-12 | National Semiconductor Corporation | Supply and interface configurable input/output buffer |
| USRE40011E1 (en) | 1995-10-16 | 2008-01-22 | Altera Corporation | System for coupling programmable logic device to external circuitry which selects a logic standard and uses buffers to modify output and input signals accordingly |
| EP1308850A3 (en) * | 1996-07-03 | 2005-09-14 | Fujitsu Limited | Computer bus configuration and input/output buffer |
| EP1308848A2 (en) * | 1996-07-03 | 2003-05-07 | Fujitsu Limited | Computer bus configuration and input/output buffer |
| EP1308849A2 (en) * | 1996-07-03 | 2003-05-07 | Fujitsu Limited | Bus configuration and input/output buffer |
| DE19722158C1 (de) * | 1997-05-27 | 1998-11-12 | Siemens Ag | Eingangsschaltung für eine integrierte Schaltung |
| US6137314A (en) * | 1997-05-27 | 2000-10-24 | Siemens Aktiengesellschaft | Input circuit for an integrated circuit |
| US6714050B2 (en) | 1999-03-24 | 2004-03-30 | Altera Corporation | I/O cell configuration for multiple I/O standards |
| US6836151B1 (en) | 1999-03-24 | 2004-12-28 | Altera Corporation | I/O cell configuration for multiple I/O standards |
| US7034570B2 (en) | 1999-03-24 | 2006-04-25 | Altera Corporation | I/O cell configuration for multiple I/O standards |
| JP2002076874A (ja) * | 2000-08-28 | 2002-03-15 | Nec Kyushu Ltd | 出力インターフェース回路 |
| JP4608063B2 (ja) * | 2000-08-28 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | 出力インターフェース回路 |
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