KR100223623B1 - 비휘발성 기억셀용 테스트 회로 - Google Patents

비휘발성 기억셀용 테스트 회로 Download PDF

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Abstract

1991.9.1 이전 출원건

Description

비휘발성 기억 셀용 테스트 회로
제1도는 프로그래머블 논리소자에 구성정보를 기억시키기 위해 사용되는 종래기술의 비휘발성 메모리 소자의 동작을 설명하기 위한 블록도.
제2도는 본 발명에 따라 구성 정보를 기억시키기 위해 사용되는 싱글 비트 비휘발성 메모리 소자의 블록도.
제3도는 제2도에 예시된 회로의 바람직한 실시예를 상세히 예시한 개략도.
* 도면의 주요부분에 대한 부호의 설명
10, 20 : 비휘발성 메모리 소자 22 : 프로그래밍 트랜지스터
24 : 래치회로 26 : 스위칭 트랜지스터
30 : 비휘발성 메모리 셀 32 : 인버터
34 : 풀업(pull-up) 트랜지스터 36 : 피드백 트랜지스터
38 : 노드(node)
본 발명은 집적회로에 관한 것으로서, 특히 테스팅 목적을 위해 집적회로 소자에 내장된 회로에 관한 것이다.
통상적으로 단일 집적회로칩에 실행되는 논리 기능의 수를 증가시키는 것이 바람직하다. 이는 여러개의 집적회로소자들을 단일 소자로 교체할 수 있기 때문에 시스템 비용을 저렴하게 할 뿐 아니라, 보다 낮은 전력소비 및 개선된 성능을 포함한 다른 장점들을 제공한다.
커스텀 칩 설계는 비교적 고가이고 설계 변경이 어렵다. 시스템 설계자나 최종 사용자에 의해 프로그램이 가능한 집적회로 칩은 전자 산업분야에서 점차 광범위하게 사용되고 있다. 이러한 소자들을 일반적으로 프로그래머블 논리소자(PLD)라 한다. 이들 소자들에 의해, 사용자는 그의 특정 요구에 맞는 범용성 상품 장치를 구성할 수 있다.
하나의 일반적인 형태의 PLD는 AND-OR 어레이를 포함한다. 이 어레이는 소망 논리 기능들을 제공하도록 프로그램된다. 프로그래머블 입력 및 출력 버퍼들은 이러한 소자들에 제공된다. 프로그래머블 논리 소자는 칩상에 구성 비트들로서도 알려진 구성 비트들로 데이터를 서입함으로써 형성된다. 이들 비트들은 칩상에서 유효한 여러 기능들을 선택하는데 사용된다.
구성 비트들은, 예컨대, 출력핀 또는 입력핀으로서의 집적회로 칩상의 핀을 정의하는데 사용된다. 입력 또는 출력핀은 액티브 하이(active high) 또는 액티브 로우(active low)로서 정의될 수 있다. 이들 구성비트들은 일반적으로 프로그래머블 논리소자의 동작을 프로그램하는데 사용되며, 이들 비트들은 비휘발성 메모리의 칩에 기억된다. 구성 정보가 비휘발성 메모리에 기입되기 때문에 이는 사용자에 의해 칩에 기입될 수 있고 칩은 그의 소망 구성을 유지하게 된다.
구성 비트들은 프로그래머블 논리 소자가 수개의 구성들중 어느 구성에서도 동작하도록 프로그램되게 한다. 칩 제작자들은 사용자들 및 전매자들에게 완성된 소자들을 판매하기 전에 적당한 칩기능을 확실하게 하도록 모든 가능한 구성들을 테스트하는 것이 바람직하다.
이는 테스트시 구성 비트들이 각각의 가능한 구성에 대해 재프로그램 되어야 한다는 것을 의미한다. 종래 기술에서는 모든 구성 비트들이 테스트될 새로운 구성을 프로그래밍하기전에 소거되어야 했다.
종래 기술에서는 EPROM들 및 PROM들이 사용될지라도 구성 정보가 EEPROM에 기억된다. 이 때 EEPROM들로서 소거 및 프로그램 시간은 약 수밀리초이다. 이는 9 또는 10개의 다른 구성들을 갖는 소자에 구성 비트들을 재프로그램하는 데 예컨대 30∼50[mS]가 필요하다는 것을 의미한다.
구성 비트들을 프로그램하는데 소요되는 지연 시간은 칩을 테스트하는데 필요한 전체 시간에 더해진다. 이는 프로그래머블 논리소자의 전체 비용을 증가시킨다. 비용 및 테스트 시간을 최소화하기 위해서는 수개의 가능한 구성들만을 테스트하는 것이 필요하다.
모든 소자 구성들의 완전한 테스트를 가능하게 하는 한편 테스트 시간을 최소화하기 위한 장치를 제공하는 것이 바람직하다. 또한, 이러한 장치는 소자의 정상적인 구성 프로그래밍과 동작에 악영향을 미치지 않는 것이 좋다.
본 발명의 목적은 테스트 시간을 크게 감소시키는 프로그래머블 논리소자에 구성 비트 기억 소자를 사용하는 회로를 제공하는 것이다.
본 발명의 다른 목적은 여러 다른 형태의 비휘발성 메모리 셀들과 사용 가능한 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 간단하고 집적회로칩상에 소량의 레이-아웃 면적만을 필요로 하는 회로를 제공하는 것이다.
본 발명의 또 다른 목적은 소자의 정상적인 동작과 프로그래밍을 저해하지 않는 회로를 제공하는 것이다.
본 발명에 의하면 프로그래머블 논리소자에 구성 정보를 기억시키기 위해 사용된 각 비휘발성 메모리 소자와 연관하여 대치회로가 제공된다. 정상적인 동작시, 구성 정보는 비휘발성 메모리 소자들에 통상적인 방식으로 기입된다. 그러나, 테스트시에는 구성 정보가 비휘발성 메모리 소자들과 조합된 래치회로들에만 기입된다.
래치회로들은 거기에 기억된 데이터를 비휘발성 메모리 소자들에 의해 사용된 동일 구성의 비트선상에 두며, 비휘발성 메모리 소자들에 실제로 기입함이 없이 칩 구성 테스트 동작시 실행된다. 래치회로들은 비휘발성 메모리 소자들이 프로그램되는 것보다 훨씬 더 빠른 속도로 기입되며, 프로그래머블 논리소자의 전체 테스트 동작에 필요한 시간을 크게 단축시킨다.
이하, 첨부도면에 의거 본 발명을 상세히 설명한다.
제1도는 여러 종류의 프로그래머블 논리 소자들에 전형적으로 사용되는 종래 기술의 회로를 예시하고 있다. 상기 회로는 대표적으로 EEPROM인 비휘발성메모리 소자(100)를 포함한다. 예를들어, EPROM 및 PROM들과 같은 다른 형태의 비휘발성 메모리도 본 발명에 사용하기에 적합하다. 상기 메모리 소자(10)는 전계 효과 트랜지스터(FET)(12)의 사용을 통해 공지 방식으로 프로그램된다.
상기 메모리 소자(10)가 프로그램될 때 논리 0 또는 논리 1에 해당하는 전압이 신호 BIAS에 인가된다. 신호 PROGRAM은 상기 트렌지스터(12)를 온시키고 신호 BIAS의 값을 메모리소자(10)에 전송시킨다.
비휘발성 메모리 소자(10)에 기억된 값은 신호 ARCH BIT로서 소자의 나머지 회로에 공급된다. 이 신호는 소자의 프로그램가능한 부분들의 동작을 결정하도록 회로의 나머지 부분에 의해 사용된다. 예를들어, 멀티플렉서들의 제어 입력들에 사용된다. 메모리 소자(10)가 비휘발성이므로, 여기에 기억된 값은 재프로그램될 때까지 남게된다.
많은 소자 구조들은 칩의 모든 비휘발성 메모리 소자들을 먼저 소거한 후 프로그램되는 것을 필요로 한다. 이는 2개의 프로그램 주기가 완료되도록 한다. 각 메모리 소자(10)는 소거되고 테스팅되어야하는 각각의 다른 구성에 대해 프로그램되어야 하기 때문에, 비휘발성 메모리 소자(10)들을 프로그래밍하여 소자를 구성하는데 소요되는 시간은 전체 테스트 시간의 50% 또는 그 이상이 소요될 수 있다.
제2도는, 프로그래머블 논리 소자들의 테스트 시간을 감소시키기 위한 회로를 도시한 것이다. 비휘발성 메모리 소자(20)는 제1도를 참고로 하여 기술된 바와같이 신호들을 프로그래밍 트랜지스터(22)에 적절히 인가함으로서 프로그램된다. PROGRAM 신호는 트랜지스터(22)를 온시킴으로서 BIAS 신호의 값을 비휘발성 메모리 소자(20)에 인가하는데 사용된다.
래치회로(24)는 비휘발성 메모리 소자(20)와 스위칭 트랜지스터(26) 사이에 접속된다. 상기 트랜지스터(26)는 신호 SET의 값에 따라 온 또는 오프로 스위칭되고 신호 BIAS의 값을 래치 회로(24)에 접속시킨다.
래치회로(24)는 프로그래머블 논리소자의 테스트시에 사용된다. 테스트 중 래치회로(24)에 기억된 값은 신호 ARCH BIT를 제공한다. 소자의 정상적인 프로그래밍 및 동작중에는 비휘발성 메모리 소자(20)에 기억된 값을 신호 ARCH BIT로 한정하고 상기 래치회로(24)에는 영향을 끼치지 않는다.
상기 래치회로(24)는 휘발성 소자로써 메모리 소자(20) 보다 훨씬 더 빠른 속도로 데이터가 기억된다. 현재의 기술을 사용하면, 데이터가 약 10∼20[ns]로 래치회로(24)에 기입되며, 메모리 소자(20)는 전형적으로 1∼2[ms]의 기입시간을 필요로 한다. 이는 소자의 전체 테스트 시간을 현저하게 단축시키는 한편 모든 가능한 구성들의 완전한 테스트 동작을 제공한다.
상기 래치회로(24)는 임의의 다른 방식으로 설계될 수 있는데 그 1예가 제3도에 도시되어 있다. 비휘발성 메모리 소자(20)는 당해 기술 분야에서 공지된 바와같이 비휘발성 메모리 셀(30)을 포함한다.
상기 메모리 소자(20)는 인버터(32)와 풀업 트랜지스터(34)를 포함하는 출력단을 포함한다. 상기 트랜지스터(34)는 저항성 부하를 제공하기 위해 도시한 바와같이 접속된 디플레션 모우드(depletion mode) 소자이다. 상기 인버터(32)의 출력은 신호 ARCH BIT를 제공한다.
메모리 소자(20)의 출력단에 귀환 트랜지스더(36)를 부가하여 래치회로(24)를 구성한다. 상기 트랜지스터(36)의 게이트는 인버터(32)의 출력단에 접속되고, 트랜지스터(36)는 노드(38)와 그라운드 사이의 스위치로서 기능한다. 또한 프로그래밍 트랜지스터(26)도 노드(38)에 접속되며, 신호 SET가 하이일때 BIAS의 전압이 인가된다.
테스트 동작시, BIAS 전압이 O[V]이고 신호 SET가 하이이면, 노드(38)는 접지 전위로 된다. 이는 인버터(32)의 출력을 하이로하여 상기 트랜지스터(36)를 '온'시키고 노드(38)를 트랜지스터(36)를 통해 접지에 접속시킨다.
상기 트랜지스터(26)가 오프된 후에도 노드(38)는 트랜지스터(36)를 통해 접지 전위로 유지된다.
BIAS 전압이 테스트 동작시 ''하이 전압이면, 신호 SET는 하이이고, 노드(38)도 하이로 된다. 따라서 인버터(32)의 출력을 접지 전위로 구동시켜 트랜지스터(36)를 오프시킨다. 테스트 주기의 완료 후 트랜지스터(26)가 오프될 때 노드(38)는 전압 Vcc(하이 전압)를 유지한다. 이와같이, 노드(38)에 인가된 BIAS 전압이 트랜지스터(34,36) 및 인버터(32)에 의해 한정된 래치회로에 기억된 채로 유지된다.
프로그래머블 논리 소자를 테스트할때, 비휘발성 메모리셀(30)은 노드(38)의 전압에 영향이 미치지 않는 상태로 설정되어야 한다. 메모리 셀(30)은 프로그램-오프되어, 신호 ARCH BIT에 논리 O으로서 반영된다. 만일 노드(38)의 전압이 테스트 프로그래밍 동작시 신호 BIAS에 의해 로우=로 구동되면, 트랜지스터(36)가 온 상태이므로 상술한 바와같이 로우로 유지된다.
정상 동작시, 노드(38)의 전압은 비휘발성 메모리셀(30)에 기억된 값에 의해 결정된다. 이 값은 인버터(32)에서 반전되고 신호 ARCH BIT로서 얻어진다.
트랜지스터(36)는, 부하 트랜지스터(34)와 함께 인버터로서 동작하기 때문에, 메모리셀(20)의 정상 동작시 아무런 영향을 미치지 않는다.
제3도에 도시된 실시예는 통상적으로 필요한 회로에 2개의 트랜지스터만 부가한다. 이들은 귀환 트랜지스터(36)와 테스트 프로그래밍 트랜지스터(26)이다. 이 작은 공간의 조건이 프로그래머블 논리 소자의 테스트를 매우 빠르게 하여 테스트 동작 시간을 크게 단축시킨다. 래치 회로(24)는 당해 기술 분야에서 숙련된 자들에게 명백한 바와같이 다른 회로를 사용하여 구현될 수 있다. 래치 회로(24)의 설계는 부분적으로 비휘발성 메모리 셀(30)의 설계라 말할 수 있다. 이러한 래치회로(24)의 설계시 최상의 조건은 그 값이 테스트 동작시 ARCH BIT의 값을 결정하며, 이것이 소자의 통상적인 동작에 아무런 영향을 끼치지 않아야 한다는 것이다.
상기한 바와 같이 본 발명은 특정 실시예를 참조하여 기술하였지만 본 발명의 정신 및 영역을 벗어남이 없이 여러 형태로 변형될 수 있음을 당업자들 이해할 수 있을 것이다.

Claims (6)

  1. 반도체 집적회로용 기억 소자로서,
    비휘발성 메모리 기억 소자;
    상기 비휘발성 메모리 기억 소자의 출력에 결합된 출력 래치; 및
    테스트시 상기 래치회로에 대한 값을 설정하기 위한 수단으로 구성되며, 상기 출력 레치로부터 출력되는 값은 테스트시 상기 래치에 설정되는 값에 의해 결정되며, 또한, 상기 래치로부터 출력되는 값은 상기 비휘발성 메모리 기억 셀의 값에 의해 결정되는 것을 특징으로 하는 반도체 집적 회로용 기억 소자.
  2. 제1항에 있어서, 상기 래치값 설정 수단은 상기 래치회로 및 프로그램된 비트값에 접속된 트랜지스터 스위치를 포함하는 것을 특징으로 하는 반도체 집적회로용 기억 소자.
  3. 집적회로소자용 테스트회로에 있어서,
    비휘발성 메모리 기억 소자;
    상기 비휘발성 메모리 기억 소자의 출력에 결합된 출력신호선;
    상기 출력신호선에 결합된 래치; 및
    테스트시 상기 래치회로에 대한 값을 설정하기 위한 수단으로 구성되고,
    상기 출력 신호선의 값은 테스트시 상기 래치 값에 의해 결정되며, 상기 래치 설정 수단은 상기 래치 및 프로그램된 비트값에 접속된 트랜지스터 스위치를 포함하고, 상기 스위치는 테스트 프로그램 신호에 의해 제어되고,
    상기 프로그램된 비트값은 상기 비휘발성 메모리 소자에 결합되고, 상기 비휘발성 소자는 상기 프로그램된 비트값에 의한 정규 프로그램시 프로그램되는 것을 특징으로 하는 반도체 집적회로용 기억 소자.
  4. 제3항에 있어서, 상기 프로그램된 비트값이 제2 트랜지스터 스위치를 통해 상기 비휘발성 메모리 소자에 결합되고, 상기 제2 스위치는 정규 프로그래밍 신호에 의해 제어되는 것을 특징으로 하는 집적회로소자용 테스트 회로.
  5. 반도체 집적회로용 기억 소자로서,
    비휘발성 메모리 기억 소자;
    출력 신호선;
    인버터 및 이 인버터에 대한 입력에 풀업 부하 요소를 갖는 출력단으로,
    상기 인버터 입력은 상기 비휘발성 메모리 기억 셀의 출력에 접속되고, 상기 인버터의 출력은 상기 출력신호선에 결합되는, 출력단; 및
    상기 인버터 입력과 그라운드 사이에 접속되고, 상기 인버터의 출력에 접속된 제어 입력을 갖는, 트랜지스터 스위치를 구비하는 것을 특징으로 하는 반도체 집적회로용 기억 소자.
  6. 제5항에 있어서, 상기 인버터의 입력 및 프로그램된 비트 값에 접속된 트랜지스터 스위치를 더 포함하고, 상기 스위치는 테스트 프로그래밍 신호에 의해 제어되며, 상기 테스트 프로그래밍 신호는 테스트시 인버터의 값을 설정하고, 상기 비휘발성 메모리 기억 셀로 부터의 출력은 상기 인버터의 값을 설정하는 것을 특징으로 하는 반도체 집적용 기억 소자.
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