NL8600099A - Niet-vluchtig, programmeerbaar halfgeleidergeheugen. - Google Patents

Description

PHN 1-1.614 1 4 k N.V. Philips' Gloeilampenfabrieken te Eindhoven.

Niet-vluchtig, programmeerbaar halfgeleidergeheugen.

De uitvinding heeft betrekking op een niet-vluchtig, programmeerbaar halfgeleidergeheugen met ten minste één matrix van niet-vluchtige, programmeerbare oftewel reguliere geheugencellen, met een aan een matrix van reguliere geheugencellen toegevoegde rij en/of 5 kolom van testgeheugencellen en met randschakelingen voor het in test-bedrijf selecteren en uitlezen van de testgeheugencellen en het in uitleesbedrijf selecteren en lezen van de reguliere geheugencellen.

Een halfgeleidergeheugen van de hierboven genoemde soort is bekend uit IEEE, 1974 Semiconductor Test Symposium, Memory and LSI, 10 5-7 november, 1974, Cherry Hill, New Jersey, Verenigde Staten van Amerika, Digest of Papers, bladzijden 87-110, S. Waser: "What is necessary for testing "ROMs" and "PROMs"?". Het bekende halfgeleidergeheugen, meer in het bijzonder programmeerbaar uitleesgeheugen is voorzien van een matrix van reguliere smeltelement-geheugencellen en een 15 extra rij en kolom van wisselend voorgeprogrammeerde testgeheugencellen.

Bij dit type PROM moet de matrix van geheugencellen door de gebruiker worden geprogrammeerd door, in dit geval, selectief de smeltelementen van de geheugencellen op te blazen. Derhalve brengt de producent van deze PROMs ze op de markt met alle reguliere geheugen-20 cellen intact, of algemener gezegd met alle reguliere geheugencellen met dezelfde binaire waarde of in dezelfde logische toestand, hetgeen inhoudt dat in de randschakelingen opgenomen seléctieschakelingen van dit PROM niet kunnen worden getest in samenwerking met de reguliere geheugen-elementen. Vanwege deze reden is noodzakelijkerwijs voorzien in de extra 25 kolom en rij voorgeprogrammeerde geheugencellen, in samenwerking waarmee de selectieschakelingen wel kunnen worden getest.

In het geval van een al dan niet elektrisch uitwisbaar programmeerbaar uitleesgeheugen, respektievelijk EEPROM en EPROM, is het toevoegen van testgeheugencellen om principiële redenen niet nodig, om-30 dat het testen van de selectieschakelingen zonder meer mogelijk is.

Wat echter in de praktijk blijkt, is dat, aangezien de tijdsduur van een test van de selectieschakelingen wordt bepaald door de

·.- - .* Λ Λ T

\ , ·: v yf % * φ PHN 11.614 2 programmeertijd van de geheugencellen (te vergelijken met de reguliere geheugencellen van het hierboven beschreven, bekende PROM) op bijvoorbeeld de diagonaal van de matrix van geheugencellen, deze tijdsduur voor het testen van de selectieschakelingen de totale testtijd van het halfge-5 leidergeheugen bepaalt. Het toevoegen van (E)EPROM testcellen is dus geen oplossing, daar het programmeren dan toch nog steeds lang duurt.

Welnu, de uitvinding beoogt het meerdere malen genoemde bekende halfgeleidergeheugen, dat dan volgens de uitvinding ook een EPROM of een EEPROM kan zijn, zodanig te verbeteren dat de totale test-10 tijd niet langer wordt in hoofdzaak bepaald door de testtijd van de selectieschakelingen.

Hiertoe voorziet de uitvinding in een halfgeleidergeheugen van de in de aanhef genoemde soort, dat het kenmerk heeft, dat de randschakelingen zijn ingericht om in testbedrijfstype de testgeheugen-15 cellen in te schrijven en dat de testgeheugencellen van een type met een kortere schrijftijd dan die van de reguliere geheugencellen zijn.

De uitvinding stelt dus het gebruik voor van ten opzichte van de reguliere geheugencellen snel in te schrijven testgeheugencellen van een ander geheugenceltype in plaats van voorgeprogrammeerde testge-20 heugencellen of in het geval van een uit te wissen uitleesgeheugen in plaats van testgeheugencellen met dezelfde schrijftijd als die van de reguliere geheugencellen. Hierdoor is de testtijd van de selectieschakelingen gereduceerd tot slechts een fraktie van de totale testtijd.

Uitvoeringsvormen van de uitvinding zullen nu als voor-25 beeld onder verwijzing naar de tekening gedetailleerd worden toegelicht, in welke tekening: figuur 1 een blokschema van een halfgeleidergeheugen volgens de uitvinding toont; en figuren 2-4 verschillende uitvoeringsvormen van de test-30 geheugencellen in een halfgeleidergeheugen volgens de uitvinding laten zien.

In figuur 1 is een niet-vluchtig, programmeerbaar halfgeleidergeheugen, bijvoorbeeld een programmeerbaar uitleesgeheugen (PROM), een met U.V. licht uit te wissen, elektrisch programmeerbaar 35 halfgeleidergeheugen (EPROM) of een elektrisch uit te wissen, elektrisch programmeerbaar uitleesgeheugen (EEPROM), van bijvoorbeeld twee Kbyte getoond, waarbij de niet-vluchtige, programmeerbare oftewel reguliere 8600099 ^ ϊέ ΡΗΝ 11.614 3 geheugencellen elk een elektrisch programmeerbare MOS-transistor met een zwevende stuurelektrode bevatten en zijn verdeeld over twee matrices met elk hetzelfde aantal rijen en kolommen, ook wel halve geheugenmatten genoemd. Het zal duidelijk zijn dat de uitvinding ook kan worden toegepast 5 op halfgeleidergeheugens met een kleiner of groter aantal reguliere geheugencellen, zoals bijvoorbeeld een halfgeleidergeheugen van 32 Kbyte met vier kwartmatten.

In figuur 1 zijn de half matten met het verwijzingsgetal 1 aangegeven. Elke halfmat 1 is aangevuld met een rij 2 en kolom 3 van 10 testgeheugencellen, die hierna aan de hand van figuren 2-4 zullen worden toegelicht. Wat van belang is, is dat de testgeheugencellen sneller kunnen worden geschreven dan de reguliere geheugencellen. De schrijftijd van een reguliere geheugencel in een EEPROM is bijvoorbeeld 10 ms. Voor de testgeheugencellen worden volgens de uitvinding vluchtige geheugen-15 cellen genomen, bijvoorbeeld van het dynamisch vrij toegankelijke type oftewel DRAM-type met een schrijftijd van bijvoorbeeld 10 ns.

Ook statische testgeheugencellen zijn mogelijk, voor zover deze verenigbaar zijn met bijvoorbeeld het type leesversterker en de organisatie van de manier van selecteren. Zo ze dit niet zijn, dient 20 te worden voorzien in aanpassingsmiddelen en maatregelen.

In het halfgeleidergeheugen van figuur 1 zijn de rij 2 en kolom 3 testgeheugencellen naburig aan respectivelijk de laatste rij en kolom van een respectieve matrix van reguliere geheugencellen, gezien vanuit de nog te bespreken selectieschakelingen. Dit verdient de voor-25 keur ten opzichte van plaatsing naburig aan de eerste rij en/of kolom van de matrix van reguliere geheugencellen aan de zijde van de selectieschakelingen, aangezien dan gedurende de test van de selectieschakelingen in voorkomende gevallen ook defecten, zoals breuken, kortsluitingen in woord- of bitlijnen van de matrix van reguliere geheugenele-30 menten kunnen worden vastgesteld. Deze voorkeursinrichting van de rij 2 en kolom 3 testgeheugencellen is echter niet altijd mogelijk, daar dit afhangt van de opbouw van de RAM-cellen, in het bijzonder met betrekking tot de rij of rijen RAM-cellen, edoch hierop zal later worden teruggekomen.

35 De selectieschakelingen omvatten X- en Y-adresschake- lingen, respectievelijk 4 en 5 en respectieve X- en Y-decodeerschake-lingen, respectievelijk 6 en 7. Al naar gelang het aantal matrices of *! V"4 ' " '> f. . ' *" PHN 11.614 4 deelmatten 1 zijn de decödeerschakelingen 6, 7 opgedeeld in deeldecodeer-schakelingen, die met een respectieve deelmat 1 samenwerken, dan wel gemeenschappelijk voor een aantal deelmatten 1 zijn. In het onderhavige voorbeeld is de Y-decodeerschakeling 7 opgedeeld in twee deelschake-5 lingen, terwijl de X-decodeerschakeling 6 gemeenschappelijk voor de twee halfmatten is.

Verder bevat het halfgeleidergeheugen van figuur 1 aftast-of leesversterkers en invoer/uitvoerpoorten 8, alsmede logische schakelingen 9, die alle mede deel uitmaken van de randschakelingen. De lo-10 gische schakelingen 9 voorzien in signalen van bijvoorbeeld het activeren van het halfgeleidergeheugen, het activeren van de uitvoerpoorten en in programmeer- of schrijfsignalen.

Ten slotte is er natuurlijk voorzien in niet-getoonde aansluitingen voor voedings- en voor- of referentiespanningen (massapoten-15 tiaal), gegevensin- en -uitvoer, adressignalen en besturingssignalen.

Indien het geheugen in figuur 1 "byte*- of woordgeorgani-seerd is, kost het schrijven van een byte gegevens oftewel een gegevens-woord van 8 bits in een niet-vluchtig, programmeerbaar geheugen 10 ms, hetgeen er toe leidt dat de tijd, die nodig is om de halfgeleiderge-20 heugens na de produktie aan een deugdelijkheidstest te onderwerpen tamelijk groot is, waardoor de kosten van het testen van de halfgeleiderge-heugens in aanzienlijke mate bijdragen tot de kostprijs van deze half-geleidergeheugens. Dit is de reden dat tegenwoordig bij het ontwerpen van bijvoorbeeld EEPROMs verschillende testmogelijkheden worden inge-25 bouwd, zoals het gelijktijdig inschrijven van alle bytes, het gelijktijdig uitwissen van alle bytes en het inschrijven van een zogenaamd schaakbordpatroon in twee schrijfcycli, telkens gevolgd door het byte voor byte uitlezen van het halfgeleidergeheugen. Hierdoor is het mogelijk de reguliere geheugencellen als zodanig te testen met een beperkt 30 aantal schrijfcycli, bijvoorbeeld 6. Daar de byteleestijd veel korter dan de byteschrijftijd is, bijvoorbeeld 100 ns, respectievelijk 10 ms, is de totale schrijftijd, in het genoemde voorbeeld 60 ms, bepalend voor de tijd die nodig is voor het testen van de reguliere geheugencellen.

Dan moeten de selectieschakelingen nog op hun deugedelijkheid worden ge-35 test. Dit kan geschieden door die reguliere geheugencellen in te

schrijven, die op een diagonaal van de matrix van reguliere geheugencellen liggen, waarbij de resterende cellen in de uitgewiste toestand **l fl e\ ^ Π A

Ü d J J

* t PM 11.614 5 worden gehouden, de zogenaamde diagonaaltest. Het aantal schrijfcycli dat nodig is om de diagonaaltest uit te voeren is ten minste één maal het aantal rijen oftewel woordlijnen van de matrix van reguliere geheugenelementen. Beschikt het halfgeleidergeheugen niet over een 5 zogenaamd paginabedrijfstype (page mode), waarbij alle cellen op een woordlijn gelijktijdig worden geschreven, dan is het benodigde aantal schrijfcycli twee maal het aantal woordlijnen. Hierbij is het wel mogelijk de reguliere geheugencellen marginaal te programmeren, bijvoorbeeld in 2 ms in plaats van 10 ms. Bij een twee Kbyte halfgeleidergeheugen 10 zonder de testgeheugencellen volgens de uitvinding zou dit in het voordeligste geval 128 x 2 ms = 256 ms duren, waaruit blijkt dat de tijd voor het testen van de selectieschakelingen (256 ms) nagenoeg de totale testtijd (316 ms = 256 ms + 60 ms) bepaalt, aangezien de tijd, die nodig is voor het testen van de reguliere geheugencellen, als hierboven toe-15 gelicht bijvoorbeeld 60 ms bedraagt. Volgens de uitvinding kan nu de totale testtijd aanzienlijk worden verkort door het verkorten van de testtijd voor de selectieschakelingen, waardoor nu de reguliere geheugen-cellentesttijd de totale testtijd van het halfgeleidergeheugen bepaalt.

Dit zal in het volgende nader worden toegelicht.

20 De testgeheugencellen, bijvoorbeeld RAM-cellen, kunnen in een zeer korte tijd van laten we zeggen 100 ns worden ingeschreven. Om het testen van de selectieschakelingen mogelijk te maken, moeten natuurlijk de testgeheugencellen door dezelfde selectieschakelingen worden geselecteerd als de reguliere geheugencellen in de mat of deelmat(ten).

25 Verder moeten de testgeheugencellen in afzonderlijk testbedrijf worden gelezen en geschreven en mogen gedurende de normale geheugencycli, in het bijzonder bij het uitlezen de werking van het halfgeleidergeheugen niet nadelig beïnvloeden.

In de in figuur 1 getoonde uitvoeringsvorm van het half-30 geleidergeheugen volgens de uitvinding is aan de uiteinden van elke woordlijn en elke bitlijn een extra, RAM-cel toegevoegd, dat wil zeggen twee kolommen en twee halve rijen RAM-cellen. Algemener gezegd, worden aan een halfgeleidergeheugen met n x m cellen met in twee deelmatten totaal n rijen en m kolommen 2 n + m RAM-cellen toegevoegd.

35 Bij voorkeur zijn de testgeheugencellen voor het schrij ven en lezen aan de aanwezige leesversterkers in de uitgangsbuffers 8 en selectieschakelingen aangepast, zodat het testen kan gebeuren via de aan- > Λ '· J V ^ - s ♦ PHN 11.614 6 wezige leesversterkers en ingangs/uitgangsbuffers 8. Ook is het mogelijk extra leesversterkerschakelingen aan de randschakeling toe te voegen.

Het aantal schrijf- en leescycli voor de testgeheugen-eellen in het testbedrijfstype, dat nodig is om de selectieschakelingen 5 te testen hangt af van het aantal beschikbare invoer/uitvoerpoorten in 8, van de configuratie van de geheugenmat 1 en van de opbouw van de selectieschakelingen zelf, in het bijzonder de decodeerschakelingen 6, 7 ervan.

Nu zal een voorbeeld van een zeer uitgebreide test van de 10 selectieschakelingen worden beschreven, waarbij wordt aangenomen dat de reguliere geheugencellen, in het bijzonder de geheugentransistoren niet actief zijn en acht invoer/uitvoerpoorten in 8 aanwezig zijn en dat de twee kolommen testgeheugencellen zijn aangesloten op verschillende invoer/uitvoerversterkers in 8.

15 In een eerste stap wordt een achtergrond geschreven, dat wil zeggen een "0“ in de twee kolommen 3 van testgeheugencellen in n cycli. In een tweede stap wordt een woordlijn gekozen en een "1“ ingeschreven in één cyclus. In een derde stap van n cycli worden de twee kolommen 3 van testgeheugencellen gelezen. Dan wordt in een vierde stap 20 een "0" in de geschreven cellen herschreven in één cyclus. Vervolgens wordt in een vijfde stap voor elke woordlijn, dat wil zeggen n maal, de stappen 2 tot en met 4 herhaald. Daarna worden in stap 6 de stappen 1 tot en met 5 herhaald, waarbij "0" wordt vervangen door "Γ en omgekeerd. Ten slotte worden in stap 7 de stappen 1 tot en met 6 her-25 haald, maar nu voor de twee halve rijen 2 van testgeheugencellen. In dit verband wordt opgemerkt dat in stap 7 door middel van de acht invoer/ uitvoerpoorten gelijktijdig wordt gelezen en geschreven, zodat voor het berekenen van dit deel van de testtijd het aantal kolommen 3 door acht moet worden gedeeld.

30 Wanneer wordt aangenomen, dat zowel de schrijftijd als de leestijd van de testgeheugencellen 100 ns is, dan duurt de hierboven beschreven zevenstapstest voor twee matrices van reguliere geheugencellen met in totaal n rijen en m kolommen {2(n+(n+2)n)+2(m/8+(m/8+2)m/8}.

100 ns = {2(n+3)n+2(m/8+3)m/8}.100 ns. Bij een geheugen van 16 Kbits, in 35 het bijzonder 2 Kbytes, waarbij n = m = 128, duurt het testen van de selectieschakelingen dus ongeveer 3,3 ms. Dit is /liet alleen aanzienlijk minder dan de ongeveer 256 ms voor de hiervoor besproken diagonaaltest 3:-00 0 99 ΡΗΝ 11.614 7 Λ -- zonder de testgeheugencellen volgens de uitvinding, maar ook aanzienlijk minder dan de duur van de test van de reguliere geheugencellen op zich, namelijk 60 ms, zodat de totale testtijd nagenoeg door de testtijd van de reguliere geheugencellen zelf wordt bepaald.

5 Zoals eerder gezegd zijn de testgeheugencellen van het vluchtige type. De testgeheugencel van het RAM-type kan een cel met een geheugentransistor, schrijselectietransistor en leesselectietransistor, hierna respectievelijk schrijf- en leestransistor te noemen, zijn en is in het algemeen uitgevoerd in een MOS-techniek. De testgeheugencel bezit 10 in de volgende voorbeelden een of twee extra transistoren, die hulpselec-tietransistoren zullen worden genoemd. Dit zal nader aan de hand van figuren 2-4 worden verduidelijkt.

Figuur 2 toont een eerste uitvoeringsvorm van een DRAM-cel met een geheugentransistor T1, een leestransistor T2, een schrijf-15 transistor T3 en een hulpselectietransistor T4. Zoals weergegeven is de geheugentransistor T1 aan een zijde geaard, of op een voorspannings-niveau gelegd, is de leestransistor T2 met een eerste hoofdelektrode met de tweede hoofdelektrode van de geheugentransistor T1 verbonden en is de schrijftransistor T3 via hulpselectietransistor T4 met een eerste hoofd-20 elektrode met de stuurelektrode van de geheugentransistor T1 verbonden.

Van de leestransistor T2 is de tweede hoofdelektrode met een leesgege-venslijn of kortweg leeslijn R verbonden en is de stuurelektrode met een testselectielijn WL verbonden. Van de schrijftransistor T3 is de tweede hoofdelektrode met een schrijfgegevenslijn of kortweg schrijflijn W ver-25 bonden en is de stuurelektrode met een schrijfselectielijn WR verbonden. De genoemde lijnen, dat wil zeggen de lees- en schrijflijn en de test- en schrijfselectielijn, zijn verbonden met de randschakelingen 4-9 van figuur 1.

Volgens de uitvinding is in de DRAM-cel zoals gezegd een 30 hulpselectietransistor T4 in de verbinding tussen de eerste hoofdelektrode van de schrijftransistor T3 en de stuurelektrode van de geheugentransistor T1 opgenomen, van welke hulpselectietransistor T4 de stuurelektrode met de testselectielijn WL is verbonden.

Alvorens de werking van de uitvoeringsvorm van een DRAM-35 cel volgens de uitvinding en zoals getoond in figuur 2 te beschrijven, zullen eerst de eisen, die aan de testgeheugencellen kunnen worden gesteld, worden gesproken.

·*> ' Λ Λ ·' :1¾ \i · 'v * j .·

V V

PHN 11.614 8

Het lezen en schrijven van de testgeheugencellen moet snel kunnen gebeuren en het lezen van de testgeheugencellen moet bij voorkeur op dezelfde manier gebeuren als het lezen van de reguliere geheugencellen. De testgeheugencel moet het ingelezen bit voldoende 5 lang, bijvoorbeeld langer dan 1 ms kunnen vasthouden. Het is van voordeel als het lezen van de testgeheugencel niet destructief is. De testgeheugencel moet passen in de technologie van niet-vluchtige, programmeerbare halfgeleidergeheugens. De testgeheugencellen moeten zodanig kunnen worden getekend, dat ze in overeenstemming zijn met de steek van 10 de reguliere geheugencellen. Ten slotte moeten de testgeheugens zodanig kunnen worden geschakeld, dat ze het schrijven en in het bijzonder het lezen van de reguliere geheugencellen niet beïnvloeden.

Vanzelfsprekend gelden de bovenstaande eisen voor een optimale testgeheugencel, zodat in een praktisch geval, waarin een 15 compromis wordt nagestreefd, niet aan een of meer van de bovengestelde eisen hoeft te zijn voldaan.

De gegevens, die in een niet-vluchtig, programmeerbaar halfgeleidergeheugen zijn opgeslagen, worden uitgelezen door het detecteren of er al dan niet stroom vloeit door de respectieve geheugenelemen-20 ten, hetgeen voor EPROMs en EEPROMs betekent dat de respectieve geheugen-transistor al dan niet geleidt. Derhalve is een DRAM-cel, die volgens het hierboven geschetste principe werkt een zeer geschikte geheugencel om in aanmerking te komen voor gebruik als testgeheugencel. De DRAM-cel van figuur 2 volgens de uitvinding kan aan alle hierboven genoemde eisen 25 voldoen. Nu zal de werking van de DRAM-cel van figuur 2 nader worden beschreven. De testselectielijn WL van de DRAM-cel van figuur 2 is verbonden met de uitgang van de respectieve decodeerschakeling 6 of 7 van figuur 1. De schrijflijn W en de schrijfselectielijn WR van de DRAM-cel zijn als hulpbesturingslijnen verbonden met de randschakelingen van 30 figuur 1, ten einde het schrijven van de DRAM-cel mogelijk te maken. De leeslijn R van de DRAM-cel kan, via een aanstuurtransistor, zijn verbonden met een van de leesversterkers in 8 van figuur 1. Ook kan de leeslijn bestaan uit een respectieve bitlijn van de matrix van reguliere geheugencellen. Is de testgeheugencel van figuur 2 opgenomen in een 35 kolom dan dient de eerstgenoemde mogelijkheid te worden toegepast, aangezien anders die bitlijn een ongewenst grote capacitieve belasting voor de respectieve leesversterker ten opzichte van de capacitieve belasting 3130039 PHN 11.614 9 van de overige bitlijnen voor die leesversterker zou vormen, terwijl wanneer de testgeheugencel is opgenomen in een rij de laatstgenoemde mogelijkheid kan worden opgenomen, daar het vermelde capacitieve belas-tingseffect daar niet optreedt, vanwege slechts een testgeheugencel per 5 bitlijn.

In het geval dat de bestaande bitlijn wordt gebruikt, kan men leestransistor T2 weg laten en de tweede, niet geaarde hoofdelektrode van de geheugentransistor T1 direkt met de bitlijn verbinden, aangezien deze reeds via een (in feite leestransistor T2 vormende) bitlijn-10 selectietransistor met de respectieve leesversterker in de randschake-lingen van het niet-vluchtige, programmeerbare halfgeleidergeheguen is verbonden (figuur 1).

Gedurende de normale leescycli (PROM, EPROM, EEPROM) en schrijfcycli (EPROM en EEPROM) van de reguliere geheugencellen wordt de 15 schrijflijn ff op 0 volt gehouden en de schrijfselectielijn WR op een voedingsspanningsniveau (Vcc), zodat de spanning op de stuurelektrode van de geheugentransistor T1 gelijk is aan 0 volt, zodat de geheugentransistor T1 spert en geen invloed heeft op de normale werking van het niet-vluchtige, programmeerbare halfgeleidergeheugen. In testbedrijf kan 20 de geselecteerde geheugencel, dat wil zeggen wanneer de voedingsspanning Vcc is gelegd aan de testselectielijn WL, worden geschreven door de schrijfselectielijn WR aan Vcc te legeen. Afhankelijk van de spanning op de schrijflijn ff wordt de stuurelektrode van de geheugentransistor T1 ontladen of tot maximaal de voedingsspanning min de drempelspanning opge-25 laden. Indien de voedingsspanning van de schrijfselectielijn WR wordt verwijderd en de schrijfselectielijn WR weer aan 0 volt wordt gelegd, dan zal toch de spanning op de stuurelektrode van de geheugentransistor T1 niet veranderen, omdat de stuurelektrodecapaciteit van de geheugentransistor T1 is opgeladen en deze lading behoudt. Afhankelijk van de 30 spanning op de stuurelektrode van de geheugentransistor T1, die hetzij geleidend is, hetzij gesperd is, kan via de leeslijn R gedurende de op de schrijfcyclus volgende leescyclus een "1" of een “0" worden gelezen.

De DRAM-cel van figuur 3 werkt volgens dezelfde principes als die van figuur 2, maar de uitvoeringsvorm van figuur 3 verschilt in 35 zoverre van die van figuur 2, dat de leeslijn R en de schrijflijn ff zijn verenigd in een enkele lees/schrijflijn R/W. Verder is voorzien in een tweede hulpselectietransistor T5, die is opgenomen in de verbinding Λ \ ^ Λ Λ Λ· ' * * *· ν -· ;·· "v PHN 11.614 10 tussen de geheugentransistor T1 en de leestransistor T2 en waarvan de stuurelektrode is verbonden met een hulpselectielijn RR. Voor het overige geven dezelfde verwijzingssymbolen als in figuur 2 dezelfde elementen in figuur 3.

5 Nu zal de werking van de DRAM-cel van figuur 3 volgens de uitvinding nader worden beschreven. De testgeheugencel van figuur 3 wordt via de lees/schrijflijn R/W gelezen en geschreven. Gedurende een normale geheugencyclus, meer in het bijzonder in uitleesbedrijf wordt de hulpselectielijn RR op 0 volt gehouden, zodat het niet uitmaakt of de 10 schrijfselectielijn WR nu aan de voedingsspanning is gelegd of een spanningsniveau van 0 volt heeft. In het testbedrijfstype worden in het geval van een schrijfcyclus aan de schrijfselectielijn WR en de hulpselectielijn RR respectievelijk de voedingsspanning Vcc en een spanning van 0 volt gelegd, terwijl bij een leescyclus aan de schrijfselectielijn 15 WR en de hulpselectielijn RR respectievelijk een spanning van 0 volt en de voedingsspanning Vcc worden gelegd.

Zowel de testgeheugencel van figuur 2 als die van figuur 3 hebben in het schrijfgedeelte een hulpselectietransistor T4, waardoor wanneer zo een testgeheugencel in de aan de matrix van niet-vluchtige, 20 programmeerbare oftewel reguliere geheugencellen toegevoegde rij is opgenomen, deze zo dicht mogelijk bij de uitgang van de respectieve kolom-decodeerschakeling 7 in figuur 1 moet worden geplaatst, hetgeen opmaak-technische (lay-out)-problemen kan opleveren.

Met behulp van de in figuur 4 getoonde DRAM-cel is het mo-25 gelijk deze problemen te voorkomen, doordat deze testgeheugencel in een rij 2 (figuur 1) naburig aan de "laatste" rij van de matrix van reguliere geheugencellen, oftewel aan het van de kolomdecodeerschakeling 7 (figuur 1) afgekeerde uiteinde van de halve geheugenmatten 1 in figuur 1 kan worden geplaatst.

30 Een voordeel van deze manier van plaatsen van de rij 2 van testgeheugencellen (figuur 1) en natuurlijk ook die van de kolom 3 van testgeheugencellen (figuur 1) is dat tijdens het testen, -respectievelijk woordlijnen van de selectieschakelingen tevens wordt gemeten of er defecte, bijvoorbeeld gebroken bitlijnen, respectievelijk woordlijnen 35 in het halfgeleidergeheugen aanwezig zijn.

Indien de DRAM-cel van figuur 4 een testgeheugencel van een rij 2 in figuur 1 is, dan moet de leestransistor T2 worden wegge- W y) -J y j ' J & * PHN 11.614 11 laten, aangezien deze reeds in de geheugenschakeling aanwezig is en moet de verbinding tussen de schrijftransistor T3 en de hulpselectietransis-* tor T5 met de bestaande bitlijn worden verbonden.

Voor het overige is de werking van de DRAM-cel van figuur 5 4 gelijk aan die van figuur 3.

Een eigenschap van de testgeheugencel van figuur 4 volgens de uitvinding is dat afhankelijk van de spanning op een niet-geselecteerde bitlijn, na een selectie- en leescyclus, de opgeslagen informatie in de volgende schrijfcyclus kan worden vernietigd, omdat de 10 capaciteit van de bitlijn veel groter is dan die van de stuurelektrode van de geheugentransistor T1. Dit kan worden ondervangen door voor iedere schrijfcyclus ook de achtergrond te herschrijven. Hierdoor zal de tijd, die nodig is voor het testen van de selectieschakelingen ongeveer verdubbelen. Door echter de testgeheugencel van figuur 4 alleen voor een 15 rij 2 in figuur 1 te gebruiken, kan de noodzaak van het herschrijven van de achtergrond worden beperkt tot de test van de kolomdecodeerschake-lingen 7 in figuur 1. In overeenstemming met de eerder besproken uitvoeringsvorm van het halfgeleidergeheugen van figuur 1 betekent dit een aantal m/8 (m/8-1) schrijfcycli extra, hetgeen in het eveneens hierboven 20 besproken getallenvoorbeeld een extra testtijd van 25 ps betekent. Dit is verwaarloosbaar ten opzichte van de totale testtijd voor de selectieschakelingen van 3,3 ms.

' ~ ’ ; i)

r- V * *w %J

Claims (14)

1. Niet-vluchtig, programmeerbaar halfgeleidergeheugen met ten minste één matrix van niet-vluchtige, programmeerbare oftewel reguliere geheugencellen, met een aan de matrix van reguliere geheugen-cellen toegevoegde rij en/of kolom van testgeheugencellen en met rand- 5 schakelingen voor het in testbedrijf selecteren en uitlezen van de testgeheugencellen en het in uitleesbedrijf selecteren en lezen van de reguliere geheugencellen, met het kenmerk, dat de randschakelingen zijn ingericht om in testbedrijf de testgeheugencellen in te schrijven en dat de testgeheugencellen van een type met een kortere schrijftijd dan die 10 van de reguliere geheugencellen zijn.

2. Halfgeleidergeheugen volgens conclusie 1 waarbij de randschakelingen zijn voorzien van een kolomdecodeerschakeling en een rijde-codeerschakeling, met het kenmerk, dat de rij en/of kolom van testgeheugencellen naburig aan respectievelijk de laatste rij en/of kolom van de 15 matrix van reguliere geheugencellen, gezien vanuit respectievelijk de kolomdecodeerschakeling en/of de rijdecodeerschakeling, is.

3. Halfgeleidergeheugen volgens conclusie 1 of 2, met het kenmerk, dat de testgeheugencellen van het vluchtige type zijn.

4. Halfgeleidergeheugen volgens een van de voorgaande 20 conclusies, met het kenmerk, dat de testgeheugencellen van het dynamisch vrij toegankelijke type zijn.

5. Halfgeleidergeheugen volgens een van de voorgaande conclusies, met het kenmerk, dat de testgeheugencel een met een eerste hoofdelektrode met een voorspanningsniveau verbonden geheugentransistor 25 omvat, een met een eerste hoofdelektrode met de tweede hoofdelektrode van de geheugentransistor verbonden leestransistor en een met een eerste hoofdelektrode met de stuurelektrode van de geheugentransistor verbonden schrijftransistor, van welke leestransistor de tweede hoofdelektrode met een testleeslijn en de stuurelektrode met een testselectielijn is ver-30 bonden en van welke schrijftransistor de tweede hoofdelektrode met een schrijflijn en de stuurelektrode met een schrijfselectielijn is verbonden, welke lijnen zijn verbonden met de randschakelingen.

6. Halfgeleidergeheugen volgens conclusie 5, met het kenmerk, dat in de verbinding tussen de eerste hoofdelektrode van de 35 schrijftransistor en de stuurelektrode van de geheugentransistor een hulpselectietransistor is opgenomen, waarvan de stuurelektrode met de testselectielijn is verbonden. :.00099 % PHN 11.614 13

7. Halfgeleidergeheugen volgens conclusie 6, met het kenmerk, dat de leeslijn en de schrijflijn zijn verenigd in de lees/ schrijflijn van de matrix van reguliere geheugencellen en dat in de verbinding tussen de eerste hoofdelektrode van de leestransistor en de 5 tweede hoofdelektrode van de geheugentransistor een tweede hulpselectie-transistor is opgenomen, waarvan de stuurelektrode met een met de rand-schakelingen verbonden hulpselectielijn is verbonden.

8. Halfgeleidergeheugen volgens een van de conclusies 5-7, met het kenmerk, dat de testselectielijn een respectieve selectielijn 10 van de matrix van reguliere geheugencellen is.

9. Halfgeleidergeheugen volgens een van de conclusies 5-8, met het kenmerk, dat de leeslijn een respectieve bitlijn van de matrix van reguliere geheugencellen is en dat de leestransistor in de rand-schakelingen is opgenomen.

10. Halfgeleidergeheugen volgens conclusie 5, met het kenmerk, dat de leeslijn een lees/schrijflijn is, dat in de verbinding tussen de eerste hoofdelektrode van de leestransistor en de tweede hoofdelektrode van de geheugentransistor een hulpselectietransistor is opgenomen, waarvan de stuurelektrode met een met de randschakelingen 20 verbonden hulpselectielijn is verbonden.

11. Halfgeleidergeheugen volgens conclusie 10, met het kenmerk, dat het knooppunt van de leestransistor en de hulpselectietransistor is verbonden met de bitlijn van de matrix van reguliere geheugencellen en dat de selectietransistor in de randschakelingen is 25 opgenomen.

12. Halfgeleidergeheugen volgens een van de conclusies 1-4, met het kenmerk, dat in de kolom van testgeheugencellen, testgeheugencellen volgens één van de conclusies 6-8 zijn opgenomen.

13. Halfgeleidergeheugen volgens een van de conclusies 1-4, 30 met het kenmerk, dat in de rij van testgeheugencellen, testgeheugencellen volgens één van de conclusies 9-11 zijn opgenomen.

14. Halfgeleidergeheugen volgens een der voorgaande conclusies, met het kenmerk, dat de reguliere geheugencellen elk een elektrisch programmeerbare transistor met een zwevende stuurelektrode 35 bevatten. ' 1 g 0 * . y .y